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非易失性半導體存儲器的制作方法

文檔序號:6757143閱讀:176來源:國知局
專利名稱:非易失性半導體存儲器的制作方法
技術領域
本發(fā)明涉及非易失性半導體存儲器,更為具體地,涉及具有存儲單元陣列的非易失性半導體存儲器,在該存儲單元陣列中,以矩陣形式設置多個存儲單元并且將所述多個存儲單元劃分成多個扇區(qū)。
背景技術
諸如快速EEPROM的常規(guī)非易失性半導體存儲器利用各種高電壓來實現(xiàn)編程/擦除和讀操作。為了產(chǎn)生這些高電壓,通常使用用于升壓電源電壓和輸出高電壓的升壓電路。因此,廣泛使用具有內置升壓電路的非易失性半導體存儲器(例如,參見日本特開平專利公開No.5-290587,第4-5頁,圖1)。
下文中,將描述如圖16中所示的常規(guī)非易失性半導體存儲器。圖16是示出常規(guī)EEPROM的結構的方框圖。將存儲單元陣列1劃分成N(N為自然數(shù))個扇區(qū)S1至SN。扇區(qū)S1至SN為電可重寫非易失性存儲單元,且將浮柵型存儲單元MC布置并連接成如圖17中所示的NOR陣列結構。每一存儲單元MC的漏極連接于位線BL,其源極連接于公共源極線SL,而其控制柵極連接于字線WL。通過行解碼器2來選擇扇區(qū)S1至SN中的每一個的字線WL,該行解碼器2被劃分成N(N為自然數(shù))個解碼器塊XDEC1至XDECN,并且通過列柵極4選擇位線BL,該列柵極4由列解碼器3來驅動。將地址AD輸入到地址/數(shù)據(jù)緩沖器5,并分別由行解碼器2和列解碼器3來對行地址和列地址進行解碼。
當讀取數(shù)據(jù)時,通過讀出放大器6檢測并放大由列柵極4選擇的位線數(shù)據(jù),并經(jīng)由地址/數(shù)據(jù)緩沖器5將該數(shù)據(jù)從I/O終端輸出。同樣,當寫入數(shù)據(jù)時,通過讀出放大器6經(jīng)由地址/數(shù)據(jù)緩沖器5來鎖存從I/O終端子輸入的數(shù)據(jù)DB,并將所鎖存的數(shù)據(jù)DB傳送到由列柵極4選擇的位線BL。
設置高壓產(chǎn)生升壓電路7和低壓產(chǎn)生升壓電路8,以產(chǎn)生一個升壓電壓,該升壓電壓高于編程/擦除/讀取數(shù)據(jù)所必需的電源電壓。將低壓產(chǎn)生升壓電路8的低升壓輸出電壓VPPL供給到調整器電路9。在該電壓穩(wěn)定之后,調整器電路9輸出調整器輸出電壓VRO。同樣,將高壓產(chǎn)生升壓電路7的高升壓輸出電壓VPPH和調整器電路9的調整器輸出電壓VRO一起供給到電壓變換開關電路10。根據(jù)從控制電路11提供的開關控制信號,電壓變換開關電路10選擇高升壓輸出電壓VPPH或調整器電路9的調整器輸出電壓VRO,并將所選擇的電壓作為字線供給電壓Vwl1至VwlN供給到行解碼器2。根據(jù)模式信號MD、芯片使能信號CEB、編程使能信號WEB和輸出使能信號OEB,控制電路11控制地址/數(shù)據(jù)緩沖器5、高壓產(chǎn)生升壓電路7、低壓產(chǎn)生升壓電路8、調整器電路9和電壓變換開關電路10,以便于各電路按照數(shù)據(jù)編程/擦除/讀取模式來執(zhí)行預定操作。
圖18示出高壓產(chǎn)生升壓電路7的一個實例。在圖18中,示出一個由升壓時鐘驅動的兩相時鐘電壓升壓電路。在該兩相時鐘電壓升壓電路中,按二極管連接的NMOS晶體管Mn1至Mn6以及Mn10串聯(lián)連接以形成七級電路。將第一NMOS晶體管Mn1的輸入端子固定于電源電壓Vcc(=2.5V),將濾波電容器Co和齊納二極管Dzh插入在供給高升壓輸出電壓VPPH的輸出端子與接地電壓Vss之間,并將根據(jù)停止模式信號來電連接/斷開的開關電路12插入在輸出端子與電源電壓Vcc之間。
圖19示出低壓產(chǎn)生升壓電路8的一個實例。在圖19中,采用與這里所使用的那些相同的參考數(shù)字來表示具有圖18中的相似配對物的任意組成部件。在圖19中,將按二極管連接的NMOS晶體管Mn1至Mn4以及Mn10串聯(lián)連接以形成五級電路,并將齊納二極管Dz1插入在供給低升壓輸出電壓VPPL的輸出端子與接地電壓Vss之間。
如圖20中所示,調整器電路9包括使用低升壓輸出電壓VPPL作為電源的比較器CMP;和PMOS晶體管Mp1,該PMOS晶體管Mp1由比較器CMP的輸出來控制導通或截止,并串聯(lián)在VPPL節(jié)點與VSS端子之間。在這種情況下,PMOS晶體管Mp1的漏極端子用作輸出端子,并供給調整器輸出電壓VRO。VRO輸出端子設置有電阻分壓電路,在該電路中,電阻R1至R3串聯(lián)連接,并將電阻R3的反饋電壓VFB反饋至比較器CMP的同相輸入端子。將參考電壓VREF輸入到比較器CMP的反相輸入端子。因此,執(zhí)行PMOS晶體管Mp1的導通/截止控制,使得反饋電壓VFB等于參考電壓VREF。同樣,由模式控制信號RDB控制的短路PMOS晶體管Mp2連接在節(jié)點NR與VRO輸出端子之間,該節(jié)點NR存在于電阻R1與R2之間。例如,控制電壓,使得模式控制信號RDB失效,且在讀操作中導通PMOS晶體管Mp2,而在程序校驗操作中使PMOS晶體管Mp2截止。結果是,例如,能夠在讀操作中輸出4.5V的VRO,而在程序校驗操作中輸出5.5V的VRO。同樣,由停止模式信號控制的開關電路13插入在VRO輸出端子與Vcc電源端子之間,并將由停止模式禁止信號控制的開關電路14設置在電阻R3的節(jié)點N1與接地電壓端子Vss之間。
圖21示出組成行解碼器2的單元解碼器的一個實例。該單元解碼器由在多個行地址ADR之間執(zhí)行邏輯與(AND)的NAND門G1、電平移位電路15和驅動電路16組成。在從N個解碼器塊中選擇出的單元解碼器中,使節(jié)點N2失效。電平移位電路15由PMOS晶體管Mp3和Mp4、NMOS晶體管Mn11和Mn12、以及非門G2組成。將節(jié)點N2的信號輸入到NMOS晶體管Mn11的柵極,而將節(jié)點N2的反相信號輸入到NMOS晶體管Mn12的柵極。驅動電路16是由NMOS晶體管Mn13與PMOS晶體管Mp5構成的反相電路。驅動電路16使用電平移位電路15的輸出作為輸入,并使用字線供給電壓Vwl1作為電源。將驅動電路16的輸出電壓施加到存儲單元MC的控制柵極。同樣,在這種情況下,將PMOS晶體管Mp3至Mp5的N-阱節(jié)點NW連接到字線供給電壓Vwl1。
下文中,將描述上述非易失性半導體存儲器的操作。在數(shù)據(jù)編程操作中,將高升壓輸出電壓VPPH(=10V)作為字線WL電壓施加到根據(jù)編程地址AD和數(shù)據(jù)DB輸入選擇的存儲單元MC的控制柵極,并將0V施加到未選擇的字線WL。此時,根據(jù)將要寫入的數(shù)據(jù)DB,將5V或0V施加到位線BL。同樣,將0V施加到公共源極線SL。結果是,對連接于被選擇的字線WL且經(jīng)由位線BL向其漏極端子提供5V的存儲單元MC執(zhí)行寫入,并將電子添加到浮置柵極,且存儲單元MC的閾值沿正常方向增加。
電源電路和解碼器2的具體操作如下將升壓時鐘從控制電路11輸入到高壓產(chǎn)生升壓電路7,如圖18中所示。通過公知的電荷傳遞操作來產(chǎn)生高于電源電壓的升壓電壓,并通過設置在輸出端子上的齊納二極管Dzh將其鉗位在10V,并將高升壓輸出電壓VPPH(=10V)供給到電壓變換開關電路10。此時,使從控制電路11輸入的停止模式信號失效,并且將開關電路12電斷開。同樣,以相似的方式將升壓時鐘輸入到低壓產(chǎn)生升壓電路8,如圖19中所示。產(chǎn)生高于電源電壓的升壓電壓并通過設置在輸出端子上的齊納二極管Dzl將其鉗位在7V,并將低壓升壓輸出電壓VPPL(=7V)供給到調整器電路9。此時,由于如圖20中所示的調整器電路9在編程操作期間停止,所以停止模式信號被激活且停止模式禁止信號失效。結果是,開關電路13電連接,而開關電路14電斷開,且將調整器輸出電壓VRO(=Vcc)供給到電壓變換開關電路10。
在電壓變換開關電路10中,根據(jù)從控制電路11供給的開關控制信號來選擇高升壓輸出電壓VPPH(=10V),并將其作為字線供給電壓Vwl1至VwlN供給到所有的解碼器塊XDEC1至XDECN。此時,如圖21中所示,由字線供給電壓Vwl1至VwlN來對所有解碼器塊XDEC1至XDECN共同使用的諸如N-阱節(jié)點NW的超大負載電容進行充電。在完成充電后,選擇預定的字線WL,且使僅用于驅動所選擇的字線WL的單元解碼器的節(jié)點N2失效。因此,將高升壓輸出電壓VPPH(=10V)輸出并施加到被選擇的存儲單元MC的控制柵極。不改變未被選擇的字線WL的電壓(=0V)。
接著,在程序校驗操作中,在將調整器輸出電壓VRO(=5.5V)施加到對其執(zhí)行寫入的單元的控制柵極上的同時,將1V施加到到被選擇的位線BL。同樣,將0V施加到公共源極線。此時,通過讀出放大器6檢測并放大位線電壓,以確定上述單元是已經(jīng)對其執(zhí)行寫入的單元還是已經(jīng)對其執(zhí)行擦除的單元。當確定上述單元為已經(jīng)對其執(zhí)行寫入的單元時,取消下一編程操作。另一方面,當確定上述單元為已經(jīng)對其執(zhí)行擦除的單元時,執(zhí)行下一編程操作。電源電路和行解碼器2的具體電路操作如下在將停止要供給到如圖18中所示的高壓產(chǎn)生升壓電路7的升壓時鐘的同時,激活停止模式信號,并將開關電路12電連接。結果是,將電源電壓Vcc供給到電壓變換開關電路10。
同編程操作情況一樣,將升壓時鐘輸入到低壓產(chǎn)生升壓電路8,如圖19中所示。產(chǎn)生高于電源電壓的升壓電壓并通過設置在輸出端子上的齊納二極管Dzl將其鉗位在7V,并將該低升壓輸出電壓VPPL(=7V)供給到調整器電路9。此時,在如圖20中所示的調整器電路9中,模式控制信號RDB被激活,PMOS晶體管Mp2截止,且電阻R1被啟用。同時,使停止模式信號失效并激活停止模式禁止信號,由此開關電路13和14分別電斷開和電連接。結果是,將調整器輸出電壓VRO(=5.5V)供給到電壓變換開關電路10。
接著,在電壓變換開關電路10中,根據(jù)從控制電路11供給的開關控制信號來選擇調整器輸出電壓VRO(=5.5V),并將其作為字線供給電壓Vwl1至VwlN供給到行解碼器2的所有解碼器塊XDEC1至XDECN。此時,如圖21中所示,通過字線供給電壓Vwl1至VwlN對所有解碼器塊XDEC1至XDECN共同使用的諸如N-阱節(jié)點NW的負載電容進行充電。在完成充電后,選擇預定的字線WL,并將調整器輸出電壓VRO(=5.5V)輸出并施加到被選擇的存儲單元MC的控制柵極。不改變未被選擇的字線WL的電壓(=0V)。
圖22示出表示在上述編程/程序校驗操作期間向字線WL供給的電壓系統(tǒng)的時序圖。首先,在停止狀態(tài)(STOP)下,由于高壓產(chǎn)生升壓電路7、低壓產(chǎn)生升壓電路8和調整器電路9處于停止狀態(tài),字線供給電壓Vwl1至VwlN與電源電壓Vcc相一致。接著,當轉變到編程狀態(tài)(Program)時,高壓產(chǎn)生升壓電路7和低壓產(chǎn)生升壓電路8進入操作狀態(tài)。在該狀態(tài)下,高壓產(chǎn)生升壓電路7將負載電容從電源電壓Vcc充電至高升壓輸出電壓VPPH(=10V),而低壓產(chǎn)生升壓電路8將負載電容從電源電壓Vcc充電至低升壓輸出電壓VPPL(=7V)。此時,電壓變換開關電路10使高升壓輸出電壓VPPH(=10V)經(jīng)過行解碼器2,由此由高壓產(chǎn)生升壓電路7觀察的負載電容變得非常大。結果是,需要花費很長的建立時間11。
接著,當從編程狀態(tài)轉變到程序校驗狀態(tài)(PV)時,高壓產(chǎn)生升壓電路7進入停止狀態(tài),且高升壓輸出電壓VPPH(=10V)放電到電源電壓。而且,調整器電路9處于工作狀態(tài),并將通過逐步降低低升壓輸出電壓VPPL(=7V)而獲得的調整器輸出電壓VRO(=5.5V)經(jīng)由電壓變換開關電路10供給到行解碼器2。在其中不確定在上述PV操作下完成寫入的情況中,轉變到下一編程和PV操作。值得注意的是,將負載電容從調整器輸出電壓VRO(=5.5V)開始進行充電。因此,在第二或稍后的編程模式下達到高升壓輸出電壓VPPH(=10V)的建立時間τ1略短于第一建立時間τ11。下文中,重復上述編程/程序校驗操作,直到對所有期望的存儲單元MC執(zhí)行寫入為止。
如上所述,在其中多次重復(如果需要)編程/程序校驗操作的方法中,每次轉變到編程模式時,必須利用高升壓輸出電壓VPPH(=10V)對諸如行解碼器2的N-阱節(jié)點NW的超大負載電容進行多次充電。結果是,每次執(zhí)行循環(huán)(loop)需要花費很長的建立時間τ1。因此,常規(guī)非易失性半導體存儲器的缺點是由于對于編程/程序校驗操作需要很長的時間以及要由高升壓電荷充放電的超大負載電容而導致供給高升壓電荷的高壓產(chǎn)生升壓電路7的功耗增加。此外,另一缺點是如果為了減小τ1而提高產(chǎn)生高壓VPPH的高壓產(chǎn)生升壓電路7的電流供給能力,則會增加功耗。
同樣地,上述結構的缺點是很難減小編程/程序校驗操作所需的時間和功耗,以及由于減小編程/程序校驗操作所需的時間會增加功耗。

發(fā)明內容
因此,本發(fā)明的一個目的是提供一種高性能非易失性半導體存儲器,該存儲器能夠減少編程/程序校驗操作所需的時間同時減小功耗。
在根據(jù)本發(fā)明的非易失性半導體存儲器中,在存儲單元陣列中,將多個存儲單元按照矩陣的形式設置并將其劃分成多個扇區(qū)。設置多個行解碼器電路,使其與存儲單元陣列的扇區(qū)相對應。每一行解碼器電路根據(jù)外部輸入的地址信號選擇包含在相應扇區(qū)中的一個存儲單元。向多個開關供給多種電壓。將該多個開關設置成,使其與所述多個行解碼器電路相對應,從而使得每一開關可以分別地選擇多種電壓中的任意一種并將其輸出至相應的行解碼器電路。電壓升壓電路通過對電源電壓進行升壓來產(chǎn)生多種電壓。調整器電路逐漸降低由該電壓升壓電路產(chǎn)生的多種電壓中的至少一種以穩(wěn)定到一電壓值,并向每一開關輸出最終的電壓。行解碼器電路通過利用從相應的開關輸出的電壓來選擇存儲單元。
如上所述,通過包括開關,在轉變到編程模式的情況下,能夠僅對諸如在預定解碼器塊中的N-阱之類的負載電容充高電壓。結果是,可以大大地減小負載電容,且減小用于在高壓下充電/放電負載電容的電荷量以及功耗。而且,可以減少達到高壓的建立時間。因此,能夠減少編程/程序校驗操作所需的時間。此外,通過包括電壓升壓電路,非易失性半導體存儲器能夠使用單個電源來操作,而不需要從外部供給多個電源。因此,可以增加非易失性半導體存儲器的通用性。另外,通過利用電壓升壓電路,使得能夠使用單個電源來進行操作,由此能夠進一步減少達到高壓的建立時間,并進一步減小用于在高壓下充電/放電負載電容的電荷量,這對功耗有相當大的影響。因此,能夠增強減小功耗的效果。結果是,可以更加有效地減少編程/程序校驗操作所需的時間。而且,通過包括調整器電路,穩(wěn)定從開關輸出的電壓。結果是,能夠以高精確度控制存儲單元的柵極電壓,由此改善編程和讀取干擾特性。
同樣,控制電路根據(jù)地址信號產(chǎn)生用于選擇每一開關的開關控制信號,且每一開關根據(jù)該開關控制信號選擇要被輸出到相應行解碼器單元的電壓。同樣地,由控制電路來控制開關。
此外,多種電壓至少包括第一電壓和低于第一電壓的第二電壓。當將數(shù)據(jù)寫入存儲單元時,控制電路根據(jù)地址信號來產(chǎn)生開關控制信號,該開關控制信號用于使用于選擇存儲單元的一個行解碼器電路輸出第一電壓,并使另一行解碼器電路輸出第二電壓。
如上所述,通過包含開關,在轉變到編程模式的情況下,能夠僅對諸如在預定解碼器塊中的N-阱之類的負載電容充高電壓。結果是,可以大大地減小負載電容,且減小用于在高壓下充電/放電負載電容的電荷量以及功耗。而且,可以減少達到高壓的建立時間。因此,能夠減少編程/程序校驗操作所需的時間。
此外,每一行解碼器電路包括多個形成在N-阱中的PMOS晶體管。N-阱輸入端子為用于將由電壓升壓電路產(chǎn)生的多種電壓的任意一種施加到N-阱的端子,且升壓控制電路控制該電壓升壓電路,以便在向存儲單元寫入數(shù)據(jù)之前將電壓施加到N-阱輸入端子。
如上所述,通過在編程/程序校驗操作期間始終向N-阱電壓輸入端子施加在非易失性半導體存儲器中使用的最大電壓,能夠進一步減少存儲單元柵極供給電壓建立時間,并進一步減小諸如冗余N-阱電容的負載電容的充電/放電電流。因此,可以實現(xiàn)高性能、低功耗的非易失性半導體存儲器。
此外,在寫入數(shù)據(jù)之前,將為多種電壓中最高的第三電壓施加到N-阱輸入端子。同樣地,通過利用電壓升壓電路產(chǎn)生現(xiàn)有最大電壓,使得外部高壓施加端子和外部施加電壓控制端子變得不是必須的。因此,能夠減小面積。
此外,N-阱電壓變換開關選擇將要輸出給N-阱輸入端子的電壓。開關控制電路在第三電壓與低于第三電壓的第四電壓之間切換,并使得N-阱電壓變換開關輸出第三或第四電壓。
因此,當執(zhí)行讀取操作時,將低于第三電壓的第四電壓施加到PMOS晶體管的N-阱。通過利用上述現(xiàn)有電壓升壓電路的簡單控制,能夠抑制在正常讀取操作期間閾值電壓的增加,這是由于組成行解碼器部分的PMOS晶體管的反偏壓效應而導致的。結果是,提高了電流驅動能力,并實現(xiàn)高速讀出。此外,能夠在讀取操作期間停止用于提供最大電壓的電壓升壓電路,由此可以大大地減小讀出時的功耗。
此外,在寫入數(shù)據(jù)之前,開關控制電路控制N-阱電壓變換開關以便于將第三電壓施加到N-阱輸入端子。當讀取數(shù)據(jù)時,開關控制電路控制N-阱電壓變換開關,以便于將第四電壓施加給N-阱輸入端子。同樣,通過包含用作放電電路的降壓電路和比較電路,提高了高升壓電荷的下降速度。因此,能夠減少讀取建立時間。
此外,所述降壓電路可以在開關控制電路控制N-阱電壓變換開關時降低N-阱輸入端子的電壓,以便于施加第四電壓。比較電路可以將通過降壓電路降低的N-阱輸入端子的電壓與第四電壓進行比較。當比較電路確定通過降壓電路降低的N-阱輸入端子的電壓與第四電壓相等時,開關控制電路可以控制N-阱電壓變換開關,以便于將第四電壓施加到N-阱輸入端子。
此外,行解碼器可以包括多個形成在N-阱中的PMOS晶體管和在形成于N-阱的P-阱中形成的多個NMOS晶體管。而且,負電壓輸入端子可以為用于將包含于由電壓升壓電路產(chǎn)生的多種電壓中的至少一個負電壓或接地電壓經(jīng)由行解碼器電路施加到存儲單元的控制柵極的端子。升壓控制電路可以控制電壓升壓電路,以便于當在設置于存儲單元上的電荷存儲區(qū)中將電子量減小時,向負電壓輸入端子施加負電壓。另外,所述至少一種電壓可以為在讀取數(shù)據(jù)時使用的電壓。同樣,通過構造包含于行解碼器中的晶體管以便于具有所謂的三-阱結構,能夠在執(zhí)行擦除時向WL線施加負電壓。因此,能夠提高諸如存儲單元MC的干擾特性和耐久特性的可靠性。
通過下面結合附圖的本發(fā)明的詳細描述,本發(fā)明的這些和其他目的、特征、方面和優(yōu)點將變得更加顯而易見。


圖1是示出本發(fā)明第一實施例中的非易失性半導體存儲器的結構的框圖;圖2是示出本發(fā)明第一實施例中的編程操作和程序校驗操作的時序圖;圖3是示出本發(fā)明第二實施例中的非易失性半導體存儲器的結構的框圖;圖4是示出本發(fā)明第二、第三和第四實施例中的行解碼器的示例性結構的框圖;圖5是示出本發(fā)明第二、第三和第四實施例中的單元解碼器的結構的電路圖;圖6是示出本發(fā)明第二實施例中的編程操作和程序校驗操作的時序圖;圖7是示出本發(fā)明第三實施例中的非易失性半導體存儲器的結構的框圖;圖8是示出本發(fā)明第三實施例中的讀取操作的時序圖;圖9是示出本發(fā)明第四實施例中的非易失性半導體存儲器的結構的框圖;圖10是示出本發(fā)明第四實施例中的示例性放電電路的電路圖;圖11是示出本發(fā)明第四實施例中的電平移位電路的電路結構的說明;圖12是示出本發(fā)明第四實施例中的程序校驗操作和讀取操作的時序圖;圖13是示出本發(fā)明第五實施例中的非易失性半導體存儲器的結構的框圖;圖14是示出本發(fā)明第五實施例中的行解碼器的示例性結構的框圖;圖15是示出本發(fā)明第五實施例中的單元解碼器的結構的電路圖;圖16是示出常規(guī)非易失性半導體存儲器的結構的框圖;圖17是示出浮柵型存儲單元陣列的等效電路圖;圖18是示出高壓產(chǎn)生升壓電路的結構的電路圖;圖19是示出低壓產(chǎn)生升壓電路的結構的電路圖;圖20是示出調整器電路的結構的電路圖;
圖21是示出在常規(guī)非易失性半導體存儲器中和本發(fā)明第一實施例中使用的單元解碼器的結構的電路圖;和圖22是示出常規(guī)非易失性半導體存儲器中的編程操作和程序校驗操作的時序圖。
發(fā)明詳述下文中,將參考附圖來詳細描述本發(fā)明的實施例。
圖1是示出本發(fā)明第一實施例中的非易失性半導體存儲器的結構的框圖。在圖1中,采用與這里所使用的那些相同的參考數(shù)字來表示具有圖16中的相似配對物的任意組成部件,并省略其詳細描述。
第一實施例的特征在于包括含有N(N為自然數(shù))個單元開關的電壓變換開關電路17,該單元開關使用兩種電壓高升壓輸出電壓VPPH(=10V)和調整器輸出電壓VRO(=5.5V)作為輸入,并根據(jù)開關控制信號來選擇和輸出兩種電壓的其中之一。在停止狀態(tài)(STOP)或程序校驗操作(PV)下,電壓變換開關電路17的所有單元開關根據(jù)開關控制信號選擇調整器輸出電壓VRO。在編程操作(Program)中,僅僅所期望的一個單元開關選擇高升壓輸出電壓VPPH,而其他單元開關選擇調整器輸出電壓VRO。此時,將為電壓變換開關電路17的輸出電壓的字線供給電壓Vwl1至VwlN分別供給到解碼器塊XDEC1至XDECN。
下文中,將詳細描述上述非易失性半導體存儲器的操作。圖2示出在編程/程序校驗操作期間供給到字線WL的電壓系統(tǒng)的時序圖。首先,在停止狀態(tài)(STOP)中,高壓產(chǎn)生升壓電路7、低壓產(chǎn)生升壓電路8和調整器電路9進入停止狀態(tài),且開關控制信號使電壓變換開關電路17的所有單元開關選擇調整器輸出電壓VRO。因此,字線供給電壓Vwl1至VwlN與電源電壓Vcc相一致。接著,當轉變到編程狀態(tài)(Program)時,高壓產(chǎn)生升壓電路7和低壓產(chǎn)生升壓電路8進入操作狀態(tài),高壓產(chǎn)生升壓電路7將負載電容從電源電壓Vcc充電至高升壓輸出電壓VPPH(=10V),而低壓產(chǎn)生升壓電路8將負載電容從電源電壓Vcc充電至低升壓輸出電壓VPPL(=7V)。此時,在電壓變換開關電路17中,僅僅一個所期望的單元開關選擇高升壓輸出電壓VPPH,由此從高壓產(chǎn)生升壓電路7觀察的負載電容非常小(與常規(guī)器件相比較,約為其1/N)。因此,可以大大地減少對解碼器塊XDEC1充電所需的建立時間τs1(<τ11)。
當從編程狀態(tài)轉變到程序校驗狀態(tài)(PV)時,高壓產(chǎn)生升壓電路7進入停止狀態(tài),且高升壓輸出電壓VPPH(=10V)放電至電源電壓Vcc。此外,調整器電路9進入操作狀態(tài),且開關控制信號使電壓變換開關電路17的所有單元開關選擇調整器輸出電壓VRO。因此,將通過逐漸降低低升壓輸出電壓VPPL(=7V)而獲得的調整器輸出電壓VRO(=5.5V)供給到所有的解碼器塊XDEC1至XDECN。在其中不確定在上述PV操作中完成寫入的情況下,轉變到下一編程和PV操作。值得注意的是,將負載電容從調整器輸出電壓VRO(=5.5V)開始充電。因此,在第二或稍后的編程模式中達到高升壓輸出電壓VPPH(=10V)的建立時間τs(<τ1)略短于第一建立時間τs1(τs<τs1)。下文中,重復上述編程/程序校驗操作直到對所有期望的存儲單元MC執(zhí)行寫入為止。
如上所述,根據(jù)第一實施例,通過包括電壓變換開關電路17,能夠利用高壓來僅對諸如在預定解碼器塊中的N-阱的負載電容進行充電,由此大大地減小負載電容。結果是,減小在高電壓下充電/放電負載電容的電荷量并減小功耗。另外,縮短達到高壓的建立時間。因此,能夠減少編程/程序校驗操作所需的時間。同樣,電壓升壓電路使得能夠使用單個電源來操作,由此獲得更大的通用性。而且,調整器電路使得能夠對存儲單元柵極電壓進行高精確度控制,由此能夠改善存儲單元的讀取干擾特性和可靠性。
值得注意的是,包含于本實施例的解碼器塊XDEC1至XDECN的每一個中的N-阱彼此隔離,且在解碼器塊XDEC1至XDECN中的每一個中的N-阱數(shù)量為一,或者將所述N-阱劃分成多個N-阱。然而,在解碼器塊XDEC1至XDECN中的每一個中的被劃分的N-阱數(shù)量越小,所減小的解碼器塊的面積就越大。
值得注意的是,在本實施例中,假設組成存儲陣列1的扇區(qū)S1至SN的數(shù)量(N個扇區(qū))與解碼器塊XDEC1至XDECN的數(shù)量(N個解碼器塊)相一致。然而,并不限于此。此外,假設單元開關的數(shù)量(N個單元開關)與解碼器塊XDEC1至XDECN的數(shù)量(N個解碼器塊)相一致,但并不限于此。
圖3是示出本發(fā)明第二實施例中的非易失性半導體存儲器的結構的框圖。在圖3中,采用與這里所使用的那些相同的參考數(shù)字來表示具有如圖1中所示的第一實施例中的相似配對物的任意組成部件,并省略其詳細說明。
第二實施例的特征在于設置單個N-阱電勢輸入端子,以便于可以將含有包含于行解碼器2中的PMOS晶體管的N-阱的電壓與施加到存儲單元的柵極電壓分開控制,并將該N-阱電壓輸入端子連接于高壓產(chǎn)生升壓電路7的輸出端子。
如圖3中所示,行解碼器2具有N-阱電壓輸入端子,且該N-阱電壓輸入端子連接于高壓產(chǎn)生升壓電路7的輸出端。行解碼器2包括N個(N為自然數(shù))解碼器塊XDEC1至XDECN,如圖4中所示,解碼器塊XDEC1至XDECN中的每一個包括M個(M為自然數(shù))單元解碼器U1X至UMX(X=1,2,…,N),且將高升壓輸出電壓VPPH經(jīng)由N-阱電壓輸入端子輸入到單元解碼器U1X至UMX(X=1,2,…,N)中的每一個。如圖5中所示,單元解碼器U1X至UMX(X=1,2,…,N)中的每一個包括電平移位電路117和驅動電路18,從而可以將N-阱節(jié)點NW的電壓Vnwell與字線供給電壓Vwl1分開控制。
下文中,將描述本實施例的上述非易失性半導體存儲器的操作。圖6示出表示在編程/程序校驗操作期間供給到字線WL的電壓系統(tǒng)的時序圖。首先,在停止狀態(tài)(STOP)中,高壓產(chǎn)生升壓電路7、低壓產(chǎn)生升壓電路8和調整器電路9進入停止狀態(tài),且開關控制信號使電壓變換開關電路17的所有單元開關選擇調整器輸出電壓VRO。因此,字線供給電壓Vwl1至VwlN與電源電壓Vcc相一致。接著,當轉變到編程狀態(tài)(Program)時,高壓產(chǎn)生升壓電路7和低壓產(chǎn)生升壓電路8進入操作狀態(tài)。在該狀態(tài)下,高壓產(chǎn)生升壓電路7將負載電容從電源電壓Vcc充電至高升壓輸出電壓VPPH(=10V),而低壓產(chǎn)生升壓電路8將負載電容從電源電壓Vcc充電至低升壓輸出電壓VPPL(=7V)。同時,由高升壓輸出電壓VPPH經(jīng)由N-阱電壓輸入端子對行解碼器2的超大N-阱負載電容進行充電,且還對由電壓變換開關電路17所選擇的期望解碼器塊XDEC1的負載電容進行充電。此時,對N-阱的負載電容和解碼器塊XDEC1的負載電容進行充電的建立時間為τm1(τs1<τm1<τ11)。
當從編程狀態(tài)轉變到程序校驗狀態(tài)(PV)時,調整器電路9處于工作狀態(tài),且開關控制信號使電壓變換開關電路17的所有單元開關選擇調整器輸出電壓VRO。因此,將通過逐步降低低升壓輸出電壓VPPL(=7V)而獲得的調整器輸出電壓VRO(=5.5V)供給到所有的解碼器塊XDEC1至XDECN。在其中不確定在上述PV操作下完成寫入的情況中,轉變到下一編程和PV操作。然而,在第二或稍后的編程模式下達到高升壓輸出電壓VPPH(=10V)的建立時間τss顯著地減小,因為行解碼器2的N-阱負載電容易被充電至VPPH(=10V),由此,應該僅對所期望的解碼器塊XDEC1的負載電容進行充電。下面,重復上述編程/程序校驗操作,直到對所有期望的存儲單元MC執(zhí)行寫入為止。
如上所述,根據(jù)第二實施例,設置N-阱電壓輸入端子,以便于可以將含有包含于行解碼器2中的PMOS晶體管的N-阱的電壓與施加到存儲單元的柵極電壓分開控制,并將N-阱電壓輸入端子連接于高壓產(chǎn)生升壓電路7的輸出端子。因此,可以在編程/程序校驗操作期間始終將在非易失性半導體存儲器中使用的最大電壓施加到N-阱電壓輸入端子,由此消除在編程/程序校驗循環(huán)期間對行解碼器2的N-阱負載電容充電和放電的需求。結果是,能夠進一步減少存儲單元柵極供給電壓的建立時間,并減小諸如冗余N-阱電容的負載電容的充電/放電電流,由此可以實現(xiàn)高性能且低功耗的非易失性半導體存儲器。此外,通過使用現(xiàn)有的電壓升壓電路產(chǎn)生最大電壓,消除了對外部高壓施加端子和外部施加電壓控制端子的需求。因此,能夠減小電路面積。
值得注意的是,行解碼器2設置有一個超大N-阱,在該N-阱中,形成PMOS晶體管,以消除劃分N-阱的需求,由此能夠減小電路面積。
圖7是示出本發(fā)明第三實施例中的非易失性半導體存儲器的結構的框圖。在圖7中,采用與這里所使用的那些相同的參考數(shù)字來表示具有如圖3中所示的第二實施例中的相似配對物的任意組成部件,并省略其詳細描述。
第三實施例的特征在于通過包括N-阱電壓變換開關19,該N-阱電壓變換開關19利用兩種電壓高升壓輸出電壓VPPH和調整器輸出電壓VRO作為輸入并根據(jù)N-阱控制信號來選擇并輸出兩種電壓的其中之一。在停止狀態(tài)(STOP)和讀取操作(Read)中,N-阱電壓變換開關19根據(jù)N-阱控制信號選擇調整器輸出電壓VRO。在編程(Program)/程序校驗(PV)操作中,N-阱電壓變換開關19選擇高升壓輸出電壓VPPH。
下文中,將詳細描述本實施例的上述非易失性半導體存儲器的操作。如本發(fā)明第二實施例的情況一樣,在編程/程序校驗操作中,根據(jù)N-阱控制信號將高升壓輸出電壓VPPH供給到N-阱電壓輸入端子。因此,在第三實施例中將省略與第二實施例相同部分的描述。下文中,僅描述讀取操作。在讀取操作中,將1V施加到所選擇的位線BL,同時將調整器輸出電壓VRO(=4.5V)施加到要被讀取的單元的控制柵極。此外,將0V施加于公共源極線SL。此時,通過讀出放大器6來檢測并放大位線電壓,并經(jīng)由地址/數(shù)據(jù)緩沖器5來輸出讀取數(shù)據(jù)DB。
圖8示出表示在讀取操作期間供給到字線WL的電壓系統(tǒng)的時序圖。首先,在停止狀態(tài)(STOP)中,高壓產(chǎn)生升壓電路7、低壓產(chǎn)生升壓電路8和調整器電路9進入停止狀態(tài),且N-阱控制信號和開關控制信號使N-阱電壓變換開關19的所有單元開關和電壓變換開關電路17選擇調整器輸出電壓VRO。因此,N-阱節(jié)點的電壓Vnwell和字線電源電壓Vwl1至VwlN與電源電壓Vcc相一致。
當轉變到讀取狀態(tài)(Read)時,雖然高壓產(chǎn)生升壓電路7繼續(xù)處于停止狀態(tài),但低壓產(chǎn)生升壓電路8進入操作狀態(tài),并將負載電容從電源電壓Vcc充電至低升壓輸出電壓VPPL(=7V)。此時,如圖20中所示的調整器電路9也進入操作狀態(tài),模式控制信號RDB被失效,PMOS晶體管Mp2切換到導通狀態(tài),且電阻R1被禁用。同時,停止模式信號被失效而停止模式禁止信號被激活,由此開關電路13和14分別被電斷開和電連接。結果是,將調整器輸出電壓VRO(=4.5V)供給到N-阱電壓變換開關19和電壓變換開關電路17。
接著,N-阱控制信號使N-阱電壓變換開關19選擇調整器輸出電壓VRO,而開關控制信號使電壓變換開關電路17選擇調整器輸出電壓VRO。因此,N-阱節(jié)點的電壓Vnwell和字線供給電壓Vwl1至VwlN被充電至調整器輸出電壓VRO(=4.5V)。結果是,組成如圖5中所示的單元解碼器的PMOS晶體管Mp3、Mp4和Mp5的源極電壓和N-阱電壓相同,由此防止由于襯底偏壓效應而導致的閾值增加。
如上所述,根據(jù)第三實施例,通過包括N-阱電壓變換開關19,該N阱電壓變換開關19根據(jù)N-阱控制信號來選擇兩種電壓高升壓輸出電壓VPPH和調整器輸出電壓VRO的其中之一,并將所選擇的電壓供給到N-阱電壓輸入端子,可以獲得下述效果首先,與第二實施例的情況一樣,能夠減少存儲單元柵極供給電壓建立時間,并減小諸如冗余N-阱電容的負載電容的充電/放電電流;其次,在讀取操作中利用使用現(xiàn)有調整器電路9的簡單控制,能夠抑制由于組成單元解碼器的PMOS晶體管的反偏壓效應而導致的閾值增加。結果是,提高了電流驅動能力,并實現(xiàn)了高速讀出。此外,能夠在讀取操作期間停止電壓升壓電路供給最大電壓,由此可以大大地減小讀出時的功耗。
圖9是示出本發(fā)明第四實施例中的非易失性半導體存儲器的結構的框圖。在圖9中,采用與這里所使用的那些相同的參考數(shù)字來表示具有如圖7中所示的第三實施例中的相似配對物的任意組成部件,并省略其詳細描述。
第四實施例的特征在于包括放電電路20。該放電電路20根據(jù)放電控制信號DEN來將調整器輸出電壓VRO與N-阱節(jié)點的電壓Vnwell進行比較。當將N-阱節(jié)點的電壓Vnwell從高升壓輸出電壓VPPH放電至調整器輸出電壓VRO時,放電電路20停止放電操作,并向控制電路11輸出放電確定信號RDY。
如圖9中所示,根據(jù)從控制電路11輸出的N-阱控制信號NW[1:0],N-阱電壓變換開關19在下述三種狀態(tài)之間切換高升壓輸出電壓VPPH選擇狀態(tài)、調整器輸出電壓VRO選擇狀態(tài)和非選擇狀態(tài)(HiZ),在非選擇狀態(tài)下,不選擇上述兩種電壓中的任何一種。特別地,當N-阱控制信號NW[1:0]為0h時,N-阱電壓變換開關19選擇高升壓輸出電壓VPPH。當N-阱控制信號NW[1:0]為1h時,N-阱電壓變換開關19進入非選擇狀態(tài)(HiZ)。當N-阱控制信號NW[1:0]為2h時,N-阱電壓變換開關19選擇調整器輸出電壓VRO。
此外,在圖10中示出放電電路20的具體結構。如圖10中所示,放電電路20的基本部件包括電流鏡部分21、電壓檢測/比較部分22、檢測結果放大部分23和放電部分24。電流鏡部分21包括NMOS晶體管Mn14、PMOS晶體管Mp6和電阻R4。其柵極端子和漏極端子彼此連接的NMOS晶體管Mn14的源極端子固定在接地電壓Vss。NMOS晶體管Mn14的柵極端子輸出鏡柵電壓Vgm。NMOS晶體管Mn14的漏極端子連接于電阻R4的一端。電阻R4的另一端連接于PMOS晶體管Mp6的漏極端子。PMOS晶體管Mp6的源極端子和襯底端子固定在電源電壓Vcc,并將放電控制信號DEN的反相信號輸入到PMOS晶體管Mp6的柵極端子。
同樣地,當激活放電控制信號DEN時,其中PMOS晶體管Mp6被電連接的電流鏡部分21用作有10μA電流流經(jīng)的電流鏡電路,并將柵極電壓Vgm輸出到電壓檢測/比較部分22和放電部分24。當放電控制信號DEN被失效時,PMOS晶體管Mp6被電斷開以中斷DC電流。電壓檢測/比較部分22包括NMOS晶體管Mn15和Mn16以及PMOS晶體管Mp7和Mp8,其中NMOS晶體管Mn15和Mn16的比率與NMOS晶體管Mn14的相同。將鏡柵電壓Vgm輸入到NMOS晶體管Mn15和Mn16的柵極端子。將NMOS晶體管Mn15和Mn16的每一個源極端子固定在接地電壓Vss。NMOS晶體管Mn15的漏極端子連接于PMOS晶體管Mp7的漏極端子,該PMOS晶體管Mp7的柵極端子與漏極端子彼此連接。將調整器輸出電壓VRO輸入到PMOS晶體管Mp7的源極端子和襯底端子。將PMOS晶體管Mp7的柵極端子連接于PMOS晶體管Mp8的柵極端子。將N-阱節(jié)點的電壓Vnwell輸入到PMOS晶體管Mp8的源極端子和襯底端子。PMOS晶體管Mp8的漏極端子輸出檢測電壓VO,并連接于NMOS晶體管Mn16的漏極端子。
同樣地,當激活放電控制信號DEN時,電壓檢測/比較部分22將N-阱節(jié)點的電壓Vnwell與調整器輸出電壓VRO進行比較。在N-阱節(jié)點的電壓Vnwell高于調整器輸出電壓VRO的情況下,電壓檢測/比較部分22輸出高電平電壓作為檢測電壓VO。在N-阱節(jié)點的電壓Vnwell低于調整器輸出電壓VRO的情況下,電壓檢測/比較部分22輸出低電平電壓。此時,10μA的電流流經(jīng)電流鏡NMOS晶體管Mn15和Mn16。
檢測結果放大部分23包括由NMOS晶體管Mn17和Mn18與PMOS晶體管Mp9和Mp10構成的一雙輸入端NOR電路以及由NMOS晶體管Mn19與PMOS晶體管Mp11構成的反相器。將N-阱節(jié)點的電壓Vnwell輸入到該NOR電路作為電源。將檢測電壓VO和放電控制禁止信號DENB輸入到該NOR電路,且該NOR電路輸出NOR輸出電壓VO1。通過將放電信號DEN的反相信號輸入到電平移位電路25以將該反相信號從電源電壓的幅度電平移位到N-阱節(jié)點的電壓Vnwell的幅度,來獲得放電控制禁止信號DENB。反相電路使用N-阱節(jié)點的電壓Vnwell作為電源,并輸出通過將NOR輸出電壓VO1反相而獲得的檢測結果放大輸出電壓VO2。
同樣地,當激活放電控制信號DEN時,放電控制禁止信號DENB變成低電平,PMOS晶體管Mp10電連接,且NMOS晶體管Mn18電斷開。因此,檢測結果放大部分23作為反相器的兩相放大電路工作,并放大檢測電壓VO以輸出檢測結果放大輸出電壓VO2。
另一方面,當放電控制信號DEN失效時,放電控制禁止信號DENB變?yōu)楦唠娖?。結果是,由于PMOS晶體管Mp10電斷開而NMOS晶體管Mn18電連接,所以中斷DC電流。放電部分24包括彼此串聯(lián)連接的NMOS晶體管Mn20和Mn21。將鏡柵電壓Vgm輸入到NMOS晶體管Mn20的柵極端子,而將接地電壓Vss輸入到NMOS晶體管Mn20的源極端子。將檢測結果放大輸出電壓VO2輸入到NMOS晶體管Mn21的柵極端子,而將N-阱節(jié)點的電壓Vnwell輸入到NMOS晶體管Mn21的漏極端子。
同樣地,在放電部分24中,在當激活放電控制信號DEN時,檢測結果放大輸出電壓VO2處于高電平的情況下,NMOS晶體管Mn20和Mn21電連接。在這種情況下,假設NMOS晶體管Mn20的比率是NMOS晶體管Mn14的50倍,則利用500μA的電流鏡DC電流來對N-阱節(jié)點的電壓Vnwell進行放電。在檢測結果放大輸出電壓VO2處于低電平的情況下,NMOS晶體管Mn21電斷開。因此,停止N-阱節(jié)點的電壓Vnwell的放電。當停止放電時,即,當放電控制信號DEN失效時,設置NMOS晶體管Mn22以中斷DC電流流向電流鏡部分21、電壓檢測/比較部分22和放電部分24。將放電控制信號DEN的反相信號輸入到NMOS晶體管Mn22的柵極端子。將NMOS晶體管Mn22的源極端子固定在接地電壓Vss,并將其漏極端子連接于NMOS晶體管Mn14至Mn16以及Mn20的柵極端子。
如上所述,當激活放電控制信號DEN時,NMOS晶體管Mn22電斷開。當放電控制信號DEN失效時,NMOS晶體管Mn22電連接,且將鏡柵電壓Vgm固定在接地電壓Vss,以中斷DC電流流向電流鏡部分21、電壓檢測/比較部分22和放電部分24。此外,放電電路20輸出通過反相并放大檢測結果放大輸出電壓VO2而獲得的放電確定信號RDY。
圖11是如圖10中所示的電平移位電路25的具體電路圖。電平移位電路25包括NMOS晶體管Mn23和Mn24、PMOS晶體管Mp12和Mp13、以及非門G3。當將高電平電壓輸入到輸入端子IN時,將輸入到電壓供給端子SUPPLY的電壓電平輸出到輸出端子OUT。當將低電平電壓輸入到輸入端子IN時,將接地電壓Vss電平輸出到輸出端子OUT。同樣地,當放電控制信號DEN失效時,放電電路20進入停止狀態(tài),且放電確定信號RDY變?yōu)榈碗娖?。在放電控制信號DEN被激活且N-阱節(jié)點的電壓Vnwell高于調整器輸出電壓VRO的情況下,利用近似510μA的電流對N-阱節(jié)點的電壓Vnwell進行放電。當N-阱節(jié)點的電壓Vnwell低于調整器輸出電壓VRO時,停止放電操作,且放電確定信號RDY變?yōu)楦唠娖健?br> 下面,將詳細描述本實施例的上述非易失性半導體存儲器的操作。圖12示出用于描述當從程序校驗操作(PV)轉變?yōu)樽x取操作(Read)時N-阱節(jié)點的電壓Vnwell的放電操作的時序圖。首先,在程序校驗狀態(tài)(PV)中,高壓產(chǎn)生升壓電路7、低壓產(chǎn)生升壓電路8和調整器電路9進入操作狀態(tài),且控制電路11輸出0h作為N-阱控制信號NW[1:0]。因此,N-阱電壓變換開關19選擇高升壓輸出電壓VPPH(=10V),且N-阱節(jié)點的電壓Vnwell變?yōu)?0V。此時,模式控制信號RDB變?yōu)楦唠娖?,且調整器電路9輸出VRO=5.5V。另一方面,放電控制信號DEN保持低電平。因此,不執(zhí)行N-阱節(jié)點的電壓Vnwell的放電操作,且放電確定信號RDY保持低電平。結果是,程序校驗操作(PV)與本發(fā)明第三實施例相同,因此省略其詳細描述。
接著,當在完成程序校驗之后從程序校驗狀態(tài)(PV)轉變到讀取準備狀態(tài)(Read_Ready)時,高壓產(chǎn)生升壓電路7首先進入停止狀態(tài),將高升壓輸出電壓VPPH(10V)放電至電源電壓Vcc,且控制電路11輸出1h作為N-阱控制信號NW[1:0]。因此,N-阱電壓變換開關19進入非選擇狀態(tài)(HiZ)。此時,模式控制信號RDB變?yōu)榈碗娖?,且調整器電路9輸出VRO=4.5V。
另一方面,放電控制信號DEN變?yōu)楦唠娖?,且由于N-阱節(jié)點的電壓Vnwell(=10V)高于調整器輸出電壓VRO(=5.5V),所以將N-阱節(jié)點的電壓Vnwell放電至調整器輸出電壓VRO(=4.5V)。在完成放電之后,放電確定信號RDY變?yōu)楦唠娖健T诮邮盏缴鲜龇烹姶_定信號RDY后,控制電路11將放電控制信號DEN降低至低電平。結果是,放電電路20進入停止狀態(tài),且放電確定信號RDY變?yōu)榈碗娖?。通過利用放電確定信號RDY的下降沿作為觸發(fā),控制電路11輸出2h作為N-阱控制信號NW[1:0],且N-阱電壓變換開關19選擇調整器輸出電壓VRO(=4.5V)。因此,將穩(wěn)定的電壓(4.5V)作為N-阱節(jié)點的電壓Vnwell來供給,并從讀取準備狀態(tài)(Read_Ready)轉變?yōu)樽x取操作(Read)。這里,本實施例的讀取操作(Read)與本發(fā)明第三實施例相同,且省略其詳細描述。
如上所述,根據(jù)第四實施例,可以實現(xiàn)與第三實施例相同的效果。另外,通過包括用于根據(jù)放電控制信號DEN來將調整器輸出電壓VRO與N-阱節(jié)點的電壓Vnwell相比較并將N-阱節(jié)點的電壓Vnwell從高升壓輸出電壓VPPH放電至調整器輸出電壓VRO的放電電路20,可以提高高升壓電荷的下降速度。結果是,能夠減少讀取建立時間。
圖13是示出本發(fā)明第五實施例中的非易失性半導體存儲器的結構的方框圖。在圖13中,采用與這里所使用的那些相同的參考數(shù)字來表示具有如圖7中所示的第二實施例中的相似配對物的任意組成部件,并省略其詳細描述。
第五實施例的特征在于組成行解碼器2的解碼器塊XDEC1至XDECN中的每一個包括多個包含于N-阱中的多個PMOS晶體管和多個包含于設置在N-阱中的P-阱中的NMOS晶體管。即,第五實施例的特征在于采用具有三阱結構的行解碼器2。
如圖13中所示,設置負電壓變換開關電路26。負電壓變換開關電路26包括N(N為自然數(shù))個單元開關,該N個開關利用兩種電壓從負電壓產(chǎn)生升壓電路(未示出)或負電壓外部施加端子(未示出)輸入到例如負電壓輸入端子的負電壓VNG(=-8V)和接地電壓Vss作為輸入,且根據(jù)負電壓控制信號來選擇和輸出兩種電壓的其中之一。在擦除操作中,根據(jù)負電壓控制信號,負電壓變換開關電路26僅使一個所期望的單元開關選擇負電壓VNG,而其它單元開關選擇接地電壓Vss。在其它操作狀態(tài)下,根據(jù)負電壓控制信號,所有單元開關選擇接地電壓Vss。此時,將作為負電壓變換開關電路26的輸出電壓的未被選擇的字線電壓VNG1至VNGN分別供給到解碼器塊XDEC1至XDECN。
行解碼器2包括單元解碼器U1X至UMX(X=1,2,…,N),如圖14中所示,且將未被選擇的字線電壓VNGX(X=1,2,…,N)分別輸入到單元解碼器U1X至UMX(X=1,2,…,N)。如圖15中所示,單元解碼器U1X至UMX(X=1,2,…,N)中的每一個具有三-阱結構,且包括共用一個公共N-阱的NMOS晶體管Mn25至Mn27和PMOS晶體管Mp3至Mp5、以及非門G2。通過重新構造如圖5中所示的電平移位電路117來獲得電平移位電路27,以便于電平移位電路27具有三-阱結構。通過重新構造如圖5中所示的驅動電路18來獲得驅動電路28,以便于驅動電路28具有三-阱結構,并將接地電壓Vss改變?yōu)槲幢贿x擇的字線電壓VNG1。
因此,在擦除操作中,通過該擦除操作將負電壓施加到字線WL,負電壓變換開關電路26僅向所期望的未被選擇的字線電壓VNG1供給負電壓VNG(=-8V),并向其它未被選擇的字線電壓VNG2至VNGN供給接地電壓Vss。因此,使所有單元解碼器U1X至UMX(X=1,2,…,N)進入未選擇狀態(tài),并將未被選擇的字線電壓VNG1(=-8V)和VNG2至VNGN(=0V)施加到存儲單元MC的控制柵極,該存儲單元MC的控制柵極連接于與未被選擇的字線電壓VNG1至VNGN相應的扇區(qū)SX(X=1至N)的字線WL。
下面,將描述本實施例的上述非易失性半導體存儲器的操作。在數(shù)據(jù)擦除操作中,根據(jù)扇區(qū)S1的地址AD的輸入,將未被選擇的字線電壓VNG1(=-8V)作為字線WL電壓施加到扇區(qū)S1的存儲單元MC的控制柵極,并將0V施加到其它扇區(qū)S2至SN的字線WL。此時,將5V施加到所有的位線BL,且公共源極線SL變?yōu)楦咦杩埂=Y果是,對扇區(qū)S1的所有存儲單元MC執(zhí)行擦除,該扇區(qū)S1連接于向其施加有負電壓的字線WL,并設置有漏極端子,經(jīng)由位線BL向該漏極端子施加5V,浮置柵極的電子量減小,且存儲單元MC的閾值沿負方向減小。
電源電路和解碼器2的具體操作如下如圖13中所示的高壓產(chǎn)生升壓電路7、低壓產(chǎn)生升壓電路8和調整器電路9進入停止狀態(tài),且高升壓輸出電壓VPPH和調整器輸出電壓VRO與電源電壓Vcc相一致,并將其供給到電壓變換開關電路17和N-阱電壓變換開關19。接著,在電壓變換開關電路17中,根據(jù)從控制電路11供給的開關控制信號來選擇調整器輸出電壓VRO(=Vcc),并將其作為字線供給電壓Vwl1至VwlN供給到行解碼器2的所有解碼器塊XDEC1至XDECN。同時,在N-阱電壓變換開關19中,根據(jù)從控制電路11供給的N-阱控制信號來選擇調調整器輸出電壓VRO(=Vcc),并將該調整器輸出電壓VRO(=Vcc)施加到行解碼器2的N-阱電壓輸入端。此時,根據(jù)負電壓控制信號,負電壓變換開關電路26僅向所期望的未被選擇的字線VNG1供給負電壓VNG(=-8V),并向其它未被選擇的字線電壓VNG2至VNGN供給接地電壓Vss。因此,使所有單元解碼器U1X至UMX(X=1,2,…,N)進入未選擇狀態(tài),且將未被選擇的字線電壓VNG1(=-8V)施加到連接于扇區(qū)S1的字線WL的存儲單元MC的控制柵極,而將未被選擇的字線電壓VNG2至VNGN(=0V)施加到連接于與未被選擇的字線電壓VNG2至VNGN相應的扇區(qū)S2至SN的字線WL的存儲單元MC的控制柵極。結果是,對扇區(qū)S1的所有存儲單元MC執(zhí)行擦除。
如上所述,根據(jù)第五實施例,可以實現(xiàn)與第三實施例相同的效果。另外,通過使用包含于N-阱中的多個PMOS晶體管和包含于設置在N-阱中的P阱內的多個NMOS晶體管來構造組成行解碼器2的解碼器塊XDEC1至XDECN中的每一個,能夠在執(zhí)行擦除時向字線WL施加負電壓。結果是,與通過僅利用正電壓來執(zhí)行擦除的情況相比較,能夠提高存儲單元MC的可靠性,例如干擾特性和耐久特性。
值得注意的是,在本實施例中,假設組成存儲陣列1的扇區(qū)S1至SN(N個扇區(qū))的數(shù)量與未被選擇的字線電壓VNG1至VNGN(N個未被選擇的字線電壓)的數(shù)量相一致。然而,不限于此。
如上所述,根據(jù)本發(fā)明的非易失性半導體存儲器具有減少編程/程序校驗操作所需的時間同時減小功耗的效果。例如,作為具有存儲單元陣列的非易失性半導體存儲器,根據(jù)本發(fā)明的非易失性半導體存儲器是有用的,在該存儲單元陣列中,將多個存儲單元按照矩陣的形式設置并將其劃分成多個扇區(qū)。
雖然已經(jīng)詳細地描述了本發(fā)明,但是前述說明在各方面僅是示例性的而并非限制性的。應該理解在不脫離本發(fā)明的范圍下可以構想出大量其它的修改和變形。
權利要求
1.一種非易失性半導體存儲器,包括存儲單元陣列,在該陣列中,將多個存儲單元按照矩陣形式設置并將其劃分成多個扇區(qū);多個行解碼器電路,將所述多個行解碼器電路中的每一個行解碼器電路設置成使其與該存儲單元陣列的每一扇區(qū)相對應,用于根據(jù)外部輸入的地址信號來選擇包含于相應扇區(qū)中的存儲單元;多個開關,其被設置成使其與所述多個行解碼器電路相對應,從而使得每一開關可用于分別選擇向其供給的多種電壓中的任意一種并將該任意一種電壓向相應的行解碼器電路輸出;電壓升壓電路,用于通過升壓電源電壓來產(chǎn)生多種電壓;和調整器電路,用于逐步降低通過該電壓升壓電路產(chǎn)生的多種電壓中的至少一種,以穩(wěn)定電壓值,并將最終的電壓輸出到該每一個開關,其中該行解碼器電路通過利用從相應開關輸出的電壓來選擇存儲單元。
2.根據(jù)權利要求1的非易失性半導體存儲器,還包括控制電路,用于根據(jù)所述地址信號產(chǎn)生用于選擇每一開關的開關控制信號,其中每一開關根據(jù)該開關控制信號選擇要向相應的行解碼器電路輸出的電壓。
3.根據(jù)權利要求2的非易失性半導體存儲器,其中所述多種電壓至少包括第一電壓和低于第一電壓的第二電壓,且當向存儲單元寫入數(shù)據(jù)時,所述控制電路根據(jù)所述地址信號產(chǎn)生所述開關控制信號,該開關控制信號用于使用來選擇該存儲單元的行解碼器電路輸出第一電壓,而使其它行解碼器電路輸出第二電壓。
4.根據(jù)權利要求1的非易失性半導體存儲器,其中每一行解碼器電路包括形成在N-阱中的多個PMOS晶體管;且所述非易失性半導體存儲器還包括N-阱輸入端子,用于將通過所述電壓升壓電路產(chǎn)生的多種電壓中的任意一種電壓施加到該N-阱;和升壓控制電路,用于控制所述電壓升壓電路以便于在向存儲單元寫入數(shù)據(jù)之前將電壓施加到該N-阱輸入端子。
5.根據(jù)權利要求4的非易失性半導體存儲器,其中在寫入數(shù)據(jù)之前,將作為所述多種電壓中最高電壓的第三電壓施加到所述N-阱輸入端子。
6.根據(jù)權利要求5的非易失性半導體存儲器,還包括N-阱電壓變換開關,用于選擇要輸出到所述N-阱輸入端子的電壓;和開關控制電路,用于在所述第三電壓與低于第三電壓的第四電壓之間切換,并使該N-阱電壓變換開關輸出所述第三或第四電壓。
7.根據(jù)權利要求6的非易失性半導體存儲器,其中在寫入數(shù)據(jù)之前,所述開關控制電路控制所述N-阱電壓變換開關以便于將所述第三電壓施加于所述N-阱輸入端子,且當讀取數(shù)據(jù)時,所述開關控制電路控制所述N-阱電壓變換開關以便于將所述第四電壓施加于所述N-阱輸入端子。
8.根據(jù)權利要求7的非易失性半導體存儲器,還包括降壓電路,用于在所述開關控制電路控制所述N-阱電壓變換開關時降低該N-阱輸入端子的電壓以便于施加所述第四電壓;和比較電路,用于將由該降壓電路降低的所述N-阱輸入端子的電壓與所述第四電壓進行比較,其中當該比較電路確定由該降壓電路降低的所述N-阱輸入端子的電壓與所述第四電壓相等時,所述開關控制電路控制所述N-阱電壓變換開關以便于將所述第四電壓施加于所述N-阱輸入端子。
9.根據(jù)權利要求1的非易失性半導體存儲器,其中所述行解碼器包括多個形成在N阱中的PMOS晶體管;和多個形成在設置于N-阱中的P-阱內的NMOS晶體管。
10.根據(jù)權利要求9的非易失性半導體存儲器,還包括負電壓輸入端子,用于將包含于由所述電壓升壓電路產(chǎn)生的多種電壓的至少一種負電壓或接地電壓經(jīng)由所述行解碼器電路施加到所述存儲單元的控制柵極;和升壓控制電路,用于控制所述電壓升壓電路,以便于當在設置于所述存儲單元上的電荷存儲區(qū)中減小電子量時,將負電壓施加于負電壓輸入端子。
11.根據(jù)權利要求1的非易失性半導體存儲器,其中所述至少一種電壓為在讀取數(shù)據(jù)時使用的電壓。
全文摘要
構成電壓變換開關電路(17)的多個開關供給有多種電壓,且被設置成與多個行解碼器(2)相對應,以便于每一開關可以分別選擇該多種電壓中的任意一種并將其輸出到相應的行解碼器(2)。電壓升壓電路(7,8)通過升壓電源電壓來產(chǎn)生該多種電壓。調整器電路(9)降低由電壓升壓電路(7,8)產(chǎn)生的多種電壓中的至少一種以穩(wěn)定電壓值,并將最終的電壓輸出到每一開關。每一行解碼器(2)通過利用從相應的開關輸出的電壓來選擇存儲單元。因此,能夠減少編程/程序校驗操作所需的時間同時減小功耗。
文檔編號G11C16/06GK1677572SQ20051006007
公開日2005年10月5日 申請日期2005年3月31日 優(yōu)先權日2004年3月31日
發(fā)明者河合賢, 圓山敬史 申請人:松下電器產(chǎn)業(yè)株式會社
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