專(zhuān)利名稱(chēng)：半導(dǎo)體集成電路器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路器件。例如，涉及一種在同一半導(dǎo)體襯底上形成有非易失性半導(dǎo)體存儲(chǔ)器和邏輯電路的半導(dǎo)體集成電路器件。
背景技術(shù)：
過(guò)去，作為數(shù)字照相機(jī)等中使用的用于數(shù)據(jù)存儲(chǔ)的存儲(chǔ)器，眾所周知有NAND型快閃存儲(chǔ)器(例如，參照非專(zhuān)利文獻(xiàn)1)。NAND型快閃存儲(chǔ)器采用FN(福勒-諾德海姆)隧穿來(lái)進(jìn)行數(shù)據(jù)的寫(xiě)入與擦除。
此外，公知一種同樣采用FN隧穿來(lái)進(jìn)行數(shù)據(jù)的寫(xiě)入與擦除的NOR型快閃存儲(chǔ)器(例如，參照非專(zhuān)利文獻(xiàn)2)。這種NOR型快閃存儲(chǔ)器與通過(guò)熱電子來(lái)進(jìn)行電子授受的存儲(chǔ)器類(lèi)型不同，存儲(chǔ)單元具有1個(gè)存儲(chǔ)單元晶體管和2個(gè)選擇晶體管。下面，將這種快閃存儲(chǔ)器稱(chēng)為3Tr-NAND型快閃存儲(chǔ)器。
并且近年來(lái)，提出了一種同時(shí)包括NOR型快閃存儲(chǔ)器和NAND型快閃存儲(chǔ)器兩者的長(zhǎng)處的快閃存儲(chǔ)器(例如，參照非專(zhuān)利文獻(xiàn)3)。此快閃存儲(chǔ)器由含有1個(gè)存儲(chǔ)單元晶體管和1個(gè)選擇晶體管的存儲(chǔ)單元。下面，將這種快閃存儲(chǔ)器稱(chēng)為2Tr快閃存儲(chǔ)器。
如上所述，已經(jīng)提出了各種類(lèi)型的快閃存儲(chǔ)器。但是，由于各種快閃存儲(chǔ)器的操作電壓互不相同，一旦要在同一LSI上承載多種類(lèi)型的快閃存儲(chǔ)器時(shí)，就會(huì)存在使LSI結(jié)構(gòu)復(fù)雜化、成本非常高這樣的問(wèn)題。
非專(zhuān)利文獻(xiàn)1Imamiya K.等人著于2002年11月的IEEEJournal of Solid-State Circuits第37卷、第11期、第1493-1501頁(yè)的“A 125-mm/sup 2/1-Gb NAND Flash Memory With 10-Mbyte/sProgram Speed”。
非專(zhuān)利文獻(xiàn)2Ditewig T.等人著于2001年2月的Solid-StateCircuits Conference，2001 Digest of Tchnical Papers ISSCC.2001 IEEEInternational 5-7第34-35、425頁(yè)中的“An Embedded 1.2V-Read FlashMemory Module in a 0.18μm Logic Process”。
非專(zhuān)利文獻(xiàn)3Wei-Hua Liu著于1997年的Non-VolatileSemiconductor Memory Workshop 4.1中的“A 2-TransistorSource-select(2TS)Flash EEPROM for 1.8V-Only Application”。

發(fā)明內(nèi)容
鑒于上述情況，進(jìn)行本發(fā)明，其目的在于提供一種抑制制造成本、同時(shí)承載多個(gè)半導(dǎo)體存儲(chǔ)器的半導(dǎo)體集成電路器件。
根據(jù)本發(fā)明的第一實(shí)施方式的半導(dǎo)體集成電路器件，包括存儲(chǔ)單元以矩陣方式排列的第一非易失性半導(dǎo)體存儲(chǔ)器，該存儲(chǔ)單元包含第一、第二選擇晶體管和電流路徑串聯(lián)連接在上述第一、第二選擇晶體管之間的多個(gè)第一存儲(chǔ)單元晶體管；以及存儲(chǔ)單元以矩陣方式排列的第二非易失性半導(dǎo)體存儲(chǔ)器，該存儲(chǔ)單元包含電流路徑串聯(lián)連接的第三選擇晶體管和第二存儲(chǔ)單元晶體管，其中，上述第一存儲(chǔ)單元晶體管具有第一疊層?xùn)艠O，該第一疊層?xùn)艠O包含在半導(dǎo)體襯底上隔著第一柵絕緣膜形成的第一浮置柵極和在上述第一浮置柵極上隔著第一柵極間絕緣膜形成的第一控制柵極；上述第二存儲(chǔ)單元晶體管具有第二疊層?xùn)艠O，該第二疊層?xùn)艠O包含在上述半導(dǎo)體襯底上隔著第二柵絕緣膜而形成的第二浮置柵極和在上述第二浮置柵極上隔著第二柵極間絕緣膜而形成的第二控制柵極，上述第一、第二柵絕緣膜具有相同的厚度；上述第一、第二浮置柵極具有相同的厚度；上述第一、第二柵極間絕緣膜具有相同的厚度；上述第一、第二控制柵極具有相同的厚度。
此外，根據(jù)本發(fā)明的第二實(shí)施方式的半導(dǎo)體集成電路器件，包括存儲(chǔ)單元以矩陣方式排列的第一存儲(chǔ)單元陣列，該存儲(chǔ)單元包含第一、第二選擇晶體管和電流路徑串聯(lián)連接在上述第一、第二選擇晶體管之間的多個(gè)第一存儲(chǔ)單元晶體管；第一行解碼器，其包含第一MOS晶體管而形成，當(dāng)將數(shù)據(jù)寫(xiě)入上述第一存儲(chǔ)單元陣列中時(shí)對(duì)上述第一存儲(chǔ)單元晶體管的柵極施加正電壓，并且當(dāng)擦除數(shù)據(jù)時(shí)對(duì)上述第一存儲(chǔ)單元晶體管的柵極施加0V電壓；存儲(chǔ)單元以矩陣方式排列的第二存儲(chǔ)單元陣列，該存儲(chǔ)單元包含電流路徑串聯(lián)連接的第三選擇晶體管及第二存儲(chǔ)單元晶體管；第二行解碼器，其包含第二MOS晶體管而形成，當(dāng)將數(shù)據(jù)寫(xiě)入上述第二存儲(chǔ)單元陣列中時(shí)對(duì)上述第二存儲(chǔ)單元晶體管的柵極施加正電壓、并且對(duì)上述第三選擇晶體管的柵極施加負(fù)電壓，當(dāng)擦除數(shù)據(jù)時(shí)對(duì)上述第二存儲(chǔ)單元晶體管的柵極施加負(fù)電壓；其中，上述第一存儲(chǔ)單元晶體管具有第一疊層?xùn)艠O，該第一疊層?xùn)艠O包含在半導(dǎo)體襯底上隔著第一柵絕緣膜形成的第一浮置柵極和在上述第一浮置柵極上隔著第一柵極間絕緣膜形成的第一控制柵極；上述第二存儲(chǔ)單元晶體管具有第二疊層?xùn)艠O，該第二疊層?xùn)艠O包含在上述半導(dǎo)體襯底上隔著第二柵絕緣膜形成的第二浮置柵極和在上述第二浮置柵極上隔著第二柵極間絕緣膜形成的第二控制柵極；上述第一、第二MOS晶體管具有相同膜厚的柵絕緣膜。
進(jìn)一步地，根據(jù)本發(fā)明的第三實(shí)施方式的半導(dǎo)體集成電路器件，其特征在于，包括保持?jǐn)?shù)據(jù)的NAND型快閃存儲(chǔ)器；以及控制上述NAND型快閃存儲(chǔ)器的操作的控制電路，上述NAND型快閃存儲(chǔ)器保持在該NAND型快閃存儲(chǔ)器中進(jìn)行擦除操作時(shí)同時(shí)擦除的塊大小的數(shù)據(jù)。
發(fā)明效果根據(jù)本發(fā)明，能夠提供一種抑制制造成本、同時(shí)可承載多個(gè)半導(dǎo)體存儲(chǔ)器的半導(dǎo)體集成電路器件。


圖1是本發(fā)明的第一實(shí)施方式的系統(tǒng)級(jí)LSI的方框圖。
圖2是本發(fā)明的第一實(shí)施方式的NAND型快閃存儲(chǔ)器的方框圖。
圖3是本發(fā)明的第一實(shí)施方式的NAND型快閃存儲(chǔ)器的存儲(chǔ)單元陣列的平面圖。
圖4是沿圖3的Y1-Y1′線(xiàn)的剖面圖。
圖5是本發(fā)明的第一實(shí)施方式的3Tr-NAND型快閃存儲(chǔ)器的方框圖。
圖6是本發(fā)明的第一實(shí)施方式的3Tr-NAND型快閃存儲(chǔ)器的存儲(chǔ)單元陣列的平面圖。
圖7是沿圖6的Y2-Y2′線(xiàn)的剖面圖。
圖8是本發(fā)明的第一實(shí)施方式的2Tr快閃存儲(chǔ)器的方框圖。
圖9是本發(fā)明的第一實(shí)施方式的2Tr快閃存儲(chǔ)器的存儲(chǔ)單元陣列的平面圖。
圖10是沿圖9的Y3-Y3′線(xiàn)的剖面圖。
圖11是本發(fā)明的第一實(shí)施方式的NAND型快閃存儲(chǔ)器的NAND單元的平面圖。
圖12是本發(fā)明的第一實(shí)施方式的3Tr-NAND型快閃存儲(chǔ)器的存儲(chǔ)單元的平面圖。
圖13是本發(fā)明的第一實(shí)施方式的2Tr快閃存儲(chǔ)器的存儲(chǔ)單元的平面圖。
圖14是本發(fā)明的第一實(shí)施方式的NAND型快閃存儲(chǔ)器、3Tr-NAND型快閃存儲(chǔ)器以及2Tr快閃存儲(chǔ)器的剖面圖。
圖15是本發(fā)明的第一實(shí)施方式的NAND型快閃存儲(chǔ)器所包括的存儲(chǔ)單元陣列的電路圖，是表示寫(xiě)入操作時(shí)的狀態(tài)的圖。
圖16是本發(fā)明的第一實(shí)施方式的NAND型快閃存儲(chǔ)器所包括的存儲(chǔ)單元陣列的電路圖，是表示擦除操作時(shí)的狀態(tài)的圖。
圖17是本發(fā)明的第一實(shí)施方式的NAND型快閃存儲(chǔ)器所包括的存儲(chǔ)單元陣列的電路圖，是表示讀取操作時(shí)的狀態(tài)的圖。
圖18是本發(fā)明的第一實(shí)施方式的3Tr-NAND型快閃存儲(chǔ)器所包括的存儲(chǔ)單元陣列的電路圖，是表示寫(xiě)入操作時(shí)的狀態(tài)的圖。
圖19是本發(fā)明的第一實(shí)施方式的3Tr-NAND型快閃存儲(chǔ)器所包括的存儲(chǔ)單元陣列的電路圖，是表示擦除操作時(shí)的狀態(tài)的圖。
圖20是本發(fā)明的第一實(shí)施方式的3Tr-NAND型快閃存儲(chǔ)器所包括的存儲(chǔ)單元陣列的電路圖，是表示讀取操作時(shí)的狀態(tài)的圖。
圖21是本發(fā)明的第一實(shí)施方式的2Tr快閃存儲(chǔ)器所包括的存儲(chǔ)單元陣列的電路圖，是表示寫(xiě)入操作時(shí)的狀態(tài)的圖。
圖22是本發(fā)明的第一實(shí)施方式的2Tr快閃存儲(chǔ)器所包括的存儲(chǔ)單元陣列的電路圖，是表示擦除操作時(shí)的狀態(tài)的圖。
圖23是本發(fā)明的第一實(shí)施方式的2Tr快閃存儲(chǔ)器所包括的存儲(chǔ)單元陣列的電路圖，是表示讀取操作時(shí)的狀態(tài)的圖。
圖24是本發(fā)明的第一實(shí)施方式的NAND型快閃存儲(chǔ)器、3Tr-NAND型快閃存儲(chǔ)器以及2Tr快閃存儲(chǔ)器的第一制造工序的剖面圖。
圖25是本發(fā)明的第一實(shí)施方式的NAND型快閃存儲(chǔ)器、3Tr-NAND型快閃存儲(chǔ)器以及2Tr快閃存儲(chǔ)器的第二制造工序的剖面圖。
圖26是本發(fā)明的第一實(shí)施方式的NAND型快閃存儲(chǔ)器、3Tr-NAND型快閃存儲(chǔ)器以及2Tr快閃存儲(chǔ)器的第三制造工序的剖面圖。
圖27是本發(fā)明的第一實(shí)施方式的NAND型快閃存儲(chǔ)器、3Tr-NAND型快閃存儲(chǔ)器以及2Tr快閃存儲(chǔ)器的第四制造工序的剖面圖。
圖28是本發(fā)明的第一實(shí)施方式的NAND型快閃存儲(chǔ)器、3Tr-NAND型快閃存儲(chǔ)器以及2Tr快閃存儲(chǔ)器的第五制造工序的剖面圖。
圖29是本發(fā)明的第一實(shí)施方式的NAND型快閃存儲(chǔ)器、3Tr-NAND型快閃存儲(chǔ)器以及2Tr快閃存儲(chǔ)器的第六制造工序的剖面圖。
圖30是本發(fā)明的第一實(shí)施方式的NAND型快閃存儲(chǔ)器、3Tr-NAND型快閃存儲(chǔ)器以及2Tr快閃存儲(chǔ)器的第七制造工序的剖面圖。
圖31是本發(fā)明的第一實(shí)施方式的NAND型快閃存儲(chǔ)器、3Tr-NAND型快閃存儲(chǔ)器以及2Tr快閃存儲(chǔ)器的第八制造工序的剖面圖。
圖32是本發(fā)明的第一實(shí)施方式的NAND型快閃存儲(chǔ)器、3Tr-NAND型快閃存儲(chǔ)器以及2Tr快閃存儲(chǔ)器的第九制造工序的剖面圖。
圖33是本發(fā)明的第一實(shí)施方式的NAND型快閃存儲(chǔ)器、3Tr-NAND型快閃存儲(chǔ)器以及2Tr快閃存儲(chǔ)器的第十制造工序的剖面圖。
圖34是本發(fā)明的第一實(shí)施方式的NAND型快閃存儲(chǔ)器、3Tr-NAND型快閃存儲(chǔ)器以及2Tr快閃存儲(chǔ)器的第十一制造工序的剖面圖。
圖35是本發(fā)明的第一實(shí)施方式的NAND型快閃存儲(chǔ)器、3Tr-NAND型快閃存儲(chǔ)器以及2Tr快閃存儲(chǔ)器的第十二制造工序的剖面圖。
圖36是本發(fā)明的第二實(shí)施方式的NAND型快閃存儲(chǔ)器的存儲(chǔ)單元陣列的平面圖。
圖37是本發(fā)明的第二實(shí)施方式的3Tr-NAND型快閃存儲(chǔ)器的存儲(chǔ)單元陣列的平面圖。
圖38是本發(fā)明的第二實(shí)施方式的2Tr快閃存儲(chǔ)器的存儲(chǔ)單元陣列的平面圖。
圖39是本發(fā)明的第三實(shí)施方式的2Tr快閃存儲(chǔ)器的方框圖。
圖40是本發(fā)明的第三實(shí)施方式的2Tr快閃存儲(chǔ)器的存儲(chǔ)單元陣列、用于寫(xiě)入的解碼器以及選擇門(mén)解碼器的電路圖。
圖41是本發(fā)明的第三實(shí)施方式的2Tr快閃存儲(chǔ)器及I/O電路的剖面圖。
圖42是本發(fā)明的第三實(shí)施方式的2Tr快閃存儲(chǔ)器的第一制造工序的剖面圖。
圖43是本發(fā)明的第三實(shí)施方式的2Tr快閃存儲(chǔ)器的第二制造工序的剖面圖。
圖44是本發(fā)明的第三實(shí)施方式的2Tr快閃存儲(chǔ)器的第三制造工序的剖面圖。
圖45是本發(fā)明的第三實(shí)施方式的2Tr快閃存儲(chǔ)器的第四制造工序的剖面圖。
圖46是本發(fā)明的第三實(shí)施方式的2Tr快閃存儲(chǔ)器的第五制造工序的剖面圖。
圖47是本發(fā)明的第三實(shí)施方式的2Tr快閃存儲(chǔ)器的第六制造工序的剖面圖。
圖48是本發(fā)明的第三實(shí)施方式的2Tr快閃存儲(chǔ)器的第七制造工序的剖面圖。
圖49是本發(fā)明的第三實(shí)施方式的2Tr快閃存儲(chǔ)器的第八制造工序的剖面圖。
圖50是本發(fā)明的第三實(shí)施方式的系統(tǒng)級(jí)LSI所包含的MOS晶體管的剖面圖。
圖51是本發(fā)明的第四實(shí)施方式的2Tr快閃存儲(chǔ)器的存儲(chǔ)單元陣列的電路圖。
圖52是本發(fā)明的第四實(shí)施方式的2Tr快閃存儲(chǔ)器的剖面圖。
圖53是本發(fā)明的第五實(shí)施方式的系統(tǒng)級(jí)LSI的電源接通之后的操作流程圖表。
圖54是包含本發(fā)明的第五實(shí)施方式的變化例的NAND型快閃存儲(chǔ)器的半導(dǎo)體產(chǎn)品的方框圖。
圖55是本發(fā)明的第一至第五實(shí)施方式的NAND型快閃存儲(chǔ)器、3Tr-NAND型快閃存儲(chǔ)器以及2Tr快閃存儲(chǔ)器的第一制造工序的剖面圖。
圖56是本發(fā)明的第一至第五實(shí)施方式的NAND型快閃存儲(chǔ)器、3Tr-NAND型快閃存儲(chǔ)器以及2Tr快閃存儲(chǔ)器的第二制造工序的剖面圖。
圖57是本發(fā)明的第一至第五實(shí)施方式的NAND型快閃存儲(chǔ)器、3Tr-NAND型快閃存儲(chǔ)器以及2Tr快閃存儲(chǔ)器的第三制造工序的剖面圖。
圖58是本發(fā)明的第一至第五實(shí)施方式的NAND型快閃存儲(chǔ)器、3Tr-NAND型快閃存儲(chǔ)器以及2Tr快閃存儲(chǔ)器的第四制造工序的剖面圖。
圖59是本發(fā)明的第一至第五實(shí)施方式的NAND型快閃存儲(chǔ)器、3Tr-NAND型快閃存儲(chǔ)器以及2Tr快閃存儲(chǔ)器的第五制造工序的剖面圖。
圖60是本發(fā)明的第一至第五實(shí)施方式的NAND型快閃存儲(chǔ)器、3Tr-NAND型快閃存儲(chǔ)器以及2Tr快閃存儲(chǔ)器的第六制造工序的剖面圖。
具體實(shí)施例方式
下面，參照附圖來(lái)說(shuō)明本發(fā)明的實(shí)施方式。當(dāng)進(jìn)行此說(shuō)明時(shí)，在全圖中，對(duì)共同部分賦予相同的參考符號(hào)。
使用圖1來(lái)說(shuō)明本發(fā)明的第一實(shí)施方式的半導(dǎo)體集成電路器件。圖1是本實(shí)施方式的系統(tǒng)級(jí)LSI的方框圖。
如圖所示，系統(tǒng)級(jí)LSI 1包括在同一半導(dǎo)體襯底上形成的NAND型快閃存儲(chǔ)器100，3Tr-NAND型快閃存儲(chǔ)器200，2Tr快閃存儲(chǔ)器300，MCU 400和I/O電路500。
使用NAND型快閃存儲(chǔ)器100，作為保存圖像數(shù)據(jù)和視頻數(shù)據(jù)的存儲(chǔ)用存儲(chǔ)器。
3Tr-NAND型快閃存儲(chǔ)器200保持用于訪(fǎng)問(wèn)LSI 1的ID碼和安全碼。
2Tr快閃存儲(chǔ)器300保持用于操作MCU 400的編程數(shù)據(jù)。
MCU 400響應(yīng)從外部輸入的各種指令，并根據(jù)從2Tr快閃存儲(chǔ)器300中讀取的程序進(jìn)行處理。此時(shí)，MCU 400不通過(guò)SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)等，而直接訪(fǎng)問(wèn)2Tr快閃存儲(chǔ)器300。作為MCU 400進(jìn)行處理的實(shí)例，有對(duì)NAND型快閃存儲(chǔ)器100輸入的數(shù)據(jù)進(jìn)行壓縮和解壓縮、或控制外部裝置等。進(jìn)一步地，在從外部訪(fǎng)問(wèn)在NAND型快閃存儲(chǔ)器中保持的數(shù)據(jù)的情況下，MCU 400就從3Tr-NAND型快閃存儲(chǔ)器200中讀取規(guī)定的數(shù)據(jù)。并且，MCU 400將讀取的數(shù)據(jù)與從外部輸入的ID碼和安全碼進(jìn)行對(duì)照，在一致的情況下，允許訪(fǎng)問(wèn)NAND型快閃存儲(chǔ)器100。當(dāng)允許訪(fǎng)問(wèn)NAND型快閃存儲(chǔ)器100時(shí)，進(jìn)行從外部(主機(jī))對(duì)NAND型快閃存儲(chǔ)器100內(nèi)的數(shù)據(jù)的訪(fǎng)問(wèn)。即，MCU 400響應(yīng)從外部獲取的指令，以驅(qū)動(dòng)觸發(fā)NAND型快閃存儲(chǔ)器100、進(jìn)行數(shù)據(jù)的讀取(寫(xiě)入)。
I/O電路500控制LSI 1信號(hào)和外部信號(hào)的授受。
下面詳細(xì)地說(shuō)明上述LSI 1所含有的3個(gè)半導(dǎo)體存儲(chǔ)器100、200、300的結(jié)構(gòu)。
(NAND型快閃存儲(chǔ)器)首先，使用圖2來(lái)說(shuō)明NAND型快閃存儲(chǔ)器100的結(jié)構(gòu)。圖2是NAND型快閃存儲(chǔ)器的方框圖。
如圖所示，NAND型快閃存儲(chǔ)器100包括存儲(chǔ)單元陣列110，列解碼器120、行解碼器130、讀出放大器140、寫(xiě)入電路150和源極線(xiàn)驅(qū)動(dòng)器160。
存儲(chǔ)單元陣列110具有以矩陣方式排列的多個(gè)NAND單元。每個(gè)NAND單元包含8個(gè)存儲(chǔ)單元晶體管MT和選擇晶體管ST1、ST2。存儲(chǔ)單元晶體管MT具有疊層?xùn)艠O結(jié)構(gòu)，該疊層?xùn)艠O結(jié)構(gòu)具有在半導(dǎo)體襯底上隔著柵絕緣膜形成的浮置柵極和在浮置柵極上隔著柵極間絕緣膜形成的控制柵極。而且，存儲(chǔ)單元晶體管MT的個(gè)數(shù)不限于8個(gè)，也可以是16個(gè)或32個(gè)，不限于這些數(shù)。相互鄰接的存儲(chǔ)單元晶體管MT，共有源、漏。并且，在選擇晶體管ST1、ST2之間，它們的電流路徑配置為串聯(lián)連接方式。并且，串聯(lián)連接的存儲(chǔ)單元晶體管MT的一端側(cè)的漏區(qū)與選擇晶體管ST1的源區(qū)連接，另一端側(cè)的源區(qū)與選擇晶體管ST2的漏區(qū)連接。
位于同一行的存儲(chǔ)單元晶體管MT的控制柵極與字線(xiàn)WL0～WLm中某一條共通連接，位于同一行的存儲(chǔ)單元的選擇晶體管ST1、ST2的柵極分別與選擇柵極線(xiàn)SGD、SGS連接。此外，位于同一列的選擇晶體管ST1的漏極與位線(xiàn)BL0～BLn中某一條共通連接。并且選擇晶體管ST2的源極與共通連接在源極線(xiàn)SL上，并且與源極線(xiàn)驅(qū)動(dòng)器15連接。再有，不是選擇晶體管ST1、ST2這兩者都需要。若能夠選擇NAND單元，也可以只設(shè)計(jì)任何一個(gè)選擇晶體管。
列解碼器120解碼列地址信號(hào)，以便獲得列地址解碼信號(hào)。并且，根據(jù)列地址解碼信號(hào)，選擇位線(xiàn)BL0～BLn中的某一條位線(xiàn)。
行解碼器130解碼行地址信號(hào)，以便獲得行地址解碼信號(hào)。并且，行地址解碼器130選擇出字線(xiàn)WL0～WLm以及選擇柵極線(xiàn)SG0～SGm中某一條。
讀出放大器140放大從用行解碼器130和列解碼器120選擇出的存儲(chǔ)單元MC讀取的數(shù)據(jù)。
寫(xiě)入電路150閂鎖寫(xiě)入的數(shù)據(jù)。
源極線(xiàn)驅(qū)動(dòng)器160對(duì)源極線(xiàn)SL供給電壓。
圖3是NAND型快閃存儲(chǔ)器100所包括的存儲(chǔ)單元陣列110的一部分區(qū)域的平面圖。
如圖所示，在半導(dǎo)體襯底600中，沿第二方向形成有多個(gè)沿第一方向的條形形狀的元件區(qū)域AA。并且，橫跨多個(gè)元件區(qū)域AA，形成沿第二方向的條形形狀的字線(xiàn)WL0～WLm。進(jìn)一步地，夾持8條字線(xiàn)，形成沿第二方向的條形形狀的選擇柵極線(xiàn)SGD、SGS。并且，在字線(xiàn)WL0～WLm與元件區(qū)域AA交叉的區(qū)域中，形成存儲(chǔ)單元晶體管MT，在選擇柵極線(xiàn)SGD、SGS與元件區(qū)域AA交叉的區(qū)域中，分別形成選擇晶體管ST1、ST2。此外，在字線(xiàn)WL0～WLm與元件區(qū)域AA交叉的區(qū)域中，形成與每個(gè)存儲(chǔ)單元晶體管MT分離的浮置柵極(未圖示)。選擇晶體管ST1、ST2也與存儲(chǔ)單元晶體管MT相同，具有控制柵極和浮置柵極。但是，與存儲(chǔ)單元晶體管MT不同，浮置柵極，沿第二方向，在鄰接的選擇晶體管ST中是相互共通連接的。并且，在未圖示出的分流(shunt)區(qū)域中，選擇晶體管ST1、ST2的浮置柵極與控制柵極連接。
在選擇晶體管ST2的源區(qū)之上，分別形成沿第二方向的條形形狀的源極線(xiàn)SL。源極線(xiàn)SL通過(guò)接觸塞CP1與選擇晶體管ST2的源區(qū)連接。并且，源極線(xiàn)SL連接到源極線(xiàn)驅(qū)動(dòng)器160。
在元件區(qū)域AA之上，形成沿第一方向的條形形狀的位線(xiàn)BL0～BLn。位線(xiàn)BL0～BLn通過(guò)接觸塞CP2與選擇晶體管ST1的漏區(qū)連接。
圖4是沿圖3中的Y1-Y1′線(xiàn)方向的剖面圖。
如圖所示，在p型半導(dǎo)體(硅)襯底600的元件區(qū)域AA的表面區(qū)域內(nèi)，形成n型阱區(qū)601。此外，在n型阱區(qū)601的表面區(qū)域內(nèi)，形成p型阱區(qū)602。并且，在p型阱區(qū)602之上，形成柵絕緣膜603；在柵絕緣膜603上，形成存儲(chǔ)單元晶體管MT和選擇晶體管ST1、ST2的柵電極。存儲(chǔ)單元晶體管MT和選擇晶體管ST1、ST2的柵電極具有在柵絕緣膜603上形成的多晶硅層604，在多晶硅層604上形成的柵極間絕緣膜605，在柵極間絕緣膜605上形成的多晶硅層606，以及在多晶硅層606上形成的硅化物層607。例如，柵極間絕緣膜605由氧化硅膜或氧化硅膜和氮化硅膜的疊層結(jié)構(gòu)即ON膜、NO膜或ONO膜形成。在存儲(chǔ)單元晶體管MT中，多晶硅層604在字線(xiàn)方向上鄰接的元件區(qū)域AA之間相互分離、并具有浮置柵極(FG)的功能。此外，多晶硅層606和硅化物層607具有控制柵極(字線(xiàn)WL)的功能。并且，在字線(xiàn)方向上鄰接的元件區(qū)域AA之間共通連接有多晶硅層606。在選擇晶體管ST1、ST2中，在未圖示的分流區(qū)域中去除柵極間絕緣膜605的一部分，并電連接多晶硅層604、606。并且，多晶硅層604、606及硅化物層607具有選擇柵極線(xiàn)SGD、SGS的功能。在選擇晶體管ST1、ST2中，多晶硅層604和多晶硅層606在字線(xiàn)方向上鄰接的元件區(qū)域AA之間沒(méi)有分離，而是共通連接的。
并且，在位于鄰接?xùn)烹姌O之間的半導(dǎo)體襯底600的表面內(nèi)，形成具有源·漏區(qū)功能的雜質(zhì)擴(kuò)散層608。鄰接的晶體管共用雜質(zhì)擴(kuò)散層608。即，鄰接的2個(gè)選擇晶體管ST1之間的雜質(zhì)擴(kuò)散層608具有2個(gè)選擇晶體管ST1的漏區(qū)功能。再有，鄰接的2個(gè)選擇晶體管ST2之間的雜質(zhì)擴(kuò)散層608具有2個(gè)選擇晶體管ST2的源區(qū)功能。再有，鄰接的2個(gè)存儲(chǔ)單元晶體管MT之間的雜質(zhì)擴(kuò)散層608具有2個(gè)存儲(chǔ)單元晶體管MT的源·漏區(qū)功能。進(jìn)一步地，鄰接的存儲(chǔ)單元晶體管MT和選擇晶體管ST1之間的雜質(zhì)擴(kuò)散層608具有存儲(chǔ)單元晶體管MT的漏區(qū)和選擇晶體管ST1的源區(qū)功能。此外，鄰接的存儲(chǔ)單元晶體管MT和選擇晶體管ST2之間的雜質(zhì)擴(kuò)散層608具有存儲(chǔ)單元晶體管MT的源區(qū)和選擇晶體管ST2的漏區(qū)功能。并且，在選擇晶體管ST1的漏區(qū)608表面內(nèi)，及選擇晶體管ST2的源區(qū)35表面內(nèi)，形成有硅化物層609。再有，在存儲(chǔ)單元晶體管MT的源·漏區(qū)608、選擇晶體管ST1的源區(qū)608和選擇晶體管ST2的漏區(qū)608之內(nèi)，未形成硅化物層。此外，在存儲(chǔ)單元晶體管MT和選擇晶體管ST1、ST2的柵電極(疊層?xùn)艠O)的側(cè)面上，形成有側(cè)壁絕緣膜610。在面對(duì)疊層?xùn)艠O的源區(qū)側(cè)及面對(duì)漏區(qū)側(cè)的這兩方形成側(cè)壁絕緣膜610。并且，用側(cè)壁絕緣膜610填埋存儲(chǔ)單元晶體管MT和選擇晶體管ST1、ST2的疊層?xùn)艠O之間的區(qū)域。因此，存儲(chǔ)單元晶體管MT的源·漏區(qū)、選擇晶體管ST1的源區(qū)和選擇晶體管ST2的漏區(qū)的上面就被側(cè)壁絕緣膜610覆蓋。
并且，在半導(dǎo)體襯底600之上，形成用于覆蓋上述存儲(chǔ)單元晶體管MT和選擇晶體管ST1、ST2的層間絕緣膜611。在層間絕緣膜611中，形成到達(dá)在選擇晶體管ST2的源區(qū)608內(nèi)形成的硅化物層609的接觸塞CP1。并且，在層間絕緣膜611之上，形成與接觸塞CP1連接的金屬布線(xiàn)層612。金屬布線(xiàn)層612具有源極線(xiàn)SL功能。此外，在層間絕緣膜611中，形成到達(dá)在選擇晶體管ST1的漏區(qū)608內(nèi)形成的硅化物層609的接觸塞CP3。并且，在層間絕緣膜611之上，形成與接觸塞CP3連接的金屬布線(xiàn)層613。
在層間絕緣膜611之上，形成覆蓋金屬布線(xiàn)層612、613的層間絕緣膜614。并且，在層間絕緣膜614中，形成到達(dá)金屬布線(xiàn)層613的接觸塞CP4。并且，在層間絕緣膜614之上，形成與多個(gè)接觸塞CP4共通連接的金屬布線(xiàn)層615。金屬布線(xiàn)層615具有位線(xiàn)BL功能。上述接觸塞CP3、CP4和金屬布線(xiàn)層613相當(dāng)于圖3中的接觸塞CP2。
在層間絕緣膜614之上，形成覆蓋金屬布線(xiàn)層615的層間絕緣膜616。并且，在層間絕緣膜616之上形成了金屬布線(xiàn)層617。在圖中未示出的區(qū)域中，金屬布線(xiàn)層617與選擇晶體管ST1、ST2的硅化物層607連接、并具有選擇柵極線(xiàn)SGD、SGS的并聯(lián)布線(xiàn)功能。并且，在層間絕緣膜616之上，形成覆蓋金屬布線(xiàn)層617的層間絕緣膜618。
(3Tr-NAND型快閃存儲(chǔ)器)然后，使用圖5來(lái)說(shuō)明3Tr-NAND型快閃存儲(chǔ)器200的結(jié)構(gòu)。圖5是3Tr-NAND型快閃存儲(chǔ)器200的方框圖。
如圖所示，3Tr-NAND型快閃存儲(chǔ)器200包括存儲(chǔ)單元陣列210，列解碼器220，行解碼器230，讀出放大器240，寫(xiě)入電路250和源極線(xiàn)驅(qū)動(dòng)器260。
存儲(chǔ)單元陣列210具有以矩陣形狀方式排列的多個(gè)((m+1)×(n+1)個(gè)，但是m、n是自然數(shù))的存儲(chǔ)單元MC。每個(gè)存儲(chǔ)單元MC具有相互間的電流路徑串聯(lián)連接的存儲(chǔ)單元晶體管MT和選擇晶體管ST1、ST2。并且，存儲(chǔ)單元晶體管MT的電流路徑連接在選擇晶體管ST1、ST2的電流路徑之間。即，在NAND型快閃存儲(chǔ)器中包含的NAND單元中，等效于1個(gè)存儲(chǔ)單元晶體管MT。存儲(chǔ)單元晶體管MT具有疊層?xùn)艠O結(jié)構(gòu)，該疊層?xùn)艠O結(jié)構(gòu)具有在半導(dǎo)體襯底上隔著柵絕緣膜形成的浮置柵極，和在浮置柵極上隔著柵極間絕緣膜形成的控制柵極。并且，選擇晶體管ST1的源區(qū)與存儲(chǔ)單元晶體管MT的漏區(qū)連接，存儲(chǔ)單元晶體管MT的源區(qū)與選擇晶體管ST2的漏區(qū)連接。此外，在列方向上鄰接的各存儲(chǔ)單元MC共有選擇晶體管ST1的漏區(qū)或選擇晶體管ST2的源區(qū)。
位于同一行的存儲(chǔ)單元MC的存儲(chǔ)單元晶體管MT的控制柵極共通連接到字線(xiàn)WL0～WLm中任意一條，位于同一行的存儲(chǔ)單元的選擇晶體管ST1的柵極連接到選擇柵極線(xiàn)SGD0～SGDm中任意一條，并且選擇晶體管ST2的柵極連接到選擇柵極線(xiàn)SGS0～SGSm中任意一條。此外，位于同一列的存儲(chǔ)單元MC的選擇晶體管ST1的漏區(qū)共通連接到位線(xiàn)BL0～BLn中任意一條。并且，存儲(chǔ)單元MC的選擇晶體管ST2的源區(qū)共通連接到源極線(xiàn)SL、并連接到源極線(xiàn)驅(qū)動(dòng)器260。
列解碼器220解碼列地址信號(hào)，以便獲得列地址解碼信號(hào)。并且，根據(jù)列地址解碼信號(hào)來(lái)選擇位線(xiàn)BL0～BLn中的某一條。
行解碼器230解碼行地址信號(hào)，以便獲得行地址解碼信號(hào)。并且，行解碼器230選擇字線(xiàn)WL0～WLm以及選擇柵極線(xiàn)SGD0～SGDm中任意一條。
讀出放大器240放大從用行解碼器230和列解碼器220選擇出的存儲(chǔ)單元MC中讀取的數(shù)據(jù)。
寫(xiě)入電路250閂鎖寫(xiě)入的數(shù)據(jù)。
源極線(xiàn)驅(qū)動(dòng)器260對(duì)源極線(xiàn)SL供給電壓。
圖6是3Tr-NAND型快閃存儲(chǔ)器200所包括的存儲(chǔ)單元陣列210的一部分區(qū)域的平面圖。
如圖所示，在半導(dǎo)體襯底600中，沿第二方向形成多個(gè)沿第一方向的條形形狀的元件區(qū)域AA。并且，跨越多個(gè)元件區(qū)域AA，形成沿第二方向的條形形狀的字線(xiàn)WL0～WLm和選擇柵極線(xiàn)SGD0～SGDm、SGS0～SGSm。即，在選擇柵極線(xiàn)SGD0～SGDm中任意一條與選擇柵極線(xiàn)SGS0～SGSm中任意一條之間夾持一條字線(xiàn)WL0～WLm中任意一條。在字線(xiàn)WL0～WLm與元件區(qū)域AA交叉的區(qū)域中，形成存儲(chǔ)單元晶體管MT；在選擇柵極線(xiàn)SGD0～SGDm與元件區(qū)域AA交叉的區(qū)域中，形成選擇晶體管ST1；并在選擇柵極線(xiàn)SGS0～SGSm與元件區(qū)域AA交叉的區(qū)域中，形成選擇晶體管ST2。此外，在字線(xiàn)WL0～WLm與元件區(qū)域AA交叉的區(qū)域中，形成按每個(gè)存儲(chǔ)單元晶體管MT分離的浮置柵極(未圖示)。與存儲(chǔ)單元晶體管MT相同，選擇晶體管ST1、ST2也具有控制柵極和浮置柵極。但是，與存儲(chǔ)單元晶體管MT不同，浮置柵極沿第二方向，在鄰接的選擇晶體管ST中是共通連接的。并且，在未圖示的分流區(qū)域中，選擇晶體管ST的浮置柵極與控制柵極連接。
在選擇晶體管ST2的源區(qū)之上，分別形成沿第二方向的條形形狀的源極線(xiàn)SL。源極線(xiàn)SL通過(guò)接觸塞CP5與選擇晶體管ST2的源區(qū)連接。而且，各條源極線(xiàn)SL在未圖示的區(qū)域中共通連接，以便進(jìn)一步連接到源極線(xiàn)驅(qū)動(dòng)器260。
在元件區(qū)域AA上，形成沿第一方向的條形形狀的位線(xiàn)BL0～BLn。位線(xiàn)BL0～BLn通過(guò)接觸塞CP6與選擇晶體管ST1的漏區(qū)連接。
圖7是沿圖6的Y2-Y2′線(xiàn)方向的剖面圖。
如圖所示，在p型半導(dǎo)體(硅)襯底600的元件區(qū)域AA的表面區(qū)域內(nèi)，形成n型阱區(qū)601。此外，在n型阱區(qū)601的表面區(qū)域內(nèi)，形成p型阱區(qū)602。并且，在p型阱區(qū)602上，形成柵絕緣膜603，在柵絕緣膜603上，形成存儲(chǔ)單元晶體管MT和選擇晶體管ST1、ST2的柵電極。存儲(chǔ)單元晶體管MT和選擇晶體管ST1、ST2的柵電極具有在柵絕緣膜603上形成的多晶硅層604，在多晶硅層604上形成的柵極間絕緣膜605，在柵極間絕緣膜605上形成的多晶硅層606，以及在多晶硅層606上形成的硅化物層607。例如，柵極間絕緣膜605由ON膜、NO膜或ONO膜形成。在存儲(chǔ)單元晶體管MT中，多晶硅層604在字線(xiàn)方向上鄰接的元件區(qū)域AA之間是相互分離的，并具有浮置柵極(FG)的功能。此外，多晶硅層606和硅化物層607具有控制柵極(字線(xiàn)WL)的功能。并且，多晶硅層606共通連接在字線(xiàn)方向上鄰接的元件區(qū)域AA之間。在選擇晶體管ST1、ST2中，在未圖示的分流區(qū)域中去除了柵極間絕緣膜605的一部分，并電連接多晶硅層604、606。并且，多晶硅層604、606及硅化物層607具有選擇柵極線(xiàn)SGS、SGD的功能。在選擇晶體管ST1、ST2中，多晶硅層604和多晶硅層606在字線(xiàn)方向上鄰接的元件區(qū)域AA之間不分離，是共通連接的。即，像存儲(chǔ)單元晶體管MT那樣，浮置柵極不是按每個(gè)單元分離，而是全部連接在一起。
并且，在位于鄰接的柵電極之間的半導(dǎo)體襯底600表面內(nèi)，形成具有源·漏區(qū)功能的雜質(zhì)擴(kuò)散層608。鄰接的晶體管共用雜質(zhì)擴(kuò)散層608。即，相鄰的2個(gè)選擇晶體管ST1之間的雜質(zhì)擴(kuò)散層608具有2個(gè)選擇晶體管ST1的漏區(qū)的功能。此外，相鄰的2個(gè)選擇晶體管ST2之間的雜質(zhì)擴(kuò)散層608具有2個(gè)選擇晶體管ST2的源區(qū)的功能。再有，相鄰的存儲(chǔ)單元晶體管MT和選擇晶體管ST1之間的雜質(zhì)擴(kuò)散層608具有存儲(chǔ)單元晶體管MT的漏區(qū)和選擇晶體管ST1的源區(qū)的功能。再有，相鄰的存儲(chǔ)單元晶體管MT和選擇晶體管ST2之間的雜質(zhì)擴(kuò)散層608具有存儲(chǔ)單元晶體管MT的源區(qū)和選擇晶體管ST2的漏區(qū)的功能。并且，在選擇晶體管ST1的漏區(qū)和選擇晶體管ST2的源區(qū)35的表面內(nèi)，形成硅化物層609。再有，在存儲(chǔ)單元晶體管MT的源·漏區(qū)608、選擇晶體管ST1的源區(qū)608和選擇晶體管ST2的漏區(qū)608內(nèi)，未形成硅化物層。此外，在存儲(chǔ)單元晶體管MT和選擇晶體管的柵電極(疊層?xùn)艠O)的側(cè)面上，形成側(cè)壁絕緣膜610。在面對(duì)疊層?xùn)艠O的源區(qū)608側(cè)和面對(duì)漏區(qū)608側(cè)的這兩方之上形成側(cè)壁絕緣膜610。并且，用側(cè)壁絕緣膜610填埋存儲(chǔ)單元晶體管MT和選擇晶體管ST的疊層?xùn)艠O之間的區(qū)域。因此，利用側(cè)壁絕緣膜610來(lái)覆蓋存儲(chǔ)單元晶體管MT的源·漏區(qū)、選擇晶體管ST1的源區(qū)和選擇晶體管ST2的漏區(qū)的上面。
并且，在半導(dǎo)體襯底600之上，形成用于覆蓋上述存儲(chǔ)單元晶體管MT和選擇晶體管ST1、ST2的層間絕緣膜611。在層間絕緣膜611中，形成到達(dá)在選擇晶體管ST2的源區(qū)608內(nèi)形成的硅化物層609的接觸塞CP5。并且，在層間絕緣膜611之上，形成與接觸塞CP5連接的金屬布線(xiàn)層612。金屬布線(xiàn)層612具有源極線(xiàn)SL的功能。此外，在層間絕緣膜611中，還形成到達(dá)在選擇晶體管ST1的漏區(qū)608內(nèi)形成的硅化物層609的接觸塞CP7。并且，在層間絕緣膜611之上，形成與接觸塞CP7連接的金屬布線(xiàn)層613。
在層間絕緣膜611之上，形成用于覆蓋金屬布線(xiàn)層612、613的層間絕緣膜614。并且，在層間絕緣膜614中，形成到達(dá)金屬布線(xiàn)層613的接觸塞CP8。并且，在層間絕緣膜614上，形成與多個(gè)接觸塞CP8共通連接的金屬布線(xiàn)層615。金屬布線(xiàn)層615具有位線(xiàn)BL的功能。上述接觸塞CP7、CP8及金屬布線(xiàn)層613相當(dāng)于圖6中的接觸塞CP6。
在層間絕緣膜614上，形成用于覆蓋金屬布線(xiàn)層615的層間絕緣膜616。并且，在層間絕緣膜616上形成金屬布線(xiàn)層617。在未圖示的區(qū)域中，金屬布線(xiàn)層617與選擇晶體管ST1、ST2的硅化物層607連接，并具有選擇柵極線(xiàn)SGD、SGS的分支布線(xiàn)的功能。并且，在層間絕緣膜616之上，形成用于覆蓋金屬布線(xiàn)層617的層間絕緣膜618。
(2Tr快閃存儲(chǔ)器)然后，使用圖8來(lái)說(shuō)明2Tr快閃存儲(chǔ)器300的結(jié)構(gòu)。圖8是2Tr快閃存儲(chǔ)器300的方框圖。
如圖所示，2Tr快閃存儲(chǔ)器300包括存儲(chǔ)單元陣列310，列解碼器320，行解碼器330，讀出放大器340，寫(xiě)入電路350和源極線(xiàn)驅(qū)動(dòng)器360。
存儲(chǔ)單元陣列310具有以矩陣形狀方式排列的多個(gè)((m+1)×(n+1)個(gè)，但是m、n是自然數(shù))的存儲(chǔ)單元MC。每個(gè)存儲(chǔ)單元MC具有電流路徑相互串聯(lián)連接的存儲(chǔ)單元晶體管MT和選擇晶體管ST。存儲(chǔ)單元晶體管MT包括疊層?xùn)艠O結(jié)構(gòu)，該疊層?xùn)艠O結(jié)構(gòu)具有在半導(dǎo)體襯底上隔著柵絕緣膜形成的浮置柵極，和在浮置柵極上隔著柵極間絕緣膜形成的控制柵極。并且，存儲(chǔ)單元晶體管MT的源區(qū)與選擇晶體管ST的漏區(qū)連接。此外，在列方向上鄰接的所有存儲(chǔ)單元MC共有選擇晶體管ST的源區(qū)或存儲(chǔ)單元晶體管MT的漏區(qū)。
位于同一行的存儲(chǔ)單元MC的存儲(chǔ)單元晶體管MT的控制柵極共通連接到字線(xiàn)WL0～WLm中任意一條，位于同一行的存儲(chǔ)單元的選擇晶體管ST的柵極連接到選擇柵極線(xiàn)SG0～SGm中任意一條。此外，位于同一列的存儲(chǔ)單元MC的存儲(chǔ)單元晶體管MT的漏極共通連接到位線(xiàn)BL0～BLn中任意一條。并且，存儲(chǔ)單元MC的選擇晶體管ST的源極共通連接到源極線(xiàn)SL、并連接到源極線(xiàn)驅(qū)動(dòng)器360。
列解碼器320解碼列地址信號(hào)，以獲得列地址解碼信號(hào)。并且，根據(jù)列地址解碼信號(hào)來(lái)選擇位線(xiàn)BL0～BLn中任意一條。
行解碼器330解碼行地址信號(hào)，以獲得行地址解碼信號(hào)。并且，行解碼器330選擇字線(xiàn)WL0～WLm以及選擇柵極線(xiàn)SG0～SGm中任意一條。
讀出放大器340放大從用行解碼器330和列解碼器320選擇出的存儲(chǔ)單元MC中讀取的數(shù)據(jù)。
寫(xiě)入電路350閂鎖寫(xiě)入的數(shù)據(jù)。
源極線(xiàn)驅(qū)動(dòng)器360對(duì)源極線(xiàn)SL供給電壓。
圖9是2Tr快閃存儲(chǔ)器300所包括的存儲(chǔ)單元陣列310的一部分區(qū)域的平面圖。
如圖所示，在半導(dǎo)體襯底600中，沿第二方向形成多個(gè)沿第一方向的條形形狀的元件區(qū)域AA。并且，跨越多個(gè)元件區(qū)域AA，形成沿第二方向的條形形狀的字線(xiàn)WL0～WLm和選擇柵極線(xiàn)SG0～SGm。并且，在字線(xiàn)WL0～WLm與元件區(qū)域AA交叉的區(qū)域中，形成存儲(chǔ)單元晶體管MT；在選擇柵極線(xiàn)SG0～SGm與元件區(qū)域AA交叉的區(qū)域中，形成選擇晶體管ST。此外，在字線(xiàn)WL0～WLm與元件區(qū)域AA交叉的區(qū)域中，形成按每個(gè)存儲(chǔ)單元晶體管MT分離的浮置柵極(未圖示)。與存儲(chǔ)單元晶體管MT相同，選擇晶體管ST具有控制柵極和浮置柵極。但是，與存儲(chǔ)單元晶體管MT不同，在沿第二方向鄰接的選擇晶體管ST中浮置柵極是共通連接的。并且，在未圖示的分流區(qū)域中，選擇晶體管ST的浮置柵極與控制柵極連接。
在相鄰的選擇柵極線(xiàn)SG之間(SG0～SG1之間、SG2～SG3之間、…)，分別形成沿第二方向的條形形狀的源極線(xiàn)SL。源極線(xiàn)SL通過(guò)接觸塞CP9與選擇晶體管ST的源區(qū)進(jìn)行連接。而且，各源極線(xiàn)SL在未圖示的區(qū)域共通連接，并連接到源極線(xiàn)驅(qū)動(dòng)器360。
在元件區(qū)域AA上，形成沿第一方向的條形形狀的位線(xiàn)BL0～BLn。位線(xiàn)BL0～BLn通過(guò)接觸塞CP10與存儲(chǔ)單元晶體管MT的漏區(qū)進(jìn)行連接。
圖10是沿圖9的Y3-Y3′線(xiàn)方向的剖面圖。
如圖所示，在p型半導(dǎo)體(硅)襯底600的元件區(qū)域AA的表面區(qū)域內(nèi)，形成n型阱區(qū)601。此外，在n型阱區(qū)601的表面區(qū)域內(nèi)，形成p型阱區(qū)602。并且，在p型阱區(qū)602上，形成柵絕緣膜603，在柵絕緣膜603上，形成存儲(chǔ)單元晶體管MT和選擇晶體管ST的柵電極。存儲(chǔ)單元晶體管MT和選擇晶體管ST的柵電極具有在柵絕緣膜603上形成的多晶硅層604，在多晶硅層604上形成的柵極間絕緣膜605，在柵極間絕緣膜605上形成的多晶硅層606，以及在多晶硅層606上形成的硅化物層607。例如，柵極間絕緣膜605由ON膜、NO膜或ONO膜形成。在存儲(chǔ)單元晶體管MT中，在字線(xiàn)方向上，多晶硅層604在鄰接的元件區(qū)域AA之間是相互分離的，并具有浮置柵極(FG)的功能。此外，多晶硅層606和硅化物層607具有控制柵極(字線(xiàn)WL)的功能。并且，在字線(xiàn)方向上鄰接的元件區(qū)域AA之間共通連接多晶硅層606。在選擇晶體管ST中，在未圖示的分流區(qū)域中，去除柵極間絕緣膜605的一部分，并電連接到多晶硅層604、606。并且，多晶硅層604、606及硅化物層607具有選擇柵極線(xiàn)SG的功能。在選擇晶體管ST中，多晶硅層604和多晶硅層606在字線(xiàn)方向上，在鄰接的元件區(qū)域AA之間不分離，是共通連接的。即，像存儲(chǔ)單元晶體管MT那樣，浮置柵極不按每個(gè)單元分離，而是全部連接在一起。
含有存儲(chǔ)單元晶體管MT和選擇晶體管ST的存儲(chǔ)單元MC形成有如下所述的關(guān)系。即，相鄰的存儲(chǔ)單元MC、MC的選擇晶體管ST或存儲(chǔ)單元晶體管MT之間相鄰。并且，毗鄰的晶體管共有雜質(zhì)擴(kuò)散層608。因此，相鄰的2個(gè)存儲(chǔ)單元MC、MC在選擇晶體管ST之間相鄰的情況下，就以2個(gè)選擇晶體管ST、ST共有的雜質(zhì)擴(kuò)散層608為中心對(duì)稱(chēng)排列。相反，在存儲(chǔ)單元晶體管MT之間相鄰的情況下，就以2個(gè)存儲(chǔ)單元晶體管MC、MC共有的雜質(zhì)擴(kuò)散層608為中心，對(duì)稱(chēng)排列2個(gè)存儲(chǔ)單元MC、MC。
并且，在位于鄰接的柵電極之間的半導(dǎo)體襯底600表面內(nèi)，形成具有源·漏區(qū)功能的雜質(zhì)擴(kuò)散層608。鄰接的晶體管共用雜質(zhì)擴(kuò)散層608。即，相鄰的2個(gè)選擇晶體管ST之間的雜質(zhì)擴(kuò)散層608具有2個(gè)選擇晶體管ST的源區(qū)的功能。此外，相鄰2個(gè)存儲(chǔ)單元晶體管MT之間的雜質(zhì)擴(kuò)散層608具有2個(gè)存儲(chǔ)單元晶體管MT的漏區(qū)的功能。并且，相鄰存儲(chǔ)單元晶體管MT和選擇晶體管ST之間的雜質(zhì)擴(kuò)散層608具有存儲(chǔ)單元晶體管MT的源區(qū)和選擇晶體管ST的漏區(qū)的功能。并且，在存儲(chǔ)單元晶體管MT的漏區(qū)608表面內(nèi)及選擇晶體管ST的源區(qū)608表面內(nèi)，形成硅化物層609。而且，在存儲(chǔ)單元晶體管MT的源區(qū)608和選擇晶體管ST的漏區(qū)608之內(nèi)，不形成硅化物層。此外，在存儲(chǔ)單元晶體管MT和選擇晶體管ST的柵電極(疊層?xùn)艠O)的側(cè)面之上，形成側(cè)壁絕緣膜610。在面對(duì)疊層?xùn)艠O的源區(qū)608的一側(cè)和面對(duì)漏區(qū)608的一側(cè)的兩方之上形成側(cè)壁絕緣膜610。并且，用側(cè)壁絕緣膜610添埋存儲(chǔ)單元晶體管MT和選擇晶體管ST的疊層?xùn)艠O之間的區(qū)域。因此，用側(cè)壁絕緣膜610來(lái)覆蓋存儲(chǔ)單元晶體管MT的源區(qū)及選擇晶體管ST的漏區(qū)的上面。
并且，在半導(dǎo)體襯底600之上，形成覆蓋上述存儲(chǔ)單元晶體管MT和選擇晶體管ST的層間絕緣膜611。在層間絕緣膜611中，形成到達(dá)在2個(gè)選擇晶體管ST、ST共有的雜質(zhì)擴(kuò)散層(源區(qū))608內(nèi)形成的硅化物層609的接觸塞CP9。并且，在層間絕緣膜611之上，形成與接觸塞CP9連接的金屬布線(xiàn)層612。金屬布線(xiàn)層612具有源極線(xiàn)SL的功能。此外，在層間絕緣膜611中，還形成到達(dá)在2個(gè)存儲(chǔ)單元晶體管MT、MT共有的雜質(zhì)擴(kuò)散層(漏區(qū))608內(nèi)形成的硅化物層609的接觸塞CP11。并且，在層間絕緣膜611之上，形成與接觸塞CP11連接的金屬布線(xiàn)層613。
在層間絕緣膜611之上，形成覆蓋金屬布線(xiàn)層612、613的層間絕緣膜614。并且，在層間絕緣膜614中，形成到達(dá)金屬布線(xiàn)層613的接觸塞CP12。并且，在層間絕緣膜14上，形成與多個(gè)接觸塞CP12共通連接的金屬布線(xiàn)層615。金屬布線(xiàn)層615具有位線(xiàn)BL的功能。上述接觸塞CP11、CP12及金屬布線(xiàn)層613相當(dāng)于圖9中的接觸塞CP10。
在層間絕緣膜614上，形成覆蓋金屬布線(xiàn)層615的層間絕緣膜616。并且，在層間絕緣膜616上形成金屬布線(xiàn)層617。在未圖示的區(qū)域中，金屬布線(xiàn)層617與選擇晶體管ST的硅化物層607連接，并具有選擇柵極線(xiàn)SG的分支布線(xiàn)的功能。并且，在層間絕緣膜616之上，形成覆蓋金屬布線(xiàn)層617的層間絕緣膜618。
然后，說(shuō)明上述結(jié)構(gòu)的NAND型快閃存儲(chǔ)器100、3Tr-NAND型快閃存儲(chǔ)器200和2Tr快閃存儲(chǔ)器300的尺寸。圖11是NAND單元的平面圖，圖12是3Tr-NAND型快閃存儲(chǔ)器200所具有的存儲(chǔ)單元的平面圖，圖13是2Tr快閃存儲(chǔ)器所具有的存儲(chǔ)單元的平面圖。
首先，如圖11所示，例如，每一NAND單元的沿列方向的寬度為260nm，元件區(qū)域AA的寬度(NAND單元中含有的各個(gè)MOS晶體管的溝道寬度)約為130nm。此外，例如，選擇柵極線(xiàn)SGS0～SGSm、SGD0～SGDm的柵極長(zhǎng)度為225nm，字線(xiàn)WL0～WLm的柵極長(zhǎng)度為125nm，鄰接的字線(xiàn)間隔也為125nm。
其次，如圖12所示，例如，沿3Tr-NAND型快閃存儲(chǔ)器200所具有的每一存儲(chǔ)單元MC的列方向的寬度為260nm，元件區(qū)域AA的寬度(NAND單元中含有的各個(gè)MOS晶體管的溝道寬度)約為130nm。此外，例如，字線(xiàn)WL0～WLm、選擇柵極線(xiàn)SGS0～SGSm、SGD0～SGDm的柵極長(zhǎng)度為250nm，字線(xiàn)WL與選擇柵極線(xiàn)SGS、SGD的間隔也為250nm。
然后，如圖13所示，例如，沿2Tr快閃存儲(chǔ)器300所具有的每一存儲(chǔ)單元MC的列方向的寬度為260nm，元件區(qū)域AA的寬度(NAND單元中含有的各個(gè)MOS晶體管的溝道寬度)約為150nm。此外，例如，選擇柵極線(xiàn)SG0～SGm的柵極長(zhǎng)度為250nm，字線(xiàn)WL0～WLm的柵極長(zhǎng)度、及字線(xiàn)WL與選擇柵極線(xiàn)SG的間隔為250nm。
即，3個(gè)快閃存儲(chǔ)器100、200、300中分別包含的單元的列方向的寬度是相同的。但是，以比其它快閃存儲(chǔ)器100、200中含有的存儲(chǔ)單元的溝道寬度更寬來(lái)形成2Tr快閃存儲(chǔ)器300中含有的存儲(chǔ)單元的溝道寬度。此外，使3Tr-NAND型快閃存儲(chǔ)器200、2Tr快閃存儲(chǔ)器300的字線(xiàn)寬度比NAND型快閃存儲(chǔ)器100的字線(xiàn)寬度更寬。
圖14是NAND單元、3Tr-NAND型快閃存儲(chǔ)器200所包括的存儲(chǔ)單元以及2Tr快閃存儲(chǔ)器所包括的存儲(chǔ)單元的剖面圖。
如圖所示，各個(gè)快閃存儲(chǔ)器100、200、300的柵絕緣膜603的厚度dox1、dox2、dox3彼此相等，例如都形成為8nm的膜厚。此外，多晶硅膜604的厚度dFG1、dFG2、dFG3的膜厚也彼此相等，例如都形成為60nm的膜厚。還有柵極間絕緣膜605的膜厚dint-ox1、dint-ox2、dint-ox2的膜厚也彼此相等，例如都形成為15.5nm的膜厚。并且，多晶硅膜606和硅化物膜607的膜厚dCG1、dCG2、dCG3的膜厚也彼此相等，例如都形成為200nm的膜厚。
然后，以下說(shuō)明上述NAND型快閃存儲(chǔ)器100、3Tr-NAND型快閃存儲(chǔ)器和2Tr快閃存儲(chǔ)器的操作。
(NAND型快閃存儲(chǔ)器的操作)首先，在下面說(shuō)明NAND型快閃存儲(chǔ)器100的操作。而且，以下，將電子未注入到浮置柵極的、閾值電壓為負(fù)的狀態(tài)定義為寫(xiě)入數(shù)據(jù)“1”的狀態(tài)，將電子注入到浮置柵極的、閾值電壓為正的狀態(tài)定義為寫(xiě)入數(shù)據(jù)“0”的狀態(tài)。
<寫(xiě)入操作>
使用圖2和圖15來(lái)說(shuō)明寫(xiě)入操作。圖15是NAND型快閃存儲(chǔ)器100的存儲(chǔ)單元陣列110的電路圖，為了簡(jiǎn)化，示出了NAND單元數(shù)目為(2×4)個(gè)的情況。整體地對(duì)與任何一條字線(xiàn)連接的全部存儲(chǔ)單元晶體管進(jìn)行數(shù)據(jù)寫(xiě)入。并且，按是否將電子注入到存儲(chǔ)單元晶體管MT的浮置柵極，分別寫(xiě)入“0”數(shù)據(jù)、“1”數(shù)據(jù)。利用FN隧穿來(lái)向浮置柵極注入電子。此外，圖15中，假設(shè)將數(shù)據(jù)寫(xiě)入到與字線(xiàn)WL6連接的存儲(chǔ)單元晶體管MT，很快，就會(huì)將“0”數(shù)據(jù)寫(xiě)入到與位線(xiàn)BL1連接的存儲(chǔ)單元晶體管MT，將“1”數(shù)據(jù)寫(xiě)入到與位線(xiàn)BL0、BL2、BL3連接的存儲(chǔ)單元晶體管MT。
首先，在圖2中，由未圖示的I/O端子輸入寫(xiě)入的數(shù)據(jù)(“1”、“0”)。并且，寫(xiě)入電路150在每條位線(xiàn)中閂鎖該寫(xiě)入的數(shù)據(jù)。并且，當(dāng)輸入“1”數(shù)據(jù)的情況下，寫(xiě)入電路150就將Vcc1(例如，3.3V)提供給位線(xiàn)，相反地當(dāng)輸入“0”數(shù)據(jù)時(shí)，就將0V提供到位線(xiàn)。即，如圖15所示，寫(xiě)入電路150就將Vcc1施加到位線(xiàn)BL0、BL2、BL3，將0V施加到位線(xiàn)BL1。
并且，行解碼器130選擇含有應(yīng)寫(xiě)入數(shù)據(jù)的存儲(chǔ)單元晶體管的塊。而且，“塊”定義為選擇柵極線(xiàn)SGD、SGS共通的多個(gè)NAND單元的集合。并且，行解碼器130選擇與選擇塊連接的選擇柵極線(xiàn)SGD、將Vcc1施加到選擇柵極線(xiàn)SGD、并將與未選擇塊連接的選擇柵極線(xiàn)SGD和全部的選擇柵極線(xiàn)SGS定為非選擇，將0V施加到未選擇柵極線(xiàn)SGD、SGS。即，如圖15所示，選擇與字線(xiàn)WL0～WL7連接的塊，將Vcc1施加到選擇柵極線(xiàn)SGD0，將0V施加到未選擇柵極線(xiàn)SGS0、SGD1、SGS1。
其結(jié)果，在與選擇柵極線(xiàn)SGD連接的選擇晶體管ST1中，與施加有Vcc1的位線(xiàn)BL連接的選擇晶體管ST1就處于截止的狀態(tài)。另一方面，與施加有0V的位線(xiàn)BL連接的選擇晶體管ST1就處于導(dǎo)通狀態(tài)。
而且，在選擇塊內(nèi)，行解碼器130選擇任何一條字線(xiàn)WL，將Vpp1(例如，18V)施加到選擇字線(xiàn)WL，將Vpass(例如，0V)施加到其它未選擇字線(xiàn)WL。由此，在選擇塊內(nèi)含有的全部存儲(chǔ)單元晶體管MT中就形成了溝道區(qū)。于是，由于與選擇的選擇柵極線(xiàn)SGD和施加有Vcc1的位線(xiàn)連接的選擇晶體管ST1處于截止?fàn)顟B(tài)，因此包含該選擇晶體管ST1的NAND單元內(nèi)的存儲(chǔ)單元晶體管MT的溝道電位就變成浮置。并且，通過(guò)與字線(xiàn)WL的耦合，就上升到了寫(xiě)入禁止電壓。另一方面，由于與選擇的選擇柵極線(xiàn)SGD和施加有0V的位線(xiàn)連接的選擇晶體管ST2處于導(dǎo)通狀態(tài)，因此含有該選擇晶體管ST1的NAND單元內(nèi)的存儲(chǔ)單元晶體管MT的溝道電位就變成0V。
即，如圖15所示，行解碼器130選擇字線(xiàn)WL6并將Vpp1施加到選擇字線(xiàn)WL6的同時(shí)，將Vpass施加到與含有字線(xiàn)WL6的NAND單元連接的未選擇字線(xiàn)WL0～WL5、WL7。因此，就在與字線(xiàn)WL0～WL7連接的存儲(chǔ)單元晶體管MT內(nèi)形成了溝道區(qū)。于是，由于在位線(xiàn)BL1上施加了0V，所以含有與位線(xiàn)BL1連接的選擇晶體管ST1的NAND單元內(nèi)的存儲(chǔ)單元晶體管MT的溝道電位Vch就變成0V。另一方面，由于在位線(xiàn)BL0、BL2、BL3上施加了Vcc1，所以含有與位線(xiàn)BL0、BL2、BL3連接的選擇晶體管ST1的NAND單元內(nèi)的存儲(chǔ)單元晶體管MT的溝道電位Vch，就通過(guò)與字線(xiàn)WL0～WL7的耦合而上升到寫(xiě)入禁止電壓(8～10V)。此外，行解碼器130將0V提供到其它未選擇字線(xiàn)WL8～WL15。
此外，行解碼器130將0V提供到形成NAND單元的襯底上(p型溝道區(qū)602)。
上述結(jié)果，對(duì)于含有已成為截止的選擇晶體管ST1的NAND單元內(nèi)的存儲(chǔ)單元晶體管MT來(lái)說(shuō)，由于柵極·溝道之間的電位差不充分，故不能將電子注入到浮置柵極。即，就會(huì)將與施加有Vcc1的位線(xiàn)和選擇字線(xiàn)WL連接的存儲(chǔ)單元(應(yīng)寫(xiě)入“1”數(shù)據(jù)的存儲(chǔ)單元)的閾值維持在負(fù)值。作為圖15的例子，不能在與位線(xiàn)BL0、BL2、BL3以及字線(xiàn)WL0～WL7連接的存儲(chǔ)單元晶體管MT的浮置柵極上注入電子。換句話(huà)說(shuō)，在與位線(xiàn)BL0、BL2、BL3以及選擇字線(xiàn)WL6連接的存儲(chǔ)單元晶體管MT上寫(xiě)入“1”數(shù)據(jù)。
另一方面，在含有與選擇的選擇柵極線(xiàn)SGD連接的、并且與施加有0 V的位線(xiàn)BL連接的選擇晶體管ST1的NAND單元內(nèi)，對(duì)于與未選擇字線(xiàn)WL連接的存儲(chǔ)單元晶體管MT來(lái)說(shuō)，由于柵極·溝道之間的電位差不充分，故不能將電子注入到浮置柵極。即未能寫(xiě)入數(shù)據(jù)。另一方面，對(duì)于與選擇字線(xiàn)WL連接的存儲(chǔ)單元晶體管MT來(lái)說(shuō)，由于柵極·溝道之間的電位差為18V，利用FN隧穿就能將電子注入到浮置柵極。其結(jié)果，存儲(chǔ)單元晶體管MT的閾值變?yōu)檎?，即?xiě)入“0”數(shù)據(jù)。作為圖15的例子，在字線(xiàn)WL6上施加Vpp1的結(jié)果是，與位線(xiàn)BL1和字線(xiàn)WL6連接的存儲(chǔ)單元晶體管MT的溝道電位Vch與柵極的電位差變成18V。因此，就在與位線(xiàn)BL1和字線(xiàn)WL6連接的存儲(chǔ)單元晶體管MT的浮置柵極上注入電子。已注入電子的存儲(chǔ)單元晶體管MT的閾值變成正值，就寫(xiě)入了“0”數(shù)據(jù)。
如上所述，就在1頁(yè)的存儲(chǔ)單元晶體管上一并寫(xiě)入數(shù)據(jù)。
<擦除操作>
然后，使用圖2和圖16來(lái)說(shuō)明擦除操作。圖16是NAND型快閃存儲(chǔ)器100的存儲(chǔ)單元陣列110的電路圖，為了簡(jiǎn)化，示出了NAND單元數(shù)目為(2×4)的情況。數(shù)據(jù)的擦除是將塊一并進(jìn)行擦除。利用FN隧穿從浮置柵電極中抽取電子，由此進(jìn)行擦除操作。圖16示出了對(duì)于與選擇柵極線(xiàn)SGD0、SGS0連接的塊進(jìn)行數(shù)據(jù)擦除的情況。
擦除時(shí)，使全部位線(xiàn)BL處于浮置。還有，行解碼器130使全部選擇柵極線(xiàn)SGD、SGS處于浮置。并且，行解碼器130選擇任何一個(gè)塊、在對(duì)選擇塊中含有的全部字線(xiàn)WL提供0V的同時(shí)，使非選擇塊中含有的全部字線(xiàn)WL處于浮置。并且行解碼器130將Vpp1(18V)施加到形成有NAND單元的半導(dǎo)體襯底(p型阱區(qū)602)上。即，如圖16中所示，對(duì)與選擇塊連接的全部字線(xiàn)WL0～WL7施加0V，使與非選擇塊連接的全部字線(xiàn)WL8～WL15處于浮置。并且，使全部選擇柵極線(xiàn)SGD0、SGS0、SGD1、SGS1處于浮置。
于是，在選擇塊內(nèi)，全部存儲(chǔ)單元晶體管MT與半導(dǎo)體襯底之間的電位差就變成18V，利用FN隧穿將浮置柵極內(nèi)的電子抽取到半導(dǎo)體襯底中。其結(jié)果，就從選擇塊內(nèi)的全部存儲(chǔ)單元晶體管MT中擦除數(shù)據(jù)，使存儲(chǔ)單元晶體管MT的閾值變成負(fù)值。即，如圖16中所示，就從與字線(xiàn)WL0～WL7連接的全部存儲(chǔ)單元晶體管MT的浮置柵極中將電子抽取到半導(dǎo)體襯底中，擦除數(shù)據(jù)。
在非選擇塊之內(nèi)，通過(guò)與半導(dǎo)體襯底的耦合，使字線(xiàn)WL的電位上升為18V左右。因此，沒(méi)有從浮置柵極中抽取電子，不進(jìn)行數(shù)據(jù)擦除。即，如圖16中所示，通過(guò)耦合，字線(xiàn)WL8～WL15的電位上升。其結(jié)果，就不能從與字線(xiàn)WL8～WL15連接的全部存儲(chǔ)單元晶體管MT中擦除數(shù)據(jù)。
此外，通過(guò)耦合，選擇柵極線(xiàn)SGS0、SGD0、SGS1、SGD1的電位也上升為18V左右，就不會(huì)對(duì)選擇晶體管ST的柵氧化膜施加應(yīng)力。
如上所述，就從選擇塊中一并擦除數(shù)據(jù)。
<讀出操作>
然后，使用圖2和圖17來(lái)說(shuō)明讀出操作。圖17是NAND型快閃存儲(chǔ)器100的存儲(chǔ)單元陣列110的電路圖，為了簡(jiǎn)單，示出了NAND單元數(shù)目為(2×4)個(gè)的情況。在圖17中，示出了從與位線(xiàn)BL1和字線(xiàn)WL6連接的存儲(chǔ)單元晶體管MT中讀出數(shù)據(jù)的情況。
首先，行解碼器130選擇出含有應(yīng)讀取數(shù)據(jù)的存儲(chǔ)單元晶體管的塊。并且，行解碼器130選擇與選擇塊連接的選擇柵極線(xiàn)SGD、SGS，并在選擇柵極線(xiàn)SGD、SGS上施加例如4.5V的電壓。此外，設(shè)與非選擇塊連接的選擇柵極線(xiàn)SGD、SGS為非選擇，并將0V施加到非選擇的選擇柵極線(xiàn)SGD、SGS。由此，與選擇出的選擇柵極線(xiàn)SGD、SGS連接的選擇晶體管ST1、ST2處于導(dǎo)通狀態(tài)。繼續(xù)，行解碼器130在選擇塊內(nèi)選擇任意一條字線(xiàn)WL。并且，將0V施加到選擇字線(xiàn)WL，并將Vread(例如，4.5V)施加到在選擇塊內(nèi)的非選擇字線(xiàn)。將0V施加到在選擇塊內(nèi)的全部字線(xiàn)WL。即，如圖17中所示，在與選擇塊連接的選擇出的選擇柵極線(xiàn)SGD0、SGS0上施加4.5V電壓，在其它未選擇的選擇柵極線(xiàn)SGD1、SGS1上施加0V。由此，使與選擇出的選擇柵極線(xiàn)SGD0、SGS0連接的選擇晶體管ST1、ST2處于導(dǎo)通狀態(tài)。此外，在選擇字線(xiàn)WL6上施加0V，在選擇塊內(nèi)的非選擇字線(xiàn)WL0～WL5、WL7上施加Vread，在非選擇塊內(nèi)的全部字線(xiàn)WL8～WL15上施加0V。
于是，無(wú)論寫(xiě)入的數(shù)據(jù)為“0”或?yàn)椤?”，與選擇塊內(nèi)的非選擇字線(xiàn)連接的存儲(chǔ)單元晶體管MT全部都處于導(dǎo)通狀態(tài)。另一方面，若寫(xiě)入的數(shù)據(jù)為“1”，則閾值為負(fù)，故與選擇字線(xiàn)連接的存儲(chǔ)單元晶體管MT就成為導(dǎo)通狀態(tài)；若寫(xiě)入的數(shù)據(jù)為“0”，則閾值為正，故存儲(chǔ)單元晶體管MT成為截止?fàn)顟B(tài)。
在此狀態(tài)下，例如，在選擇字線(xiàn)BL上施加2.0V。于是，若在與選擇字線(xiàn)WL和選擇位線(xiàn)BL連接的存儲(chǔ)單元晶體管MT中寫(xiě)入的數(shù)據(jù)為“1”，則電流就會(huì)從位線(xiàn)流向源極線(xiàn)。另一方面，若寫(xiě)入的數(shù)據(jù)為“0”，則就沒(méi)有電流流動(dòng)。作為圖17的例子，在選擇位線(xiàn)BL1上施加2.0V。于是，假如在與選擇字線(xiàn)WL7和選擇位線(xiàn)BL1連接的存儲(chǔ)單元晶體管MT中寫(xiě)入的數(shù)據(jù)為“1”，則電流就從位線(xiàn)BL1流向源極線(xiàn)SL，假如寫(xiě)入的數(shù)據(jù)為“0”，則沒(méi)有電流流動(dòng)。
如上所述，通過(guò)讀出放大器140放大因從位線(xiàn)流向源極線(xiàn)的電流而改變的位線(xiàn)電位，由此進(jìn)行數(shù)據(jù)的讀出。而且，在圖17所示的例子中，雖然僅示出了從1條位線(xiàn)中讀出數(shù)據(jù)的情況，毫無(wú)疑問(wèn)，也可以在多條位線(xiàn)上施加電位、同時(shí)從多個(gè)存儲(chǔ)單元晶體管中讀出數(shù)據(jù)。
(3Tr-NAND型快閃存儲(chǔ)器的操作)然后，以下說(shuō)明3Tr-NAND型快閃存儲(chǔ)器200的操作。3Tr-NAND型快閃存儲(chǔ)器200的操作基本上與NAND型快閃存儲(chǔ)器100的操作大致相同。以下進(jìn)行詳細(xì)說(shuō)明。
<寫(xiě)入操作>
首先，使用圖5和圖18來(lái)說(shuō)明寫(xiě)入操作。圖18是3Tr-NAND型快閃存儲(chǔ)器200的存儲(chǔ)單元陣列210的電路圖，為了簡(jiǎn)化，示出了存儲(chǔ)單元數(shù)目為(4×4)個(gè)的情況。整體地對(duì)與任何一條字線(xiàn)連接的全部存儲(chǔ)單元晶體管進(jìn)行數(shù)據(jù)寫(xiě)入。并且，按是否將電子注入到存儲(chǔ)單元晶體管MT的浮置柵極，分別寫(xiě)入“0”數(shù)據(jù)、“1”數(shù)據(jù)。利用FN隧穿進(jìn)行向浮置柵極注入電子。此外，圖18中，假設(shè)將數(shù)據(jù)寫(xiě)入到與字線(xiàn)WL0連接的存儲(chǔ)單元晶體管MT，很快，就將“0”數(shù)據(jù)寫(xiě)入到與位線(xiàn)BL1連接的存儲(chǔ)單元晶體管MT，將“1”數(shù)據(jù)寫(xiě)入到與位線(xiàn)BL0、BL2、BL3連接的存儲(chǔ)單元晶體管MT。
首先，在圖5中，由未圖示的I/O端子輸入寫(xiě)入的數(shù)據(jù)(“1”、“0”)。并且，寫(xiě)入電路250在每條位線(xiàn)中閂鎖該寫(xiě)入的數(shù)據(jù)。并且，當(dāng)輸入“1”數(shù)據(jù)的情況下，寫(xiě)入電路250將Vcc1(例如，3.3V)提供給位線(xiàn)，相反地輸入“0”數(shù)據(jù)時(shí)，將0V提供到位線(xiàn)。即，如圖18所示，寫(xiě)入電路250將Vcc1施加到位線(xiàn)BL0、BL2、BL3，將0V施加到位線(xiàn)BL1。
并且，行解碼器230選擇任何一條選擇柵極線(xiàn)SGD，將Vcc1施加到選擇出的選擇柵極線(xiàn)SGD、并將0V施加到未選擇的選擇柵極線(xiàn)SGD和全部的選擇柵極線(xiàn)SGS。即，如圖18所示，行解碼器230選擇出選擇柵極線(xiàn)SGD0，將Vcc1施加到選擇出的選擇柵極線(xiàn)SGD0。此外，將0V施加到其它選擇柵極線(xiàn)SGD1、SGS0、SGS1。
于是，與選擇出的選擇柵極線(xiàn)SGD連接的選擇晶體管ST1中，與施加有Vcc1的位線(xiàn)BL連接的選擇晶體管ST1變成截止?fàn)顟B(tài)。另一方面，與施加有0V的位線(xiàn)BL連接的選擇晶體管ST1就處于導(dǎo)通狀態(tài)。
進(jìn)一步地，行解碼器230選擇任何一條字線(xiàn)WL，將Vpp1施加到選擇字線(xiàn)WL。此外，將0V施加到所有未選擇字線(xiàn)WL。而且，由此選擇出的字線(xiàn)WL就會(huì)與含有選擇出的選擇柵極線(xiàn)SGD的存儲(chǔ)單元MC連接。由此，在與選擇字線(xiàn)WL連接的的存儲(chǔ)單元晶體管MT中就形成了溝道區(qū)。于是，由于與選擇出的選擇柵極線(xiàn)SGD和施加有Vcc1的位線(xiàn)連接的選擇晶體管ST1處于截止?fàn)顟B(tài)，因此與該選擇晶體管ST1連接的存儲(chǔ)單元晶體管MT的溝道電位就變成浮置。并且，通過(guò)與字線(xiàn)WL的耦合，就上升到寫(xiě)入禁止電壓。另一方面，由于與選擇出的選擇柵極線(xiàn)SGD和施加有0V的位線(xiàn)連接的選擇晶體管ST2處于導(dǎo)通狀態(tài)，因此與該選擇晶體管ST1連接的存儲(chǔ)單元晶體管MT的溝道電位就變成0V。
即，如圖18中所示，行解碼器230選擇字線(xiàn)WL0，在將Vpp1施加到選擇字線(xiàn)WL0的同時(shí)，將0V施加到其它未選擇字線(xiàn)WL1～WL3。因此，在與字線(xiàn)WL0連接的存儲(chǔ)單元晶體管MT內(nèi)形成溝道區(qū)。于是，由于在位線(xiàn)BL1上施加了0V，所以含有與位線(xiàn)BL1連接的選擇晶體管ST1的存儲(chǔ)單元內(nèi)的存儲(chǔ)單元晶體管MT的溝道電位Vch變成0V。另一方面，由于在位線(xiàn)BL0、BL2、BL3上施加了Vcc1，所以含有與位線(xiàn)BL0、BL2、BL3連接的選擇晶體管ST1的存儲(chǔ)單元內(nèi)的存儲(chǔ)單元晶體管MT的溝道電位Vch，通過(guò)與WL0的耦合而上升到寫(xiě)入禁止電壓(8～10V)。此外，行解碼器230將0V提供到其它未選擇字線(xiàn)WL1～WL3。
此外，行解碼器230將OV提供到形成存儲(chǔ)單元的襯底上(p型溝道區(qū)602)。
上述結(jié)果，對(duì)含有已成為截止的選擇晶體管ST1的存儲(chǔ)單元內(nèi)的存儲(chǔ)單元晶體管MT來(lái)說(shuō)，由于柵極·溝道之間的電位差不充分，所以就不能將電子注入到浮置柵極。即，與施加有Vcc1的位線(xiàn)和選擇字線(xiàn)WL連接的存儲(chǔ)單元(應(yīng)寫(xiě)入“1”數(shù)據(jù)的存儲(chǔ)單元)的閾值就會(huì)維持負(fù)值。作為圖18的例子，在與位線(xiàn)BL0、BL2、BL3以及字線(xiàn)WL0連接的存儲(chǔ)單元晶體管MT的浮置柵極上沒(méi)有注入電子。換句話(huà)說(shuō)，是在與位線(xiàn)BL0、BL2、BL3以及選擇字線(xiàn)WL0連接的存儲(chǔ)單元晶體管MT上寫(xiě)入“1”數(shù)據(jù)。
另一方面，對(duì)含有與選擇出的選擇柵極線(xiàn)SGD連接的、且與施加有0V的位線(xiàn)BL連接的選擇晶體管ST1的存儲(chǔ)單元內(nèi)的存儲(chǔ)單元晶體管MT來(lái)說(shuō)，由于柵極·溝道之間的電位差為18V，所以利用FN隧穿將電子注入到浮置柵極。其結(jié)果，存儲(chǔ)單元晶體管MT的閾值就變?yōu)檎?，即?xiě)入“0”數(shù)據(jù)。作為圖18的例子，在字線(xiàn)WL0上施加Vpp1的結(jié)果是，與位線(xiàn)BL1和字線(xiàn)WL0連接的存儲(chǔ)單元晶體管MT的溝道電位Vch就變成18V。因此，就在與位線(xiàn)BL1和字線(xiàn)WL0連接的存儲(chǔ)單元晶體管MT的浮置柵極上注入電子。已注入電子的存儲(chǔ)單元晶體管MT的閾值變成正值，寫(xiě)入了“0”數(shù)據(jù)。
如上所述，就在1頁(yè)的存儲(chǔ)單元晶體管上整體地進(jìn)行數(shù)據(jù)寫(xiě)入。
<擦除操作>
然后，使用圖5和圖19來(lái)說(shuō)明擦除操作。圖19是3Tr-NAND型快閃存儲(chǔ)器200的存儲(chǔ)單元陣列210的電路圖，為了簡(jiǎn)化，示出了存儲(chǔ)單元數(shù)目為(4×4)個(gè)的情況。數(shù)據(jù)的擦除與寫(xiě)入相同、是將頁(yè)整體地擦除。利用FN隧穿從浮置柵極中抽取電子來(lái)進(jìn)行擦除操作。圖19示出了從與字線(xiàn)WL0連接的存儲(chǔ)單元晶體管中進(jìn)行數(shù)據(jù)擦除的情況。
擦除時(shí)，使全部位線(xiàn)BL處于浮置。此外，行解碼器230使全部選擇柵極線(xiàn)SGD、SGS處于浮置。并且，行解碼器230選擇任何一條字線(xiàn)，在對(duì)選擇字線(xiàn)WL提供0V的同時(shí)，使非選擇字線(xiàn)WL處于浮置。并且，行解碼器230將Vpp1(18V)施加到形成有存儲(chǔ)單元的半導(dǎo)體襯底(p型阱區(qū)602)上。即，如圖19所示，在選擇字線(xiàn)WL0上施加0V，使非選擇字線(xiàn)WL1～WL3處于浮置。并且，使全部選擇柵極線(xiàn)SGD0、SGS0、SGD1、SGS1處于浮置。
于是，與選擇字線(xiàn)WL連接的存儲(chǔ)單元晶體管MT與半導(dǎo)體襯底之間的電位差變成18V，利用FN隧穿將浮置柵極內(nèi)的電子抽取到半導(dǎo)體襯底中。其結(jié)果是，從與選擇字線(xiàn)連接的存儲(chǔ)單元晶體管MT中擦除數(shù)據(jù)，使存儲(chǔ)單元晶體管MT的閾值變成負(fù)值。即，如圖19所示，就從與字線(xiàn)WL0連接的全部存儲(chǔ)單元晶體管MT的浮置柵極中將電子抽取到半導(dǎo)體襯底中，進(jìn)行數(shù)據(jù)擦除。
在與非選擇字線(xiàn)連接的存儲(chǔ)單元晶體管MT中，通過(guò)與半導(dǎo)體襯底的耦合使字線(xiàn)WL的電位上升為18V左右。因此，就不會(huì)從浮置柵極中抽取電子，沒(méi)有擦除數(shù)據(jù)。即，如圖19所示，通過(guò)耦合使字線(xiàn)WL1～WL3的電位上升。其結(jié)果，沒(méi)有從與字線(xiàn)WL1～WL3連接的全部存儲(chǔ)單元晶體管MT中擦除數(shù)據(jù)。此外，選擇柵極線(xiàn)也相同，通過(guò)耦合，使選擇柵極線(xiàn)的電位上升至18V左右。因此，沒(méi)有對(duì)選擇晶體管ST的柵絕緣膜施加電壓。
如上所述，就從選擇出的頁(yè)中整體地擦除了數(shù)據(jù)。而且，作為圖19的例子，雖然示出了從與1條字線(xiàn)連接的存儲(chǔ)單元晶體管(1頁(yè))中進(jìn)行數(shù)據(jù)擦除的實(shí)例，但也可以從與多條字線(xiàn)連接的存儲(chǔ)單元晶體管中整體地進(jìn)行數(shù)據(jù)擦除。在此情況下，行解碼器230也可以將0V施加到多條字線(xiàn)上。
<讀出操作>
然后，使用圖5和圖20來(lái)說(shuō)明讀出操作。圖20是3Tr-NAND型快閃存儲(chǔ)器200的存儲(chǔ)單元陣列210的電路圖，為了簡(jiǎn)單，示出了存儲(chǔ)單元數(shù)目為(4×4)個(gè)的情況。在圖20中，示出了從與位線(xiàn)BL1和字線(xiàn)WL0連接的存儲(chǔ)單元晶體管MT中讀出數(shù)據(jù)的情況。
首先，行解碼器230選擇出連接應(yīng)讀取數(shù)據(jù)的存儲(chǔ)單元的選擇柵極線(xiàn)SGD、SGS，并在選擇出的選擇柵極線(xiàn)SGD、SGS上施加例如4.5V的電壓。其它選擇柵極線(xiàn)SGD、SGS為非選擇，并將0V施加到未選擇出的選擇柵極線(xiàn)SGD、SGS。由此，就使與選擇出的選擇柵極線(xiàn)SGD、SGS連接的選擇晶體管ST1、ST2處于導(dǎo)通狀態(tài)。接著，行解碼器230將0V施加到全部字線(xiàn)WL。即，如圖20所示，將4.5V施加到選擇出的選擇柵極線(xiàn)SGD0、SGS0，在未選擇的選擇柵極線(xiàn)SGD1～SGD3、SGS1～SGS3上施加0V。由此，使與選擇出的選擇柵極線(xiàn)SGD0、SGS0連接的選擇晶體管ST1、ST2處于導(dǎo)通狀態(tài)。此外，在全部字線(xiàn)WL0～WL3上施加0V。
于是，假如寫(xiě)入的數(shù)據(jù)為“1”，則閾值為負(fù)，故存儲(chǔ)單元晶體管MT就成為導(dǎo)通狀態(tài)；假如寫(xiě)入的數(shù)據(jù)為“0”，則其閾值為正，故存儲(chǔ)單元晶體管MT成為截止?fàn)顟B(tài)。
在此狀態(tài)下，例如，在選擇字線(xiàn)BL上施加2.0V。于是，假如在與選擇出的選擇字線(xiàn)SGD、SGS連接的選擇晶體管ST1、ST2所連接的存儲(chǔ)單元晶體管MT中寫(xiě)入的數(shù)據(jù)為“1”，則電流就從位線(xiàn)流向源極線(xiàn)。另一方面，假如寫(xiě)入的數(shù)據(jù)為“0”，則沒(méi)有電流流動(dòng)。作為圖20的例子，在選擇位線(xiàn)BL1上施加2.0V。于是，假如在與字線(xiàn)WL0和選擇位線(xiàn)BL1連接的存儲(chǔ)單元晶體管MT中寫(xiě)入的數(shù)據(jù)為“1”，則電流就從位線(xiàn)BL1流向源極線(xiàn)SL，假如寫(xiě)入的數(shù)據(jù)為“0”，則沒(méi)有電流流動(dòng)。
如上所述，通過(guò)讀出放大器240放大因從位線(xiàn)流向源極線(xiàn)的電流而改變的位線(xiàn)電位，進(jìn)行數(shù)據(jù)的讀出。而且，在圖20所示的例子中，雖然僅示出了從1條位線(xiàn)中讀出數(shù)據(jù)的情況，毫無(wú)疑問(wèn)，也可以在多條位線(xiàn)上施加電位、同時(shí)從多個(gè)存儲(chǔ)單元晶體管中讀出數(shù)據(jù)。
(2Tr快閃存儲(chǔ)器的操作)然后，以下說(shuō)明2Tr快閃存儲(chǔ)器300的操作。在2Tr快閃存儲(chǔ)器中，與NAND型快閃存儲(chǔ)器100和3Tr-NAND型快閃存儲(chǔ)器不同，不僅使用正電壓，而且還使用負(fù)電壓。
<寫(xiě)入操作>
首先，使用圖8和圖21來(lái)說(shuō)明寫(xiě)入操作。圖21是2Tr快閃存儲(chǔ)器300的存儲(chǔ)單元陣列310的電路圖，為了簡(jiǎn)化，示出了存儲(chǔ)單元數(shù)目為(4×4)個(gè)的情況。整體地對(duì)與任何一條字線(xiàn)連接的全部存儲(chǔ)單元進(jìn)行數(shù)據(jù)寫(xiě)入。并且，按是否將電子注入到存儲(chǔ)單元晶體管MT的浮置柵極，分別寫(xiě)入“0”數(shù)據(jù)、“1”數(shù)據(jù)。利用FN隧穿來(lái)進(jìn)行向浮置柵極注入電子。此外，圖21中，假設(shè)將數(shù)據(jù)寫(xiě)入到與字線(xiàn)WL0連接的存儲(chǔ)單元晶體管MT，很快，就將“0”數(shù)據(jù)寫(xiě)入到與位線(xiàn)BL1連接的存儲(chǔ)單元晶體管MT，并將“1”數(shù)據(jù)寫(xiě)入到與位線(xiàn)BL0、BL2、BL3連接的存儲(chǔ)單元晶體管MT。
首先，在圖8中，由未圖示的I/O端子輸入寫(xiě)入的數(shù)據(jù)(“1”、“0”)。并且，寫(xiě)入電路350在每條位線(xiàn)中閂鎖該寫(xiě)入的數(shù)據(jù)。并且，當(dāng)輸入“1”數(shù)據(jù)的情況下，寫(xiě)入電路350就將0V提供給位線(xiàn)，相反地輸入“0”數(shù)據(jù)時(shí)，就將VBB(例如，-6V)提供到位線(xiàn)。在圖21的例子中，將VBB施加到位線(xiàn)BL1，將0V提供到位線(xiàn)BL0、BL2、BL3。
并且，行解碼器330選擇字線(xiàn)WL0～WLm中的任何一條字線(xiàn)。并且，將Vpp2(例如10V)提供到選擇字線(xiàn)。此外，行解碼器330將VBB施加到選擇柵極線(xiàn)SGD0～SGm。此外，將VBB提供到存儲(chǔ)單元的襯底(p型阱區(qū)602)。因此，使全部選擇晶體管ST處于截止?fàn)顟B(tài)。因此，選擇晶體管ST與源極線(xiàn)SL電隔離。作為圖21的例子，行解碼器330將Vpp2施加到選擇字線(xiàn)WL0，將0V施加到非選擇字線(xiàn)WL1～WL3，并將VBB施加到所有的選擇柵極線(xiàn)SG0～SG3。
上述結(jié)果，對(duì)應(yīng)于“1”數(shù)據(jù)或“0”數(shù)據(jù)的電位就通過(guò)位線(xiàn)BL0～BLn被提供到存儲(chǔ)單元晶體管MT的漏區(qū)。于是，將Vpp2施加到選擇字線(xiàn)WL，在應(yīng)寫(xiě)入“1”數(shù)據(jù)的存儲(chǔ)單元晶體管MT的漏區(qū)上施加0V電壓，在應(yīng)寫(xiě)入“0”數(shù)據(jù)的存儲(chǔ)單元晶體管MT的漏區(qū)上施加VBB電壓。因此，在應(yīng)寫(xiě)入“1”數(shù)據(jù)的存儲(chǔ)單元晶體管MT中，由于柵極·漏極之間的電位差(10V)不充分，電子就沒(méi)能注入到浮置柵極，存儲(chǔ)單元晶體管MT就保持負(fù)的閾值。另一方面，在應(yīng)寫(xiě)入“0”數(shù)據(jù)的存儲(chǔ)單元晶體管MT中，由于柵極·漏極之間的電位差(16V)較大，就能利用FN隧穿將電子注入到浮置柵極。其結(jié)果，存儲(chǔ)單元晶體管MT的閾值就變?yōu)檎?。如上所述，?頁(yè)的存儲(chǔ)單元MC中就能夠整體地進(jìn)行數(shù)據(jù)寫(xiě)入。作為圖21的例子，就能在與字線(xiàn)WL0和位線(xiàn)BL1連接的存儲(chǔ)單元晶體管MT中進(jìn)行“0”數(shù)據(jù)寫(xiě)入(將電子注入到浮置柵極)、并在與字線(xiàn)WL0和位線(xiàn)BL0、BL2、BL3連接的存儲(chǔ)單元晶體管MT中進(jìn)行“1”數(shù)據(jù)寫(xiě)入(電子不注入到浮置柵極)。在上述圖中，雖然將源極線(xiàn)SL的電位固定為0V，不用說(shuō)也可以代替為浮置狀態(tài)。例如，在選擇晶體管ST未完全截止的情況下，優(yōu)選源極線(xiàn)處于浮置態(tài)。
<擦除操作>
然后，使用圖8和圖22來(lái)說(shuō)明擦除操作。圖22是2Tr快閃存儲(chǔ)器300的存儲(chǔ)單元陣列310的電路圖，為了簡(jiǎn)化，示出了存儲(chǔ)單元數(shù)目為(4×4)個(gè)的情況。在共用阱區(qū)的所有存儲(chǔ)單元中整體地進(jìn)行數(shù)據(jù)的擦除。
在圖8中，位線(xiàn)BL0～BLn處于浮置。此外，行解碼器330使全部字線(xiàn)WL0～WLm的電位成為VBB，使半導(dǎo)體襯底(p型阱區(qū)602)的電位VPW成為Vpp(10V)。其結(jié)果，利用FN隧穿從存儲(chǔ)單元MC的存儲(chǔ)單元晶體管的浮置柵極中將電子抽取到半導(dǎo)體襯底。其結(jié)果，全部存儲(chǔ)單元MC的閾值電壓成為負(fù)值，擦除數(shù)據(jù)。即，作為圖22的例子，行解碼器330將VBB施加到全部字線(xiàn)WL0～WL3，將Vpp2施加到全部選擇柵極線(xiàn)SG0～SG3，并將Vpp2施加到p型阱區(qū)602。由此，就從位于位線(xiàn)BL0～BL3與字線(xiàn)WL0～WL3交叉點(diǎn)的全部存儲(chǔ)單元晶體管MT的浮置柵電極中抽取電子。
<讀出操作>
然后，使用圖8和圖23來(lái)說(shuō)明讀出操作。圖23是2Tr快閃存儲(chǔ)器300的存儲(chǔ)單元陣列310的電路圖，為了簡(jiǎn)單，示出了存儲(chǔ)單元數(shù)目為(4×4)個(gè)的情況。在圖23中，示出了從與位線(xiàn)BL1和字線(xiàn)WL0連接的存儲(chǔ)單元晶體管MT中讀出數(shù)據(jù)的情況。
首先，在圖8中，行解碼器330選擇出選擇柵極線(xiàn)SG0～SGm中的任何一條。將“H”電平(Vcc1，例如3.3V)提供到選擇出的選擇柵極線(xiàn)。未選擇出的選擇柵極線(xiàn)就全部為“L”電平(例如，0V)。因此，與選擇出的選擇柵極線(xiàn)連接的選擇晶體管ST就處于導(dǎo)通狀態(tài)，與未選擇出的選擇柵極線(xiàn)連接的選擇晶體管ST處于截止?fàn)顟B(tài)。因此，選擇存儲(chǔ)單元內(nèi)的選擇晶體管ST與源極線(xiàn)SL電連接。此外，行解碼器330使全部字線(xiàn)WL0～WLm成為“L”電平(0V)。此外，源極線(xiàn)驅(qū)動(dòng)器360將源極線(xiàn)SL的電位設(shè)為0V。作為圖23的例子，行解碼器330將Vcc1施加到選擇柵極線(xiàn)SG0，將0V施加到其它選擇柵極線(xiàn)SG1～SG3和全部字線(xiàn)WL0～WL3。
并且，例如，將1.3V左右的電壓提供到位線(xiàn)BL0～BLn的任何一條。于是，由于寫(xiě)入“1”數(shù)據(jù)的存儲(chǔ)單元MC的存儲(chǔ)單元晶體管MT的閾值電壓為負(fù)值，所以處于導(dǎo)通狀態(tài)。因此，對(duì)與選擇出的選擇柵極線(xiàn)連接的存儲(chǔ)單元MC來(lái)說(shuō)，電流就通過(guò)存儲(chǔ)單元晶體管MT和選擇晶體管ST的電流路徑，從位線(xiàn)流向源極線(xiàn)SL。另一方面，由于寫(xiě)入“0”數(shù)據(jù)的存儲(chǔ)單元MC的存儲(chǔ)單元晶體管MT的閾值電壓成為正值，所以處于截止?fàn)顟B(tài)。因此，電流就沒(méi)有從位線(xiàn)流向源極線(xiàn)。以上結(jié)果，改變位線(xiàn)BL0～BLn的電位，通過(guò)由讀出放大器340放大此變化量，進(jìn)行讀出操作。如上所述，就能夠從1頁(yè)的存儲(chǔ)單元MC中讀出數(shù)據(jù)。
作為圖23的例子，在位線(xiàn)BL1上施加1.3V。因此，若與位線(xiàn)BL1和字線(xiàn)WL0連接的存儲(chǔ)單元晶體管MT保持“0”數(shù)據(jù)時(shí)，則電流從位線(xiàn)流向源極線(xiàn)。如果保持的數(shù)據(jù)為“1”，則沒(méi)有電流流動(dòng)。
而且，在圖23中，雖然從1條位線(xiàn)BL1中讀取數(shù)據(jù)，毫無(wú)疑問(wèn)，不用說(shuō)也可以從多條位線(xiàn)中同時(shí)讀取數(shù)據(jù)。在此情況下，也可在多條位線(xiàn)上施加1.3V電壓。
然后，說(shuō)明上述結(jié)構(gòu)的LSI 1的制造方法、特別是著重說(shuō)明快閃存儲(chǔ)器100、200、300的存儲(chǔ)單元陣列。圖24至35是順序示出了本實(shí)施方式的系統(tǒng)級(jí)SLI 1所包括的快閃存儲(chǔ)器100、200、300的制造工序的剖面圖。而且，圖24至圖31示出了沿字線(xiàn)方向的剖面圖，圖32至圖35示出了沿位線(xiàn)方向的剖面圖。
首先，在硅襯底600的表面區(qū)域內(nèi)離子注入砷(As)、磷(P)等n型雜質(zhì)。接著，在硅襯底600的表面區(qū)域內(nèi)離子注入鎵(Ga)、硼(B)等p型雜質(zhì)。并且，通過(guò)進(jìn)行高溫?zé)崽幚?，使注入的雜質(zhì)活化。其結(jié)果，如圖24所示，在硅襯底600的表面區(qū)域內(nèi)就形成了n型阱區(qū)601，在n型阱區(qū)601的表面區(qū)域內(nèi)就形成了p型阱區(qū)602。對(duì)于快閃存儲(chǔ)器100、200、300而言，能夠同時(shí)形成n型阱區(qū)601和p型阱區(qū)602。因此，n型阱區(qū)601和p型阱區(qū)602的雜質(zhì)濃度和深度在三種快閃存儲(chǔ)器100、200、300中是相同的。
然后，如圖25中所示，在p型阱區(qū)602中，采用STI(淺溝槽隔離)技術(shù)，形成元件隔離區(qū)域620。即，在p型阱區(qū)602內(nèi)，形成條形形狀的淺溝槽，并利用氧化硅膜等絕緣膜來(lái)填埋溝槽內(nèi)部。對(duì)于在快閃存儲(chǔ)器100、200、300而言，能夠同時(shí)形成元件隔離區(qū)域620。其結(jié)果，就形成了四周被元件隔離區(qū)域620包圍的條形形狀的元件區(qū)域AA。而且，在NAND型快閃存儲(chǔ)器100和3Tr-NAND型快閃存儲(chǔ)器200中將元件區(qū)域AA的寬度形成為130nm，在2Tr快閃存儲(chǔ)器300中形成為150nm。此外，在NAND型快閃存儲(chǔ)器100和3Tr-NAND型快閃存儲(chǔ)器200中將元件隔離區(qū)域620的寬度形成為130nm，在2Tr快閃存儲(chǔ)器300中形成為110nm。
然后，如圖26中所示，在p型阱區(qū)602之上，形成存儲(chǔ)單元晶體管MT和選擇晶體管ST的柵絕緣膜603。柵絕緣膜603是例如通過(guò)熱氧化方法形成的氧化硅膜，其厚度為例如8nm。接著，在柵絕緣膜603和元件隔離區(qū)域620之上，形成例如60nm膜厚的非晶硅層604。非晶硅層604具有存儲(chǔ)單元晶體管MT的浮置柵極和選擇晶體管ST的選擇柵極的功能。對(duì)于快閃存儲(chǔ)器100、200、300能夠同時(shí)形成柵絕緣膜603和非晶硅層604。因此，柵絕緣膜603和非晶硅層604的膜厚在三種快閃存儲(chǔ)器100、200、300中是相同的。
然后，如圖27所示，通過(guò)光刻技術(shù)和RIE(反應(yīng)離子蝕刻)等各向異性的蝕刻，構(gòu)圖非晶硅層604。圖27是形成字線(xiàn)的區(qū)域的剖面圖。即，在形成存儲(chǔ)單元晶體管MT的區(qū)域中，構(gòu)圖非晶硅層604，以便沿字線(xiàn)方向，在鄰接的存儲(chǔ)單元晶體管MT之間使浮置柵極分離。但是，在形成選擇晶體管ST1、ST2、ST的區(qū)域中，沒(méi)有構(gòu)圖非晶硅層604。此外，此構(gòu)圖工序可以同時(shí)對(duì)3個(gè)快閃存儲(chǔ)器100、200、300進(jìn)行。
然后，如圖28所示，例如，利用CVD(化學(xué)氣相淀積)方法，在非晶硅層604上形成例如15.5nm膜厚的ONO膜605。ONO膜605具有氧化硅膜、氮化硅膜和氧化硅膜的多層結(jié)構(gòu)，并具有存儲(chǔ)單元晶體管MT和選擇晶體管ST的柵極間絕緣膜的功能。而且，ONO膜也可以用氧化硅膜和氮化硅膜的多層膜即ON膜或NO膜來(lái)進(jìn)行代替。對(duì)于快閃存儲(chǔ)器100、200、300能夠同時(shí)形成柵極間絕緣膜605。因此，在3個(gè)快閃存儲(chǔ)器100、200、300中，柵極間絕緣膜605的膜厚相同。
然后，如圖29所示，例如，利用CVD方法，在柵極間絕緣膜605上形成例如40nm膜厚的多晶硅層621。多晶硅層621具有字線(xiàn)的一部分和選擇柵極線(xiàn)的一部分的功能，對(duì)于快閃存儲(chǔ)器100、200、300而言是能夠同時(shí)形成的。因此，在3個(gè)快閃存儲(chǔ)器100、200、300中，多晶硅層621的膜厚都相同。
然后，如圖30所示，利用光刻技術(shù)和RIE，去除具有選擇柵極線(xiàn)的一部分功能的多晶硅層621的一部分和位于其下部的柵極間絕緣膜605。圖30是選擇柵極線(xiàn)形成區(qū)域的剖面圖。其結(jié)果，在每個(gè)快閃存儲(chǔ)器100、200、300內(nèi)形成了在底部暴露非晶硅層604的接觸孔CH10、CH11、CH12。毫無(wú)疑問(wèn)，能夠利用同一構(gòu)圖工序同時(shí)形成接觸孔CH10～CH12。
然后，如圖31中所示，例如，利用CVD方法，在多晶硅層621上，形成例如160nm膜厚的多晶硅層622，并填埋在接觸孔CH10～CH12內(nèi)。由此，在選擇晶體管ST1、ST2、ST中，多晶硅層604與多晶硅層621、622電連接。多晶硅層622具有字線(xiàn)的一部分和選擇柵極線(xiàn)的一部分的功能，對(duì)于快閃存儲(chǔ)器100、200、300而言是能夠同時(shí)形成的。并且，多晶硅層621、622相當(dāng)于圖4、圖7、圖10、圖14中的多晶硅層606。因此，就能夠利用同一工序、在3個(gè)快閃存儲(chǔ)器100、200、300中同時(shí)形成多晶硅層606。
然后，如圖32所示，構(gòu)圖多晶硅層606、柵極間絕緣膜605、多晶硅層604、柵絕緣膜603，形成各個(gè)MOS晶體管的柵電極。此構(gòu)圖工序?qū)τ?個(gè)快閃存儲(chǔ)器100、200、300是能夠一并進(jìn)行的。此時(shí)，以在3個(gè)快閃存儲(chǔ)器之中NAND型快閃存儲(chǔ)器100的柵極圖形的密度最高來(lái)設(shè)定并進(jìn)行光刻。這是因?yàn)樵贜AND型快閃存儲(chǔ)器100中，多個(gè)規(guī)則圖形相連。在此情況下，優(yōu)選與NAND型快閃存儲(chǔ)器100中的柵極圖形相比，不規(guī)則的3Tr-NAND型快閃存儲(chǔ)器200和2Tr快閃存儲(chǔ)器300的柵極圖形被構(gòu)圖為具有比NAND型快閃存儲(chǔ)器100更大的余量。例如，在NAND型快閃存儲(chǔ)器100中的字線(xiàn)寬度為125nm，鄰接的字線(xiàn)間距離為125nm，選擇柵極線(xiàn)的寬度為225nm。另一方面，3Tr-NAND型快閃存儲(chǔ)器200的字線(xiàn)寬度、鄰接的柵極間隔和選擇柵極線(xiàn)寬度比NAND型快閃存儲(chǔ)器100的情況更大、為250nm。此外，2Tr快閃存儲(chǔ)器300的字線(xiàn)寬度為250nm、選擇柵極線(xiàn)寬度為250nm、以及鄰接的字線(xiàn)和選擇柵極線(xiàn)的間隔為250nm。
然后，如圖33所示，在p型阱區(qū)602的表面區(qū)域內(nèi)，掩蔽各個(gè)柵電極，離子注入n型雜質(zhì)。并且，通過(guò)熱處理使導(dǎo)入的雜質(zhì)活化，由此形成具有存儲(chǔ)單元晶體管MT和選擇晶體管ST1、ST2的源或漏功能的n+型雜質(zhì)擴(kuò)散層608。而且，利用同一的離子注入工序，就能夠形成3個(gè)快閃存儲(chǔ)器100、200、300中含有的n+型雜質(zhì)擴(kuò)散層608。因此，各個(gè)n+型雜質(zhì)擴(kuò)散層608就相互具有相同的雜質(zhì)濃度和深度。
然后，在存儲(chǔ)單元晶體管MT和選擇晶體管ST的柵極之上、以及在半導(dǎo)體襯底600之上，形成絕緣膜610。例如，絕緣膜610由氮化硅膜等形成。將絕緣膜610完全埋入存儲(chǔ)單元晶體管MT的柵極之間以及存儲(chǔ)單元晶體管MT的柵極和選擇晶體管ST的柵極之間的區(qū)域。然后，利用RIE方法等，蝕刻絕緣膜610。其結(jié)果，就完成了圖34所示的側(cè)壁絕緣膜610。
然后，在3個(gè)快閃存儲(chǔ)器中的存儲(chǔ)單元晶體管MT和選擇晶體管ST的柵極之上、側(cè)壁絕緣膜610上以及半導(dǎo)體襯底600之上，例如利用濺射方法，形成含有Co層和Ti/TiN層的金屬層。并且，例如，進(jìn)行在氮?dú)鈿夥罩械臏囟?75℃的退火處理。其結(jié)果，如圖34所示，在與金屬層接觸的硅層內(nèi)形成硅化物層(TiSi2、CoSi2)。即，在柵極的多晶硅層606的表面內(nèi)形成了硅化物層607，在NAND型快閃存儲(chǔ)器100中的選擇晶體管ST1的漏區(qū)及選擇晶體管ST2的源區(qū)表面內(nèi)、在3Tr-NAND型快閃存儲(chǔ)器200中的選擇晶體管ST1的漏區(qū)及選擇晶體管ST2的源區(qū)表面內(nèi)、以及在2Tr快閃存儲(chǔ)器中的存儲(chǔ)單元晶體管MT的漏區(qū)及選擇晶體管ST的源區(qū)表面內(nèi)，形成了硅化物層607。此后，例如利用濕法腐蝕方法，去除剩余的金屬層。
如上所述，就完成了NAND型快閃存儲(chǔ)器100、3Tr-NAND型快閃存儲(chǔ)器200和2Tr快閃存儲(chǔ)器的存儲(chǔ)單元。
然后，如圖35所示，在硅襯底600之上，例如利用CVD方法，形成用于覆蓋存儲(chǔ)單元MC的層間絕緣膜611。層間絕緣膜611，例如由BPSG(硼磷硅玻璃)膜形成。并且，在層間絕緣膜611中，形成接觸塞CP1、CP3、CP5、CP7、CP9、CP11。接觸塞CP1、CP3到達(dá)NAND型快閃存儲(chǔ)器100的選擇晶體管ST1的漏區(qū)及選擇晶體管ST2的源區(qū)。接觸塞CP5、CP7到達(dá)3Tr-NAND型快閃存儲(chǔ)器200中的選擇晶體管ST1的漏區(qū)及選擇晶體管ST2的源區(qū)。接觸塞CP9、CP11到達(dá)2Tr快閃存儲(chǔ)器300中的存儲(chǔ)單元晶體管MT的漏區(qū)及選擇晶體管ST的源區(qū)。
接著，在層間絕緣膜611之上，利用CVD方法或?yàn)R射方法等，形成由銅或鋁等形成的金屬層。并且，通過(guò)以規(guī)定圖形來(lái)構(gòu)圖金屬層，形成金屬布線(xiàn)層611、612。
此后，形成層間絕緣膜、金屬布線(xiàn)層等，完成圖1至圖13中所示的系統(tǒng)級(jí)SLI 1。
根據(jù)上述本實(shí)施方式的半導(dǎo)體集成電路，能獲得以下效果。
(1)抑制制造成本、同時(shí)能夠在同一芯片上承載多種快閃存儲(chǔ)器。
根據(jù)本實(shí)施方式的結(jié)構(gòu)和制造方法，利用同一工序，就可形成NAND型快閃存儲(chǔ)器100、3Tr-NAND型快閃存儲(chǔ)器200和2Tr快閃存儲(chǔ)器300所包括的存儲(chǔ)單元晶體管MT和選擇晶體管ST1、ST2、ST。即，通過(guò)同一氧化工序、成膜工序、雜質(zhì)注入工序、光刻·蝕刻工序，可形成各個(gè)MOS晶體管。其結(jié)果，在3個(gè)快閃存儲(chǔ)器100、200、300中，柵絕緣膜603、柵極間絕緣膜605、存儲(chǔ)單元晶體管MT的浮置柵極604和控制柵極606以及選擇晶體管的選擇柵極604、606都相同。根據(jù)此制造方法，通過(guò)形成1個(gè)快閃存儲(chǔ)器所必需的工序數(shù)量，就能夠形成3個(gè)快閃存儲(chǔ)器的存儲(chǔ)單元陣列。因此，能夠降低承載有三種半導(dǎo)體存儲(chǔ)器的系統(tǒng)級(jí)SLI的制造成本。
(2)高精度地維持多種快閃存儲(chǔ)器的加工精度、同時(shí)能夠縮小系統(tǒng)級(jí)LSI的尺寸。
根據(jù)本實(shí)施方式的制造方法，可以在3個(gè)快閃存儲(chǔ)器100、200、300中，同時(shí)進(jìn)行形成柵電極時(shí)的構(gòu)圖工序(光刻)。此時(shí)，在各個(gè)快閃存儲(chǔ)器100、200、300中，存儲(chǔ)單元陣列中的柵電極的構(gòu)圖不同。更加詳細(xì)地說(shuō)，在NAND單元內(nèi)串聯(lián)連接多個(gè)存儲(chǔ)單元晶體管MT的NAND型快閃存儲(chǔ)器100中，柵電極重復(fù)地形成為規(guī)則圖形。另一方面，在3Tr-NAND型快閃存儲(chǔ)器200和2Tr快閃存儲(chǔ)器300中，與NAND型快閃存儲(chǔ)器100相比，柵電極不規(guī)則地排列。于是，最適合的光刻條件對(duì)每個(gè)快閃存儲(chǔ)器都不同。例如，對(duì)3Tr-NAND型快閃存儲(chǔ)器200按最適合條件進(jìn)行光刻時(shí)，對(duì)除3Tr-NAND型快閃存儲(chǔ)器200以外的快閃存儲(chǔ)器100、300而言，按最小加工尺寸的加工是困難的。
因此，在本實(shí)施方式中，對(duì)于NAND型快閃存儲(chǔ)器100，進(jìn)行最適合條件下的光刻。因此，對(duì)于NAND型快閃存儲(chǔ)器100，例如，能夠以最小加工尺寸形成存儲(chǔ)單元晶體管MT的柵極長(zhǎng)度，能夠微細(xì)化。如本實(shí)施方式一樣，當(dāng)使用NAND型快閃存儲(chǔ)器100作為用于數(shù)據(jù)存儲(chǔ)的存儲(chǔ)器的情況下，LSI 1內(nèi)的NAND型快閃存儲(chǔ)器100就占據(jù)較大的面積。因此，通過(guò)使NAND型快閃存儲(chǔ)器100微細(xì)化，就能夠有效地減小LSI 1的芯片尺寸。
而且，優(yōu)先進(jìn)行如上所述的NAND型快閃存儲(chǔ)器微細(xì)化時(shí)，在其它快閃存儲(chǔ)器200、300中的光刻就不一定能在最適合條件下進(jìn)行。因此，對(duì)于快閃存儲(chǔ)器200、300，就必須考慮充分的對(duì)準(zhǔn)偏移來(lái)進(jìn)行設(shè)計(jì)。例如，優(yōu)選3Tr-NAND型快閃存儲(chǔ)器200和2Tr快閃存儲(chǔ)器300的存儲(chǔ)單元晶體管MT的柵極長(zhǎng)度為NAND型快閃存儲(chǔ)器100的存儲(chǔ)單元晶體管MT的柵極長(zhǎng)度的1.5倍或1.5倍以上。根據(jù)這種結(jié)構(gòu)，能夠高精度進(jìn)行NAND型快閃存儲(chǔ)器100、3Tr-NAND型快閃存儲(chǔ)器200和2Tr快閃存儲(chǔ)器300的加工。此外，作為結(jié)果，雖然3Tr-NAND型快閃存儲(chǔ)器200和2Tr快閃存儲(chǔ)器300的集成度比NAND型快閃存儲(chǔ)器100的集成度更差，但根據(jù)LSI整體所占據(jù)的面積配比，綜合來(lái)說(shuō)，能夠見(jiàn)減小LSI芯片尺寸。
(3)能夠提高各個(gè)快閃存儲(chǔ)器的操作可靠性如上所述，在NAND型快閃存儲(chǔ)器100、3Tr-NAND型快閃存儲(chǔ)器200和2Tr快閃存儲(chǔ)器300中，在提供寫(xiě)入禁止電壓方面有不同。在NAND型快閃存儲(chǔ)器100和3Tr-NAND型快閃存儲(chǔ)器200中，通過(guò)與字線(xiàn)的耦合，使存儲(chǔ)單元晶體管MT的溝道電位上升至寫(xiě)入禁止電壓。另一方面，在2Tr快閃存儲(chǔ)器300中，從位線(xiàn)向存儲(chǔ)單元晶體管MT的溝道施加寫(xiě)入禁止電壓。
于是，在NAND型快閃存儲(chǔ)器100的情況下，為了不使通過(guò)耦合而上升的溝道電位下降，就必須抑制選擇晶體管中的漏電流。這種情況即使在3Tr-NAND型快閃存儲(chǔ)器200中也相同。但是，在3Tr-NAND型快閃存儲(chǔ)器200的情況下，由于在選擇晶體管ST1、ST2之間夾持的存儲(chǔ)單元晶體管數(shù)目少，因此溝道電容小。因此，與NAND型快閃存儲(chǔ)器100的情況相比，因耦合而產(chǎn)生的電荷量少。由此，對(duì)于3Tr-NAND型快閃存儲(chǔ)器200的情況，與NAND型快閃存儲(chǔ)器100的情況相比，就容易受到漏電流的影響。
這點(diǎn)，根據(jù)本發(fā)明的結(jié)構(gòu)，如圖12中所示，3Tr-NAND型快閃存儲(chǔ)器200的選擇晶體管ST1、ST2的溝道寬度(選擇柵極線(xiàn)寬度)比NAND型快閃存儲(chǔ)器100的選擇晶體管ST1、ST2的溝道寬度更寬。因此，在3Tr-NAND型快閃存儲(chǔ)器200的選擇晶體管ST1、ST2中，漏電流就會(huì)難于流動(dòng)，就能夠提高3Tr-NAND型快閃存儲(chǔ)器200的操作可靠性。
此外，在2Tr快閃存儲(chǔ)器300的情況下，由于從位線(xiàn)提供寫(xiě)入禁止電壓，所以與NAND型快閃存儲(chǔ)器100和3Tr-NAND型快閃存儲(chǔ)器200相比，很難受到漏電流的影響。但是，基于通過(guò)光刻的加工時(shí)裕度(Margin)的觀點(diǎn)，優(yōu)選選擇晶體管ST的溝道長(zhǎng)度為250nm左右。
此外，如上述(2)那樣，在NAND型快閃存儲(chǔ)器100中，可在最適合的條件下進(jìn)行位線(xiàn)的光刻工序。因此，2Tr快閃存儲(chǔ)器300的存儲(chǔ)單元晶體管MT的溝道長(zhǎng)度就會(huì)比NAND型快閃存儲(chǔ)器的存儲(chǔ)單元晶體管更長(zhǎng)。通常，一旦增長(zhǎng)溝道長(zhǎng)度，就會(huì)減少單元電流，并導(dǎo)致操作速度的下降。
但是，根據(jù)本實(shí)施方式的結(jié)構(gòu)，如圖13中所示，2Tr快閃存儲(chǔ)器300的溝道寬度比NAND型快閃存儲(chǔ)器100和3Tr-NAND型快閃存儲(chǔ)器200更寬。其結(jié)果，能夠增大在2Tr快閃存儲(chǔ)器300中流動(dòng)的單元電流。即，通過(guò)增大溝道寬度來(lái)補(bǔ)償NAND型快閃存儲(chǔ)器100的微細(xì)化給2Tr快閃存儲(chǔ)器300帶來(lái)的惡劣影響。由此，就能夠提高2Tr快閃存儲(chǔ)器的操作速度。
(4)可使系統(tǒng)級(jí)LSI高性能化本實(shí)施方式的系統(tǒng)級(jí)LSI，包括上述說(shuō)明的NAND型快閃存儲(chǔ)器100、3Tr-NAND型快閃存儲(chǔ)器200和2Tr快閃存儲(chǔ)器300。
2Tr快閃存儲(chǔ)器300與NAND型快閃存儲(chǔ)器100和3Tr-NAND型快閃存儲(chǔ)器200不同，當(dāng)進(jìn)行寫(xiě)入及擦除時(shí)使用正電壓(10V)和負(fù)電壓(-6V)。并且，在控制柵極和溝道之間提供16V的電位差。因此，就能夠?qū)?xiě)入禁止電壓設(shè)定為10V和-6V的中間附近的0V，就容易從位線(xiàn)施加寫(xiě)入禁止電壓。此外，由于采用正電壓和負(fù)電壓，所以對(duì)在行解碼器330中使用的MOS晶體管的柵絕緣膜施加的電位差就為10V或-6V。因此，在2Tr快閃存儲(chǔ)器300具有的行解碼器330中使用的MOS晶體管，就能夠使用柵絕緣膜比在NAND型快閃存儲(chǔ)器100和3Tr-NAND型快閃存儲(chǔ)器200具有的行解碼器130、230中使用的MOS晶體管的柵絕緣膜更薄的晶體管。由此，在能夠使行解碼器330的小型化的同時(shí)，還能夠使行解碼器330的操作速度比行解碼器130、230更高速。因此，與上述(3)的效果相互作用，就能夠提高2Tr快閃存儲(chǔ)器的操作速度，就能夠獲得隨機(jī)存取的高速化。
并且，在本實(shí)施方式中，在上述2Tr快閃存儲(chǔ)器300中存儲(chǔ)有用于操作MCU 400的程序數(shù)據(jù)。于是，如上述說(shuō)明那樣，2Tr快閃存儲(chǔ)器能夠高速工作。因此，MCU 400能夠不通過(guò)RAM等直接從2Tr快閃存儲(chǔ)器300中讀取數(shù)據(jù)。其結(jié)果，不需要RAM等，不僅能夠簡(jiǎn)化系統(tǒng)級(jí)LSI結(jié)構(gòu)，而且還能夠提高操作速度。
此外，3Tr-NAND型快閃存儲(chǔ)器200保持ID碼和安全碼。雖然這些碼數(shù)據(jù)，其數(shù)據(jù)量本身不很大，大多頻繁地進(jìn)行變更/更新。因此，在保持這些碼數(shù)據(jù)的存儲(chǔ)器中，就要求某一程度的高速操作。這點(diǎn)，3Tr-NAND型快閃存儲(chǔ)器200的擦除單位沒(méi)有NAND型快閃存儲(chǔ)器100那么大，能夠以頁(yè)為單位改寫(xiě)數(shù)據(jù)。因此，可以說(shuō)，3Tr-NAND型快閃存儲(chǔ)器200是保持上述碼數(shù)據(jù)的最適合的半導(dǎo)體存儲(chǔ)器。
此外，以往，作為具有NAND型快閃存儲(chǔ)器的LSI，為了防止改寫(xiě)集中在特定的塊中，就需要下面這種控制器。即，控制器是將根據(jù)溢流校準(zhǔn)和邏輯輸入的地址轉(zhuǎn)換為物理地址方式，在塊不合格的情況下，將該塊作為不合格塊，進(jìn)行控制以便不再使用該塊。但是，在本實(shí)施方式中，就不需要這種控制器。因?yàn)椋?Tr快閃存儲(chǔ)器300中保持控制NAND型快閃存儲(chǔ)器100內(nèi)的塊的固件程序，所以就能夠利用MCU 400來(lái)進(jìn)行上述控制。MCU 400可以使用原來(lái)的操作(外部裝置的控制和輸入到NAND型快閃存儲(chǔ)器100的數(shù)據(jù)的計(jì)算處理等)之間的時(shí)間來(lái)進(jìn)行上述控制。毫無(wú)疑問(wèn)，對(duì)于MCU 400的能力、評(píng)估原來(lái)MCU 400必須處理的處理量的大小、在處理量多的情況下，也可設(shè)計(jì)硬件定序器等來(lái)控制NAND型快閃存儲(chǔ)器100。
然后，說(shuō)明本發(fā)明的第二實(shí)施方式的半導(dǎo)體集成電路器件。本實(shí)施方式是在上述第一實(shí)施方式的系統(tǒng)級(jí)LSI保持的2Tr快閃存儲(chǔ)器300的存儲(chǔ)單元陣列中，增大了列方向上的單元寬度。圖36至圖38分別是本實(shí)施方式的系統(tǒng)級(jí)LSI1所包括的NAND型快閃存儲(chǔ)器100、3Tr-NAND型快閃存儲(chǔ)器200和2Tr快閃存儲(chǔ)器300保持的存儲(chǔ)單元陣列110、210、310的局部區(qū)域的平面圖。
如圖所示，關(guān)于NAND型快閃存儲(chǔ)器100和3Tr-NAND型快閃存儲(chǔ)器200，與在上述第一實(shí)施方式中進(jìn)行的說(shuō)明一樣。即，在NAND型快閃存儲(chǔ)器100中，元件區(qū)域的寬度(溝道寬度)例如設(shè)定為130nm，選擇柵極線(xiàn)SGS、SGD寬度(選擇晶體管ST1、ST2的溝道長(zhǎng)度)例如設(shè)定為225nm，字線(xiàn)WL寬度(存儲(chǔ)單元晶體管MT的溝道長(zhǎng)度)設(shè)定為125nm，鄰接的字線(xiàn)WL間隔設(shè)定為例如125nm。并且，沿每一個(gè)NAND單元的列方向的寬度為例如260nm。因此，在1個(gè)NAND單元中，形成寬65nm的元件隔離區(qū)域620，沿列方向由兩側(cè)夾持寬130nm的元件區(qū)域AA的形狀。
此外，3Tr-NAND型快閃存儲(chǔ)器200也與第一實(shí)施方式相同。即，元件區(qū)域?qū)挾?溝道寬度)設(shè)定為例如130nm，選擇柵極線(xiàn)SGS、SGD寬度(選擇晶體管ST1、ST2的溝道長(zhǎng)度)設(shè)定為例如250nm，字線(xiàn)WL寬度(存儲(chǔ)單元晶體管MT的溝道長(zhǎng)度)設(shè)定為250nm，選擇柵極線(xiàn)與字線(xiàn)的間隔設(shè)定為例如250nm。并且，沿每一個(gè)存儲(chǔ)單元的列方向的寬度例如為260nm。因此，在1個(gè)存儲(chǔ)單元中，形成寬65nm的元件隔離區(qū)域620，沿列方向由兩側(cè)夾持寬130nm的元件區(qū)域AA的形狀。
關(guān)于2Tr快閃存儲(chǔ)器300，如圖38中所示，元件區(qū)域?qū)挾?溝道寬度)設(shè)定為150nm，選擇柵極線(xiàn)SG寬度(選擇晶體管ST的溝道長(zhǎng)度)設(shè)定為例如250nm，字線(xiàn)WL寬度(存儲(chǔ)單元晶體管MT的溝道長(zhǎng)度)設(shè)定為250nm，選擇柵極線(xiàn)與字線(xiàn)的間隔設(shè)定為250nm。并且，沿每一個(gè)存儲(chǔ)單元的列方向的寬度為例如300nm。因此，在1個(gè)存儲(chǔ)單元中，形成寬75nm的元件隔離區(qū)域620，沿列方向由兩側(cè)夾持寬150nm的元件區(qū)域AA的形狀。
對(duì)于本實(shí)施方式的LSI，除能夠獲得上述第一實(shí)施方式說(shuō)明的(1)至(4)的效果外，還能獲得下述(5)的效果。
(5)能夠提高系統(tǒng)級(jí)LSI的操作性能上述第一實(shí)施方式和本實(shí)施方式的2Tr快閃存儲(chǔ)器300的溝道寬度比NAND型快閃存儲(chǔ)器100和3Tr-NAND型快閃存儲(chǔ)器200更寬。于是，當(dāng)2Tr快閃存儲(chǔ)器300與NAND型快閃存儲(chǔ)器100和3Tr-NAND型快閃存儲(chǔ)器200具有相同的單元寬度時(shí)，元件隔離區(qū)域的寬度就會(huì)變得狹窄。并且，可以認(rèn)為，過(guò)度增加溝道寬度時(shí)，就不能使元件隔離區(qū)域中的元件區(qū)域之間電隔離充分，且元件隔離區(qū)域的形成本身就變困難。
但是，本實(shí)施方式的2Tr快閃存儲(chǔ)器300的存儲(chǔ)單元與NAND型快閃存儲(chǔ)器100和3Tr-NAND型快閃存儲(chǔ)器200相比，增加了列方向的寬度。由此，就能夠增大元件隔離區(qū)域的寬度，不僅能夠簡(jiǎn)化工藝，而且還能夠可靠地進(jìn)行元件區(qū)域之間的電隔離。此外，與NAND型快閃存儲(chǔ)器100和3Tr-NAND型快閃存儲(chǔ)器200的單元寬度相同的情況相比，就能夠進(jìn)一步擴(kuò)大元件區(qū)域(溝道寬度)。其結(jié)果，就能夠進(jìn)一步增大存儲(chǔ)單元流動(dòng)的電流，就能夠提高2Tr快閃存儲(chǔ)器的操作性能。
再有，如上所述，2Tr快閃存儲(chǔ)器300保持用于操作MCU 400的程序等。因此，與用作數(shù)據(jù)存儲(chǔ)所使用的NAND型快閃存儲(chǔ)器100相比，最好減少其容量。例如，設(shè)NAND型快閃存儲(chǔ)器100的存儲(chǔ)容量為128M比特，則2Tr快閃存儲(chǔ)器300的存儲(chǔ)容量為16M比特左右。即，在LSI 1內(nèi)，與NAND型快閃存儲(chǔ)器100所占據(jù)的面積相比，2Tr快閃存儲(chǔ)器300所占據(jù)的面積就非常少。因此，即使增加2Tr快閃存儲(chǔ)器300的存儲(chǔ)單元的溝道寬度，也能夠?qū)SI的面積增加抑制在最低限度。
然后，說(shuō)明本發(fā)明的第三實(shí)施方式的半導(dǎo)體集成電路器件。本實(shí)施方式是在上述第一、第二實(shí)施方式說(shuō)明的2Tr快閃存儲(chǔ)器300中，按用于寫(xiě)入和用于讀出將行解碼器330分開(kāi)使用。圖39是本實(shí)施方式的系統(tǒng)級(jí)LSI1所包括的2Tr快閃存儲(chǔ)器300的方框圖。
如圖所示，本實(shí)施方式的2Tr快閃存儲(chǔ)器300的結(jié)構(gòu)是在由上述第一實(shí)施方式說(shuō)明的圖8所示的結(jié)構(gòu)中、廢除了行解碼器330，附加上用于寫(xiě)入的解碼器370和選擇柵極解碼器380的結(jié)構(gòu)。換句話(huà)說(shuō)，行解碼器330包含用于寫(xiě)入的解碼器370和選擇柵極解碼器380。
用于寫(xiě)入的解碼器370寫(xiě)入時(shí)選擇字線(xiàn)WL0～WLm中任意一條，并將正電位Vpp2施加到選擇字線(xiàn)。此外，當(dāng)進(jìn)行擦除時(shí)，將負(fù)電位VBB施加到所有字線(xiàn)。并且，當(dāng)進(jìn)行讀出時(shí)，將負(fù)電位VBB施加到所有的選擇柵極線(xiàn)SG0～SGm。
選擇柵極解碼器380讀出時(shí)選擇選擇柵極線(xiàn)SG0～SGm中任意一條，并將正電位施加到選擇柵極線(xiàn)。
然后，使用圖40說(shuō)明上述用于寫(xiě)入的解碼器370和選擇柵極解碼器380。圖40是本實(shí)施方式的用于寫(xiě)入的解碼器、選擇柵極解碼器和存儲(chǔ)單元陣列的一部分區(qū)域的電路圖。
首先，說(shuō)明選擇柵極解碼器380的結(jié)構(gòu)。選擇柵極解碼器380包括行地址解碼電路730和開(kāi)關(guān)元件組720。行地址解碼電路730在電源電壓Vcc1(3.3V)下進(jìn)行操作，對(duì)(i+1)位的行地址信號(hào)RA0～RAi進(jìn)行解碼以得到行地址解碼信號(hào)。行地址解碼電路730具有在每條選擇柵極線(xiàn)SG0～SGm上設(shè)置的NAND電路731和反相器732。NAND電路731進(jìn)行行地址信號(hào)RA0～RAi的各位的NAND運(yùn)算。并且，反相器732反轉(zhuǎn)NAND運(yùn)算結(jié)果，并作為行地址解碼信號(hào)進(jìn)行輸出。
開(kāi)關(guān)元件組720具有n溝道MOS晶體管721。在每條選擇柵極線(xiàn)SG0～SGm上設(shè)置有n溝道MOS晶體管721。并且，反相器732的輸出通過(guò)n溝道MOS晶體管721的電流路徑，被提供到選擇柵極線(xiàn)SG0～SGm。而且，對(duì)n溝道MOS晶體管721的柵極輸入控制信號(hào)ZISOG。
然后，說(shuō)明用于寫(xiě)入的解碼器370的結(jié)構(gòu)。用于寫(xiě)入的解碼器370包括行地址解碼電路700和開(kāi)關(guān)元件組710。行地址解碼電路700對(duì)(i+1)位的行地址信號(hào)RA0～RAi進(jìn)行解碼以得到行地址解碼信號(hào)。該行地址解碼信號(hào)被提供到字線(xiàn)WL0～WLm。行地址解碼電路700具有在每條字線(xiàn)WL0～WLm上設(shè)置的NAND電路701和反相器702。NAND電路701和反相器702的正電源電壓節(jié)點(diǎn)與電源電壓節(jié)點(diǎn)VCGNW連接，其負(fù)電源電壓節(jié)點(diǎn)與電源電壓節(jié)點(diǎn)VCGPW連接。并且，進(jìn)行行地址信號(hào)RA0～RAi的各位的NAND運(yùn)算。在電源電壓節(jié)點(diǎn)VCGNW、VCGPW上提供未圖示的升壓電路所產(chǎn)生的正電壓Vpp2和負(fù)電壓VBB或0V。并且，反相器702反轉(zhuǎn)NAND運(yùn)算結(jié)果，作為行地址解碼信號(hào)進(jìn)行輸出。
開(kāi)關(guān)元件組710具有反相器711和n溝道MOS晶體管712。將反相器711和n溝道MOS晶體管712設(shè)置在每條選擇柵極線(xiàn)SG0～SGm上。將控制信號(hào)PRGH輸入到反相器711，反相器711反轉(zhuǎn)控制信號(hào)PRGH。而且，控制信號(hào)PRGH在寫(xiě)入時(shí)為“H”電平信號(hào)。反相器711的正電源電壓節(jié)點(diǎn)與VNW節(jié)點(diǎn)連接，其負(fù)電源電壓節(jié)點(diǎn)與電源電壓節(jié)點(diǎn)VSGPW節(jié)點(diǎn)連接。例如，在VNW節(jié)點(diǎn)上施加0V，在電源電壓節(jié)點(diǎn)VSGPW節(jié)點(diǎn)上提供負(fù)電壓VBB。n溝道MOS晶體管712的電流路徑的一端與反相器711的輸出節(jié)點(diǎn)連接，另一端與選擇柵極線(xiàn)SG0～SGm連接。在n溝道MOS晶體管712的柵極上輸入控制信號(hào)WSG。
圖41示意性地示出了圖40所示的存儲(chǔ)單元陣列310、選擇柵極解碼器380和用于寫(xiě)入的解碼器370的一部分區(qū)域的剖面圖。特別在圖41中，示出了1個(gè)存儲(chǔ)單元MC、反相器702、732和MOS晶體管712、721，還有I/O電路500的一部分。
如圖所示，在半導(dǎo)體襯底600的表面內(nèi)，形成相互隔離的n型阱區(qū)601、750、751和p型阱區(qū)770、771。n型阱區(qū)750是用于形成用于寫(xiě)入的解碼器370內(nèi)的反相器702的。此外，n型阱區(qū)601是用于形成用于寫(xiě)入的解碼器370內(nèi)的n溝道MOS晶體管712、存儲(chǔ)單元陣列310內(nèi)的存儲(chǔ)單元MC和選擇柵極解碼器380內(nèi)的n溝道MOS晶體管721的。并且，n型阱區(qū)751和p型阱區(qū)770是用于形成選擇柵極解碼器380內(nèi)的反相器732的一部分的。p型阱區(qū)771是用于形成I/O電路500內(nèi)的MOS晶體管的。
在n型阱區(qū)750的表面內(nèi)，還形成p型阱區(qū)752。并且，在n型阱區(qū)750上并在p型阱區(qū)752上，形成包含在各反相器702中的p溝道MOS晶體管753、754。此外，n型阱區(qū)750與VCGNW節(jié)點(diǎn)連接，p型阱區(qū)752與VCGPW節(jié)點(diǎn)連接。
在n型阱區(qū)601的表面內(nèi)，進(jìn)一步形成p型阱區(qū)602、755、756。并且，在p型阱區(qū)755、602、756之上，分別形成用于寫(xiě)入的解碼器370內(nèi)的MOS晶體管712、存儲(chǔ)單元MC和選擇柵極解碼器380內(nèi)的MOS晶體管721。再有，雖然圖中示出了單層?xùn)艠O的存儲(chǔ)單元的選擇晶體管ST，但也可以具有與存儲(chǔ)單元晶體管MT相同的疊層?xùn)艠O結(jié)構(gòu)。p型阱區(qū)755、756與VSGPW節(jié)點(diǎn)連接。
在n型阱區(qū)751之上，形成反相器732內(nèi)的p溝道MOS晶體管757；并且在p型阱區(qū)770之上，形成反相器732內(nèi)的n溝道MOS晶體管758。并且，對(duì)n型阱區(qū)751提供電壓Vcc1。此外，在p型阱區(qū)771之上，形成包含于I/O電路500中的MOS晶體管759。
再有，例如，反相器702內(nèi)的MOS晶體管753、754和MOS晶體管712、721所具有的柵絕緣膜760的膜厚為40nm。此外，反相器732和MOS晶體管759所具有的柵絕緣膜761的膜厚比柵絕緣膜760更薄、例如為11nm(或6～12nm)。以下，將柵絕緣膜的膜厚為40nm的MOS晶體管稱(chēng)為FHV晶體管，將柵絕緣膜的膜厚為11nm的MOS晶體管稱(chēng)為FLV晶體管。
此外，在圖41中，在說(shuō)明1個(gè)存儲(chǔ)單元MC、反相器702、732和MOS晶體管712、721的同時(shí)，還說(shuō)明了I/O電路500的僅一部分。但是，用FHV晶體管來(lái)形成NAND型快閃存儲(chǔ)器100的行解碼器130、3Tr-NAND型快閃存儲(chǔ)器200的行解碼器230、2Tr快閃存儲(chǔ)器300的用于寫(xiě)入的解碼器370和MOS晶體管721。此外，用FLV晶體管形成2Tr快閃存儲(chǔ)器300的選擇柵極解碼器380中的MOS晶體管721之外的區(qū)域以及I/O電路500。
然后，使用圖40來(lái)敘述并說(shuō)明上述結(jié)構(gòu)的2Tr快閃存儲(chǔ)器的操作、特別是主要說(shuō)明用于寫(xiě)入的解碼器370和選擇柵極解碼器380。
<寫(xiě)入操作>
首先，開(kāi)始進(jìn)行寫(xiě)入操作時(shí)，在VCGNW節(jié)點(diǎn)上提供Vpp2。VCGPW節(jié)點(diǎn)的電位通常為0V。此外，在VSGPW節(jié)點(diǎn)上，提供負(fù)電位VBB。
并且，從外部輸入地址信號(hào)。于是，由于對(duì)應(yīng)于選擇字線(xiàn)的NAND門(mén)701的輸出為“L”電平，因此反相器702的輸出就變成VCGNW＝Vpp2。另一方面，由于對(duì)應(yīng)于未選擇字線(xiàn)的NAND門(mén)701的輸出為“H”電平，所以反相器702的輸出就變成0V(VCGPW節(jié)點(diǎn)的電位)。其結(jié)果，選擇字線(xiàn)的電位就變成VCGNW＝Vpp2，未選擇字線(xiàn)的電位就變成VCGPW＝0V。
此外，使控制信號(hào)PRGH成為“H”電平(Vcc1)。由此，反相器711的輸出就變成VBB(VSGPW節(jié)點(diǎn)的電位)。并且，由于控制信號(hào)WSG變成了“H”電平(Vcc1)，所以n溝道MOS晶體管712就會(huì)全部變成導(dǎo)通狀態(tài)。其結(jié)果，所有的選擇柵極線(xiàn)SG0～SGm的電位都變成VBB。
再有，當(dāng)寫(xiě)入操作時(shí)，控制信號(hào)ZISOG變成“L”電平(0V)，n溝道MOS晶體管721成為截止?fàn)顟B(tài)。因此，選擇柵極解碼器380與選擇柵極線(xiàn)SG0～SGm就電隔離。
此外，形成存儲(chǔ)單元陣列310的p型阱區(qū)602的電位VPW為負(fù)電位VBB。
如上所述，在選擇字線(xiàn)WL上提供Vpp2，在未選擇字線(xiàn)上提供0V，在所有選擇柵極線(xiàn)SG0～SGm上提供VBB，在阱區(qū)602上提供VBB。在此狀態(tài)下，由于在位線(xiàn)BL上施加了0V或VBB，因此就在與選擇字線(xiàn)WL連接的存儲(chǔ)單元MC中寫(xiě)入數(shù)據(jù)。
<擦除操作>
當(dāng)擦除操作開(kāi)始時(shí)，用于寫(xiě)入的解碼器370就將p型阱區(qū)602的電位VPW變成Vpp2。此外，在VCGNW節(jié)點(diǎn)上提供Vcc2，在VCGPW節(jié)點(diǎn)上提供負(fù)電位VBB。VSGPW節(jié)點(diǎn)的電位總為0V。
在進(jìn)行擦除時(shí)，由于對(duì)應(yīng)于所有字線(xiàn)WL0～WLm的NAND門(mén)701的輸入為“H”電平，所以反相器702的輸出就變成VBB(VCGPW節(jié)點(diǎn)的電位)。其結(jié)果，字線(xiàn)WL0～WLm的電位就變成VBB。此外，由于控制信號(hào)WSG為“L”電平(0V)，因此n溝道MOS晶體管712就全部變成截止?fàn)顟B(tài)。而且，控制信號(hào)ZISOG在擦除操作時(shí)也變成“L”電平(0V)，n溝道MOS晶體管721就變成截止?fàn)顟B(tài)。其結(jié)果，所有選擇柵極線(xiàn)SG0～SGm就變成浮置狀態(tài)。
如上所述，在所有字線(xiàn)WL0～WLm上提供VBB，所有選擇柵極線(xiàn)SG0～SGm就變成浮置狀態(tài)，并在阱區(qū)602上提供Vpp2。其結(jié)果，就從存儲(chǔ)單元晶體管MT的浮置柵電極中抽取電子，進(jìn)行數(shù)據(jù)的擦除。
<讀出操作>
首先，將行地址信號(hào)RA輸入到行地址解碼器電路730的NAND門(mén)731。對(duì)應(yīng)于選擇柵極線(xiàn)的NAND門(mén)731的輸出為“L”電平，對(duì)應(yīng)于未選擇的選擇柵極線(xiàn)的NAND門(mén)731的輸出為“H”電平。并且，利用反相器732使NAND門(mén)731的輸出反轉(zhuǎn)，并作為Vcc1電平的行地址解碼信號(hào)輸出。
當(dāng)進(jìn)行讀出時(shí)，控制信號(hào)ZISOG、WSG分別變成“H”電平、“L”電平。因此，MOS晶體管712變成截止?fàn)顟B(tài)，選擇柵極線(xiàn)SG0～SGm與用于寫(xiě)入的解碼器370電隔離。此外，MOS晶體管721變成導(dǎo)通狀態(tài)。因此，由行地址解碼器電路730提供的Vcc1電平信號(hào)就提供到選擇柵極線(xiàn)。即，在選擇的選擇柵極線(xiàn)上施加Vcc1，在未選擇的選擇柵極線(xiàn)上施加0V。
此外，所有字線(xiàn)變成0V。
如上所述，與選擇的選擇柵極線(xiàn)連接的選擇晶體管就變成導(dǎo)通狀態(tài)，在位線(xiàn)上施加電壓，由此就從存儲(chǔ)單元MC中讀取數(shù)據(jù)。
如上所述，當(dāng)進(jìn)行寫(xiě)入時(shí)，由用于寫(xiě)入的解碼器370對(duì)選擇柵極線(xiàn)SG施加負(fù)電壓VBB，當(dāng)進(jìn)行讀出時(shí)，就由選擇柵極線(xiàn)解碼器對(duì)選擇柵極線(xiàn)SG施加正電壓Vcc1。因此，為了寫(xiě)入時(shí)使選擇柵極線(xiàn)SG與選擇柵極解碼器380電隔離而設(shè)置MOS晶體管721；為了讀出時(shí)使選擇柵極線(xiàn)SG與用于寫(xiě)入的解碼器370電隔離而設(shè)置MOS晶體管712。而且，對(duì)于寫(xiě)入操作和擦除操作的細(xì)節(jié)而言，能夠采用例如日本專(zhuān)利申請(qǐng)2003-209312號(hào)說(shuō)明書(shū)記載的方法。
然后，與存儲(chǔ)單元結(jié)合來(lái)說(shuō)明上述FHV晶體管和FLV晶體管的制造方法。圖42至49順序示出了本實(shí)施方式的快閃存儲(chǔ)器的制造工序的剖面圖，在圖41中更加詳細(xì)地示出了MOS晶體管712(FHV晶體管)、存儲(chǔ)單元陣列310、MOS晶體管721(FHV晶體管)和MOS晶體管758(FLV晶體管)的結(jié)構(gòu)。而且，沿字線(xiàn)WL方向示出了存儲(chǔ)單元陣列310。
首先，如圖42所示，在硅襯底600的表面區(qū)域內(nèi)，離子注入砷、磷等n型雜質(zhì)。接著，在硅襯底600的表面區(qū)域內(nèi)，離子注入鎵、硼等p型雜質(zhì)。并且，通過(guò)進(jìn)行高溫?zé)崽幚恚箤?dǎo)入的雜質(zhì)活化。其結(jié)果，如圖42所示，就在硅襯底600的表面區(qū)域內(nèi)，形成了n型阱區(qū)601；并在n型阱區(qū)601的表面區(qū)域內(nèi)，形成了p型阱區(qū)755、602、756。接著，采用STI技術(shù)，形成元件隔離區(qū)620。元件隔離區(qū)620的形成方法遵照第一實(shí)施方式中說(shuō)明的方法。
然后，如圖43所示，在硅襯底600之上，形成存儲(chǔ)單元晶體管MT和選擇晶體管ST的柵絕緣膜603。柵絕緣膜603為通過(guò)例如熱氧化法形成的氧化硅膜，其厚度為例如8nm。接著，在柵絕緣膜603之上，形成例如60nm膜厚的非晶硅層604。非晶硅層604具有存儲(chǔ)單元晶體管MT的浮置柵極和選擇晶體管ST的選擇柵極的功能。此后，通過(guò)光刻技術(shù)和RIE等各向異性腐蝕，構(gòu)圖非晶硅層604。即，在形成存儲(chǔ)單元晶體管MT的區(qū)域中，構(gòu)圖非晶硅層604，以便沿字線(xiàn)方向在鄰接的存儲(chǔ)單元晶體管之間使浮置柵電極分離。接著，例如通過(guò)CVD方法，在非晶硅層604上形成柵極間絕緣膜605。此后，通過(guò)光刻技術(shù)和腐蝕，去除位于存儲(chǔ)單元陣列310形成區(qū)域之外的區(qū)域中的柵絕緣膜603、非晶硅層604和柵極間絕緣膜605，得到圖43所示的結(jié)構(gòu)。
然后，如圖44所示，用例如氮化膜等來(lái)保護(hù)存儲(chǔ)單元陣列310，同時(shí)在硅襯底600之上，通過(guò)例如熱氧化法、形成例如膜厚40nm的氧化硅膜760。氧化硅膜760用作FHV晶體管的柵絕緣膜。然后，去除位于存儲(chǔ)單元陣列和FHV晶體管的形成區(qū)域之外的柵絕緣膜760，暴露出硅襯底600。
然后，如圖45所示，用例如氮化膜等來(lái)保護(hù)存儲(chǔ)單元陣列310和FHV晶體管的形成區(qū)域，同時(shí)在硅襯底600之上，通過(guò)例如熱氧化法、形成例如膜厚11nm的氧化硅膜761。氧化硅膜761用作FLV晶體管的柵絕緣膜。然后，去除位于存儲(chǔ)單元陣列、FHV晶體管和FLV晶體管的形成區(qū)域之外的柵絕緣膜761。并且去除氮化膜。
接著，如圖46所示，在柵極間絕緣膜605上及在柵絕緣膜760、761之上，通過(guò)CVD方法，形成膜厚40nm的多晶硅層621。多晶硅層621用作存儲(chǔ)單元晶體管MT的控制柵極、選擇晶體管ST的選擇柵極、FHV晶體管和FLV晶體管的柵極。
此后，通過(guò)光刻技術(shù)和RIE，去除構(gòu)成選擇柵極線(xiàn)的多晶硅層621的一部分和位于其下部的柵極間絕緣膜605，形成接觸孔CH12。并且，在多晶硅層621之上，再次形成多晶硅層622，并填埋接觸孔CH12。多晶硅層622與多晶硅層621一樣，用作存儲(chǔ)單元晶體管MT的控制柵極、選擇晶體管ST的選擇柵極、FHV晶體管和FLV晶體管的柵極。
然后，如圖49中所示，通過(guò)光刻技術(shù)和RIE，構(gòu)圖多晶硅層621、622、柵極間絕緣膜605、非晶硅層604和柵絕緣膜603、760、761，以形成各個(gè)MOS晶體管的柵電極。
此后，在p型阱區(qū)755、602、756和硅襯底600的表面區(qū)域內(nèi)，將各個(gè)柵電極作為掩模，離子注入n型雜質(zhì)。并且，通過(guò)利用熱處理使導(dǎo)入的雜質(zhì)活化，形成具有源或漏功能的n+型雜質(zhì)擴(kuò)散層。由此，就完成了存儲(chǔ)單元晶體管、選擇晶體管、FHV晶體管和FLV晶體管。
此后，形成層間絕緣膜和多層金屬布線(xiàn)層，完成LSI 1。
根據(jù)本實(shí)施方式的LSI，除了上述第一實(shí)施方式中說(shuō)明的(1)至(4)的效果及第二實(shí)施方式中說(shuō)明的(5)的效果以外，還可得到下述(6)至(8)的效果。
(6)降低了加工成本根據(jù)本實(shí)施方式的結(jié)構(gòu)，2Tr快閃存儲(chǔ)器300的行解碼器330具有用于寫(xiě)入的解碼器370和選擇柵極解碼器380。用于寫(xiě)入的解碼器370將電壓施加到字線(xiàn)的同時(shí)，在寫(xiě)入時(shí)還將負(fù)電壓VBB施加到選擇柵極線(xiàn)。當(dāng)進(jìn)行讀出時(shí)，選擇柵極解碼器380將正電壓Vcc1施加到任意一條選擇柵極線(xiàn)上。
即，分別按用于寫(xiě)入/擦除、用于讀出來(lái)設(shè)計(jì)對(duì)選擇柵極線(xiàn)施加電壓的解碼電路。由于為寫(xiě)入/擦除而使用的用于寫(xiě)入的解碼器370采用負(fù)電壓VBB，所以就必須由具有比較厚的柵絕緣膜的MOS晶體管(FHV晶體管)來(lái)形成(本實(shí)施方式為40nm)。另一方面，為讀出而使用的選擇柵極解碼器380就可以由具有比較薄的柵絕緣膜的MOS晶體管(FLV晶體管)來(lái)形成(本實(shí)施方式為11nm)。
在這一點(diǎn)，NAND型快閃存儲(chǔ)器100、3Tr-NAND型快閃存儲(chǔ)器200中使用大的正電壓Vpp1(例如，20V)。另一方面，I/O電路500等的邏輯電路利用正電壓Vcc1進(jìn)行操作。因此，在本實(shí)施方式中，由在NAND型快閃存儲(chǔ)器100、3Tr-NAND型快閃存儲(chǔ)器200的行解碼器130、230中所使用的MOS晶體管(FHV晶體管)形成用于寫(xiě)入的解碼器370。另一方面，由在I/O電路500等中所使用的MOS晶體管(FLV晶體管)形成選擇柵極解碼器380。
如此，就能夠由與NAND型快閃存儲(chǔ)器100、3Tr-NAND型快閃存儲(chǔ)器200的行解碼器130、230相同的MOS晶體管形成使用與NAND型快閃存儲(chǔ)器100、3Tr-NAND型快閃存儲(chǔ)器200不同電壓的2Tr快閃存儲(chǔ)器的行解碼器330(用于寫(xiě)入的解碼器和選擇柵極解碼器380)。因此，就能夠簡(jiǎn)化制造過(guò)程并降低加工成本。
此外，通過(guò)設(shè)置MOS晶體管721，使選擇柵極解碼器380在進(jìn)行寫(xiě)入時(shí)，能夠與選擇柵極線(xiàn)斷開(kāi)。由此，就能夠防止在行地址解碼器730上施加負(fù)電壓VBB。而且，由于在進(jìn)行寫(xiě)入時(shí)對(duì)選擇柵極線(xiàn)施加有負(fù)電壓VBB，因此優(yōu)選MOS晶體管721由FHV晶體管形成。
(7)能夠提高系統(tǒng)級(jí)LSI的操作性能2Tr快閃存儲(chǔ)器300保持用于操作MCU 400的程序。于是，對(duì)于2Tr快閃存儲(chǔ)器300而言要求高速操作是在MCU 400從2Tr快閃存儲(chǔ)器300中調(diào)出程序時(shí)，即進(jìn)行數(shù)據(jù)讀出操作時(shí)。另一方面，在進(jìn)行寫(xiě)入操作時(shí)和進(jìn)行擦除操作時(shí)，就不特別要求高速操作。因?yàn)閷?duì)于2Tr快閃存儲(chǔ)器300進(jìn)行寫(xiě)入/擦除是產(chǎn)品出廠時(shí)的程序?qū)懭?，或是伴隨升級(jí)的程序改寫(xiě)等。在此情況下，就連NAND型快閃存儲(chǔ)器100的高速性也不需要。
在這一點(diǎn)，本實(shí)施方式的2Tr快閃存儲(chǔ)器300包括由FHV晶體管形成的用于寫(xiě)入的解碼器370和由FLV晶體管形成的選擇柵極解碼器380。因此，雖然2Tr快閃存儲(chǔ)器300的寫(xiě)入/擦除動(dòng)作是與NAND型快閃存儲(chǔ)器100和3Tr-NAND型快閃存儲(chǔ)器200相同程度的，但2Tr快閃存儲(chǔ)器300的讀出動(dòng)作與NAND型快閃存儲(chǔ)器100和3Tr-NAND型快閃存儲(chǔ)器200相比快很多，無(wú)法相提并論。
2Tr快閃存儲(chǔ)器300采用正電壓Vpp2(＝10V)和負(fù)電壓VBB(-6V)。因此，對(duì)2Tr快閃存儲(chǔ)器300內(nèi)的MOS晶體管施加的最大電壓就為10V左右。于是，通常能夠使用柵絕緣膜厚為18～20nm的MOS晶體管。但是，在本實(shí)施方式中，在2Tr快閃存儲(chǔ)器300的行解碼器330內(nèi)的MOS晶體管中挪用在NAND型快閃存儲(chǔ)器100中使用的FHV晶體管(柵絕緣膜厚度＝40nm)。于是，當(dāng)由FHV晶體管形成所有行解碼器330時(shí)，就會(huì)延遲2Tr快閃存儲(chǔ)器300寫(xiě)入/擦除/讀出的所有操作。
因此，在本實(shí)施方式中，將行解碼器330分別設(shè)為用作寫(xiě)入/擦除和讀出，這樣就能夠由FLV晶體管來(lái)形成用于讀出的解碼器。其結(jié)果，就能夠使讀出操作高速化。此時(shí)，雖然可由柵絕緣膜厚40nm的FHV晶體管形成用于寫(xiě)入/擦除的解碼器，但如上所述，由于在寫(xiě)入/擦除中就連NAND型快閃存儲(chǔ)器100的高速性也不要求，所以在操作上就不會(huì)產(chǎn)生問(wèn)題。此外，即使與未挪用在NAND型快閃存儲(chǔ)器100和邏輯電路中所使用的MOS晶體管，而采用柵絕緣膜厚18～20nm的MOS晶體管來(lái)形成行解碼器330時(shí)相比、由于由FLV晶體管形成用于讀出的解碼器，因此就能夠使讀出操作高速化。
由于在如上所述的可高速操作的2Tr快閃存儲(chǔ)器中保持MCU400的程序，因此就能夠提高系統(tǒng)級(jí)LSI 1的操作速度。
(8)能夠減少2Tr快閃存儲(chǔ)器的占有面積如本實(shí)施方式那樣，由于將2Tr快閃存儲(chǔ)器300的行解碼器分別設(shè)為用作寫(xiě)入/擦除和用作讀出，因此在用于寫(xiě)入的解碼器370中就不要求速度。此外，對(duì)用于寫(xiě)入的解碼器370中所含有的FHV晶體管施加的電壓比在NAND型快閃存儲(chǔ)器100和3Tr-NAND型快閃存儲(chǔ)器200中的電壓20V低為10V。因此，就能夠使2Tr快閃存儲(chǔ)器300中的FHV晶體管的溝道長(zhǎng)度比NAND型快閃存儲(chǔ)器100和3Tr-NAND型快閃存儲(chǔ)器200中的FHV晶體管的溝道長(zhǎng)度更短。此外，由于FLV晶體管的工作電壓為3V左右，不用說(shuō)，可比FHV晶體管尺寸更小。
圖50是NAND型快閃存儲(chǔ)器100和3Tr-NAND型快閃存儲(chǔ)器200中所含有的FHV晶體管、2Tr快閃存儲(chǔ)器300中所含有的FHV晶體管以及2Tr快閃存儲(chǔ)器300中所含有的FLV晶體管的剖面圖。
如圖所示，當(dāng)按設(shè)計(jì)標(biāo)準(zhǔn)0.13μm進(jìn)行加工時(shí)，例如，在NAND型快閃存儲(chǔ)器100和3Tr-NAND型快閃存儲(chǔ)器200的行解碼器130、230中所采用的FHV晶體管的溝道長(zhǎng)度就約為1.8μm左右。另一方面，在2Tr快閃存儲(chǔ)器300的用于寫(xiě)入的解碼器370中所采用的FHV晶體管的溝道長(zhǎng)度就約為0.7μm左右。并且，可使FLV晶體管的溝道長(zhǎng)度比這些更小。
由此，即使是相同的FHV晶體管，由于2Tr快閃存儲(chǔ)器300使用比NAND型快閃存儲(chǔ)器100和3Tr-NAND型快閃存儲(chǔ)器200低的電壓，所以就能夠使其溝道長(zhǎng)度更短。并且，由FLV晶體管形成用于讀出的解碼器380。因此，就能夠減小2Tr快閃存儲(chǔ)器300的行解碼器的面積。
然后，說(shuō)明本發(fā)明的第四實(shí)施方式的半導(dǎo)體集成電路。本實(shí)施方式如上述第一至第三實(shí)施方式，其中，2Tr快閃存儲(chǔ)器300的存儲(chǔ)單元陣列310采用分層位線(xiàn)方式。圖51是本實(shí)施方式的2Tr快閃存儲(chǔ)器300的存儲(chǔ)單元陣列310的電路圖及其外圍電路圖。
如圖所示，存儲(chǔ)單元陣列310具有((m+1)×(n+1)，但m、n為自然數(shù))個(gè)存儲(chǔ)單元塊BLK，以及在每個(gè)存儲(chǔ)單元塊BLK中設(shè)置的用于寫(xiě)入的選擇器WSEL和用于讀出的選擇器RSEL。而且，在圖51中，雖然僅示出了(2×2)個(gè)存儲(chǔ)單元塊BLK，但并不特別限定于此數(shù)目。
各個(gè)存儲(chǔ)單元塊BLK包含多個(gè)存儲(chǔ)單元MC。存儲(chǔ)單元MC是第一實(shí)施方式中所說(shuō)明的2Tr快閃存儲(chǔ)器的存儲(chǔ)單元MC。在各個(gè)存儲(chǔ)單元塊BLK中，含有(4×4)個(gè)存儲(chǔ)單元MC。而且，雖然圖51中在列方向上排列的存儲(chǔ)單元MC的數(shù)目為4個(gè)，但此數(shù)目只不過(guò)是一個(gè)例子，例如也可以是8個(gè)或16個(gè)，沒(méi)有加以限定。在列方向上鄰接的存儲(chǔ)單元MC共有選擇晶體管ST的源區(qū)、或存儲(chǔ)單元晶體管MT的漏區(qū)。并且，排列成4列的存儲(chǔ)單元的存儲(chǔ)單元晶體管MT的漏區(qū)分別與4條本地位線(xiàn)LBL0～LBL3連接。本地位線(xiàn)LBL0～LBL3的一端連接到用于寫(xiě)入的選擇器WSEL，另一端連接到用于讀出的選擇器RSEL。
此外，在存儲(chǔ)單元陣列310之內(nèi)，同一行的存儲(chǔ)單元晶體管MT的控制柵極分別共通連接各字線(xiàn)WL0～WL(4m-1)中任意一條。此外，同一行的選擇晶體管ST的柵極分別共通連接各選擇柵極線(xiàn)SG0～SG(4m-1)中任意一條。相對(duì)于上述本地位線(xiàn)LBL0～LBL3在各個(gè)存儲(chǔ)單元塊BLK內(nèi)共通連接存儲(chǔ)單元晶體管，字線(xiàn)WL和選擇柵極線(xiàn)SG在存儲(chǔ)單元塊之間也共通連接位于同一行的存儲(chǔ)單元晶體管和選擇晶體管。并且，字線(xiàn)WL0～WL(4m-1)與用于寫(xiě)入的解碼器370連接，選擇柵極線(xiàn)SG0～SG(4m-1)與選擇柵極解碼器380連接。此外，在多個(gè)存儲(chǔ)單元塊BLK間將選擇晶體管ST的源區(qū)共通連接、并將其與源極線(xiàn)驅(qū)動(dòng)器360連接。
然后，說(shuō)明用于寫(xiě)入的選擇器WSEL結(jié)構(gòu)。每個(gè)用于寫(xiě)入的選擇器WSEL包括4個(gè)MOS晶體管800～803。MOS晶體管800～803的電流路徑的一端分別與本地位線(xiàn)LBL0～LBL3的一端連接。并且，MOS晶體管800和801的電流路徑的另一端共通連接，且MOS晶體管802和803的電流路徑的另一端共通連接。以下，將該MOS晶體管800和801的共通連接節(jié)點(diǎn)稱(chēng)為節(jié)點(diǎn)N10，將MOS晶體管802和803的共通連接節(jié)點(diǎn)稱(chēng)為N11。MOS晶體管800～803的柵極與用于寫(xiě)入的列選擇線(xiàn)WCSL0～WCSL(2m-1)中任意一條連接。而且，位于同一行的用于寫(xiě)入的選擇器WSEL中包含的MOS晶體管800、802與相同的用于寫(xiě)入的列選擇線(xiàn)WCSLi(i1、3、5、…)連接，并且位于同一行的用于寫(xiě)入的選擇器WSEL中包含的MOS晶體管801、803與相同的用于寫(xiě)入的列選擇線(xiàn)WCSL(i-1)連接。當(dāng)進(jìn)行寫(xiě)入時(shí)，利用列解碼器320來(lái)選擇用于寫(xiě)入的列選擇線(xiàn)WCSL0～WCSL(2m-1)。
用于寫(xiě)入的選擇器WSEL內(nèi)的節(jié)點(diǎn)N10、N11分別與用于寫(xiě)入的全局位線(xiàn)WGBL0～WGBL(2n-1)中任意一條連接。用于寫(xiě)入的全局位線(xiàn)WGBL0～WGBL(2n-1)分別將位于同一列的用于寫(xiě)入的選擇器WSEL的節(jié)點(diǎn)N10之間或節(jié)點(diǎn)N11之間共通連接。并且，用于寫(xiě)入的全局位線(xiàn)WGBL0～WGBL(2n-1)與寫(xiě)入電路350連接。
寫(xiě)入電路350具有在每條用于寫(xiě)入的全局位線(xiàn)WGBL0～WGBL(2n-1)中設(shè)置的閂鎖電路351。并且，當(dāng)進(jìn)行寫(xiě)入時(shí)，鎖存對(duì)應(yīng)于各個(gè)用于寫(xiě)入的全局位線(xiàn)WGBL0～WGBL(2n-1)的寫(xiě)入數(shù)據(jù)。
然后，說(shuō)明用于讀出的選擇器RSEL的結(jié)構(gòu)。每條用于讀出的選擇器RSEL包括4個(gè)MOS晶體管810～813。MOS晶體管810～813的電流路徑的一端分別與本地位線(xiàn)LBL0～LBL3的另一端連接。并且，MOS晶體管810～813的電流路徑的另一端彼此共通連接。以下，將MOS晶體管810～813的共通連接節(jié)點(diǎn)稱(chēng)為節(jié)點(diǎn)N20。MOS晶體管810～813的柵極分別與不同的用于讀出的列選擇線(xiàn)RCSL0～RCSL(4m-1)連接。而且，處于同一行的用于讀出的選擇器RSEL所包含的MOS晶體管810～813分別與相同的用于讀出的列選擇線(xiàn)RCSL0～RCSL(4m-1)連接。當(dāng)進(jìn)行讀出時(shí)，利用列解碼器320來(lái)選擇用于讀出的列選擇線(xiàn)RCSL0～RCSL(4m-1)。
用于讀出的選擇器RSEL內(nèi)的節(jié)點(diǎn)N20與用于讀出的全局位線(xiàn)RGBL0～RGBL(n-1)中任意一條連接。用于讀出的全局位線(xiàn)RGBL0～RGBL(n-1)分別與位于同一列的用于讀出的選擇器RSEL內(nèi)的所有節(jié)點(diǎn)N20共通連接。并且，用于讀出的全局位線(xiàn)RGBL0～RGBL(n-1)通過(guò)列選擇器CS與讀出放大器340連接。
列選擇器CS包括在每條用于讀出的全局位線(xiàn)RGBL0～RGBL(n-1)中設(shè)置的MOS晶體管720。利用列解碼器320來(lái)選擇MOS晶體管720的各個(gè)柵極。
可如下說(shuō)明本實(shí)施方式的存儲(chǔ)單元陣列310的結(jié)構(gòu)。即，在存儲(chǔ)單元陣列310之內(nèi)，以矩陣狀排列多個(gè)存儲(chǔ)單元MC。位于同一行的存儲(chǔ)單元MC的存儲(chǔ)單元晶體管MT的控制柵極與字線(xiàn)共通連接，并且位于同一行的存儲(chǔ)單元的選擇晶體管的柵極與選擇柵極線(xiàn)連接。并且，位于同一列的4個(gè)存儲(chǔ)單元MC的存儲(chǔ)單元晶體管MT的漏極與本地位線(xiàn)LBL0～LBL3中任意一條共通連接。即，存儲(chǔ)單元陣列310內(nèi)的多個(gè)存儲(chǔ)單元MC就與排列為一列的4個(gè)存儲(chǔ)單元MC中的每一個(gè)、及不同的本地位線(xiàn)LBL0～LBL3中任意一條連接。并且，位于同一列的本地位線(xiàn)LBL0和位于同一列的本地位線(xiàn)LBL1的一端分別通過(guò)MOS晶體管800、801與相同的用于寫(xiě)入的全局位線(xiàn)RGBL0～RGBL(2n-1)中任意一條共通連接。此外，位于同一列的本地位線(xiàn)LBL2和位于同一列的本地位線(xiàn)LBL3的一端分別通過(guò)MOS晶體管802、803與相同的用于寫(xiě)入的全局位線(xiàn)RGBL0～RGBL(2n-1)中任意一條共通連接。并且，位于同一列的本地位線(xiàn)LBL0～LBL3的另一端通過(guò)MOS晶體管810～813與相同的用于讀出的全局位線(xiàn)RGBL0～RGBL(n-1)中任意一條共通連接。并且，存儲(chǔ)單元MC的選擇晶體管ST的源極共通連接、并與源極線(xiàn)驅(qū)動(dòng)器連接。在上述結(jié)構(gòu)的存儲(chǔ)單元陣列之中，與相同的本地位線(xiàn)連接的4個(gè)存儲(chǔ)單元MC 4列為一組，構(gòu)成1個(gè)存儲(chǔ)單元塊BLK。同一列的存儲(chǔ)單元塊與共通的用于寫(xiě)入的全局位線(xiàn)和用于讀出的全局位線(xiàn)連接。另一方面，位于彼此不同列的存儲(chǔ)單元塊BLK分別與不同的用于寫(xiě)入的全局位線(xiàn)和用于讀出的全局位線(xiàn)連接。而且，存儲(chǔ)單元塊內(nèi)的存儲(chǔ)單元數(shù)量、用于讀出的全局位線(xiàn)RGBL和用于寫(xiě)入的全局位線(xiàn)WGBL的數(shù)量不限于本例子的數(shù)量。
而且，在上述結(jié)構(gòu)中，用于寫(xiě)入的選擇器WSEL內(nèi)的MOS晶體管800～803和用于讀出的選擇器RSEL內(nèi)的MOS晶體管810～813由FHV晶體管形成。另一方面，列選擇器CS內(nèi)的MOS晶體管720由FLV晶體管形成。
然后，采用圖52來(lái)說(shuō)明上述存儲(chǔ)單元陣列310和列選擇器CS的剖面結(jié)構(gòu)。圖52是表示存儲(chǔ)單元陣列310和列選擇器CS的一部分區(qū)域的、沿位線(xiàn)方向的剖面的概況圖。
如圖所示，在p型硅襯底600的表面區(qū)域內(nèi)，形成n型阱區(qū)601和p型阱區(qū)772。并且，在n型阱區(qū)601的表面區(qū)域內(nèi)，形成相互隔離的p型阱區(qū)602、820、821。p型阱區(qū)602如上述第一至第三實(shí)施方式說(shuō)明的那樣，用于形成存儲(chǔ)單元MC。另一方面，p型阱區(qū)820、821用于分別形成用于寫(xiě)入的選擇器WSEL和用于讀出的選擇器RSEL。并且，在p型阱區(qū)820上形成MOS晶體管800～803，在p型阱區(qū)821上形成MOS晶體管810～813。MOS晶體管800～803的電流路徑的一端與用于寫(xiě)入的全局位線(xiàn)WGBL0～WGBL(2n-1)連接，且其另一端與本地位線(xiàn)LBL0～LBL3連接。此外，MOS晶體管810～813的一端與用于讀出的全局位線(xiàn)RGBL0～RGBL(n-1)連接，且其另一端與本地位線(xiàn)LBL0～LBL3連接。
此外，在硅襯底600之上，在p型阱區(qū)772上形成列選擇器CS內(nèi)的MOS晶體管720。利用n型阱區(qū)601使p型阱區(qū)772與p型阱區(qū)602、820、821電隔離。并且，MOS晶體管720的電流路徑的一端與用于讀出的全局位線(xiàn)RGBL0～RGBL(n-1)連接，且其另一端與讀出放大器連接。
而且，MOS晶體管800～803和MOS晶體管810～813所具有的柵絕緣膜830的膜厚為例如40nm。此外，MOS晶體管720的柵絕緣膜831的膜厚為例如11nm。
然后，說(shuō)明上述結(jié)構(gòu)的2Tr快閃存儲(chǔ)器的操作。
<寫(xiě)入操作>
對(duì)位于同一行的所有存儲(chǔ)單元塊一并進(jìn)行數(shù)據(jù)的寫(xiě)入。但是，在各個(gè)存儲(chǔ)單元塊之內(nèi)，同時(shí)被進(jìn)行寫(xiě)入的存儲(chǔ)單元是兩個(gè)存儲(chǔ)單元、即與本地位線(xiàn)LBL0、LBL1中任意一條連接的存儲(chǔ)單元和與本地位線(xiàn)LBL2、LBL3中任意一條連接的存儲(chǔ)單元。
首先，在寫(xiě)入電路350內(nèi)的閂鎖電路中存儲(chǔ)寫(xiě)入數(shù)據(jù)。并且，將對(duì)應(yīng)于在閂鎖電路中存儲(chǔ)的寫(xiě)入數(shù)據(jù)的電壓提供到各個(gè)用于寫(xiě)入的全局位線(xiàn)RGBL。此外，用于寫(xiě)入的解碼器30選擇任何一條字線(xiàn)，在選擇字線(xiàn)上施加正電壓Vpp2的同時(shí)，在所有選擇柵極線(xiàn)上施加負(fù)電位VBB。
并且，列解碼器320選擇出2條用于寫(xiě)入的列選擇線(xiàn)的任何一條列選擇線(xiàn)，該用于寫(xiě)入的列選擇線(xiàn)與對(duì)應(yīng)于含有選擇字線(xiàn)的存儲(chǔ)單元塊BLK的用于寫(xiě)入的選擇器WSEL連接。由此，用于寫(xiě)入的選擇器WSEL內(nèi)的MOS晶體管800、801中任意一個(gè)、以及802、803中任意一個(gè)就會(huì)處于導(dǎo)通狀態(tài)。其結(jié)果，用于寫(xiě)入的全局位線(xiàn)WGBL就電連接到本地位線(xiàn)LBL0、LBL1中任意一條及本地位線(xiàn)LBL2、LBL3中任意一條。但是，未與用于寫(xiě)入的全局位線(xiàn)連接的本地位線(xiàn)被未圖示出的晶體管施加上非寫(xiě)入電壓(例如，0V)。此外，與對(duì)應(yīng)于不含有選擇字線(xiàn)的存儲(chǔ)單元塊BLK的用于寫(xiě)入的選擇器WSEL連接的用于寫(xiě)入的列選擇線(xiàn)全部成為非選擇。為此，對(duì)應(yīng)于不含有選擇字線(xiàn)的存儲(chǔ)單元塊BLK的用于寫(xiě)入的選擇器WSEL內(nèi)的MOS晶體管800～803就處于截止?fàn)顟B(tài)。此外，列解碼器320將全部的用于讀出的列選擇線(xiàn)RCSL0～RCSL(4m-1)成為非選擇。由此，所有用于讀出的選擇器RSEL內(nèi)的MOS晶體管810～813就處于截止?fàn)顟B(tài)。因此，用于讀出的全局位線(xiàn)RGBL就與本地位線(xiàn)LBL0～LBL3電隔離。
上述結(jié)果，通過(guò)用于寫(xiě)入的選擇器WSEL內(nèi)的MOS晶體管800或801，由用于寫(xiě)入的全局位線(xiàn)將對(duì)應(yīng)于“1”數(shù)據(jù)或“0”數(shù)據(jù)的電壓提供到含有選擇字線(xiàn)的存儲(chǔ)單元塊BLK的本地位線(xiàn)LBL0或LBL1上。進(jìn)一步地，通過(guò)MOS晶體管802或803，將對(duì)應(yīng)于“1”數(shù)據(jù)或“0”數(shù)據(jù)的電位由用于寫(xiě)入的全局位線(xiàn)提供到含有選擇字線(xiàn)的存儲(chǔ)單元塊BLK的本地位線(xiàn)LBL2或LBL3上。
其結(jié)果，就在存儲(chǔ)單元中寫(xiě)入了數(shù)據(jù)，該存儲(chǔ)單元與選擇字線(xiàn)連接、且與本地位線(xiàn)LBL0或LBL1、以及本地位線(xiàn)LBL2或LBL3連接。
<擦除操作>
由于與上述第一實(shí)施方式相同，因此省略數(shù)據(jù)的擦除的說(shuō)明。
<讀出操作>
在本實(shí)施方式中，從每個(gè)存儲(chǔ)單元塊中的1個(gè)存儲(chǔ)單元中讀取數(shù)據(jù)。但是，當(dāng)存在每1個(gè)存儲(chǔ)單元塊中有多條用于讀出的全局位線(xiàn)的情況下，就僅讀出此數(shù)量的數(shù)據(jù)。
首先，選擇柵極解碼器380選擇出任何一條選擇柵極線(xiàn)SG(“H”電平)。此外，用于寫(xiě)入的解碼器370使所有的字線(xiàn)WL成為非選擇(“L”電平)。進(jìn)一步地，源極線(xiàn)驅(qū)動(dòng)器360使源極線(xiàn)的電位成為0V。
并且，列解碼器320選擇出4條用于讀出的列選擇線(xiàn)中的任何一條列選擇線(xiàn)，該用于讀出的列選擇線(xiàn)與對(duì)應(yīng)于含有選擇出的選擇柵極線(xiàn)的存儲(chǔ)單元塊BLK的用于讀出的選擇器RSEL連接。由此，對(duì)應(yīng)于含有選擇出的選擇柵極線(xiàn)的存儲(chǔ)單元塊BLK的用于讀出的選擇器RSEL內(nèi)的4個(gè)MOS晶體管810～813中的任何一個(gè)晶體管就處于導(dǎo)通狀態(tài)。其結(jié)果，用于讀出的全局位線(xiàn)RGBL就與本地位線(xiàn)LBL0～LBL3中的任何一條電連接。但是，與對(duì)應(yīng)于不含有選擇出的選擇柵極線(xiàn)的存儲(chǔ)單元塊BLK的用于讀出的選擇器RSEL連接的所有用于讀出的列選擇線(xiàn)就不被選擇，這些用于讀出的選擇器RSEL內(nèi)的4個(gè)MOS晶體管810～813就全部處于截止?fàn)顟B(tài)。此外，列解碼器320使所有的用于寫(xiě)入的列選擇線(xiàn)WCSL0～WCSL(2m-1)成為非選擇。由此，所有用于寫(xiě)入的列選擇線(xiàn)WCSL0～WCSL(2m-1)內(nèi)的4個(gè)MOS晶體管800～803就全部處于截止?fàn)顟B(tài)。因此，用于寫(xiě)入的全局位線(xiàn)WGBL就與本地位線(xiàn)LBL0～LBL3電隔離。
進(jìn)一步地，列解碼器320使列選擇器CS內(nèi)的MOS晶體管720的至少一個(gè)晶體管處于導(dǎo)通狀態(tài)。
上述結(jié)果，對(duì)于每1個(gè)存儲(chǔ)單元塊，與本地位線(xiàn)LBL0～LBL3中的任何一條連接的存儲(chǔ)單元，通過(guò)MOS晶體管810～813中任意一個(gè)、用于讀出的全局位線(xiàn)和MOS晶體管720與讀出放大器340連接。
并且，通過(guò)讀出放大器340放大用于讀出的全局位線(xiàn)RGBL的電位變化，來(lái)進(jìn)行數(shù)據(jù)的讀出。
根據(jù)本實(shí)施方式的結(jié)構(gòu)，除了上述第一至第三實(shí)施方式說(shuō)明的(1)至(8)的效果之外，還可獲得下述(9)至(11)的效果。
(9)能夠提高2Tr快閃存儲(chǔ)器的操作速度根據(jù)本實(shí)施方式的結(jié)構(gòu)，位線(xiàn)被分層為本地位線(xiàn)和全局位線(xiàn)(用于讀出的全局位線(xiàn)、用于寫(xiě)入的全局位線(xiàn))。即，多個(gè)存儲(chǔ)單元與多條本地位線(xiàn)的每一條連接，多條本地位線(xiàn)與多條全局位線(xiàn)的每一條連接。作為圖51的例子，通過(guò)用于寫(xiě)入的選擇器WSEL，就將2(m-1)條本地位線(xiàn)(LBL0和LBL1或LBL2和LBL3)連接到1條用于寫(xiě)入的全局位線(xiàn)WGBL。并且，就在(m-1)條本地位線(xiàn)LBL的每一條上連接有4個(gè)存儲(chǔ)單元。此外，通過(guò)用于讀出的選擇器RSEL，將4(m-1)條本地位線(xiàn)(LBL0～LBL3)連接到1條用于讀出的全局位線(xiàn)RGBL上。并且，在4(m-1)條本地位線(xiàn)的每一條上連接有4個(gè)存儲(chǔ)單元。
當(dāng)進(jìn)行寫(xiě)入時(shí)，只有選擇存儲(chǔ)單元連接的本地位線(xiàn)LBL與用于寫(xiě)入的全局位線(xiàn)WGBL連接。利用用于寫(xiě)入的選擇器WSEL，使選擇存儲(chǔ)單元不連接的本地位線(xiàn)LBL與用于寫(xiě)入的全局位線(xiàn)WGBL電隔離。因此，從1條用于寫(xiě)入的全局位線(xiàn)WGBL能看到的只是含有選擇存儲(chǔ)單元的1條本地位線(xiàn)，即只是4個(gè)存儲(chǔ)單元。從用于寫(xiě)入的全局位線(xiàn)WGBL觀察，就不能觀察到與選擇存儲(chǔ)單元位于同一列、并且連接在不同的本地位線(xiàn)LBL的未選擇存儲(chǔ)單元的全部。例如，在圖51中，假設(shè)存儲(chǔ)單元陣列310的每一列含有8個(gè)存儲(chǔ)單元塊BLK。假若位線(xiàn)不是分層的，且同一列的本地位線(xiàn)全部共通連接并與閂鎖電路連接時(shí)，能夠從本地位線(xiàn)觀察到的存儲(chǔ)單元數(shù)目是每1個(gè)存儲(chǔ)單元塊中為4個(gè)存儲(chǔ)單元，總數(shù)為(4個(gè)×8個(gè))＝32個(gè)。但是，在本實(shí)施方式中，與全局位線(xiàn)連接的只是8個(gè)存儲(chǔ)單元塊BLK之中的1個(gè)。即，能夠從全局位線(xiàn)觀察到的存儲(chǔ)單元數(shù)目就只有4個(gè)，為上述情況數(shù)量的1/8。即，只有這4個(gè)存儲(chǔ)單元MC，成為在用于寫(xiě)入的全局位線(xiàn)WGBL中存在寄生電容的主要原因。與選擇存儲(chǔ)單元位于同一列的、且與不同的本地位線(xiàn)LBL連接的未選擇存儲(chǔ)單元就不會(huì)成為產(chǎn)生用于寫(xiě)入的全局位線(xiàn)的寄生電容的原因。因此，就能夠大幅度減少用于寫(xiě)入的全局位線(xiàn)的寄生電容。
在進(jìn)行讀出時(shí)也相同。即使在進(jìn)行讀出時(shí)，只有選擇存儲(chǔ)單元連接的本地位線(xiàn)LBL與用于讀出的全局位線(xiàn)RGBL連接，利用用于讀出的選擇器RSEL使選擇存儲(chǔ)單元不連接的本地位線(xiàn)LBL與用于讀出的全局位線(xiàn)RGBL電隔離。并且，實(shí)際上，與用于讀出的全局位線(xiàn)RGBL連接的是僅為存在于1個(gè)存儲(chǔ)單元塊BLK中的4條本地位線(xiàn)LBL0～LBL3中的任意的一條。因此，能夠從1條用于讀出的全局位線(xiàn)RGBL觀察到的只是含有選擇存儲(chǔ)單元的4個(gè)存儲(chǔ)單元。因此，就能夠大幅度減少用于讀出的全局位線(xiàn)的寄生電容。
如上所述，能夠減少用于寫(xiě)入的全局位線(xiàn)和用于讀出的全局位線(xiàn)的寄生電容，結(jié)果，就能夠提高快閃存儲(chǔ)器的操作速度。
(10)能夠提高讀出速度在快閃存儲(chǔ)器中，當(dāng)進(jìn)行寫(xiě)入時(shí)，就必須使用Vpp2、VBB等比較高的電壓。為了滿(mǎn)足此要求，就必須使用柵絕緣膜厚、耐壓高的MOS晶體管(FHV晶體管)。另一方面，讀出時(shí)所使用的電壓比進(jìn)行寫(xiě)入時(shí)的電壓低。因此，如果只考慮讀出操作，則優(yōu)選使用柵絕緣膜薄、耐壓低的MOS晶體管(FLV晶體管)，從操作速度的觀點(diǎn)出發(fā)，優(yōu)選使用耐壓低的MOS晶體管。
關(guān)于這個(gè)觀點(diǎn)，根據(jù)本實(shí)施方式的結(jié)構(gòu)，本地位線(xiàn)與用于寫(xiě)入的全局位線(xiàn)和用于讀出的全局位線(xiàn)連接。并且，存儲(chǔ)單元通過(guò)用于寫(xiě)入的全局位線(xiàn)與寫(xiě)入電路350連接、并通過(guò)用于讀出的全局位線(xiàn)與讀出放大器340連接。即，進(jìn)行寫(xiě)入時(shí)的信號(hào)路徑與進(jìn)行讀出時(shí)的信號(hào)路徑不同。因此，在進(jìn)行讀出時(shí)的信號(hào)路徑中，可以由全部FLV晶體管形成將用于讀出的全局位線(xiàn)和本地位線(xiàn)連接的用于讀出的選擇器RSEL以外的電路。其結(jié)果，就能夠提高讀出操作速度。
而且，優(yōu)選形成用于讀出的選擇器RSEL的p型阱區(qū)821與形成存儲(chǔ)單元的p型阱區(qū)602隔離。
(11)能夠提高寫(xiě)入操作的可靠性。
如上述(9)所說(shuō)明的那樣，將位線(xiàn)分層。尤其是著眼于寫(xiě)入路徑時(shí)，則會(huì)發(fā)現(xiàn)多條本地位線(xiàn)與1條用于寫(xiě)入的全局位線(xiàn)連接。并且，當(dāng)進(jìn)行寫(xiě)入時(shí)，只有含有選擇存儲(chǔ)單元的1條本地位線(xiàn)與用于寫(xiě)入的全局位線(xiàn)電連接，其它本地位線(xiàn)與用于寫(xiě)入的全局位線(xiàn)電隔離。因此，沒(méi)有將對(duì)應(yīng)于來(lái)自寫(xiě)入電路350的寫(xiě)入數(shù)據(jù)的電壓施加到選擇存儲(chǔ)單元不連接的本地位線(xiàn)上。因此，就能夠有效地防止發(fā)生向與這些本地位線(xiàn)連接的存儲(chǔ)單元的誤寫(xiě)入的產(chǎn)生，能夠提高寫(xiě)入操作的可靠性。
然后，說(shuō)明本發(fā)明的第五實(shí)施方式的半導(dǎo)體集成電路。本實(shí)施方式涉及由上述第一至第四實(shí)施方式說(shuō)明的系統(tǒng)級(jí)LSI 1中的控制一次使用數(shù)據(jù)量的方法。
在上述第一實(shí)施方式中說(shuō)明了在3Tr-NAND型快閃存儲(chǔ)器200中存儲(chǔ)的數(shù)據(jù)為ID碼和安全碼的情況。但是，在3Tr-NAND型快閃存儲(chǔ)器200中，可事先存儲(chǔ)涉及由LSI 1外部訪(fǎng)問(wèn)的數(shù)據(jù)的輸入輸出的參數(shù)。圖53示出了這種情況。圖53是表示向LSI 1接通電源時(shí)處理的流程圖。
首先，向LSI 1接通電源(步驟S1)。此時(shí)，就能夠?qū)SI 1輸入涉及向NAND型快閃存儲(chǔ)器100的訪(fǎng)問(wèn)方法的參數(shù)。例如，此參數(shù)為定義為通過(guò)一次地址輸入而被訪(fǎng)問(wèn)的數(shù)據(jù)量即扇區(qū)長(zhǎng)度、在NAND型快閃存儲(chǔ)器100擦除時(shí)同時(shí)擦除的塊數(shù)、由指令輸入到讀出最初數(shù)據(jù)為止的執(zhí)行時(shí)間、在讀出時(shí)連續(xù)讀出的扇區(qū)數(shù)，來(lái)自外部的輸入信號(hào)和向外部的輸出信號(hào)的定時(shí)設(shè)置的設(shè)定，等等。在訪(fǎng)問(wèn)數(shù)據(jù)之前輸入這些參數(shù)并進(jìn)行設(shè)定。輸入這些參數(shù)時(shí)(步驟2)，將參數(shù)存儲(chǔ)于3Tr-NAND型快閃存儲(chǔ)器200(步驟3)。此后，根據(jù)輸入的參數(shù)，實(shí)施對(duì)NAND型快閃存儲(chǔ)器100的訪(fǎng)問(wèn)(步驟4)。
當(dāng)沒(méi)有從外部輸入這些參數(shù)的情況下，如果在3Tr-NAND型快閃存儲(chǔ)器200中保持這些參數(shù)(步驟5)，則從3Tr-NAND型快閃存儲(chǔ)器200中讀出這些參數(shù)(步驟6)。并且，根據(jù)讀出的參數(shù)，實(shí)施對(duì)NAND型快閃存儲(chǔ)器100的訪(fǎng)問(wèn)(步驟7)。
在沒(méi)有從外部輸入?yún)?shù)、并且沒(méi)有在3Tr-NAND型快閃存儲(chǔ)器200中保持參數(shù)的情況下，LSI 1就根據(jù)預(yù)置值進(jìn)行操作(步驟8)。在LSI 1內(nèi)部，關(guān)于上述參數(shù)，保持有預(yù)置值的設(shè)定。并且，如果不將這些參數(shù)寫(xiě)入3Tr-NAND型快閃存儲(chǔ)器200(即，若仍為擦除狀態(tài))，就根據(jù)預(yù)置值進(jìn)行操作。
將LSI 1只連接到相同設(shè)定的外部器件的情況下，這些參數(shù)被設(shè)定一次就會(huì)保持在3Tr-NAND型快閃存儲(chǔ)器200中，所以即使掉電仍可保持這些參數(shù)，即使再次接通電源，也可根據(jù)以前的設(shè)定來(lái)進(jìn)行操作。此外，在不同設(shè)定的主機(jī)間使用的情況下，關(guān)于定時(shí)設(shè)置和執(zhí)行時(shí)間等接口的設(shè)定，按每次接通電源的預(yù)置值來(lái)進(jìn)行操作，也可以在每次接通電源時(shí)進(jìn)行外部設(shè)定。此外，也可以將1個(gè)擦除塊的大小作為參數(shù)。例如，由于圖像數(shù)據(jù)或視頻數(shù)據(jù)，其1個(gè)文件尺寸很大，所以也可以將存取單位作為擦除塊單位。
根據(jù)本實(shí)施方式的LSI，除能夠獲得上述第一至第四實(shí)施方式說(shuō)明的(1)至(11)的效果之外，還能夠獲得了下述(12)的效果。
(12)能夠提高系統(tǒng)級(jí)LSI的操作性能。
過(guò)去，當(dāng)寫(xiě)入扇區(qū)數(shù)據(jù)時(shí)，由于寫(xiě)入時(shí)的訪(fǎng)問(wèn)單位比擦除塊小，所以需要將在同一邏輯塊地址中原已寫(xiě)入的其它數(shù)據(jù)轉(zhuǎn)移到另一已擦除的塊中之后在該塊中寫(xiě)入數(shù)據(jù)。為此，除了從外部寫(xiě)入數(shù)據(jù)的時(shí)間之外，還會(huì)產(chǎn)生內(nèi)部的數(shù)據(jù)移動(dòng)的寫(xiě)入時(shí)間，從而就會(huì)延遲實(shí)際的數(shù)據(jù)寫(xiě)入速度。但是，通過(guò)使扇區(qū)長(zhǎng)度與擦除塊相同、或成為擦除塊的整數(shù)倍，就能夠抑制產(chǎn)生這樣的無(wú)用的時(shí)間。
例如，同時(shí)進(jìn)行塊擦除的塊數(shù)目為1、擦除塊的大小為128k字節(jié)(byte)，在1個(gè)地址中存取的數(shù)據(jù)(扇區(qū)長(zhǎng)度)為128k字節(jié)時(shí)，就不必進(jìn)行內(nèi)部數(shù)據(jù)的移動(dòng)。因此，就提高了寫(xiě)入速度。例如，在由數(shù)字照相機(jī)連拍的情況下和在記錄視頻數(shù)據(jù)的情況下，由于提高畫(huà)質(zhì)時(shí)需要高速記錄大量數(shù)據(jù)，因此就必須提高作為記錄媒體的NAND快閃存儲(chǔ)器100的寫(xiě)入速度。毫無(wú)疑問(wèn)，在1個(gè)文件存儲(chǔ)有128k字節(jié)以下的小數(shù)據(jù)的情況下，由于能夠增加在128k字節(jié)的塊中的空置區(qū)域，因此數(shù)據(jù)的存儲(chǔ)效率差。但是，由于今后圖像數(shù)據(jù)和動(dòng)畫(huà)數(shù)據(jù)提高分辨率，所以可以認(rèn)為1個(gè)文件的數(shù)據(jù)大小成為兆字節(jié)單位的數(shù)據(jù)。于是，1個(gè)文件就會(huì)使用多個(gè)塊，就會(huì)減少空置區(qū)域，提高效率。因此，將用途限定在圖像和視頻數(shù)據(jù)等的1個(gè)文件尺寸大的數(shù)據(jù)的情況等下，這種設(shè)定就非常有效。此外，如果進(jìn)一步增大1個(gè)文件尺寸，則可以將擦除單位設(shè)定為2個(gè)塊，使扇區(qū)長(zhǎng)度相同(在本例子中為256k字節(jié))。由此，使擦除單位的設(shè)定可以變更，用戶(hù)就能夠根據(jù)使用用途設(shè)定為最適合的狀態(tài)。
而且，由本實(shí)施方式說(shuō)明的擦除塊大小的設(shè)定不限于NAND型快閃存儲(chǔ)器100、3Tr-NAND型快閃存儲(chǔ)器200和2Tr快閃存儲(chǔ)器300的混合型LSI。例如，如圖54所示，即使是將NAND型快閃存儲(chǔ)器100和利用其它芯片進(jìn)行擦除塊的尺寸設(shè)定的控制芯片900進(jìn)行組裝而使用的產(chǎn)品，也具有相同的效果。此時(shí)，例如在NAND型快閃存儲(chǔ)器100的一部分中事先寫(xiě)入設(shè)定數(shù)據(jù)。并且，當(dāng)接通電源時(shí)讀出到控制器900，由此，就將處于NAND型快閃存儲(chǔ)器100內(nèi)部的數(shù)據(jù)的擦除單位的塊數(shù)目設(shè)定在控制器900的寄存器910中。并且，由主機(jī)從外部讀出該寄存器910的值，由此，外部主機(jī)就能夠識(shí)別現(xiàn)在的擦除單位的塊數(shù)目。因此，主機(jī)就能夠根據(jù)這些讀取數(shù)據(jù)。毫無(wú)疑問(wèn)，也可以在同一芯片上形成控制器900和NAND型快閃存儲(chǔ)器100。在此情況下，就能夠增大NAND型快閃存儲(chǔ)器100和控制器900之間的數(shù)據(jù)總線(xiàn)，并且由于減少了其布線(xiàn)容量，所以還增加了高速且低功耗等優(yōu)點(diǎn)。
如上所述，本發(fā)明的第一至第五實(shí)施方式的半導(dǎo)體集成電路器件，包括NAND型快閃存儲(chǔ)器，3Tr-NAND型快閃存儲(chǔ)器200和2Tr快閃存儲(chǔ)器。并且，由于通過(guò)同一工序來(lái)形成這些存儲(chǔ)單元陣列，故能夠降低系統(tǒng)級(jí)LSI的制造成本。
此外，設(shè)定光刻時(shí)的條件以便使3種快閃存儲(chǔ)器之中容量最大的(上述實(shí)施方式中的NAND型快閃存儲(chǔ)器)成為最微小。并且，由于對(duì)于其它快閃存儲(chǔ)器來(lái)說(shuō)光刻條件不是最適合，所以一邊考慮這點(diǎn)一邊設(shè)計(jì)裕度。因此，除容量最大的快閃存儲(chǔ)器之外，雖然難于最大限度地進(jìn)行微細(xì)化，但由于這些容量不大，所以不必大幅度地增大芯片尺寸。不如說(shuō)，由于對(duì)最大占據(jù)面積的快閃存儲(chǔ)器能夠進(jìn)行最大限度的微細(xì)化，因此就能夠減小LSI的尺寸。
并且，對(duì)于由位線(xiàn)提供寫(xiě)入禁止電壓的快閃存儲(chǔ)器，由于漏電流的影響小，故通過(guò)增大溝道寬度就能夠提高操作速度。
再有，在上述實(shí)施方式的LSI中，將NAND型快閃存儲(chǔ)器用于數(shù)據(jù)存儲(chǔ)。此外，在與NAND型快閃存儲(chǔ)器相比擦除單位更小的3Tr-NAND型快閃存儲(chǔ)器200中存儲(chǔ)碼數(shù)據(jù)。并且，在與NAND型快閃存儲(chǔ)器和3Tr-NAND型快閃存儲(chǔ)器200相比可高速操作的2Tr快閃存儲(chǔ)器中存儲(chǔ)固件。由此，通過(guò)將數(shù)據(jù)分配在各個(gè)快閃存儲(chǔ)器中，就能夠最大限度地利用每一種快閃存儲(chǔ)器的特長(zhǎng)，就能夠提高系統(tǒng)級(jí)LSI的性能。此外，就能夠用所有的快閃存儲(chǔ)器來(lái)供給構(gòu)成LSI所必須的半導(dǎo)體存儲(chǔ)器，就不需要其它種類(lèi)的半導(dǎo)體存儲(chǔ)器、例如DRAM等，因而不僅能夠簡(jiǎn)化LSI結(jié)構(gòu)，同時(shí)還能夠降低LSI的制造成本。
而且，快閃存儲(chǔ)器的浮置柵極和元件隔離區(qū)的形成方法還能夠采用圖55至圖60所示的方法。首先，如圖55所示，在硅襯底600內(nèi)形成n型阱區(qū)601和p型阱區(qū)602之后，在硅襯底600上形成柵絕緣膜603。并且，在柵絕緣膜603上形成非晶硅層950，在非晶硅層950上形成掩模材料951。
然后，如圖56所示，采用光刻技術(shù)和RIE方法，蝕刻掩模材料951、非晶硅層950、柵絕緣膜603和硅襯底600，形成用于元件隔離區(qū)的溝槽952。
然后，如圖57所示，用氧化硅膜953填埋在溝槽952之內(nèi)。此時(shí)，通過(guò)濕法腐蝕等，使氧化硅膜953僅殘留于溝槽952內(nèi)部。
然后，如圖58所示，通過(guò)濕法腐蝕等，去除掩模材料951。此時(shí)，蝕刻氧化硅膜953上面的角部的一部分。其結(jié)果，就完成了圖中所示的元件隔離區(qū)620。
然后，如圖59所示，在非晶硅層950和元件隔離區(qū)620之上，形成非晶硅層954。
并且，如圖60所示，構(gòu)圖非晶硅層954。其結(jié)果，就利用非晶硅層950、954形成了浮置柵極。此后，也可進(jìn)行第一實(shí)施方式說(shuō)明的圖28以后的處理。
此外，關(guān)于上述實(shí)施方式說(shuō)明的NAND型快閃存儲(chǔ)器100、3Tr-NAND型快閃存儲(chǔ)器200和2Tr快閃存儲(chǔ)器300的溝道長(zhǎng)度和溝道寬度，所示出的數(shù)值不是絕對(duì)的數(shù)值。也可根據(jù)各個(gè)快閃存儲(chǔ)器的用途，和據(jù)此所要求的性能來(lái)決定(改寫(xiě)次數(shù)、操作速度等)具體數(shù)值。此外，還可以隨年代逐步改變。但是，作為數(shù)據(jù)存儲(chǔ)定向大容量的NAND型快閃存儲(chǔ)器和重視操作速度的2Tr快閃存儲(chǔ)器的數(shù)值上的關(guān)系，優(yōu)選上述實(shí)施方式所示出的。
即，本發(fā)明的上述實(shí)施方式的半導(dǎo)體集成電路，包括1、存儲(chǔ)單元以矩陣方式排列的第一非易失性半導(dǎo)體存儲(chǔ)器，該存儲(chǔ)單元包含第一、第二選擇晶體管和在上述第一、第二選擇晶體管之間的電流路徑串聯(lián)連接的多個(gè)第一存儲(chǔ)單元晶體管；以及存儲(chǔ)單元以矩陣方式排列的第二非易失性半導(dǎo)體存儲(chǔ)器，該存儲(chǔ)單元包含電流路徑串聯(lián)連接的第三選擇晶體管和第二存儲(chǔ)單元晶體管，上述第一存儲(chǔ)單元晶體管具有第一疊層?xùn)艠O，該第一疊層?xùn)艠O包含在半導(dǎo)體襯底上隔著第一柵絕緣膜形成的第一浮置柵極和在上述第一浮置柵極上隔著第一柵極間絕緣膜形成的第一控制柵極；上述第二存儲(chǔ)單元晶體管具有第二疊層?xùn)艠O，該第二疊層?xùn)艠O包含在上述半導(dǎo)體襯底上隔著第二柵絕緣膜形成的第二浮置柵極和在上述第二浮置柵極上隔著第二柵極間絕緣膜形成的第二控制柵極；上述第一、第二柵絕緣膜具有相同的厚度；上述第一、第二浮置柵極具有相同的厚度；上述第一、第二柵極間絕緣膜具有相同的厚度；上述第一、第二控制柵極具有相同的厚度。
2、如上述1中的半導(dǎo)體集成電路器件，還包括存儲(chǔ)單元以矩陣方式排列的第三非易失性半導(dǎo)體存儲(chǔ)器，該存儲(chǔ)單元包含第四、第五選擇晶體管和在上述第四、第五選擇晶體管之間連接的第三存儲(chǔ)單元晶體管；上述第三存儲(chǔ)單元晶體管具有第三疊層?xùn)艠O，該第三疊層?xùn)艠O包含在上述半導(dǎo)體襯底上隔著第三柵絕緣膜形成的第三浮置柵極和在上述第三浮置柵極上隔著第三柵極間絕緣膜形成的第三控制柵極；上述第一至第三柵絕緣膜具有相同的厚度；上述第一至第三浮置柵極具有相同的厚度；上述第一至第三柵極間絕緣膜具有相同的厚度；上述第一至第三控制柵極具有相同的厚度。
3、在上述1或2中，上述第一疊層?xùn)艠O的柵極長(zhǎng)度比上述第二疊層?xùn)艠O的柵極長(zhǎng)度小。
4、在上述1至3任意一個(gè)中，上述第一、第二選擇晶體管包括具有與上述第一疊層?xùn)艠O相同結(jié)構(gòu)的第四疊層?xùn)艠O；上述第三選擇晶體管包括具有與上述第二疊層?xùn)艠O相同結(jié)構(gòu)的第五疊層?xùn)艠O。
5、在上述2中，上述第一、第二選擇晶體管包括具有與上述第一疊層?xùn)艠O相同結(jié)構(gòu)的第四疊層?xùn)艠O；上述第三選擇晶體管包括具有與上述第二疊層?xùn)艠O相同結(jié)構(gòu)的第五疊層?xùn)艠O；上述第四、第五選擇晶體管包括具有與上述第三疊層?xùn)艠O相同結(jié)構(gòu)的第六疊層?xùn)艠O。
5、在上述1至4任意一個(gè)中，上述第一、第二非易失性半導(dǎo)體存儲(chǔ)器具有在上述半導(dǎo)體襯底中形成的相同的阱結(jié)構(gòu)。
6、在上述2中，上述第一至第三非易失性半導(dǎo)體存儲(chǔ)器具有在上述半導(dǎo)體襯底中形成的相同的阱結(jié)構(gòu)。
7、一種半導(dǎo)體集成電路器件，包括存儲(chǔ)單元以矩陣方式排列的第一存儲(chǔ)單元陣列，該存儲(chǔ)單元包含第一、第二選擇晶體管和電流路徑串聯(lián)連接在上述第一、第二選擇晶體管之間的多個(gè)第一存儲(chǔ)單元晶體管；第一行解碼器，由包含的第一MOS晶體管形成，當(dāng)將數(shù)據(jù)寫(xiě)入上述第一存儲(chǔ)單元陣列中時(shí)、對(duì)上述第一存儲(chǔ)單元晶體管的柵極施加正電壓，并且當(dāng)擦除數(shù)據(jù)時(shí)、對(duì)上述第一存儲(chǔ)單元晶體管的柵極施加0V電壓；存儲(chǔ)單元以矩陣方式排列的第二存儲(chǔ)單元陣列，該存儲(chǔ)單元包含電流路徑串聯(lián)連接的第三選擇晶體管及第二存儲(chǔ)單元晶體管；第二行解碼器，有包含的第二MOS晶體管形成，當(dāng)將數(shù)據(jù)寫(xiě)入上述第二存儲(chǔ)單元陣列中時(shí)、對(duì)上述第二存儲(chǔ)單元晶體管的柵極施加正電壓，并且對(duì)上述第三選擇晶體管的柵極施加負(fù)電壓，當(dāng)擦除數(shù)據(jù)時(shí)、對(duì)上述第二存儲(chǔ)單元晶體管的柵極施加負(fù)電壓；其中上述第一存儲(chǔ)單元晶體管具有第一疊層?xùn)艠O，該第一疊層?xùn)艠O包含在半導(dǎo)體襯底上隔著第一柵絕緣膜形成的第一浮置柵極和在上述第一浮置柵極上隔著第一柵極間絕緣膜形成的第一控制柵極；上述第二存儲(chǔ)單元晶體管具有第二疊層?xùn)艠O，該第二疊層?xùn)艠O包含在上述半導(dǎo)體襯底上隔著第二柵絕緣膜形成的第二浮置柵極和在上述第二浮置柵極上隔著第二柵極間絕緣膜形成的第二控制柵極；上述第一、第二MOS晶體管具有相同膜厚的柵絕緣膜。
8、上述7中，還包括存儲(chǔ)單元以矩陣方式排列的第三存儲(chǔ)單元陣列，該存儲(chǔ)單元包含第四、第五選擇晶體管和在上述第四、第五選擇晶體管之間連接的第三存儲(chǔ)單元晶體管；以及第三行解碼器，由包含的第三MOS晶體管形成，當(dāng)將數(shù)據(jù)寫(xiě)入上述第三存儲(chǔ)單元陣列中時(shí)、對(duì)上述第三存儲(chǔ)單元晶體管的柵極施加正電壓，并且當(dāng)擦除數(shù)據(jù)時(shí)、對(duì)上述第三存儲(chǔ)單元晶體管的柵極施加0V電壓；上述第三存儲(chǔ)單元晶體管具有第三疊層?xùn)艠O，該第三疊層?xùn)艠O包含在上述半導(dǎo)體襯底上隔著第三柵絕緣膜形成的第三浮置柵極和在上述第三浮置柵極上隔著第三柵極間絕緣膜形成的第三控制柵極；上述第一至第三MOS晶體管具有相同膜厚的柵絕緣膜。
9、在上述7或8中，上述第二MOS晶體管的柵極長(zhǎng)度比上述第一MOS晶體管的柵極長(zhǎng)度小。
10、在上述8中，上述第二MOS晶體管的柵極長(zhǎng)度比上述第一、第三MOS晶體管中的至少一個(gè)的柵極長(zhǎng)度小。
11、在上述8至10任意一個(gè)中，上述第二存儲(chǔ)單元晶體管的溝道寬度比上述第一存儲(chǔ)單元晶體管的溝道寬度寬。
12、在上述8至11任意一個(gè)中，上述第二選擇晶體管的溝道寬度比上述第一選擇晶體管的溝道寬度寬。
13、在上述8至12任意一個(gè)中，在柵極寬度方向上鄰接的上述第一存儲(chǔ)單元晶體管的鄰接間隔比在柵極寬度方向上鄰接的上述第二存儲(chǔ)單元晶體管的鄰接間隔小。
14、在上述8至13任意一個(gè)中，還包括第四行解碼器，其包含第四MOS晶體管而形成，當(dāng)從上述第二存儲(chǔ)單元陣列中讀取數(shù)據(jù)時(shí)，對(duì)上述第三選擇晶體管的柵極施加正電壓；在進(jìn)行寫(xiě)入時(shí)，上述第三選擇晶體管的柵極與上述第三行解碼器連接、且與上述第四行解碼器電隔離；在進(jìn)行讀取時(shí)，上述第三選擇晶體管的柵極與上述第四行解碼器連接、且與上述第三行解碼器電隔離；上述第四MOS晶體管具有比上述第三MOS晶體管更薄的柵絕緣膜。
15、在上述8至13任意一個(gè)中，還包括在上述半導(dǎo)體襯底上形成的、從上述第二存儲(chǔ)單元陣列中直接讀取數(shù)據(jù)的微控制器裝置。
16、在上述15中，上述第一存儲(chǔ)單元陣列保持圖像數(shù)據(jù)和視頻數(shù)據(jù)中的至少一種；上述第二存儲(chǔ)單元陣列保持含有上述微控制器裝置的操作命令的程序。
17、一種半導(dǎo)體集成電路器件，包括保持?jǐn)?shù)據(jù)的NAND型快閃存儲(chǔ)器；以及控制上述NAND型快閃存儲(chǔ)器的操作的控制電路，上述NAND型快閃存儲(chǔ)器保持在該NAND型快閃存儲(chǔ)器中進(jìn)行擦除操作時(shí)同時(shí)擦除的塊大小的數(shù)據(jù)。
18、在上述17中，當(dāng)向上述NAND型快閃存儲(chǔ)器和上述控制電路接通電源時(shí)，就從上述NAND型快閃存儲(chǔ)器中讀取塊大小的數(shù)據(jù)。
而且，本發(fā)明不限于上述實(shí)施方式，在不脫離本發(fā)明的宗旨范圍內(nèi)，可以對(duì)實(shí)施階段進(jìn)行各種修改。進(jìn)一步地，上述實(shí)施方式中包含了各個(gè)階段的發(fā)明，通過(guò)將公開(kāi)的多個(gè)組成要素適當(dāng)?shù)剡M(jìn)行組合，就可以提取出各種發(fā)明。例如，即使刪除由實(shí)施方式中所示的全部組成要素的一些組成要素，也可解決在發(fā)明要解決的課題項(xiàng)目中所述的課題，在獲得發(fā)明效果的項(xiàng)目中所述的效果的情況下，就可以將刪除此組成要素的結(jié)構(gòu)作為發(fā)明來(lái)提出。
權(quán)利要求
1.一種半導(dǎo)體集成電路器件，其特征在于，包括存儲(chǔ)單元以矩陣方式排列的第一非易失性半導(dǎo)體存儲(chǔ)器，該存儲(chǔ)單元包含第一、第二選擇晶體管和電流路徑串聯(lián)連接在上述第一、第二選擇晶體管之間的多個(gè)第一存儲(chǔ)單元晶體管；以及存儲(chǔ)單元以矩陣方式排列的第二非易失性半導(dǎo)體存儲(chǔ)器，該存儲(chǔ)單元包含電流路徑串聯(lián)連接的第三選擇晶體管和第二存儲(chǔ)單元晶體管，其中，上述第一存儲(chǔ)單元晶體管具有第一疊層?xùn)艠O，該第一疊層?xùn)艠O包含在半導(dǎo)體襯底上隔著第一柵絕緣膜形成的第一浮置柵極和在上述第一浮置柵極上隔著第一柵極間絕緣膜形成的第一控制柵極；上述第二存儲(chǔ)單元晶體管具有第二疊層?xùn)艠O，該第二疊層?xùn)艠O包含在上述半導(dǎo)體襯底上隔著第二柵絕緣膜形成的第二浮置柵極和在上述第二浮置柵極上隔著第二柵極間絕緣膜形成的第二控制柵極；上述第一、第二柵絕緣膜具有相同的厚度；上述第一、第二浮置柵極具有相同的厚度；上述第一、第二柵極間絕緣膜具有相同的厚度；上述第一、第二控制柵極具有相同的厚度。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路器件，其特征在于，還包括存儲(chǔ)單元以矩陣方式排列的第三非易失性半導(dǎo)體存儲(chǔ)器，該存儲(chǔ)單元包含第四、第五選擇晶體管和在上述第四、第五選擇晶體管之間連接的第三存儲(chǔ)單元晶體管；上述第三存儲(chǔ)單元晶體管具有第三疊層?xùn)艠O，該第三疊層?xùn)艠O包含在上述半導(dǎo)體襯底上隔著第三柵絕緣膜形成的第三浮置柵極和在上述第三浮置柵極上隔著第三柵極間絕緣膜形成的第三控制柵極；上述第一至第三柵絕緣膜具有相同的厚度；上述第一至第三浮置柵極具有相同的厚度；上述第一至第三柵極間絕緣膜具有相同的厚度；上述第一至第三控制柵極具有相同的厚度。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路器件，其特征在于，上述第一、第二選擇晶體管包括具有與上述第一疊層?xùn)艠O相同結(jié)構(gòu)的第四疊層?xùn)艠O；上述第三選擇晶體管包括具有與上述第二疊層?xùn)艠O相同結(jié)構(gòu)的第五疊層?xùn)艠O。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路器件，其特征在于，上述第一、第二選擇晶體管包括具有與上述第一疊層?xùn)艠O相同結(jié)構(gòu)的第四疊層?xùn)艠O；上述第三選擇晶體管包括具有與上述第二疊層?xùn)艠O相同結(jié)構(gòu)的第五疊層?xùn)艠O；上述第四、第五選擇晶體管包括具有與上述第三疊層?xùn)艠O相同結(jié)構(gòu)的第六疊層?xùn)艠O。
5.根據(jù)權(quán)利要求1至4中任何一項(xiàng)所述的半導(dǎo)體集成電路器件，其特征在于，上述第一、第二非易失性半導(dǎo)體存儲(chǔ)器具有在上述半導(dǎo)體襯底中形成的相同的阱結(jié)構(gòu)。
6.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路器件，其特征在于，上述第一至第三非易失性半導(dǎo)體存儲(chǔ)器具有在上述半導(dǎo)體襯底中形成的相同的阱結(jié)構(gòu)。
7.一種半導(dǎo)體集成電路器件，其特征在于，包括存儲(chǔ)單元以矩陣方式排列的第一存儲(chǔ)單元陣列，該存儲(chǔ)單元包含第一、第二選擇晶體管和電流路徑串聯(lián)連接在上述第一、第二選擇晶體管之間的多個(gè)第一存儲(chǔ)單元晶體管；第一行解碼器，其包含第一MOS晶體管而形成，當(dāng)將數(shù)據(jù)寫(xiě)入上述第一存儲(chǔ)單元陣列中時(shí)對(duì)上述第一存儲(chǔ)單元晶體管的柵極施加正電壓，并且當(dāng)擦除數(shù)據(jù)時(shí)對(duì)上述第一存儲(chǔ)單元晶體管的柵極施加0V電壓；存儲(chǔ)單元以矩陣方式排列的第二存儲(chǔ)單元陣列，該存儲(chǔ)單元包含電流路徑串聯(lián)連接的第三選擇晶體管及第二存儲(chǔ)單元晶體管；第二行解碼器，其包含第二MOS晶體管而形成，當(dāng)將數(shù)據(jù)寫(xiě)入上述第二存儲(chǔ)單元陣列中時(shí)對(duì)上述第二存儲(chǔ)單元晶體管的柵極施加正電壓、并且對(duì)上述第三選擇晶體管的柵極施加負(fù)電壓，當(dāng)擦除數(shù)據(jù)時(shí)對(duì)上述第二存儲(chǔ)單元晶體管的柵極施加負(fù)電壓；其中，上述第一存儲(chǔ)單元晶體管具有第一疊層?xùn)艠O，該第一疊層?xùn)艠O包含在半導(dǎo)體襯底上隔著第一柵絕緣膜形成的第一浮置柵極和在上述第一浮置柵極上隔著第一柵極間絕緣膜形成的第一控制柵極；上述第二存儲(chǔ)單元晶體管具有第二疊層?xùn)艠O，該第二疊層?xùn)艠O包含在上述半導(dǎo)體襯底上隔著第二柵絕緣膜形成的第二浮置柵極和在上述第二浮置柵極上隔著第二柵極間絕緣膜形成的第二控制柵極；上述第一、第二MOS晶體管具有相同膜厚的柵絕緣膜。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路器件，其特征在于，還包括存儲(chǔ)單元以矩陣方式排列的第三存儲(chǔ)單元陣列，該存儲(chǔ)單元包含第四、第五選擇晶體管和在上述第四、第五選擇晶體管之間連接的第三存儲(chǔ)單元晶體管；以及第三行解碼器，其包含第三MOS晶體管而形成，當(dāng)將數(shù)據(jù)寫(xiě)入上述第三存儲(chǔ)單元陣列中時(shí)對(duì)上述第三存儲(chǔ)單元晶體管的柵極施加正電壓，并且當(dāng)擦除數(shù)據(jù)時(shí)對(duì)上述第三存儲(chǔ)單元晶體管的柵極施加0V電壓；上述第三存儲(chǔ)單元晶體管具有第三疊層?xùn)艠O，該第三疊層?xùn)艠O包含在上述半導(dǎo)體襯底上隔著第三柵絕緣膜形成的第三浮置柵極和在上述第三浮置柵極上隔著第三柵極間絕緣膜形成的第三控制柵極；上述第一至第三MOS晶體管具有相同膜厚的柵絕緣膜。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路器件，其特征在于，還包括第四行解碼器，其包含第四MOS晶體管而形成，當(dāng)從上述第二存儲(chǔ)單元陣列中讀取數(shù)據(jù)時(shí)，對(duì)上述第三選擇晶體管的柵極施加正電壓；在進(jìn)行寫(xiě)入時(shí)，上述第三選擇晶體管的柵極與上述第三行解碼器連接、且與上述第四行解碼器電隔離；在進(jìn)行讀取時(shí)，上述第三選擇晶體管的柵極與上述第四行解碼器連接、且與上述第三行解碼器電隔離；上述第四MOS晶體管具有比上述第三MOS晶體管更薄的柵絕緣膜。
10.根據(jù)權(quán)利要求7至9中任何一項(xiàng)所述的半導(dǎo)體集成電路器件，其特征在于，還包括在上述半導(dǎo)體襯底上形成的、從上述第二存儲(chǔ)單元陣列中直接讀取數(shù)據(jù)的微控制器裝置。
11.根據(jù)權(quán)利要求7至9中任何一項(xiàng)所述的半導(dǎo)體集成電路器件，其特征在于，上述第一存儲(chǔ)單元陣列保持圖像數(shù)據(jù)和視頻數(shù)據(jù)中的至少一種；上述第二存儲(chǔ)單元陣列保持含有上述微控制器裝置的操作命令的程序。
12.一種半導(dǎo)體集成電路器件，其特征在于，包括保持?jǐn)?shù)據(jù)的NAND型快閃存儲(chǔ)器；以及控制上述NAND型快閃存儲(chǔ)器的操作的控制電路，上述NAND型快閃存儲(chǔ)器保持在該NAND型快閃存儲(chǔ)器中進(jìn)行擦除操作時(shí)同時(shí)被擦除的塊大小的數(shù)據(jù)。
13.根據(jù)權(quán)利要求12中所述的半導(dǎo)體集成電路器件，其特征在于，當(dāng)向上述NAND型快閃存儲(chǔ)器和上述控制電路接通電源時(shí)，就從上述NAND型快閃存儲(chǔ)器中讀取上述塊大小數(shù)據(jù)。
全文摘要
本發(fā)明提供一種能抑制制造成本且承載有多個(gè)半導(dǎo)體存儲(chǔ)器的半導(dǎo)體集成電路器件。該半導(dǎo)體集成電路器件包括含有第一、第二選擇晶體管和在上述第一、第二選擇晶體管之間串聯(lián)連接的多個(gè)第一存儲(chǔ)單元晶體管的第一非易失性半導(dǎo)體存儲(chǔ)器；含有串聯(lián)連接的第三選擇晶體管和第二存儲(chǔ)單元晶體管的第二非易失性半導(dǎo)體存儲(chǔ)器。第一、第二存儲(chǔ)單元晶體管分別具備的第一、第二柵絕緣膜(603)具有相同的厚度；上述第一、第二浮置柵極(604)具有相同的厚度；上述第一、第二柵極間絕緣膜(605)具有相同的厚度；上述第一、第二控制柵極(606)具有相同的厚度。
文檔編號(hào)G11C16/04GK1670959SQ20051005637
公開(kāi)日2005年9月21日 申請(qǐng)日期2005年3月18日 優(yōu)先權(quán)日2004年3月19日
發(fā)明者長(zhǎng)谷川武裕, 梅澤明, 作井康司, 荒井史隆, 三谷了 申請(qǐng)人:株式會(huì)社東芝