專利名稱：用于檢測半導體器件缺陷部分的方法和設備的制作方法
技術領域：
本發(fā)明涉及一種檢測半導體器件的溝槽型器件隔離絕緣薄膜的可靠性的設備和方法。
背景技術：
在非易失存儲器這樣的半導體器件中，半導體襯底上構成并排列有大量元件，為了將這些元件彼此互相絕緣和隔離，提供了一種溝槽型器件隔離絕緣薄膜，例如淺溝槽隔離(STI)薄膜。溝槽型器件隔離絕緣薄膜是通過在半導體襯底上構成預定深度的溝槽并用絕緣薄膜填充溝槽構成的。例如，圖3是示出具有存儲單元陣列MA的閃速存儲器的結構圖，其中以矩陣的形式布置有大量存儲單元M。在行方向上布置的存儲單元M連接到作為在行方向上延伸的字線WL的控制柵CG。布置在列方向上的存儲單元M與沿列方向延伸的位線BL連接。字線WL連接字譯碼器WD，該譯碼器根據行地址選擇字線之一。類似地，位線BL與根據列地址選擇位線之一的位譯碼器BD。
圖1A和1B是示出閃速存儲器的存儲單元M的示意橫剖面視圖。具體地說，圖1A是布置在行方向上的存儲單元的橫剖面視圖，而圖1B是布置在列方向上的存儲單元的橫剖面視圖。溝槽106是在阱WELL的表面部分內在行方向上以預定間距構成的，該阱WELL是在半導體襯底101內構成的。漏區(qū)D109和源區(qū)S110構成在溝槽106之間的阱WELL的表面內。此外，隧道氧化膜102構成在阱WELL的表面上，而且作為浮動柵CG的浮動柵薄膜103構成在隧道氧化膜102上。構成絕緣薄膜111以便在厚度方向上將溝槽106填充至控制柵CG的中間高度。從而，構成溝槽型器件隔離絕緣薄膜(STI薄膜)112，以便將浮動柵CG彼此絕緣和隔離。此外，在浮動柵CG上構成電容絕緣薄膜107，并且控制柵CG的控制柵薄膜108構成在電容絕緣薄膜107上并用作沿行方向延伸的字線WL。
圖2A-2C示出一種制造STI薄膜和存儲單元的方法。如圖2A所示，在半導體襯底101中的阱WELL上順序地構成有隧道氧化膜102、浮動柵薄膜103、緩沖氧化膜104和用作拋光阻擋薄膜105的氮化物薄膜105。隨后，有選擇地蝕刻這些薄膜和半導體襯底101，以構成預定深度的相應溝槽106。接著，如圖2B所示，淀積絕緣薄膜111以填充溝槽和覆蓋氮化物薄膜105。隨后，如圖2C所示，通過使用氮化物薄膜105作為阻擋劑，使用化學機械拋光(CMP方法)對絕緣薄膜111進行拋光，以便使絕緣薄膜111的表面變平。然后，對氮化物薄膜105和氧化膜104進行蝕刻，并蝕刻絕緣薄膜111的表面。如此，在溝槽106中只剩下絕緣薄膜111，從而構成STI薄膜。隨后，在STI薄膜上依序構成電容絕緣薄膜107和控制柵薄膜108，并且將這些薄膜構圖成預定構圖。隨后，離子注入雜質構成漏區(qū)109和源區(qū)110。如此，構成圖1A和1B所示的STI薄膜112和存儲單元M。這種STI薄膜制造方法公開在日本公開專利申請(JP-P2002-110780A)中。
根據該STI薄膜制造方法，如圖2B所示，存在這樣的情況，即由于外來雜質Z的原因，絕緣薄膜111沒有完全或充分地填充某一溝槽106。在這種情況下，當對絕緣薄膜111進行拋光時，會在溝槽106中產生空隙V。因此，在后續(xù)步驟中構成電容絕緣薄膜107和一部分控制柵薄膜108，填充了溝槽106的內部，如圖2C所示。從而，僅隔著薄電容絕緣薄膜107，與半導體襯底101的阱WELL相對地構成控制柵薄膜108。具體地說，控制柵CG僅通過薄電容絕緣膜107與阱WELL接觸。
順便，請參考圖1A和1B、圖4，將描述對于上述類型的存儲單元的寫操作。在寫操作的情況下，控制柵CG的電壓VCG被設置為大約9伏特的正電壓，而半導體襯底101的電壓VWELL被設置為GND(地)電位0伏特。此外，在進行擦除操作的情況下，大約為9伏特的負電壓VCG施加至控制柵CG，而阱WELL被施加低于+9伏特的正電壓VWELL。因此，大約為9-18伏特的電場強度作為控制柵電壓VCG和阱電壓VWELL之間的電壓差施加至電容絕緣薄膜107。在其中使用充當STI薄膜112的絕緣薄膜111適當填充溝槽106的半導體器件的情況下，該電場強度是通過絕緣薄膜111和電容絕緣薄膜107施加至STI薄膜112的。因此，在這種情況下，STI薄膜112具有足夠的耐久性。但是，如圖2B所示，在絕緣薄膜111沒有充分填充溝槽106的半導體器件中，在控制柵CG和阱WELL之間只有薄電容絕緣膜107。因此，在這種情況下，當反復施加電場強度時，電容絕緣膜107會提前退化。最終，在控制柵CG和阱WELL之間發(fā)生漏電或擊穿X，并導致存儲操作故障。
為了防止交付這種具有可能的操作故障的半導體器件，優(yōu)選的是重復地進行寫/擦除操作的檢測。但是，這種檢測方法需要很長的檢測時間。此外，如果寫/擦除操作的次數不恰當，則也可能會交付具有可能的操作故障的半導體器件。在這種情況下，經過最終產品檢測和最終用戶對半導體器件的實際使用，電容絕緣膜可能會進一步提前退化，這將導致認為該半導體器件是缺陷產品的后果。結果，廠家的可信度將受到損失。

發(fā)明內容
在本發(fā)明的一個方面，一種檢測缺陷的設備，包括半導體元件。在半導體元件中，通過正常狀態(tài)的絕緣膜，將導電薄膜構成在STI(淺溝槽隔離)絕緣膜之上，這填充了延伸進半導體區(qū)域中的淺溝槽，并且該淺溝槽沒有被STI絕緣膜以缺陷狀態(tài)完全或充分地填充。此外，該設備包括控制電路，對其配置以便響應檢測模式指示信號來設置檢測模式；第一施壓電路，對其配置以便在檢測模式中輸出第一電壓給導電薄膜；以及第二施壓電路，對其配置以便在檢測模式中輸出第二電壓給半導體區(qū)域。第一電壓高于第二電壓，并且第一電壓和第二電壓之間的電壓差足以在導電薄膜和缺陷狀態(tài)下的半導體區(qū)域之間導致?lián)舸?br> 這里，第一施壓電路可以包括第一電荷泵電路；以及第一選擇電路，對其設置以便在檢測模式中將第一電壓從正電荷泵電路輸出給導電薄膜。同樣，第二施壓電路可以包括第二電荷泵電路；以及第二選擇電路，對其設置以便在檢測模式中將第二電壓從第二電荷泵電路輸出給阱。
在這種情況下，第一選擇電路可以包括第一P溝道MOS晶體管，連接在第一電荷泵和第一輸出節(jié)點之間；第一N溝道MOS晶體管，連接在接地電位和第一輸出節(jié)點之間并通過該晶體管提供第一電壓；以及第二N溝道MOS晶體管，連接在第二電荷泵和第一輸出節(jié)點之間。同樣，第二選擇電路可以包括第二P溝道MOS晶體管，連接在第一電荷泵和第二節(jié)點之間并通過該晶體管提供第二電壓；第三N溝道MOS晶體管，連接在接地電位和第二節(jié)點之間；以及第四N溝道MOS晶體管，連接在第二電荷泵和第二輸出節(jié)點之間。
在這種情況下，控制電路可以控制第一和第二P溝道MOS晶體管以及第一至第四N溝道晶體管的控制柵來設置檢測模式。
此外，該設備還可以包括具有多個以矩陣形式排列的存儲單元的存儲單元陣列。在多個存儲單元的每兩個之間提供半導體元件。
在這種情況下，存儲單元陣列可以為閃速存儲器單元陣列，并且多個存儲單元的每個存儲單元都可以包括具有控制柵的存儲單元晶體管，其中該控制柵作為導電薄膜。
在這種情況下，該設備還可以包括插在存儲單元陣列和第一施壓電路之間的全選擇電路，其響應全選擇信號將第一電壓提供給多個存儲單元的控制柵。
此外，存儲單元陣列、控制電路，第一和第二施壓電路可合并在半導體器件中?；蛘?，可將存儲單元陣列并入半導體器件中，而在半導體器件的外部提供控制電路、第一和第二施壓電路。
此外，第一電壓是正電壓，而第二電壓是負電壓。
在本發(fā)明的另一方面，實現(xiàn)了一種檢測方法，其是這樣實現(xiàn)的，即通過提供半導體元件，其中通過正常狀態(tài)的絕緣膜，在對延伸進半導體區(qū)域的淺溝槽進行填充的STI(淺溝槽隔離)絕緣膜上構成導電薄膜，并且該處于缺陷狀態(tài)的STI絕緣膜沒有完全或充分地填充淺溝槽；通過響應檢測模式指示信號設置檢測模式；通過在檢測模式中將第一電壓施加給導電薄膜；以及通過在測試模式中將第二電壓施加給半導體區(qū)域。此外，當第一電壓高于第二電壓時，第一電壓和第二電壓之間的電壓差足以在導電薄膜和有缺陷狀態(tài)中的半導體區(qū)域之間導致?lián)舸?br> 這里，第一電壓可以是正電壓，而第二電壓可以是負電壓。
此外，施加第一電壓可以包括由第一電荷泵電路產生第一電壓，以及施加第二電壓可以包括由第二電荷泵電路產生第二電壓。
此外，可以提供具有多個以矩陣形式排列的存儲單元的存儲單元陣列。這時，在多個存儲單元的每兩個之間提供半導體元件。在這種情況下，存儲單元陣列可以為閃速存儲器單元陣列，并且多個存儲單元的每個存儲單元都可以包括具有控制柵的存儲單元晶體管，其中該控制柵作為導電薄膜。
此外，檢測方法的實現(xiàn)還可以包括響應全選擇信號將第一電壓施加至多個存儲單元的控制柵。


圖1A和1B是示出常規(guī)非易失性半導體存儲器的橫截面視圖；圖2A-2C是示出常規(guī)制造方法中的常規(guī)非易失性半導體存儲器器件的橫剖面視圖；圖3是示出常規(guī)閃速存儲器的結構圖；圖4是示出對存儲單元進行寫操作、讀操作和擦除操作情況下的電壓的圖表；圖5是本發(fā)明的檢測設備的結構圖；以及圖6是示出控制電路的信號和第一、第二選擇電路的輸出電壓之間的關系的圖表。
具體實施例方式
在下文中，將參考附圖來詳細地描述根據本發(fā)明的檢測設備。圖5是檢測設備的結構圖。在這個例子中，該檢測設備是在包含閃速存儲器的半導體器件中提供的，并檢測閃速存儲器。在本發(fā)明中，對圖3中的閃速存儲器的存儲單元陣列MA的所有存儲單元M一起執(zhí)行擦除操作。此外，檢測設備包括正電壓源和負電壓源，正電壓源即正電壓電荷泵10，其最大產生正電壓+9伏特，而負電壓源即負電壓電荷泵20，其最小產生負電壓-9伏特。正電壓電荷泵10和負電壓電荷泵10是在包含閃速存儲器的現(xiàn)有半導體器件中提供的。因此，可在半導體器件中提供檢測設備。本發(fā)明的檢測設備包括第一選擇電路30和第二選擇電路40。第一選擇電路根據正電壓電荷泵10輸出的電壓輸出第一輸出電壓VOUT1。第二選擇電路40根據負電壓電荷泵20輸出的電壓輸出第二輸出電壓VOUT2。該設備還包括控制電路50，該控制電路響應從外部提供的模式指示信號，控制第一和第二選擇電路30和40的選擇操作。正電壓電荷泵10和第一選擇電路30構成第一施壓電路，而負電壓電荷泵20和第二選擇電路40構成第二施壓電路。
如圖3所示，在閃速存儲器的存儲單元陣列MA中，在行方向上布置的存儲單元的控制柵CG與字線WL中的一個字線相連。同樣，通過圖3所示的位譯碼器BD，有選擇地將預定電壓施加給布置在列方向上的多個控制柵CG。個別字線WL與字譯碼器WD相連。字譯碼器WD包括多個與字線連接的與門AND。每個與門AND接收全選擇信號和來自第一選擇電路30的第一輸出電壓VOUT1，并根據全選擇信號輸出正電壓。與門分別與字線WL連接。因此，當提供了全選擇信號時，向所有的字線WL共同施加第一輸出電壓VOUT1，也就是說向所有存儲單元M的控制柵CG共同施加第一輸出電壓VOUT1。此外，第二選擇電路40的第二輸出端41向存儲單元陣列MA的阱WELL輸出第二輸出電壓，也就是向其上構成存儲單元的半導體襯底101的阱WELL輸出第二輸出電壓。
第一選擇電路30包括P溝道MOS晶體管P31和兩個N溝道MOS晶體管N31、N32。P溝道MOS晶體管P31連接在正電壓電荷泵10的正電壓終端11和第一輸出端31之間。N溝道MOS晶體管N31連接在接地(GND)和第一輸出端31之間。N溝道MOS晶體管N32連接在負電壓電荷泵20的負電壓終端21和第一輸出端31之間?？刂齐娐?0響應模式指示信號產生控制信號A-C，并分別向P溝道MOS晶體管P31和N溝道MOS晶體管N31、N32的相應柵輸出控制信號。類似地，第二選擇電路40具有與第一選擇電路30類似的結構。第二選擇電路40包括P溝道MOS晶體管P41和兩個N溝道MOS晶體管N41、N42。P溝道MOS晶體管P41連接在正電壓電荷泵10的正電壓終端12和第二輸出端41之間。N溝道MOS晶體管N41連接在接地(GND)和第二輸出端41之間。N溝道MOS晶體管N42連接在負電壓電荷泵20的負電壓終端22和第二輸出端41之間。控制電路50響應模式指示信號產生控制信號A’-C’，并分別向P溝道MOS晶體管P31和N溝道MOS晶體管N41、N42的相應柵輸出這些控制信號。
請再次參考圖1A和1B，STI薄膜112是通過在相應溝槽106內填覆像二氧化硅薄膜這樣的絕緣膜111而構成的，該溝槽106提供在半導體襯底101的阱WELL內。此外，存儲單元M具有這樣的結構，在結構中隧道氧化膜102和浮動柵FG 103層疊漏區(qū)109和源區(qū)110之間，該漏區(qū)109和源區(qū)110被提供于在STI薄膜112之間的區(qū)域的阱WELL的表面內。此外，在行方向上，電容絕緣膜107和作為字線WL的控制柵CG 108層疊在多個存儲單元M和多個STI薄膜112上。第一選擇電路30的第一輸出端31可以通過字譯碼器WD被共同連接到控制柵CG，而第二選擇電路40的第二輸出端41與阱WELL 101耦合。
盡管省略了對控制電路50的內部結構的詳細說明，但是控制電路50通過連接該控制電路50的的特定焊盤(specific pad)輸入作為模式指示信號的″擦除模式″信號、″檢測模式″信號和″非操作模式″信號?？刂齐娐?0響應每個模式信號產生控制信號A-C和A’-C’，并且將控制信號A-C提供給第一選擇電路30，而將控制信號A’-C’提供給第二選擇電路40。在第一和第二選擇電路30、40中，響應控制信號A-C和A’-C’，對P溝道MOS晶體管P31、P41和兩個N溝道MOS晶體管N31、N32以及兩個N溝道MOS晶體管N41、N42進行開關。從而，對正電壓電荷泵10和負電壓電荷泵20之間的連接進行開關。因此，輸出到第一和第二輸出端31、41的第一和第二輸出電壓VOUT1、VOUT2被分別開關。
圖6是示出相應于由控制電路50產生的模式信號的控制信號A-C和A’-C’與第一及第二選擇電路30、40輸出的第一和第二輸出電壓VOUT1和VOUT2之間的關系的圖表。在該表中，″HV″表示來自正電壓電荷泵10的高電壓+9伏特，而″NEG″表示來自第一選擇電路30的負電壓-9伏特。此外，″H″表示工作電壓，諸如1.8伏特，而″L″表示GND(接地)電壓。在″非操作模式″中，根據控制信號A-C和A’-C’將第一和第二輸出電壓VOUT1和VOUT2設置為″L″級電壓，即GND電壓。在″擦除模式″中，根據控制信號A-C和A’-C’將第一輸出電壓VOUT1設置為″NEG″電壓，即負電壓，并將第二輸出電壓VOUT2設置為″HV″，即正電壓。在″檢測模式″中，根據控制信號A-C和A’-C’將第一輸出電壓VOUT1設置為″HV″，并將第二輸出電壓VOUT2設置為″NEG″。
盡管沒有在圖5中示出，但是需要將預定電壓施加于閃速存儲器中的源區(qū)、漏區(qū)、控制柵和阱，以便對存儲單元M執(zhí)行寫操作、讀操作和擦除操作。在這種情況下，應將不同于第一和第二電壓VOUT1、VOUT2的電壓施加于源區(qū)和漏區(qū)。為此目的，提供一種電壓控制電路，以施加該電壓。但是，由于該電壓控制電路并不與本發(fā)明直接相關，因此在此省略了對電壓控制電路的說明和示例。為了在存儲單元上執(zhí)行寫操作、擦除操作和讀操作，要將相應電壓Vs、VD、Vc、VWELL分別施加于源區(qū)、漏區(qū)、控制柵和阱，如圖6所示。
根據上述檢測設備，當控制電路50被設置為″非操作模式″時，如圖6所示，控制信號A-C和A`-C`分別被提供給第一和第二選擇電路30和40。在第一選擇電路30中，P溝道MOS晶體管P31和N溝道MOS晶體管N32被截止，而N溝道MOS晶體管N31導通，以致將第一輸出電壓VOUT1設置為″L″。類似地，在第二選擇電路40中，P溝道MOS晶體管P41和N溝道MOS晶體管N42截止，而N溝道MOS晶體管N41被導通，以致第二輸出電壓VOUT2被設置為″L″。因此，字譯碼器WD并不向控制柵CG施加第一輸出電壓VOUT1。在這時，第二輸出電壓VOUT2施加于阱WELL上。在另一方面，將圖4所示的相應電壓分別施加給源區(qū)、漏區(qū)、控制柵和阱。在這種方式下，可以執(zhí)行將數據寫入存儲單元的寫操作和將數據從存儲單元讀出的讀操作。
在另一方面，當將控制電路50設置為″擦除模式″時，如圖6所示，分別將控制信號A-C和A`-C`提供給第一和第二選擇電路30、40。在第一選擇電路30中，P溝道MOS晶體管P31和N溝道MOS晶體管N31截止，而N溝道MOS晶體管N32導通，以致將第一輸出電壓VOUT1設置為″NEG″。在第二選擇電路40中，N溝道MOS晶體管N41和N溝道MOS晶體管N42截止，而P溝道MOS晶體管P41導通，以致將第二輸出電壓VOUT2設置為″HV″。因此，字譯碼器WD將負電壓-9伏特施加至所有存儲單元的控制柵CG上，并將低于+9伏特的正電壓施加于為所有存儲單元所共有的阱WELL上。同時，將圖4所示的與阱的電壓相同的高電壓或低于阱的電壓的電壓施加于相應的源區(qū)和漏區(qū)。以這種方式，可一起擦除閃速存儲器的所有存儲單元中的數據。
此外，當將控制電路50設置為″檢測模式″時，如圖6所示，分別將控制信號A-C和A`-C`提供給第一和第二選擇電路30、40。在第一選擇電路30中，N溝道MOS晶體管N31和N溝道MOS晶體管N32截止，而P溝道MOS晶體管P31導通，以致將第一輸出電壓VOUT1設置為″HV″。在第二選擇電路40中，P溝道MOS晶體管P41和N溝道MOS晶體管N41截止，而N溝道MOS晶體管N42導通，以致將第二輸出電壓VOUT2設置為″NEG″。因此，字譯碼器WD將正電壓+9伏特施加給所有存儲單元的控制柵CG。此外，第二選擇電路40將負電壓-9伏特施加給為所有存儲單元所共有的阱WELL。這導致了在控制柵CG和阱WELL之間施加了18伏特電壓差。這個電壓差基本上與STI薄膜112的設計擊穿電壓相同。因此，如果提供了如圖1A所示的未被絕緣膜111完全或充分地填充的溝槽106，那么由18伏特的電壓差所導致的電場強度就會在電容絕緣膜107的一部分112A中導致?lián)舸，這是由于控制柵CG只通過薄電容絕緣膜107與阱WELL相對。
在以這種方式應用這個電壓差之后，在所有存儲單元上執(zhí)行擦除或讀操作。在這種情況下，可以在所有存儲單元上執(zhí)行擦除操作，或者可以在與選定的控制柵耦合的存儲單元上執(zhí)行擦除操作?；蛘?，可以在任選的存儲單元上執(zhí)行讀操作。當正常地執(zhí)行擦除或讀操作時，如果在電容絕緣膜107的部分112A中產生擊穿，則會在與出故障的控制柵耦合的存儲單元內檢測到擦除錯誤或讀錯誤。因此，根據對擦除錯誤或讀錯誤的檢測，可確定閃速存儲器是否有缺陷。
在這種方式下，根據上述檢測方法，能夠預先檢測可能會造成存儲操作故障的閃速存儲器，其中存儲操作故障是由于重復地應用高電壓電場而使電容絕緣膜老化而造成的。因此，可以防止交付這樣一種包含諸如閃速存儲器的半導體器件。此外，根據檢測方法，只對控制柵和阱施加高電壓，然后只證實半導體器件的普通操作。因此，可以非常輕易并在縮短的時間內完成檢測。
可以設想這樣的情況，即在檢測模式中，當在控制柵CG和阱WELL之間施加高電壓時，負電壓被施加于控制柵CG，并且正電壓被施加于阱WELL。在這種方式下，同樣可以利用高壓電場強度來完成STI薄膜的檢測。但是，在這種情況下，電荷將被從存儲單元的浮動柵轉移至阱WELL，以致存儲單元進入耗盡狀態(tài)，也就是說過擦除狀態(tài)。在這樣的過擦除狀態(tài)，不可能將NOR型閃速存儲器恢復到用于常規(guī)操作的增強狀態(tài)。此外，即使可以將閃速存儲器恢復到標準狀態(tài)，恢復操作也需要很長時間。因此，從短時間檢測的觀點來看，這是不可取的。根據當前具體實施例，由于是將高壓電場強度施加到所謂的電荷注入方向，因此不會出現(xiàn)過擦除狀態(tài)。
此外，根據當前具體實施例，施加與擦除操作的電壓極性相對的高電壓。但是，可以將高電壓施加給控制柵CG和阱，以便短時間內檢測電容絕緣膜107的擊穿。為了施加這樣一種高電壓，與傳統(tǒng)方法中的擦除操作和寫操作相比，可以加強正電壓電荷泵10和負電壓電荷泵20的驅動能力。普通的電荷泵具有放大器電路，被提供用于防止過升高電壓。在這種情況下，可以使限制電路無效，以便在檢測模式中有意地產生過升高電壓?；蛘撸斕峁┱{整單元以吸收制造偏差時，可將調整單元設置的調整值設到最大級。又或者，電荷泵可具有專門的升壓電路，該升壓電路只在檢測模式中運行。
因此，在上述具體實施例中，使用與半導體器件內的閃速存儲器一起構成的電荷泵，來應用到用于高壓電場強度的正電壓源和負電壓源。此外，在半導體器件中構成第一和第二選擇電路和控制電路。但是，當然可以將檢測配置為外部檢測設備。在這種情況下，很容易設計成將高于上述具體實施例的電壓施加在控制柵和阱之間。此外，可以短時間內導致STI薄膜缺陷部分的絕緣膜擊穿。在這種方式下，可以進一步減少檢測時間。
應注意，本發(fā)明應用于作為溝槽型器件隔離絕緣膜的STI薄膜。但是，也可以將本發(fā)明類似地應用于其中構成電極以在溝槽型隔離絕緣膜上延伸的任何半導體件。
權利要求
1.一種用于檢測缺陷的設備，包括半導體元件，其中通過處于正常狀態(tài)的絕緣膜，將導電薄膜構成在對延伸進半導體區(qū)域中的淺溝槽進行填充的STI(淺溝槽隔離)絕緣膜之上，其中所述淺溝槽沒有被處于缺陷狀態(tài)的所述STI絕緣膜完全或充分地填充；控制電路，配置其以響應檢測模式指示信號設置檢測模式；第一施壓電路，配置其以在所述檢測模式中將第一電壓輸出給所述導電薄膜；以及第二施壓電路，配置其以在所述檢測模式中將第二電壓輸出給所述半導體區(qū)域；以及其中所述第一電壓高于所述第二電壓，并且所述第一電壓和所述第二電壓之間的電壓差足以在所述導電薄膜和所述處于缺陷狀態(tài)的半導體區(qū)域之間導致?lián)舸?br> 2.根據權利要求1所述的設備，其中所述第一施壓電路包括第一電荷泵電路；以及第一選擇電路，配置其以在所述檢測模式中將所述第一電壓從所述正電荷泵電路輸出給所述導電薄膜，以及所述第二施壓電路包括第二電荷泵電路；以及第二選擇電路，配置其以在所述檢測模式中將所述第二電壓從所述第二電荷泵電路輸出給所述阱。
3.根據權利要求2的設備，其中所述第一選擇電路包括第一P溝道MOS晶體管，連接在所述第一電荷泵和第一輸出節(jié)點之間；第一N溝道MOS晶體管，連接在所述接地電位和所述第一輸出節(jié)點之間，通過第一N溝道MOS晶體管提供所述第一電壓；以及第二N溝道MOS晶體管，連接在所述第二電荷泵和所述第一輸出節(jié)點之間，以及所述第二選擇電路包括第二P溝道MOS晶體管，連接在所述第一電荷泵和第二輸出節(jié)點之間，通過第二P溝道MOS晶體管提供所述第二電壓；第三N溝道MOS晶體管，連接在所述接地電位和所述第二輸出節(jié)點之間；以及第四N溝道MOS晶體管，連接在所述第二電荷泵和所述第二輸出節(jié)點之間。
4.根據權利要求3所述的設備，其中所述控制電路控制所述第一和第二P溝道MOS晶體管以及第一到第四N溝道晶體管來設置所述檢測模式。
5.根據權利要求1所述的方法，包括存儲單元陣列，具有多個以矩陣形式布置的存儲單元，以及其中在所述多個存儲單元的每兩個之間提供所述半導體元件。
6.根據權利要求5所述的設備，其中所述存儲單元陣列被用于閃速存儲器單元陣列，以及所述多個存儲單元中的每個存儲單元包括存儲單元晶體管，其具有作為所述導電薄膜的控制柵。
7.根據權利要求6所述的信息處理裝置，還包括全選擇電路，插在所述存儲單元陣列和所述第一施壓電路之間以便響應全選擇信號將所述第一電壓提供給所述多個存儲單元的所述控制柵。
8.根據權利要求7所述的設備，其中所述存儲單元陣列、所述控制電路、所述第一和第二施壓電路被并入到半導體器件中。
9.根據權利要求7所述的設備，其中所述存儲單元陣列被并入到半導體器件中，并且在所述半導體器件的外部提供所述控制電路、所述第一和第二施壓電路。
10.根據權利要求1-9中任一權利要求所述的設備，其中所述第一電壓是正電壓，而所述第二電壓是負電壓。
11.一種檢測方法，包括提供半導體元件，其中通過正常狀態(tài)的絕緣膜，將導電薄膜構成在對延伸進半導體區(qū)域中的淺溝槽進行填充的STI(淺溝槽隔離)絕緣膜之上，其中所述淺溝槽沒有被處于缺陷狀態(tài)的所述STI絕緣膜完全或充分地填充；響應檢測模式指示信號設置檢測模式；在所述檢測模式中將第一電壓輸出給所述導電薄膜；以及在所述檢測模式中將第二電壓輸出給所述半導體區(qū)域；以及其中所述第一電壓高于所述第二電壓，并且所述第一電壓和所述第二電壓之間的電壓差足以在所述導電薄膜和所述處于缺陷狀態(tài)的半導體區(qū)域之間導致?lián)舸?br> 12.根據權利要求11所述的檢測方法，其中所述第一電壓是正電壓，而所述第二電壓是負電壓。
13.根據權利要求11所述的方法，其中所述施加第一電壓包括由第一電荷泵電路產生所述第一電壓，以及所述施加第二電壓包括由第二電荷泵電路產生所述第二電壓。
14.根據權利要求11所述的檢測方法，其中所述提供包括提供具有多個以矩陣形式布置的存儲單元的存儲單元陣列，以及其中在所述多個存儲單元的每兩個之間提供所述半導體元件。
15.根據權利要求14所述的檢測方法，其中所述存儲單元陣列為閃速存儲器單元陣列，所述多個存儲單元中的每個存儲單元均包括存儲單元晶體管，該存儲單元晶體管具有作為所述導電薄膜的控制柵。
16.根據權利要求15所述的檢測方法，還包括響應全選擇信號，允許將所述第一電壓施加給所述多個存儲單元的所述控制柵。
全文摘要
一種用于檢測缺陷的設備，包括半導體元件。在半導體元件中，通過正常狀態(tài)的絕緣膜，將導電薄膜構成在對延伸進半導體區(qū)域中的淺溝槽進行填充的STI(淺溝槽隔離)絕緣膜之上，從而淺溝槽沒有被處于缺陷狀態(tài)的STI絕緣膜完全或充分地填充。此外，該設備包括控制電路，對其配置以便響應檢測模式指示信號來設置檢測模式；第一施壓電路，對其配置以便在檢測模式中輸出第一電壓給導電薄膜；以及第二施壓電路，對其配置以便在檢測模式中輸出第二電壓給半導體區(qū)域。第一電壓高于第二電壓，并且第一電壓和第二電壓之間的電壓差足以在導電薄膜和處于缺陷狀態(tài)的半導體區(qū)域之間導致?lián)舸?br> 文檔編號G11C29/00GK1677638SQ200510056199
公開日2005年10月5日 申請日期2005年3月31日 優(yōu)先權日2004年3月31日
發(fā)明者鈴木潤一, 金森宏治 申請人:恩益禧電子股份有限公司