專利名稱：半導體存儲裝置的制作方法
技術領域：
本發(fā)明涉及半導體存儲裝置，特別涉及SRAM(靜態(tài)隨機訪問存儲器)。
背景技術：
近年來，由于微細加工技術的進步與系統(tǒng)性能提高的要求，半導體存儲裝置謀求大容量化與高速化。圖8是表示SRAM的一個例子的電路圖。
多個存儲單元(MC)在行方向上配置。所述多個存儲單元以規(guī)定個數(shù)平均分割形成多個子陣列。在子陣列上設有字線(WL)本地位線對(LBL，/LBL)。子陣列的存儲單元連接于本地位線對和分別對應的字線(WL)上。在本地位線上連接寫入電路和預充電(pre-charge)電路。在寫入電路上連接寫入用全局(global)位線對(WGBL，/WGBL)。在本地位線(LBL)上連接讀出電路。讀出電路連接于讀出用全局位線(RGBL)。
在這樣構成的SRAM中，讀出電路只在本地位線上連接。這樣的單端型讀出電路能夠減少讀出用全局位線的條數(shù)。又，如果由于存儲單元的容量與配線容量而增大位線容量的負荷，則讀出動作變慢。但是，由于如圖8所示的SRAM那樣將本地位線分層化，所以消減了位線的電容負荷。
在對上述SRAM進行訪問的情況下，將字線激活。這時，通常在這時只使具有激活的字線的子陣列的本地位線的預充電動作失去活性。這根據(jù)在字線激活時輸入的地址信號，用選擇相應的子陣列的區(qū)域的方法進行。
但是，由于不能夠進行區(qū)域選擇或進行區(qū)域選擇的信號遲緩，有時候SRAM不能等待。發(fā)生這樣的狀態(tài)的裝置的例子，有例如將內(nèi)容地址存儲器(CAM)與SRAM加以連接的轉(zhuǎn)移后備緩沖器(TLB，即Translation Look-aside Buffer)。內(nèi)容地址存儲器與SRAM通過多條匹配線連接。TLB根據(jù)地址信號，利用內(nèi)容地址存儲器(CAM)生成的活性信號選擇字線(WL)。這時，進行區(qū)域選擇的信號必須將匹配線合成后生成。因此，進行區(qū)域選擇的信號比選擇字線的活性信號要遲?？傊?，在決定區(qū)域選擇信號之前SRAM不能工作，結果是，到數(shù)據(jù)輸出為止的時間延遲了。
作為解決這個問題的方法，可以考慮轉(zhuǎn)移到方法，即不管字線是否已經(jīng)激活，使所有的本地位線的預充電動作失去活性。這時，字線未激活的區(qū)域的本地位線變?yōu)楦吒?floating high)狀態(tài)。所謂該高浮動狀態(tài)，是指一度得到電源電壓Vcc供應，達到高電平之后，停止提供電源電壓Vcc的狀態(tài)。在微細化的晶體管中，漏電流增大，而且與多個作為漏電源的晶體管相連接的本地位線上漏電流更加增大。在漏電流多的情況下，不能夠在高浮動狀態(tài)下維持高電平，本地線位的電位變?yōu)榈碗娖綇亩箘幼鞑涣肌?br> 為了保持高電平以便不發(fā)生這種動作不良的情況，有在本地位線上附加保持高電平用的P型MOS晶體管的方法。圖9是表示附加保持高電平的P型MOS晶體管的SRAM的一個例子電路圖。然而，在這樣的SRAM中，由于與存儲單元的低電平讀出沖突，使讀出速度變慢了。
作為這些相關技術，特開平4-167295號公報中公開了在不選擇任何字線的地址信號時，防止讀出數(shù)據(jù)變?yōu)椴欢ǖ募夹g。

發(fā)明內(nèi)容
本發(fā)明由于消除了上述已有技術的缺陷，因此能夠提供讀出數(shù)據(jù)的速度不降低，能夠防止由于存儲器的漏電流而引起的誤動作的半導體存儲裝置。
為達到上述目的，本發(fā)明的一實施例的半導體存儲裝置含有第1位線及第2位線、有互補的兩個存儲節(jié)點，且各個存儲節(jié)點通過各選擇晶體管連接于所述第1位線與第2位線的存儲單元、讀出數(shù)據(jù)時預先將所述第1位線及第2位線充電到規(guī)定電位的預充電電路、保持所述第1位線及第2位線的電位的保持電路、連接于所述第1位線的讀出電路、一端的端子連接于所述第2位線而另一端的端子連接于地線，且從所述第2位線泄漏電流的泄漏電路。
采用具備上述結構的本發(fā)明，能夠提供讀出數(shù)據(jù)的速度不降低，能夠防止由于存儲器的漏電流而引起的誤動作的半導體存儲裝置。


圖1是表示本發(fā)明第1實施形態(tài)的使用SRAM1構成的TLB3的一個例子的總體結構圖。
圖2是表示圖1所示的SRAM1內(nèi)的子陣列5的電路圖。
圖3是表示圖2所示的存儲單元(MC)的電路圖。
圖4是表示本發(fā)明的第2實施形態(tài)的SRAM1內(nèi)的子陣列5的電路圖。
圖5是表示圖4所示的存儲單元(MC)的電路圖。
圖6是表示本發(fā)明的第3實施形態(tài)的SRAM1內(nèi)的子陣列5的電路圖。
圖7是表示本發(fā)明的第4實施形態(tài)的SRAM1的主要部分的電路圖。
圖8是表示SRAM的一個例子的電路圖。
圖9是表示附加保持高電平的P型MOS晶體管的SRAM的一個例子的電路圖。
具體實施例方式
以下參照附圖對本發(fā)明的實施形態(tài)進行說明。又，在以下的說明中，盡可能對有相同功能和結構的構成要素賦予相同的符號，不再進行重復說明。
第1實施形態(tài)圖1是表示本發(fā)明第1實施形態(tài)的使用SRAM1的TLB3的一個例子的總體結構圖。
TLB3由CAM2、SRAM1、及將CAM2預SRAM1加以連接的匹配線4構成。SRAM1具有多個子陣列。子陣列5的詳細結構將在后面敘述。在子陣列5中分別設有本地位線(LBL)。又，在SRAM1中設有共同的讀出用全局位線(RGBL)。各本地位線(LBL)連接于讀出用全局位線(RGBL)。即SRAM1被分層。
CAM2根據(jù)由外部輸入的地址信號使匹配線4激活。借助于此激活對應匹配線4的字線。又，CAM2生成表示選擇哪一個區(qū)域的子陣列5的區(qū)域選擇信號。該區(qū)域選擇信號是將匹配線4加以合成生成的。
圖2是表示圖1所示的SRAM1內(nèi)的子陣列5的電路圖。
在行方向上配置多個存儲單元(MC)。子陣列中設有字線(WL)和本地位線對(LBL，/LBL)。子陣列內(nèi)的多個存儲單元(MC)連接于本地位線對(LBL，/LBL)和分別對應的字線(WL)。又，本地位線對(LBL，/LBL)上連接著寫入電路6和預充電電路7。寫入電路6上連接著寫入用全局位線對(WGBL，/WGBL)。本地位線對(LBL)上連接著讀出電路8。讀出電路8連接于讀出用全局位線(RGBL)。
讀出電路8由倒相器(inverter)9和N型MOS晶體管(后面稱為NMOS晶體管)10構成。倒相器9的輸入端連接于本地位線(LBL)。倒相器9的輸出端連接于NMOS晶體管10的柵極。NMOS晶體管10的漏極連接于RGBL。NMOS晶體管10的源極連接在接地電壓上。還有，圖2所示的讀出電路8是一個例子，但是并不限于此。
在本地線對(LBL，/LBL)之間連接電平保持電路11。電平保持電路11由P型MOS晶體管(以后稱為“PMOS晶體管”)12、13構成。PMOS晶體管12的柵極連接于本地位線LBL。PMOS晶體管12的源極連接于電源電壓Vcc。PMOS晶體管12的漏極連接于本地位線/LBL。PMOS晶體管13的柵極連接于本地位線/LBL。PMOS晶體管13的源極連接于電源電壓Vcc。PMOS晶體管13的漏極連接于本地位線LBL。還有，如圖2所示的電平保持大樓11是一個例子，并不限定于此。
在本地位線/LBL與接地電位之間連接漏電電路14。漏電電路14由NMOS晶體管15構成。NMOS晶體管15的漏極連接于本地位線/LBL。NMOS晶體管15的源極連接于接地電位。NMOS晶體管15的柵極與源極連接二極管。又，漏電電路14也并不限于此。例如也可以由電阻器和二極管構成。
圖3是表示圖2所示的存儲單元(MC)的電路圖。
存儲單元由NMOS晶體管16、17及倒相器18、19構成。倒相器18與倒相器19，其各輸入端分別連接于各輸出端。借助于此，存儲單元具有兩個存儲節(jié)點N1、N2。NMOS晶體管16、17的柵極連接于字線(WL)。NMOS晶體管16的漏極連接于本地位線(LBL)。NMOS晶體管16的源極連接于存儲節(jié)點N1。NMOS晶體管17的漏極連接于本地位線。NMOS晶體管17的源極連接于存儲節(jié)點N2。
以下對具有上述構成的SRAM的動作進行說明。
首先對預充電動作進行說明。在進行讀出及讀入動作前，本地位線對(LBL，/LBL)通過預充電電路7預充電至電源電壓Vcc(即高電平)中。一旦使該子陣列5內(nèi)的字線激活，預充電電路7使預充電失去活性。借助于此，使讀出和寫入動作成為可能。預充電動作的停止是根據(jù)例如上述區(qū)域選擇信號進行的。
下面對寫入動作進行說明。一旦激活字線(WL)，寫入電路6就將輸出到寫入用全局位線對(WGBL，/WGBL)的互補數(shù)據(jù)分別傳送到本地位線對(LBL，/LBL)上。借助于此，一本地位線的電位轉(zhuǎn)移到低電平，另一本地位線的電位維持高電平。將這些數(shù)據(jù)寫入連接于激活的字線的存儲單元內(nèi)。
以下對讀出動作進行說明。一旦激活字線WL，存儲于存儲單元(MC)的數(shù)據(jù)就轉(zhuǎn)移到本地位線對(LBL，/LBL)。讀出電路8檢測出本地位線(LBL)的電位，并將該檢測結果傳送到讀出用全局位線(RGBL)。例如，在本地位線(LBL)處于低電平的情況下，由于NMOS晶體管10導通，接地電位(即低電平)轉(zhuǎn)移到讀出用全局位線(RGBL)。
這時，通過電平保持電路11，將本地位線的的高浮動狀態(tài)保持于高電平?；パa數(shù)據(jù)向本地位線對(LBL，LBL)轉(zhuǎn)移。因此，一旦本地位線(/LBL)處于低電平，PMOS型晶體管13就導通。借助于此，本地位線(LBL)保持于高電平。另一方面，一旦本地位線(LBL)變成低電平，PMOS晶體管12就導通。因此，本地位線(/LBL)保持于高電平。電平保持電路11也在上述寫入動作時進行相同動作。又，在寫入電路6后讀出電路8具備電平保持電路11的結構的情況下，沒有必要再新設電平保持電路11。
接著對漏電電路14的動作進行說明。
(1)預充電激活，且字線不激活的情況這時，處于預充電狀態(tài)，利用預充電電路7將本地位線對(LBL，/LBL)的電位同時充電到高電位。這時，本地位線對(LBL，/LBL)不在高浮動狀態(tài)。又，利用附加的漏電電路14的影響增加向接地電位的漏電電流，但是由于預充電電路7形成的高電平的驅(qū)動能力較強，因此本地位線(/LBL)保持高電平。PMOS晶體管12、13由于柵極電位為高電平而截止。
即使由于漏電電路14的漏電電流大，本地位線(/LBL)不能保持高電平，也由于PMOS晶體管13導通，本地位線(LBL)將保持高電平。因此，SRAM1不會發(fā)生誤動作。
(2)字線激活，而且預充電沒有激活的情況這種情況下，SRAM1進行寫入動作或讀出動作。在寫入動作的情況下，寫入數(shù)據(jù)從寫入電路6輸出到本地位線對(LBL，/LBL)上。這時，本地位線對(LBL，/LBL)就不變?yōu)楦訝顟B(tài)。又由于漏電電路14的影響增加了流向接地電位的漏電電流，但由于寫入電路6的驅(qū)動能力較強，本地位線(/LBL)保持寫入數(shù)據(jù)的電位。PMOS晶體管12、13通過寫入數(shù)據(jù)使任一柵極電位變?yōu)榈碗娖?，將對方的本地位線保持于高電平(也就是是進行交叉耦合動作)。
在讀出動作的情況下，存儲單元的存儲數(shù)據(jù)轉(zhuǎn)移到本地位線對(LBL，/LBL)。這時，當含有由電平保持電路產(chǎn)生的交叉耦合動作時，本地位線對(LBL，/LBL)就不為浮動狀態(tài)。還由于漏電電路14的影響增加了流向接地電位的漏電電流。在讀出動作的情況下，驅(qū)動存儲單元(MC)的本地位線的能力低。為此，設定為來自附加漏電電路14的狀態(tài)下的本地位線(/LBL)的總漏電電流比存儲單元驅(qū)動本地位線(LBL)于低電平的驅(qū)動電流小。
這只要在子陣列5內(nèi)的全部存儲單元的存儲節(jié)點2存儲低電平的情況下從本地位線(/LBL)向全部存儲單元的漏電電流與漏電電路14漏到接地電位的漏電電流相加的總漏電電流小于1個存儲單元將本地位線(LBL)驅(qū)動于低電平的驅(qū)動電流即可。
用公式表示時如下所示。子陣列5的存儲單元(MC)的個數(shù)采用m個。本地位線(/LBL)為高浮動狀態(tài)，且存儲單元為非選擇狀態(tài)時，還將在節(jié)點2存儲低電平的狀態(tài)下從本地位線(/LBL)流向1個存儲單元的漏電電流記為I mc leak。又將1個存儲單元驅(qū)動本地位線LBL于低電平的驅(qū)動電流記為I ldr。又將從本地位線(/LBL)在高浮動狀態(tài)下的漏電電路14向接地電位的漏電電流記為Ileak。
在這種情況下，I leak滿足如下所述關系，即(1 mc leak×m)+I leak＜I ldr又，在上述關系式中，在將I leak固定的情況下，可以計算出能夠連接于本地位線對(LBL，/LBL)的存儲單元(MC)的個數(shù)m。
通過這么做，本地位線(LBL)能夠保持讀出狀態(tài)。又，這時的讀出時間的延遲幾乎沒有了。
(3)預充電不激活，且字線不激活的情況圖2所示的讀出電路8，為了高速工作，形成能夠在本地位線(LBL)變?yōu)榈碗娖綍r，就直接將低電平傳送到RGBL的構成。為此，處于這樣的狀態(tài)(預充電不激活，且字線不激活，總之該子陣列5不激活)的子陣列5必須可靠地把本地位線(LBL)保持于高電平。由于預充電不激活且字線不激活，本地位線對(LBL，/LBL)變?yōu)楦吒訝顟B(tài)。這種情況下，由于發(fā)生了從本地位線對(LBL，/LBL)流向存儲單元(MC)或接地電位的漏電電流，因此本地位線對(LBL，/LBL)轉(zhuǎn)向低電平。
為了不使SRAM1發(fā)生誤動作，本地位線(也就是連接讀出電路8的一側的本地位線)只要能夠保持高電平即可。這種情況下，使來自本地位線(/LBL)的漏電電流比來自本地位線(LBL)的漏電電流多。即只要設定漏電電路14的漏電電流，使漏電電路14從本地位線(/LBL)泄漏的漏電電流比來自本地位線(LBL)的漏電電流最多(在全部存儲單元的存儲節(jié)點N1存儲低電平)的狀態(tài)下從本地位線(LBL)漏電的漏電電流還多即可。
一旦這樣做，本地位線(/LBL)必定比本地位線(LBL)先變?yōu)榈碗娖?。從而，由于電平保持電?1的交叉耦合動作，本地位線(LBL)從高浮動狀態(tài)轉(zhuǎn)變?yōu)榭煽康母唠娖?。借助于此，能夠防止SRAM1的誤操作，不會將低電平的數(shù)據(jù)從不被選擇的子陣列5輸出到RGBL。
又，在有由存儲單元(MC)以外的電路造成的來自本地位線的漏電電流的情況下，當然應當考慮該漏電電流來設定漏電電路14的漏電電流。又在如本實施形態(tài)那樣利用MOS晶體管構成漏電電路的情況下，漏電電流的設定通過改變例如MOS晶體管的尺寸(即柵極的寬度W)進行。
在如上所詳述的本實施形態(tài)中，將SRAM1分層，以單端型構成被分層的各子陣列5的讀出電路8。又，設于子陣列5的本地位線對(LBL，/LBL)上具備電平保持電路11。而且，在沒有連接讀出電路8的本地位線上，具備將電流從本地位線泄漏到接地電位的漏電電路14。
因而采用本實施形態(tài)的話，數(shù)據(jù)的讀出速度不會低，能夠防止由于存儲單元的漏電電流而導致誤動作。借助于此，對伴隨存儲單元更細微化而產(chǎn)生的漏電電流的增加也能夠充分對應。
又，在本地位線和字線激活或不激活的任何一種狀態(tài)中，都能夠防止SRAM1的誤動作。
第2實施形態(tài)第2實施形態(tài)是形成能夠在進行讀出及寫入動作之前將本地位線對(LBL，/LBL)從高電平預放電到低電平這樣的結構的SRAM1的實施形態(tài)。
圖4是本發(fā)明的第2實施形態(tài)的SRAM1內(nèi)的子陣列5的電路圖。
在本地位線對(LBL，/LBL)上連接預放電電路20。在進行讀出和寫入動作之前，利用預放電電路20將本地位線對預放電到接地電位(即低電平)。一旦該子陣列5內(nèi)的字線(WL)激活，預放電電路20就不激活預放電。借助于此，使讀出及寫入動作成為可能。
在本地位線(LBL)上連接讀出電路21。讀出電路21連接于讀出用全局位線(RGBL)。讀出電路21利用NMOS晶體管22構成。NMOS晶體管22的柵極連接于本地位線(LBL)。NMOS晶體管22的漏極連接于RGBL。NMOS晶體管10的源極連接于接地電壓。又，圖4所示的讀出電路8是一個例子，并不限定于此。
本地位線對(LBL，/LBL)之間，連接電平保持電路23。電平保持電路23由NMOS晶體管24、25構成。NMOS晶體管24的柵極連接于本地位線(LBL)。NMOS晶體管24的源極連接于接地電壓。NMOS晶體管24的漏極連接于本地位線(LBL)。NMOS晶體管25的柵極連接于本地位線。NMOS25的源極連接于接地電壓。NMOS晶體管25的漏極連接于本地位線。又，圖4所示的電平保持電路23是一個例子，并不限定于此。
在本地位線與接地電位之間連接漏電電路26。漏電電路26由PMOS晶體管27構成。PMOS晶體管27的漏極連接于本地位線。PMOS晶體管27的源極連接于接地電位。PMOS27的柵極連接于電源電壓Vcc。又，漏電電路26并不限于此。例如也可以由電阻和二極管構成。
圖5是表示圖4所示的存儲單元(MC)的電路圖。
存儲單元由PMOS晶體管28、29和倒相器18、19構成。倒相器18和倒相器19的各輸入端連接于各輸出端。因此，存儲單元(MC)具有2個存儲節(jié)點(N1，N2)。PMOS晶體管28、29的柵極連接于字線(WL)。PMOS晶體管28的漏極連接于本地位線(LBL)。PMOS晶體管28的源極連接于存儲節(jié)點N1。PMOS晶體管29的漏極連接于本地位線(/LBL)。PMOS晶體管29的源極連接于存儲節(jié)點N2。
這樣構成的SRAM1僅僅是預充電動作變?yōu)轭A放電動作，在其他方面能夠取得與上述第1實施形態(tài)相同的效果。
從而，在進行預放電動作的SRAM1也能夠?qū)嵤┍景l(fā)明。
第3實施形態(tài)第3實施形態(tài)是在各存儲單元上附加漏電電路構成SRAM1的。
圖6是表示本發(fā)明第3實施形態(tài)的SRAM1內(nèi)的子陣列5的電路圖。
圖6所示的存儲單元具備作為漏電電路的NMOS晶體管30。NMOS晶體管30的柵極連接于接地電位。NMOS晶體管30的源極連接于存儲節(jié)點N1。NMOS晶體管30的漏極連接于本地位線(/LBL)。子陣列5在列方向上具備多個上述存儲單元(MC)。
下面對這樣構成的子陣列5的動作進行說明。
使該子陣列5為預充電不激活、且字線不激活，總之該子陣列5處于不激活的狀態(tài)。處于該狀態(tài)的子陣列5必須可靠地把本地位線(LBL)保持于高電平。由于預充電不激活且字線不激活，本地位線對(LBL，/LBL)變?yōu)楦吒訝顟B(tài)。在這種情況下，由于發(fā)生了從本地位線對(LBL，/LBL)流向存儲單元(MC)的漏電電流，因此本地位線對(LBL，/LBL)轉(zhuǎn)向低電平。
SRAM1為了不發(fā)生誤動作，必須把本地位線LBL(也就是連接讀出電路8的一側的本地位線)保持高電平。在產(chǎn)生從本地位線(LBL)流向存儲單元(MC)的漏電電流的情況下(本地位線(LBL)為高浮動狀態(tài)，存儲節(jié)點N1為低電平)，發(fā)生從從本地位線(/LBL)通過NMOS晶體管30到存儲單元的漏電電流。從而，本地位線(/LBL)除了存儲節(jié)點為低電平的存儲單元所導致的漏電電流外，也產(chǎn)生存儲節(jié)點N1為低電平的存儲單元所導致的漏電電流。
這樣，由于存儲單元具備NMOS晶體管30，比起本地位線(LBL)，本地位線(/LBL)先變?yōu)榈碗娖?。從而，通過低電平保持電路11的交叉耦合動作，本地位線(LBL)從高浮動狀態(tài)變?yōu)榭煽康母唠娖?。借助于此，不將低電平的?shù)據(jù)從不被選擇的子陣列5傳輸?shù)絉GBL，就能夠防止SRAM1的誤動作。
又，使NMOS晶體管30的尺寸大于NMOS晶體管16的尺寸(即增大柵極寬度W)。一旦形成這樣的結構，NMOS晶體管30與NMOS晶體管16相比，漏電電流增加了。因而，例如在所有的存儲單元的存儲節(jié)點1為低電平且所有的存儲單元的存儲節(jié)點2為高電平的情況下，也能夠使本地位線(/LBL)比本地位線(LBL)先變?yōu)榈碗娖健?br> 又，在NMOS晶體管30與NMOS晶體管16的尺寸相同的情況下，也能夠利用附加上述第1實施形態(tài)中所示的漏電電路14，與存儲單元的存儲數(shù)據(jù)無關地使本地位線(/LBL)比本地位線(LBL)先變?yōu)榈碗娖健?br> 又，該子陣列5在上述狀態(tài)(預充電不激活且字線不激活)以外的情況下，與存儲單元不具備NMOS晶體管30的情況的動作相同。
如上所詳述，采用本實施形態(tài)不會降低讀出數(shù)據(jù)的速度，能夠防止由存儲單元的漏電電流導致的誤動作。因此，對伴隨存儲單元更加微細化而發(fā)生的漏電電流的增加也能夠充分對應。
又，在本地位線與字線的激活或不激活的任何狀態(tài)中，都能夠防止SRAM1的誤動作。
又，使電流從本地位線(/LBL)泄漏的漏電電路并不限于NMOS晶體管30，也可以是電阻或二極管等。
第4實施形態(tài)第4實施形態(tài)是在各存儲單元上附加漏電電路來構成SRAM1的。
圖7是表示本發(fā)明的第4實施形態(tài)的SRAM1的主要部分的電路圖。
SRAM1具備兩個子陣列5a、5b。子陣列5a具備本地位線對(LBL1，/LBL1)。子陣列5b具備本地位線對(LBL2，/LBL2)。子陣列5a、5b內(nèi)的存儲單元(MC)與上述第1實施形態(tài)中所示的結構相同。子陣列5a的本地位線與子陣列5b的本地位線通過4個PMOS晶體管31～34連接。
具體地說，PMOS晶體管31的柵極連接于本地位線(/LBL2)。PMOS晶體管31的源極連接于電源電壓Vcc。PMOS晶體管31的漏極連接于本地位線(LBL1)。PMOS晶體管32的柵極連接于本地位線(LBL2)。PMOS晶體管32的源極連接于電源電壓Vcc。PMOS晶體管32的漏極連接于本地位線(LBL1)。
PMOS晶體管33的柵極連接于本地位線(/LBL1)。PMOS晶體管33的源極連接于電源電壓Vcc。PMOS晶體管33的漏極連接于本地位線(LBL2)。PMOS晶體管34的柵極連接于本地位線(LBL1)。PMOS晶體管34的源極連接于電源電壓Vcc。PMOS晶體管34的漏極連接于本地位線(LBL2)。
下面對這樣構成的SRAM1的動作進行說明。本實施形態(tài)的讀出電路8為單端型。從而，在本地位線LBL及LBL2中，只要將未激活字線(WL)的本地位線的電位保持于高電平即可。
各子陣列5a、5b具有電平保持電路11。因而，各子陣列5a、5b在一方的本地位線變?yōu)榈碗娖綍r，就將另一方的本地位線保持于高電平。
還有，一旦本地位線LBL2變?yōu)榈碗娖?，PMOS晶體管32就將本地位線LBL1保持于高電平。又，一旦本地位線(/LBL2)變?yōu)榈碗娖?，PMOS晶體管31就使本地位線(LBL1)保持于高電平。同樣，一旦本地位線(LBL1)變?yōu)榈碗娖?，PMOS晶體管34使本地位線(LBL2)保持于高電平。又，本地位線(/LBL1)一旦變?yōu)榈碗娖?，PMOS晶體管33就使本地位線(LBL1)保持于高電平。
采用如上所述的本實施形態(tài)，能夠使字線未激活的子陣列的本地位線保持高電平。因此，在本地位線為高浮動狀態(tài)中，能夠防止漏電電流導致SRAM1誤動作。
又，不附加多個復雜的控制電路，用簡單且廉價的電路也可以防止由漏電電流導致SRAM1發(fā)生誤動作。
又，在不附加電平保持電路11的SRAM中，附加PMOS晶體管13，也能夠同樣實施。
本發(fā)明并不限于上述實施形態(tài)，可以在不改變本發(fā)明宗旨的范圍內(nèi)以各種變形實施。
權利要求
1.一種半導體存儲裝置，其特征在于，具有第1位線及第2位線、有互補的兩個存儲節(jié)點，且各個存儲節(jié)點通過各選擇晶體管連接于所述第1位線與第2位線的存儲單元、讀出數(shù)據(jù)時預先將所述第1位線及第2位線充電到規(guī)定電位的預充電電路、保持所述第1位線及第2位線的電位的保持電路、連接于所述第1位線的讀出電路、以及一端的端子連接于所述第2位線，而另一端的端子連接于地線，且從所述第2位線泄漏電流的泄漏電路。
2.根據(jù)權利要求1所述的半導體存儲裝置，其特征在于，所述充電電路充電到高電平，所述保持電路在所述第1位線和所述第2位線中的任何一方的電位為低電平時使另一方的電平保持高電平。
3.根據(jù)權利要求2所述的半導體存儲裝置，其特征在于，所述泄漏電路設定為能夠使從所述第2位線來的漏電流比從所述第1位線來到漏電流多。
4.根據(jù)權利要求3所述的半導體存儲裝置，其特征在于，所述泄漏電路設定為，在所述存儲單元為非選擇狀態(tài)而且所述第1位線和第2位線為非預先充電狀態(tài)的情況下，從所述第2位線流向所述存儲單元和所述地線的漏電流比從所述第1位線流向所述存儲單元的漏電流多。
5.根據(jù)權利要求2所述的半導體存儲裝置，其特征在于，所述泄漏電路設定為，從所述第2位線流出的漏電流比所述存儲單元于所述低電平驅(qū)動所述第1位線的驅(qū)動電流小。
全文摘要
本發(fā)明提供能夠防止存儲單元的漏電流引起的誤動作的半導體存儲裝置。本發(fā)明的半導體存儲裝置具有第1位線及第2位線、有互補的兩個存儲節(jié)點，且各個存儲節(jié)點通過各選擇晶體管連接于所述第1位線與第2位線的存儲單元、讀出數(shù)據(jù)時預先將所述第1位線及第2位線充電到規(guī)定電位的預充電電路、保持所述第1位線及第2位線的電位的保持電路、連接于所述第1位線的讀出電路、一端的端子連接于所述第2位線而另一端的端子連接于地線，且從所述第2位線泄漏電流的泄漏電路。
文檔編號G11C11/41GK1667752SQ20051005632
公開日2005年9月14日 申請日期2005年3月11日 優(yōu)先權日2004年3月11日
發(fā)明者菅原毅, 藤本幸宏 申請人:株式會社東芝