專利名稱：編程非易失性集成存儲器裝置中單元的系統(tǒng)和方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及非易失性集成存儲器裝置，且更詳細(xì)的說，涉及一種用于在非易失性集成存儲器裝置的編程期間控制電流電平的系統(tǒng)和方法。
背景技術(shù)：
在許多非易失性計(jì)算機(jī)存儲器中，存儲數(shù)據(jù)的能力通常與在編程過程期間流經(jīng)特定存儲單元的電流量相關(guān)。非易失性存儲器的一個(gè)特定實(shí)例為Flash或EEPROM存儲器，其中存儲器內(nèi)的存儲單元的狀態(tài)取決于存儲在浮動(dòng)?xùn)派系碾姾闪?。概括地說，流經(jīng)給定單元的電流越大，其就被越快地編程，其就可被編程到更大的電平范圍，或兩者都是。然而，因?yàn)橥ǔＦ叫械鼐幊檀罅康拇鎯卧?，同時(shí)具有向著更大數(shù)目發(fā)展的趨勢，所以這導(dǎo)致了高電流電平(平均和瞬時(shí))，這與向低功率裝置發(fā)展的趨勢相矛盾。
諸如電可擦除可編程只讀存儲器(EEPROM)或閃存的非易失性數(shù)據(jù)存儲裝置廣泛地用于缺少海量數(shù)據(jù)存儲裝置和固定電源的便攜式裝置中，諸如蜂窩式電話、手持個(gè)人電腦(PC)、便攜式音樂播放器和數(shù)碼相機(jī)。
閃存通常為具有大量存儲元件的半導(dǎo)體場效應(yīng)晶體管裝置，這些存儲元件各具有一個(gè)或一個(gè)以上隔離浮動(dòng)?xùn)?，通過在浮動(dòng)?xùn)派献⑷腚姾蓙砀淖兙w管的閾值電壓，從而編程這些存儲單元以存儲信息。所注入的電荷將閾值電壓從本征閾值電壓改變一個(gè)與所存儲電荷量成比例的量。晶體管的新閾值電壓代表一位或一位以上的編程數(shù)據(jù)或信息。例如，在存儲單一位數(shù)據(jù)的簡單存儲器單元中，晶體管的閾值電壓或者升高到接近閾值電壓空間的高端的值，或維持在接近低端的值。這兩個(gè)經(jīng)編程的閾值電壓代表邏輯1和邏輯0，且當(dāng)確立了讀取條件時(shí)分別將存儲器單元編程為開啟或關(guān)斷，從而使得讀取操作可確定存儲在所述存儲器單元中的數(shù)據(jù)是邏輯1還是邏輯0。
在用于各種構(gòu)造和單元結(jié)構(gòu)的大量專利和專利申請案中更充分地討論了一般非易失性存儲器，尤其是EEPROM閃存裝置。一種設(shè)計(jì)的NOR陣列的存儲器單元連接在相鄰位(列)線與連接到字(行)線的控制柵極之間。個(gè)別單元包含單一具有或不具有與其串連的選擇晶體管的浮動(dòng)?xùn)啪w管，或包含兩個(gè)由單一選擇晶體管分離的浮動(dòng)?xùn)啪w管。所述陣列和其在存儲系統(tǒng)中的使用的實(shí)例提供于下列SanDisk Corporation的申請中的申請案和美國專利中專利號為5,095,344、5,172,338、5,602,987、5,663,901、5,430,859、5,657,332、5,712,180、5,890,192和6,151,248，以及2000年2月17日申請的序號為09/505,555和2000年9月22日申請的序號為09/667,344的申請案，其以引用的方式全部并入本文中。
一種設(shè)計(jì)的NAND陣列具有多個(gè)存儲器單元，諸如8個(gè)、16個(gè)或甚至32個(gè)，它們通過任何一端的選擇晶體管串聯(lián)在位線和參考電位之間的串連串(series string)中。字線與不同串連串中的單元的控制柵極相連。所述陣列和其操作的相關(guān)實(shí)例提供于2001年6月27日申請的序號為09/893,277的以下美國專利申請案中，此申請案和其中所包含的文獻(xiàn)以引用的方式并入本文中。
EEPROM編程機(jī)制包括漏極側(cè)溝道熱電子注入(Channel Hot ElectronInjection)，其中在控制柵極上的高電壓和另一個(gè)在漏極上的高電壓使熱電子經(jīng)過一薄氧化層從溝道的漏極側(cè)穿越到浮動(dòng)?xùn)?，且包括源極側(cè)注入。對源極側(cè)注入來說，可將選擇柵極或側(cè)壁用于產(chǎn)生與浮動(dòng)?xùn)啪w管串連的選擇晶體管。在源極側(cè)注入中，將稍微大于選擇晶體管的閾值電壓的電壓施加于選擇柵極上，通過施加一高電壓到控制柵極，將高電壓電容耦合到浮動(dòng)?xùn)?，且一高電壓施加到浮?dòng)?xùn)啪w管的漏極。選擇柵極上的電壓足夠接通在所述選擇柵極下的溝道的一部分。源極和漏極之間的差動(dòng)電壓在選擇柵和浮動(dòng)?xùn)胖g的間隙處產(chǎn)生溝道熱電子，接著所述溝道熱電子由在靠近浮動(dòng)?xùn)诺脑礃O側(cè)的間隙氧化物中的有利的電場掃(sweep)到浮動(dòng)?xùn)拧?br> 最新一代的閃存可具有含有數(shù)以億計(jì)的存儲器單元的陣列，這些單元以大小在從128到64K字節(jié)范圍內(nèi)的區(qū)段或編程區(qū)塊為單位來編程并擦除，其中所述擦除和編程區(qū)塊經(jīng)常不是相同大小。(例如)Kevin M.Conley和Yoram Cedar，在2002年2月22日申請的標(biāo)題為“非易失性存儲器系統(tǒng)中的流水線式平行編程操作”(“Pipelined Parallel Programming Operation in aNon-Volatile Memory System”)的美國專利申請案描述了對大量的存儲器單元的編程，此申請案和其中所包含的文獻(xiàn)以引用的方式并入本文中。編程一區(qū)段中大量存儲器單元所消耗的功率已成為常規(guī)閃存中的顯著問題。其對依賴電池和一般具有功率容量有限的芯片上電壓電源或充電泵的便攜式裝置更是一個(gè)問題。此外，許多便攜式設(shè)備，諸如蜂窩式電話和數(shù)碼相機(jī)的趨勢是向更小的裝置或具有更小的形狀因素發(fā)展。因此，便攜式裝置中不斷增加的存儲器單元數(shù)目及不斷縮小的電池大小進(jìn)一步限制了平行編程大量存儲器單元的能力。
本發(fā)明提供一種解決這些和其它問題的方法，且提出優(yōu)于現(xiàn)有技術(shù)的其它優(yōu)點(diǎn)。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種用于快速且有效地編程非易失性集成存儲器裝置中難編程的存儲元件的系統(tǒng)和方法。根據(jù)本發(fā)明的一個(gè)主要方面，大量存儲元件同時(shí)經(jīng)受一編程過程，同時(shí)將流經(jīng)所述存儲元件的電流限制在第一電平。當(dāng)這些存儲元件的一部分達(dá)成一指定狀態(tài)時(shí)，將這一部分從被編程的所述單元集合中移除，且將施加在繼續(xù)被編程的元件上的所述電流限制升高。盡管其導(dǎo)致每個(gè)元件的電流流量增加，但由于電流流經(jīng)的元件數(shù)目減少，所以總電流可維持在低電平，同時(shí)仍將更大的電流施加到難編程的存儲元件。
在采用EEPROM閃存的實(shí)施例中，提供一電路以便快速且有效地編程一可編程存儲器裝置中的存儲器單元，其可減少瞬時(shí)和平均編程電流而在很小程度上或根本不降低編程速度。一般來說，所述方法涵蓋將一組電壓波形施加到作為編程目標(biāo)的存儲器單元的各個(gè)柵極和漏極，同時(shí)通過提高源電壓(源極去偏壓)而將通過每一個(gè)所選擇的存儲器單元的漏極到源極電流(IDs)限制在一預(yù)定電平，且將至少一編程脈沖施加到所述存儲器單元。對需要進(jìn)一步編程的單元而言，提高受限制的IDS，且再施加編程脈沖。
在一組實(shí)施例中，本發(fā)明應(yīng)用在一種由粗至精的編程技術(shù)中。一般來說，所述方法包含以下步驟比照屬于一個(gè)編程區(qū)塊的所有單元的個(gè)別粗目標(biāo)閾值來同時(shí)驗(yàn)證這些單元，并將其閾值已超出各自粗編程閾值的單元鎖閉在外，并將編程脈沖施加到未達(dá)到其粗編程閾值的單元。重復(fù)此過程，但是每重復(fù)編程步驟一次，就將控制柵極(操縱柵極)編程電壓脈沖增加一個(gè)預(yù)定的粗增量值。這可持續(xù)到編程區(qū)塊中的所有單元都被編程到其各自的粗閾值為止，或直到達(dá)到預(yù)定的最大粗脈沖數(shù)為止。
在一實(shí)施例中，如果某預(yù)定數(shù)量的粗脈沖已耗盡，而仍然有一些單元未編程到其各自的粗目標(biāo)，則此時(shí)可放松或免除源極去偏壓條件，且可重復(fù)編程-驗(yàn)證過程直到所有單元達(dá)到其粗目標(biāo)，或直到達(dá)到另一預(yù)定的最大可允許粗脈沖數(shù)。
此時(shí)，通過比照屬于一編程區(qū)塊的所有單元的個(gè)別精編程目標(biāo)閾值而同時(shí)驗(yàn)證這些單元，開始精編程階段。將閾值超出其各自精編程閾值的單元鎖閉在外，且將編程脈沖施加到未達(dá)到其精編程閾值的單元。(施加到每一單元的控制柵極的第一精編程脈沖可比施加到那個(gè)單元的上一個(gè)粗編程電壓脈沖小某一稱作由粗至精后退電壓(coarse-to-fine-step-back-voltage)的預(yù)定量。)重復(fù)驗(yàn)證-編程步驟，但是每重復(fù)編程步驟一次，就將編程脈沖增加一預(yù)定的精增量值，直到編程區(qū)塊中的所有單元都被編程到其各自的精閾值為止，或直到達(dá)到預(yù)定的最大精脈沖數(shù)為止。如果最大數(shù)量的精脈沖已耗盡，且仍然剩余一些未編程到其各自精目標(biāo)的單元，則此時(shí)可再次放松或免除源極去偏壓條件，且可重復(fù)編程-驗(yàn)證過程直到所有單元達(dá)到其精目標(biāo)，或直到超過另一預(yù)定最大可允許非去偏壓(non-de-biased)精脈沖數(shù)。
優(yōu)選地，所述方法包括進(jìn)一步步驟在將一更高的IDS提供到每一個(gè)未經(jīng)充分編程的存儲器單元的步驟前，關(guān)斷已編程的存儲器單元。
在一實(shí)施例中，使用限流器完成限制IDS的步驟，且將更高的IDS提供到每一編程中的存儲器單元的每一存儲單元的步驟包含超越限流器的限制。或者，限流器能將IDs限制到多個(gè)預(yù)定電平中的一個(gè)，且將更高的IDS提供到每一個(gè)未經(jīng)充分編程的存儲器單元中的每一FET的步驟包括將通過每一個(gè)未經(jīng)充分編程的存儲器單元中的每一FET的IDS限制到預(yù)定電平中一更高電平的步驟。
在另一實(shí)施例中，將可高達(dá)預(yù)定最大數(shù)目的智能確定的編程脈沖數(shù)施加到編程區(qū)塊的每一單元，同時(shí)由限流器限制通過存儲單元的電流。隨后，將可高達(dá)另一預(yù)定最大數(shù)目的第二智能確定的編程脈沖數(shù)施加到編程區(qū)塊中需要提供更高電流的每一難編程單元。在又一實(shí)施例中，將編程脈沖施加到每一所選存儲器單元，直到編程了預(yù)定數(shù)目的存儲器單元。其后，將多個(gè)編程脈沖施加到要提供更高IDS的剩余難編程存儲器單元?；蛘?，可將編程脈沖施加到要提供更高電流的每一存儲器單元，直到編程了至少一第二預(yù)定數(shù)目的存儲器單元，而留下最后幾個(gè)未完全編程到其最終目標(biāo)閾值電壓的非常難編程單元。可依賴糾錯(cuò)碼來糾正由可能存在的這最后幾個(gè)單元所產(chǎn)生的誤差。
本發(fā)明的方法和電路在具有大量非易失性存儲單元的非易失性存儲器裝置中尤其有用。一般而言，所述電路包括(i)能夠在所選存儲單元中一對端子上施加電壓差的電壓源；(ii)能夠?qū)⑼ㄟ^每一所選存儲單元的電流(IDS)限制到一預(yù)定電平的限流器；(iii)能夠?qū)⒕幊堂}沖施加到所選存儲單元的編程分支電路；和(iv)在將至少一預(yù)定數(shù)目的編程脈沖施加到所選存儲單元后，能夠控制限流器以允許每一難編程存儲單元具有更高電流電平的在存儲器芯片內(nèi)部的一組外圍電路。在一實(shí)施例中，內(nèi)部存儲器芯片的外圍電路被配置成通過超越限流器的限制，將更高的電流提供到每一難編程存儲單元?；蛘?，所述限流器能將電流限制到多個(gè)預(yù)定電平中的一個(gè)，且所述內(nèi)部存儲器芯片的外圍電路被配置成在預(yù)定數(shù)目的編程脈沖被施加到所選存儲器單元后，控制限流器而將多個(gè)預(yù)定電平中的一個(gè)較高電平的電流提供到每一難編程存儲器單元。
在另一實(shí)施例中，所述內(nèi)部存儲器芯片的外圍電路被配置成在預(yù)定數(shù)目的編程脈沖被施加到所選存儲器單元后，控制限流器而將更高的電流提供到每一難編程存儲器單元。
在再一實(shí)施例中，所述內(nèi)部存儲器芯片的外圍電路被配置成在編程預(yù)定數(shù)目的所選存儲器單元后，控制限流器而將更高的電流提供到每一難編程存儲器單元。在一另外實(shí)施例中，可將本發(fā)明的各個(gè)方面應(yīng)用到一種軟編程過程中，其又稱為擦除恢復(fù)?？纱嬖谝驯挥成涑鲞壿媴^(qū)段，且在源極去偏壓條件下難以進(jìn)行軟編程的有缺陷的存儲器單元?？稍谠礃O接地的情況下軟編程這些存儲器單元，以便消除在取消選定的過度擦除存儲器單元(期望其是關(guān)斷的)實(shí)際上導(dǎo)通時(shí)的會引起讀取誤差的寄生電流路徑。
本發(fā)明的其它方面、特征和優(yōu)點(diǎn)都包括在以下示范性實(shí)施例的描述中，應(yīng)結(jié)合附圖理解所述描述。


在結(jié)合附圖閱讀以下詳細(xì)描述后，本發(fā)明的這些和各種其它特征和優(yōu)點(diǎn)將顯而易見，其中圖1為其中采用了本發(fā)明的存儲器陣列的一示范性實(shí)施例。
圖2a、2b、3a和3b展示圖1實(shí)施例的存儲器陣列的更多細(xì)節(jié)。
圖4a和4b展示圖1的存儲單元和限流器的細(xì)節(jié)。
圖5為本發(fā)明的一實(shí)施例的操作的流程圖。
具體實(shí)施例方式
圖1展示非易失性存儲器陣列100的一部分的示范性實(shí)施例。在這個(gè)特定實(shí)施例中，各存儲單元為通過源極側(cè)注入來予以編程的雙浮動(dòng)?xùn)臙EPROM單元。例如，在虛擬接地布置中，個(gè)別存儲單元101具有連接在位線BLα3與BLα4之間的在選擇柵晶體管的任一側(cè)的浮動(dòng)?xùn)啪w管α6和α7。圖1展示了陣列100的兩個(gè)行(連接到選擇線0和1)和兩個(gè)區(qū)塊(α和β區(qū)域)，實(shí)際陣列一般大得多。個(gè)別浮動(dòng)?xùn)啪w管各可存儲兩個(gè)或兩個(gè)以上數(shù)據(jù)狀態(tài)。
本發(fā)明的各個(gè)方面并非特別針對圖1所展示的特定類型的陣列，而是這個(gè)結(jié)構(gòu)將經(jīng)常用作示范性實(shí)施例，因?yàn)槠淠苋菀椎卣f明本發(fā)明的許多方面。如背景部分所描述，現(xiàn)有的非易失性存儲器系統(tǒng)經(jīng)常平行編程非常大量的存儲單元。例如，Kevin M.Conley和Yoram Cedar，在2002年2月22日申請的標(biāo)題為“非易失性存儲器系統(tǒng)中的流水線式平行編程操作”的美國專利申請案論述海量平行編程，此申請案和其中所包含的文獻(xiàn)也以引用的方式并入本文中。每一個(gè)這些存儲單元可多快地編程且可編程到何種程度，即其“可編程性”，取決于在編程過程期間流經(jīng)晶體管溝道的電流量，如下文所述。為控制總累積電流(平均電平和峰值電平)，可將一限流裝置安置在編程中的單元的源極線上。其展示于圖1，其中限流器103為晶體管α0、晶體管α3或兩者設(shè)定最大電流電平Iα1，lim，且限流器105為晶體管β0、晶體管β3或兩者設(shè)定最大電流電平Iβ1，lim，編程中的其它單元(圖中未圖示)受到類似限制。
達(dá)成其的一種方法是通過源極去偏壓，所述源極去偏壓用于通過提升源極電壓而限制漏極到源極編程電流。這將通過體效應(yīng)增加串聯(lián)在源極和相應(yīng)漏極間的所有晶體管(包括存儲數(shù)據(jù)的晶體管)的閾值電壓，并且也減少漏極到源極電壓，從而減少編程電流。先前的源極去偏壓被認(rèn)為是或者接通或者關(guān)斷。盡管是對早期設(shè)計(jì)的改進(jìn)，但是此方法仍然不能完全令人滿意。
一個(gè)缺點(diǎn)為在每一區(qū)段內(nèi)，通常存在要求更高編程電流或更長編程時(shí)間的少數(shù)存儲器單元。這些難編程存儲器單元存在的根本原因可為許多且包括(但不限于)下列原因1)影響單元電容耦合比的單元間變化，2)漏極/源極結(jié)特性，3)單元氧化物厚度的變化，4)各材料介面的粗糙度，5)單元晶體管的氧化物、溝道和結(jié)中的微缺陷/斷鍵。因此，為了提供可接收的大存儲器和可接收的短編程時(shí)間，需要在較高電壓下編程這些單元。然而，先前源極去偏壓在工廠中設(shè)定，且將在芯片的壽命中一直使用。
在一實(shí)施例中，通過使用恒定電流吸收器從源極吸出漏極到源極電流，可達(dá)成源極去偏壓。理想的恒定電流吸收器(源極)瞬時(shí)地適應(yīng)時(shí)變負(fù)載，且將變化的電壓施加到源極(限制在有限的范圍內(nèi))，以便維持恒定電流。在n型晶體管中，去偏壓是指將正電壓施加到源極。甚至在單一編程脈沖期間，此正電壓也變化。因此，在此實(shí)施例中，在去偏壓的電壓電平由恒定電流源動(dòng)態(tài)控制的意義上，去偏壓并非恒定。然而，在相同實(shí)施例中，去偏壓電流電平是固定的，所以在此意義上，去偏壓可稱為恒定。
在上述的源極去偏壓方法中，這個(gè)選項(xiàng)可在工廠設(shè)為接通或關(guān)斷，且可對整個(gè)芯片的芯片壽命保持恒定，Iα1，lim＝Iβ1，lim＝Iγ1，lim＝...＝Ilim。新的創(chuàng)新包含當(dāng)仍有幾個(gè)持久性單元等待編程/軟編程時(shí)，可通過單獨(dú)變化各個(gè)I.-，limS(Iα1，lim，Iβ1，lim...)在接近每一區(qū)段的編程結(jié)束時(shí)動(dòng)態(tài)地關(guān)斷源極去偏壓。由于僅在剩余小部分單元待編程時(shí)才使用接地源極編程，所以每單元的過量電流不會引起過量的芯片電流消耗，這是因?yàn)閮H有少量單元汲取電流。例如，如果接地源極編程導(dǎo)致編程電流10倍的增量，那么當(dāng)已將其它90％的單元鎖閉在外時(shí)，通過源極接地可同時(shí)編程每一編程單位或“組塊(chunk)”中高達(dá)10％的單元。
盡管本發(fā)明不限于圖1所示的陣列和存儲單元結(jié)構(gòu)，此結(jié)構(gòu)可用作示范性實(shí)施例，因其包含在其它EEPROM和閃存系統(tǒng)中發(fā)現(xiàn)的許多特征。圖1展示各具有多個(gè)浮動(dòng)?xùn)诺亩酄顟B(tài)存儲單元的虛擬接地陣列；因而，每一存儲單元與小NAND陣列具有大量類似處，而存儲單元自身布置在NOR型構(gòu)造中。更一般來說，所述存儲器可采用上述以引用方式并入本文的各個(gè)文獻(xiàn)中所描述的各種NAND或NOR構(gòu)造中的任一種。通過忽略每一存儲單元中浮動(dòng)?xùn)啪w管中的一個(gè)(諸如101中的α6)，將存儲單元縮減到具有一選擇柵的更傳統(tǒng)的浮動(dòng)?xùn)啪w管。此論述也可容易延伸至缺少選擇柵的情況或選擇柵由側(cè)壁結(jié)構(gòu)代替的情況，其中使用不同于虛擬接地陣列的構(gòu)造，且其中通過不同于源極側(cè)注入的技術(shù)來編程所述存儲單元。所述存儲單元也可為NAND串，其包含在任一端與選擇晶體管串連的多個(gè)浮動(dòng)?xùn)啪w管。甚至示范性實(shí)施例的雙浮動(dòng)?xùn)沤Y(jié)構(gòu)也可具有多個(gè)變化，例如可通過溝道進(jìn)行浮動(dòng)?xùn)诺牟脸?。如本文所用，在浮?dòng)?xùn)艑?shí)施例中，術(shù)語“存儲單元”指一系列的一個(gè)或一個(gè)以上浮動(dòng)?xùn)啪w管和可能地一個(gè)或一個(gè)以上的選擇柵晶體管。
背景技術(shù)：
部分所引用的文獻(xiàn)給出了這些不同結(jié)構(gòu)的進(jìn)一步的細(xì)節(jié)。2001年5月25日申請的美國專利申請案09/865,320中描述了與源極側(cè)注入和虛擬接地陣列兩者相關(guān)的各種問題，此申請案和其中引用的文獻(xiàn)以引用的方式并入本文中。
因?yàn)楸景l(fā)明的各個(gè)方面涉及平行編程大量存儲單元，其中所述存儲單元的可編程性取決于流經(jīng)個(gè)別存儲單元的電流，本發(fā)明的各個(gè)方面也適用于平行編程其可編程性取決于電流的其它形式的存儲單元。另外，2002年9月24日申請的序號10/254,830的美國專利申請案中描述了讀取過程中的電流限制，此申請案以引用的方式并入本文中。盡管“存儲單元”和“陣列”可指下文中這些結(jié)構(gòu)的任何一種，但是圖1的操作將被更詳細(xì)地簡述，因?yàn)閷⒔?jīng)常參考其。
具有圖1之結(jié)構(gòu)的非易失性存儲器描述于美國專利第5,712,180號和第6,103,573號，和2000年2月17日申請的序號為09/505,555的美國專利申請案，以及Jack H.Yuan和Jacob Haskell的在2000年9月22日申請的標(biāo)題為“具有通過連續(xù)位線導(dǎo)體接觸的不連續(xù)漏極和源極擴(kuò)散的非易失性存儲器單元陣列與形成其的方法”(“Non-Volatile Memory Cell Array HavingDiscontinuous Drain and Source Diffusions Contacted by Continuous bit LineConductors and Methods of Forming”)的專利申請案，上述各案都轉(zhuǎn)讓給SanDisk Corporation，且其都以引用的方式并入本文中。這些單元的每個(gè)物理浮動(dòng)?xùn)糯鎯w管可存儲4個(gè)以上的邏輯位。許多討論都基于陣列結(jié)構(gòu)，而非單元結(jié)構(gòu)，也可使用利用不具有浮動(dòng)?xùn)诺姆且资源鎯ζ鞯钠渌鼘?shí)施例。例如，也可使用NROM或MNOS單元，諸如Eitan的美國專利5,768,192和Sato等人的美國專利第4,630,086號中所描述者(兩案以引用的方式并入本文中)，同樣可使用介電存儲元件，諸如Eliyahou Harari、George Samachisa、Jack H.Yuan和Daniel C.Guterman的2002年10月25日申請的標(biāo)題為“采用介電存儲元件的多狀態(tài)非易失性集成電路存儲器系統(tǒng)(Multi-StateNon-Volatile Integrated Circuit Memory Systems That Employ DielectricStorage Elements)”的美國專利申請案所描述者(此案以引用的方式并入本文中)。圖2a和2b分別展示具有多個(gè)浮動(dòng)?xùn)诺拇鎯ζ鲉卧Y(jié)構(gòu)的一實(shí)施例的俯視圖和橫截面圖，且圖2a和2b是根據(jù)上述以引用方式并入本文的美國專利5,712,180修改得到的。如圖2b的橫截面圖所示，存儲單元的溝道在位線BL 1711和位線BL2712的兩源極/漏極區(qū)域之間形成。所述溝道再分成三個(gè)區(qū)域左浮動(dòng)?xùn)臚GL12781和左控制柵極CGL2771下的左浮動(dòng)?xùn)艤系?61；右浮動(dòng)?xùn)臚GR12783和右控制柵極CGR2773下的右浮動(dòng)?xùn)艤系?63；和在其之間的選擇晶體管T12772下方的選擇溝道762。
如圖2a所示，在此結(jié)構(gòu)中，諸如SG1720的字線橫跨諸如BL1711和BL2712的位線而形成陣列。陣列中存儲器單元的位置就由這些線的交點(diǎn)來界定；例如，圖2b中具有選擇晶體管T12772的單元沿著字線SG1720位于BL 1711和BL2712之間。沿著平行于位線的列來連接控制柵極而非如在更通常的構(gòu)造中一般沿著行來連接控制柵極。因此，通過將電壓施加到控制柵極線CGL2771，不僅將此電壓施加到含有晶體管T12772的單元的柵極，而且施加到位線BL1711和BL2712之間的列中的所有單元的左控制柵極。
圖3b為描繪諸如圖2a和2b的存儲器單元的陣列的一個(gè)實(shí)施例的電路圖，其中圖3a為這些存儲器單元的等效電路圖?？瑟?dú)立地編程和讀取所述單元的浮動(dòng)?xùn)?81和783。例如，為編程圖3a中的右浮動(dòng)?xùn)?83，將(例如)8伏的過壓電壓施加到左控制柵極771。實(shí)際值并非關(guān)鍵性的，而是要足夠完全接通左浮動(dòng)?xùn)啪w管TFGL而無關(guān)其浮動(dòng)?xùn)胖兴鎯Φ臄?shù)據(jù)狀態(tài)。隨著從電路中有效地移除左浮動(dòng)?xùn)啪w管TFGL，可以通過源極側(cè)注入法幾乎和編程單浮動(dòng)?xùn)啪w管一樣地編程右浮動(dòng)?xùn)啪w管TFGR。
在常規(guī)的編程操作中，再次將漏極設(shè)為約5伏，或更一般地設(shè)為4-7伏，且將源極設(shè)為接地和/或通過限流裝置接地。所述列中的所有單元將處于相同狀態(tài)。對所選擇行來說，將1.5-5伏的電壓施加于選擇柵極上，從而接通選擇晶體管。此引發(fā)電流穿過溝道，電子在源極側(cè)進(jìn)入。在未選定的行中，選擇柵極線或字線保持接地且這些選擇晶體管保持關(guān)斷。接著將(例如)5-10伏的編程電壓施加到右控制柵極。這些值在選擇晶體管與右浮動(dòng)?xùn)啪w管之間的溝道區(qū)域中引發(fā)一高電場。其結(jié)果為從源極進(jìn)入的電子響應(yīng)編程電壓而被注入到(右)浮動(dòng)?xùn)胖?。為編程左浮?dòng)?xùn)?，顛倒左控制柵極和右控制柵極的職能，源極和漏極也是一樣。
如圖1所示，可偏壓所述陣列以便能夠同時(shí)編程相鄰存儲單元。例如，在編程期間，浮動(dòng)?xùn)啪w管α0和α3都將位線BLα1用作源極線。這允許基于如何偏壓各個(gè)線并根據(jù)速度和精確性要求，在不同的實(shí)施方案中將這兩個(gè)晶體管一起編程或分開編程。
可通過將擦除電壓施加到選擇柵極擦除浮動(dòng)?xùn)啪w管，以便左浮動(dòng)?xùn)藕陀腋?dòng)?xùn)哦纪ㄟ^它們各自的耦合器(coupling)C31L和C31R或通過諸如溝道擦除等其它方法而被擦除。美國專利5,712,180提供了關(guān)于擦除和其它操作的更多細(xì)節(jié)，其在上文以引用方式并入本文中。如其中所描述，在用于讀取或驗(yàn)證操作的感測過程中，存儲單元中未被感測的晶體管完全接通，而可使用此技術(shù)領(lǐng)域中已知的各種技術(shù)來處理其狀態(tài)正受到感測的晶體管。溝道擦除更多地描述于先前已并入的序號為09/893,277的美國專利申請案中，盡管其是在NAND構(gòu)造的環(huán)境下進(jìn)行描述的。多種感測技術(shù)描述于NimaMokhlesi、Daniel C.Guterman和Geoff Gongwer的2002年1月18日申請的標(biāo)題為“利用短暫激勵(lì)的用于晶體管和小型元件的降噪技術(shù)”(“NoiseReduction Technique for transistors and Small Devices Utilizing an EpisodicAgitation”)的美國專利申請案中。驗(yàn)證過程與數(shù)據(jù)讀取過程的不同之處在于驗(yàn)證過程將表示單元狀態(tài)的參數(shù)與目標(biāo)值比較，而非通過(例如)對分檢索法(binary search)確定所述單元屬于可能數(shù)據(jù)狀態(tài)中的哪一種。
回到本發(fā)明，其各個(gè)方面包括1)復(fù)數(shù)個(gè)存儲單元的海量平行寫入；2)以一定程度上降低每存儲單元的速度或可編程性為可能的代價(jià)，在寫入期間對每一存儲單元進(jìn)行電流限制以管理峰值和平均累積功率；3)當(dāng)各存儲單元達(dá)到其目標(biāo)狀態(tài)時(shí)，將終止編程和存儲單元電流消耗的每一存儲單元鎖閉在外；4)一旦仍在編程的存儲單元的數(shù)目低于預(yù)定限度和/或超出編程脈沖數(shù)目，就減少電流限制的等級(意即，增加存儲單元電流)以增加編程速度/可編程性。這些概念可隨著存儲單元數(shù)目下降到漸次的目標(biāo)值以下而漸進(jìn)地使用。
為限制每存儲單元的瞬時(shí)和平均編程電流，恒定電流吸收器起到限制編程電流的作用。在圖1-3的實(shí)例中，其將通過有效提高源極電壓來限制漏極到源極編程電流。這一正的源極電壓將減少漏極到源極位差VDS，且通過體效應(yīng)增加在每一存儲單元的源極和漏極間串聯(lián)的所有3個(gè)晶體管(兩個(gè)浮動(dòng)?xùn)啪w管、一個(gè)選擇晶體管)的閾值電壓，從而降低編程電流。在這樣做的過程中，其也限制存儲單元的最大可達(dá)到的控制或操縱柵極閾值電壓。在每一編程單元內(nèi)(例如，區(qū)段或編程區(qū)塊)，可能存在少數(shù)較難編程的單元。為獲得大的存儲器閾值窗口(threshold window)，可將這些單元編程到更高的閾值電壓。
在一實(shí)施例中，對于施加到最后幾個(gè)存儲單元(在已施加了一定數(shù)目的最大控制柵極編程脈沖后，所述存儲單元仍未被鎖閉在編程外)的最后幾個(gè)脈沖，動(dòng)態(tài)免除恒定電流條倬允許將這些難編程的存儲單元編程到所要求的更高閾值電壓。如果依賴源極去偏壓來抑制(suppers)編程干擾狀態(tài)，那么可限制使用源極接地的編程的頻率以便最小化干擾機(jī)制。一個(gè)事件計(jì)數(shù)器可專用于監(jiān)視源極接地編程事件的頻率。圖4a展示根據(jù)圖1實(shí)施例的存儲單元401和限流器403的第一示范性實(shí)施例。在此實(shí)例中，存儲單元401分別于節(jié)點(diǎn)A和D處連接在位線433和431之間，且由通過節(jié)點(diǎn)B和C分別連接到插入的選擇晶體管413的浮動(dòng)?xùn)啪w管411和415組成。如先前所描述，存儲單元401或者可由諸如NAND串的其它浮動(dòng)?xùn)糯鎯卧愋徒M成，或更一般地說，由基于非浮動(dòng)?xùn)偶夹g(shù)的單元組成。示范性存儲元件401可用于呈現(xiàn)本發(fā)明的方面，其中這些不同替代物的相應(yīng)操作更詳細(xì)地描述于上文所給地相應(yīng)文獻(xiàn)中。
如圖4a所示，待編程或讀取的浮動(dòng)?xùn)艦榫w管415，所展示的開關(guān)421和461的位置是用于正常編程。當(dāng)讀取或驗(yàn)證晶體管415時(shí)，節(jié)點(diǎn)A是用于讀取的源極(其接地)，節(jié)點(diǎn)D是用于讀取的漏極(其由感測放大器驅(qū)動(dòng))，且限流器403從節(jié)點(diǎn)D斷開，這意味在讀取/驗(yàn)證模式中，開關(guān)421處于浮動(dòng)位置。單刀三擲開關(guān)(single pole/triple throw switch)421描繪在方框403中。在正常編程期間，開關(guān)421將節(jié)點(diǎn)D連接到晶體管443的漏極(圖4a所示的位置)；在最后幾個(gè)編程脈沖期間，當(dāng)要免除電流限制條件時(shí)，節(jié)點(diǎn)D連接到地線(右位置)；且在讀取/驗(yàn)證期間，節(jié)點(diǎn)D連接到開關(guān)421的浮動(dòng)支線(由中心位置代表)，從而在實(shí)際上將電流吸收器從節(jié)點(diǎn)D斷開。在讀取期間，閉合連接在感測放大器和節(jié)點(diǎn)D之間的單刀單擲開關(guān)461，且在編程期間將其接通。這樣，在編程期間，節(jié)點(diǎn)D是用于編程的源極，感測放大器從節(jié)點(diǎn)D斷開，且電流吸收器403連接到節(jié)點(diǎn)D。
在通過源極側(cè)注入到晶體管415的浮動(dòng)?xùn)诺?、存儲器單?15的典型編程過程中，通過提高位線433上的電平，將節(jié)點(diǎn)A置于高電壓。使用上文所描述的施加到晶體管411和415各自的控制柵極上的電壓而將晶體管411和415接通。接通選擇晶體管413是通過施加足夠高的字線(意即選擇柵極)電壓(電平超過其閾值電壓半伏到幾伏)。編程期間，通常將節(jié)點(diǎn)D(意即，用于編程的源極)連接到限流器403，但當(dāng)要將限流器旁路時(shí)，節(jié)點(diǎn)D接地。那么跨越整個(gè)存儲單元的電壓為VA-VD，且跨越待編程晶體管415的溝道的電壓VA-VB由于跨越晶體管411和413的電壓降而較低。當(dāng)開關(guān)421將節(jié)點(diǎn)D接地時(shí)，全電壓VA將被施加在存儲單元401上(在此論述中，忽略實(shí)際電路中會出現(xiàn)并會阻止VD接地的其它電壓降和瞬態(tài))。為編程晶體管415，使用編程電壓對其控制柵極施加脈沖，引起電流IDs流經(jīng)其溝道且引起電荷存儲在其浮動(dòng)?xùn)?。?dāng)通過開關(guān)421將節(jié)點(diǎn)D接地時(shí)，IDs在很大程度上無控制。
如上文所描述，為控制電路中的電流量，使用限流器403。當(dāng)節(jié)點(diǎn)D由開關(guān)421通過晶體管413連接到地線時(shí)，IDs被限制成不大于值Iprog。當(dāng)電流受限制時(shí)，節(jié)點(diǎn)D上的電壓升高，且通過瓶頸限制(bottle necking)通過選擇柵413的電流，體效應(yīng)會限制所有三個(gè)晶體管中的電流。在編程期間，兩浮動(dòng)?xùn)啪w管411和415將被偏壓得高于其各自閾值，以為電流提供瓶頸效應(yīng)。恒定電流吸收器403的電流限制動(dòng)作主要通過用體效應(yīng)提高選擇柵晶體管的閾值電壓來實(shí)現(xiàn)。不管是否進(jìn)行電流限制，選擇晶體管都是限制從節(jié)點(diǎn)A到節(jié)點(diǎn)D的電流的晶體管。
在示范性實(shí)施例中，使用NMOS晶體管443和445的電流反射鏡(currentmirror)。開關(guān)421和461的擲向由區(qū)塊R/W 451控制。在實(shí)際實(shí)施中，開關(guān)421可由兩個(gè)晶體管組成一個(gè)晶體管在節(jié)點(diǎn)D和地線之間，其柵極由450控制，而另一晶體管在節(jié)點(diǎn)D和443的漏極之間，其柵極也由450控制。開關(guān)461也是在節(jié)點(diǎn)D和感測放大器之間的晶體管，其柵極也由450控制。當(dāng)一開關(guān)置于兩個(gè)節(jié)點(diǎn)之間時(shí)，連接到這兩個(gè)節(jié)點(diǎn)的是可互換的源極和漏極。為了不發(fā)生爭用，接通這些晶體管的時(shí)序必須為關(guān)斷一個(gè)晶體管然后接通另一個(gè)晶體管。取決于開關(guān)421的擲向，將通過存儲單元401的電流限制成不大于Iprog或不對其限制。更一般地說，可存在使用接地連接或代表最高可允許電流的Iprog，n得到的數(shù)個(gè)限制Iprog，1≤Iprog，2≤..≤Iprog，n。這允許存儲單元中的電流為這n個(gè)或n+1個(gè)值中的任何一個(gè)。
存儲單元401可對應(yīng)圖1中存儲單元中的任何一個(gè)(例如含有α2和α3的存儲單元)，在此情況下，位線431和433分別對應(yīng)BLα1和BLα2，且限流器403對應(yīng)限流器Iα1，lim103。陣列的每一位線在充當(dāng)用于編程的源極時(shí)，可連接到這樣的限流器。圖1未展示讀取、寫入和相應(yīng)的控制電路以及其與限流器的連接。
諸如403的限流器可各具有允許其同時(shí)用于多個(gè)位線的許多支線。可獨(dú)立控制這些支線中的每一個(gè)，從而允許獨(dú)立控制每一源極線的最大電平。如所提及，大量的、可能幾千個(gè)存儲單元被平行編程。將參考圖4就個(gè)別存儲單元來描述這一過程。正常地，所述電流反射鏡具有單一輸入晶體管445和成千的輸出晶體管(諸如433)，其中同時(shí)被編程的大量單元中的每一個(gè)都具有一個(gè)輸出晶體管。以此方式，(例如)1μA的輸入電流由成千個(gè)單元分?jǐn)偂５侨绻恳粏卧季哂衅渥约旱妮斎牒洼敵鼍w管，不僅晶片(die)尺寸會增加，而且因?yàn)閱为?dú)的電流反射鏡的輸入晶體管的1μA電流的累積效應(yīng)，電流消耗也會增加。
返回圖4a，在編程過程開始時(shí)，偏壓存儲單元以進(jìn)行編程，且使用限流器403將電流電平限制到Iprog(或Iprog，1，如果使用一個(gè)以上的限制)。接著對晶體管415的控制柵極施加脈沖以存儲更多電荷，從而充滿(leveling)晶體管415的浮動(dòng)?xùn)?，其中夾雜使用感測放大器453將存儲單元的狀態(tài)與目標(biāo)值相比較的感測操作。如果存儲單元通過與目標(biāo)相對照的驗(yàn)證，那么通過(例如)大量提高節(jié)點(diǎn)D上的電壓電平，可將存儲單元鎖閉在進(jìn)一步的編程外。如果存儲單元未通過驗(yàn)證，那么過程繼續(xù)。隨著存儲單元通過驗(yàn)證且被鎖閉在外，被編程的存儲單元數(shù)目和相應(yīng)的所消耗的編程電流減少。隨著仍在被編程的單元數(shù)目降低到某一數(shù)目以下(按照絕對數(shù)目或比例計(jì)算)，或在一定脈沖數(shù)后(如事件計(jì)數(shù)器451所確定的)，或在這兩者的組合的條件下，可提高施加在這些剩余的、難編程的單元上的電流限制。相應(yīng)限流器403中的開關(guān)421可將節(jié)點(diǎn)D接地。接著所述過程繼續(xù)直到編程完成或直到發(fā)現(xiàn)一存儲單元不可編程并有缺陷，在此情況下，將其映射出。如果使用多個(gè)限制，這種電流限制的動(dòng)態(tài)提高可漸次經(jīng)過Iprog，1，Iprog，2，...，Iprog，n。
圖4b展示為圖4a實(shí)施例的變體的另一實(shí)施例。在此情況下，數(shù)個(gè)電流值Iprog，i可用于限流電路403，其中i＝1，...，n，n≥2，且Iprog，1≤Iprog，2≤..≤Iprog，n。在編程期間，節(jié)點(diǎn)D一直連接到晶體管443的漏極，且開關(guān)421僅需為一個(gè)單刀單擲開關(guān)。通過逐漸增加饋入晶體管445的漏極節(jié)點(diǎn)的標(biāo)識為Iprog，i的電流反射鏡輸入電流(mirror input current)，可將從正常編程(恒定電流吸收到接地節(jié)點(diǎn)D)的轉(zhuǎn)變(transition)變?yōu)橐粋€(gè)更漸進(jìn)的過程。例如，只要控制柵極電壓逐脈沖地為階梯上升(stair cased)，就可將Iprog，1設(shè)為1μA。但當(dāng)編程控制柵極電壓達(dá)到其最大值(例如12V)時(shí)，且如果仍剩余少數(shù)未充分編程的單元，那么隨后的編程脈沖可處于相同的最大控制柵極電壓，但電流限制可從每單元Iprog，1＝1μA放松到每單元Iprog，2＝2μA，且在下一脈沖中可應(yīng)用為(例如)每單元Iprog，3＝4μA的電流吸收值(current sink value)。這提供了一個(gè)比突然完全取消電流限制更漸進(jìn)的轉(zhuǎn)變。漸進(jìn)方法的優(yōu)點(diǎn)為在第一次施加電流不受限的編程脈沖時(shí)過度編程的可能性較小。在使用共同驅(qū)動(dòng)的控制柵極的構(gòu)造(與獨(dú)立驅(qū)動(dòng)的控制柵極構(gòu)造相對)中更容易實(shí)施圖4b的漸進(jìn)轉(zhuǎn)變方法，因?yàn)橥瑫r(shí)編程的所有單元在相同時(shí)間達(dá)到最大控制柵極條件，而獨(dú)立驅(qū)動(dòng)的控制柵極構(gòu)造并非如此。
在圖4a和4b中，開關(guān)421和461可由控制器或存儲器芯片上的內(nèi)部外圍電路(諸如由區(qū)塊451和453示意性表示的那些)控制。對高速操作而言，通常最好的是控制器從不了解難編程單元的存在，更不用試圖對其編程。這樣，控制器僅需變換待編程的數(shù)據(jù)、數(shù)據(jù)應(yīng)去的地址、和使存儲器芯片開始編程的命令，所有隨后的活動(dòng)對控制器都是透明的。存儲器芯片的內(nèi)部外圍電路獨(dú)立工作，直到完成編程，且當(dāng)編程結(jié)束時(shí)，存儲器芯片通過改變閑/忙信號的狀態(tài)來通知控制器編程結(jié)束。
圖5為本發(fā)明的示范性實(shí)施例的流程圖，在此情況下，對具有圖1-4所示的類型的存儲元件的存儲器使用由粗至精的編程技術(shù)。具有粗模式和精模式的編程技術(shù)的使用描述于2001年2月26日申請的美國專利申請案第09/793,370號中，其以引用方式并入本文。
過程開始于可選步驟501，對照屬于一編程區(qū)塊的所有單元的個(gè)別粗目標(biāo)閾值，平行驗(yàn)證這些單元。在共同驅(qū)動(dòng)操縱構(gòu)造中，必須將此驗(yàn)證和隨后的驗(yàn)證拆分成一系列子驗(yàn)證，其每一個(gè)對照一組單元的相同目標(biāo)狀態(tài)而驗(yàn)證這些單元。當(dāng)屬于相同編程區(qū)塊的一組單元的所有操縱柵極被相互連接時(shí)，就無法(例如)在將2伏施加到正被編程到狀態(tài)4的一些單元的同時(shí)，將1伏施加到單元中意欲編程到狀態(tài)2的單元。所以，在每一編程脈沖后，必須執(zhí)行所有的子驗(yàn)證或至少子驗(yàn)證的一個(gè)子集。在每單元8狀態(tài)的設(shè)計(jì)中，每一編程脈沖必須繼之以7個(gè)驗(yàn)證操作，第一個(gè)驗(yàn)證操作區(qū)別狀態(tài)0和1，第二個(gè)驗(yàn)證操作區(qū)別狀態(tài)1和2，...，且第7個(gè)驗(yàn)證操作區(qū)別狀態(tài)6和7。合適的編程驗(yàn)證技術(shù)進(jìn)一步描述于2002年12月5日申請的序列號為10/314,055的美國專利申請案中，其以引用的方式并入本文中。將表示單元狀態(tài)的參數(shù)值(一般為電流或電壓)與其目標(biāo)值相比較，諸如在上述以引用方式并入本文的標(biāo)題為“利用短暫激勵(lì)的用于晶體管和小型元件的降噪技術(shù)”的美國專利申請案中的描述。如果所述區(qū)塊先前已編程，那么之前進(jìn)行擦除過程，且取決于實(shí)施例，所述擦除過程后進(jìn)行如下文進(jìn)一步描述的軟編程過程。如果存儲單元通過比照其粗參考值的驗(yàn)證，那么過程轉(zhuǎn)到步驟525的精模式，如果不是，那么過程進(jìn)入步驟503。
偏壓需要編程的存儲單元，例如，通過在浮動(dòng)?xùn)啪w管單元的源極和漏極上施加一個(gè)電壓，將電流限制到第一電平，且編程(諸如向浮動(dòng)?xùn)艈卧目刂茤艠O施加脈沖)在步驟505中進(jìn)行。其后進(jìn)行另一粗驗(yàn)證(505)，如果符合目標(biāo)標(biāo)準(zhǔn)就再進(jìn)入步驟525。如果單元未通過驗(yàn)證，那么控制柵極處的編程電壓增加，且施加另一脈沖(509)，其后返回到驗(yàn)證步驟505。在步驟505和509之間，步驟507檢查是否達(dá)到最大控制柵極編程電壓。持續(xù)步驟505、507和509的循環(huán)，直到通過驗(yàn)證(此情況下，過程進(jìn)入步驟525)或達(dá)到最大控制柵極編程電壓(此情況下，過程進(jìn)入步驟511)。
步驟511、513和515形成一個(gè)循環(huán)，其中電流限制提高，同時(shí)控制柵極編程電壓保持在其最大值。在替代實(shí)施例中，電壓可回降，且在多個(gè)步驟中(諸如在步驟505-509的循環(huán)中)升回其最大值，可使用一個(gè)以上為給定電流限制/最大電壓之組合的脈沖，或其組合。在步驟511中，首先檢查電流吸收的值，接著如果有更高的值可用，那么在步驟513中，增加所述值，且在步驟515中進(jìn)行另一粗驗(yàn)證。如果在步驟511中達(dá)到最大電流吸收值，過程進(jìn)入步驟517。
步驟517、519、521和523允許在最大控制柵極編程電壓和最高編程電流下，向存儲元件施加多次(NCmax)脈沖。在步驟517中，這些脈沖的數(shù)目NC增加，其后進(jìn)行檢查(519)以檢查其是否超出最大值NCmax，且如果沒有就施加一個(gè)脈沖(521)。如果所述單元通過驗(yàn)證或在這些條件下達(dá)到最大脈沖數(shù)，那么過程進(jìn)入步驟525。
步驟525為對照精目標(biāo)參數(shù)值的初始驗(yàn)證，其為可選的。如果單元未通過驗(yàn)證，那么控制柵極電壓后退，且精編程過程開始于步驟529。步驟531-551與粗編程階段中的相應(yīng)步驟相同。然而，如果一個(gè)單元在精驗(yàn)證步驟中的任一步驟中通過驗(yàn)證(步驟525、531、541和551)，那么就在步驟527中將其鎖閉在外。而且，如果在步驟545中，在最大控制柵極編程電壓和最高編程電流下，最大脈沖數(shù)(NF)超出限制(NFmax)，那么編程失敗，在步驟547中，相應(yīng)的單元或所述單元所屬的整個(gè)區(qū)段被映射出。
本發(fā)明的各個(gè)方面可應(yīng)用于軟編程，其又稱為擦除恢復(fù)。根據(jù)定義，閃存單元的擦除要求擦除至少一整個(gè)單元區(qū)段，通常為一條字線。由于在這個(gè)共同字線上的各個(gè)單元的擦除率的差異，單元可能常常會過度擦除到低于可靠地指示擦除狀態(tài)所需的最小的低閾值電壓。軟編程是用于在實(shí)際數(shù)據(jù)編程之前和緩地提高過度擦除的單元的閾值的技術(shù)。關(guān)于這些技術(shù)中的一些技術(shù)的更多細(xì)節(jié)描述于第5,172,338號和第5,272,669號美國專利中，兩案已轉(zhuǎn)讓給SanDisk Corporation，且兩案以引用的方式并入本文中。尤其適用于圖1-4的示范性實(shí)施例的軟編程的方面提供于2001年5月25日申請的第09/865,320號美國專利申請案中，其以引用的方式并入本文中。
在存儲器陣列中，可能存在有缺陷單元，其已經(jīng)被映射出邏輯區(qū)段，并且在使用了電流限制的源極去偏壓條件下難以軟編程。如果這些單元以過度擦除狀態(tài)存在于陣列中，那么它們將不會編程有數(shù)據(jù)。由于它們被過度擦除，它們能導(dǎo)致寄生電流路徑。如果這些單元難編程，那么用限制在最低電平的電流進(jìn)行的標(biāo)準(zhǔn)軟編程操作可能不足以使它們脫離過度擦除狀態(tài)。為充分提高這些單元的閾值，本發(fā)明可應(yīng)用于軟編程過程?？稍谠礃O接地的情況下來對這些存儲單元進(jìn)行軟編程，以便消除在取消選定的過度擦除存儲器單元(期望其是關(guān)斷的)實(shí)際上導(dǎo)通時(shí)的會引起讀取誤差的寄生電流路徑。如本發(fā)明的其它實(shí)施，可使用在第一限制和接地源極之間的一個(gè)或一個(gè)以上的中間電流限制。
盡管已參照具有示范性實(shí)施例描述了本發(fā)明的各個(gè)方面，但是應(yīng)了解本發(fā)明有資格在隨附權(quán)利要求的全部范疇內(nèi)受到保護(hù)。
權(quán)利要求
1.一種編程一非易失性存儲器陣列的方法，其包含同時(shí)將一第一組編程電壓波形施加到復(fù)數(shù)個(gè)存儲器存儲單元的端子，其中將在所述復(fù)數(shù)個(gè)存儲單元中的每一個(gè)存儲單元的所述端子中的一第一端子與一第二端子之間流動(dòng)的電流限制到不大于一第一電流電平；且在所述施加一第一組編程電壓波形后，同時(shí)將一第二組編程電壓波形施加到所述復(fù)數(shù)個(gè)存儲器存儲單元的一第一子集的所述端子，其中不將在所述第一子集中的每一個(gè)存儲單元的所述端子中的所述第一端子與所述第二端子之間流動(dòng)的電流限制到不大于所述第一電流電平。
2.根據(jù)權(quán)利要求1所述的方法，其中在所述施加一第二組編程電壓波形到所述復(fù)數(shù)個(gè)存儲器存儲單元的一第一子集的所述端子期間，將在所述第一子集的每一個(gè)存儲單元的所述端子中的所述第一端子與所述第二端子之間流動(dòng)的所述電流限制到低于一大于所述第一電流電平的第二電流電平。
3.根據(jù)權(quán)利要求1所述的方法，其中所述存儲器存儲單元中的每一個(gè)存儲單元包含一浮動(dòng)?xùn)啪w管且其中在所述端子中的所述第一端子與所述第二端子之間流動(dòng)的所述電流為漏極-源極電流。
4.根據(jù)權(quán)利要求3所述的方法，其中所述存儲器存儲單元中的每一個(gè)存儲單元包含一個(gè)或一個(gè)以上浮動(dòng)?xùn)啪w管和一個(gè)或一個(gè)以上選擇晶體管。
5.根據(jù)權(quán)利要求3所述的方法，其中所述第一組編程電壓波形包含將至少一編程脈沖平行施加到所述復(fù)數(shù)個(gè)存儲器存儲單元中的每一個(gè)存儲單元的控制柵極，且所述第二組編程電壓波形包含將至少一編程脈沖平行施加到所述復(fù)數(shù)個(gè)存儲器存儲單元的所述第一子集中的每一個(gè)存儲單元的控制柵極。
6.根據(jù)權(quán)利要求5所述的方法，其中所述第一組編程電壓波形包含將一第一預(yù)定數(shù)目的編程脈沖施加到所述復(fù)數(shù)個(gè)存儲器存儲單元中的每一個(gè)存儲單元的所述控制柵極。
7.根據(jù)權(quán)利要求6所述的方法，其中所述第二組編程電壓波形包含將一第二預(yù)定數(shù)目的編程脈沖施加到所述復(fù)數(shù)個(gè)存儲器存儲單元的所述第一子集中的每一個(gè)存儲單元的所述控制柵極。
8.根據(jù)權(quán)利要求1所述的方法，其中所述存儲器存儲單元中的每一個(gè)存儲單元能存儲一位以上的數(shù)據(jù)。
9.根據(jù)權(quán)利要求1所述的方法，其進(jìn)一步包含在所述施加一第一組編程電壓波形后，測量與所述復(fù)數(shù)個(gè)存儲器存儲單元中的每一個(gè)存儲單元的數(shù)據(jù)內(nèi)容相關(guān)的一個(gè)參數(shù)值；并基于所述參數(shù)的所述測量值確定所述第一子集。
10.根據(jù)權(quán)利要求9所述的方法，其進(jìn)一步包含在所述施加一第二組編程電壓波形前，將所述復(fù)數(shù)個(gè)存儲器存儲單元中的不在所述第一子集中的存儲單元鎖閉在外。
11.根據(jù)權(quán)利要求9所述的方法，其中所述確定所述第一子集包含確定所述復(fù)數(shù)個(gè)存儲器存儲單元的一預(yù)定部分已達(dá)到所述參數(shù)值的一預(yù)定值；并由未達(dá)到所述預(yù)定值的所述存儲器存儲單元形成所述第一子集。
12.根據(jù)權(quán)利要求9所述的方法，其中所述施加一第一組編程電壓波形、所述施加一第二組編程電壓波形和所述確定所述第一子集被作為一粗編程模式的部分來執(zhí)行，所述方法在所述粗編程模式后進(jìn)一步包含同時(shí)將一第三組編程電壓波形施加到所述復(fù)數(shù)個(gè)存儲器存儲單元的一第二子集的所述端子，其中將在所述復(fù)數(shù)個(gè)存儲單元中的每一個(gè)存儲單元的所述端子中的所述第一端子與所述第二端子之間流動(dòng)的所述電流限制成低于所述第一電流電平；在所述施加一第三組編程電壓波形后，測量與所述存儲器存儲單元的所述第二子集中的每一個(gè)存儲單元的數(shù)據(jù)內(nèi)容相關(guān)的所述參數(shù)值；基于在所述施加一第三組編程電壓波形后所測量的所述參數(shù)的所述值，確定一第三子集；并同時(shí)將一第四組編程電壓波形施加到所述復(fù)數(shù)個(gè)存儲器存儲單元的所述第三子集的所述端子，其中不將在所述第三子集中的每一個(gè)存儲單元的所述端子中的所述第一端子與所述第二端子之間流動(dòng)的電流限制成低于所述第一電流電平，且其中所述施加一第三組編程電壓波形、所述施加一第四組編程電壓波形和所述確定所述第二子集被作為一精編程模式的部分來執(zhí)行。
13.根據(jù)權(quán)利要求1所述的方法，其中在一軟編程過程中施加所述第一組和所述第二組編程電壓波形。
14.一種非易失性存儲器，其包含復(fù)數(shù)個(gè)存儲器存儲單元；可連接到所述存儲器存儲單元的一限流電路，借此可控制流經(jīng)一相連接的存儲單元的一電流的量；和連接到所述存儲單元和所述限流器的編程電路，借此在一同時(shí)編程所述復(fù)數(shù)個(gè)存儲單元中的一個(gè)或一個(gè)以上存儲單元的操作期間，在所述一個(gè)或一個(gè)以上存儲單元的每一個(gè)存儲單元中流動(dòng)的各個(gè)電流可在一第一模式中被限制到不大于一第一電流電平且在一第二模式中可被允許超過所述第一電流電平。
15.根據(jù)權(quán)利要求14所述的非易失性存儲器，其中在所述第二模式中，在所述一個(gè)或一個(gè)以上存儲單元的每一個(gè)存儲單元中流動(dòng)的所述各個(gè)電流可被限制到低于一大于所述第一電流電平的第二電流電平。
16.根據(jù)權(quán)利要求14所述的非易失性存儲器，其中所述存儲器存儲單元中的每一個(gè)存儲單元包含一浮動(dòng)?xùn)啪w管，且其中流動(dòng)的所述電流為漏極-源極電流。
17.根據(jù)權(quán)利要求16所述的非易失性存儲器，其中所述存儲器存儲單元中的每一個(gè)存儲單元包含一個(gè)或一個(gè)以上浮動(dòng)?xùn)啪w管和一個(gè)或一個(gè)以上選擇晶體管。
18.根據(jù)權(quán)利要求16所述的非易失性存儲器，其中在一編程過程期間，所述編程電路施加一組編程電壓波形，所述編程電壓波形包含將至少一編程脈沖施加到所述復(fù)數(shù)個(gè)存儲器存儲單元中的每一個(gè)存儲單元的所述控制柵極。
19.根據(jù)權(quán)利要求14所述的非易失性存儲器，其中所述存儲器存儲單元中的每一個(gè)存儲單元能存儲一位以上的數(shù)據(jù)。
20.根據(jù)權(quán)利要求14所述的非易失性存儲器，其中所述限流器是通過使用一電流反射鏡形成的。
21.根據(jù)權(quán)利要求14所述的非易失性存儲器，其進(jìn)一步包含耦接到所述編程電路且可連接到所述存儲單元的感測電路，借此在一驗(yàn)證過程中可感測與所述復(fù)數(shù)個(gè)存儲器存儲單元中的每一個(gè)存儲單元的所述數(shù)據(jù)內(nèi)容相關(guān)的一參數(shù)值，借此可將在所述驗(yàn)證過程中通過驗(yàn)證的存儲元件鎖閉在所述同時(shí)編程復(fù)數(shù)個(gè)存儲單元的操作之外。
22.根據(jù)權(quán)利要求14所述的非易失性存儲器，其進(jìn)一步包含一耦接到所述編程電路的事件計(jì)數(shù)器，借此響應(yīng)所述事件計(jì)數(shù)器來控制所述限流器。
23.根據(jù)權(quán)利要求D.9所述的非易失性存儲器，其中所述編程電路將一系列電壓脈沖施加到其所連接的所述存儲單元，且所述事件計(jì)數(shù)器計(jì)數(shù)所述脈沖的數(shù)目。
全文摘要
本發(fā)明提供了一種用于快速且有效地編程非易失性集成存儲器裝置中難編程的存儲元件的系統(tǒng)和方法。若干存儲元件同時(shí)經(jīng)受一編程過程，同時(shí)將流經(jīng)所述存儲元件的電流限制在第一電平。當(dāng)這些存儲元件的一部分達(dá)到一指定狀態(tài)時(shí)，將這一部分從正被編程的所述單元集合中移除，且提高施加在繼續(xù)被編程元件上的所述電流限制?？蓪⑦@些難編程單元中的電流電平提高到第二、更高的限度或不予以調(diào)節(jié)。
文檔編號G11C16/10GK1764983SQ200480007016
公開日2006年4月26日 申請日期2004年2月4日 優(yōu)先權(quán)日2003年2月6日
發(fā)明者尼馬·莫赫萊希, 約翰·H·帕斯特納克 申請人:桑迪士克股份有限公司