專利名稱：非易失性半導(dǎo)體存儲(chǔ)裝置、電子卡及電子裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及能進(jìn)行數(shù)據(jù)的電改寫的非易失性半導(dǎo)體存儲(chǔ)裝置，例如涉及NAND型EEPROM。
背景技術(shù)：
已往，作為半導(dǎo)體存儲(chǔ)器之一，能對(duì)數(shù)據(jù)進(jìn)行電改寫的EEPROM為人們所知。其中，具有串聯(lián)連接多個(gè)作為存儲(chǔ)1比特的單位的存儲(chǔ)單元而構(gòu)成的NAND單元的NAND型EEPROM，作為能高集成化的元件而為人們所矚目。NAND型例如在用于存儲(chǔ)數(shù)字靜像攝影機(jī)的圖像數(shù)據(jù)的存儲(chǔ)卡中使用。
NAND型EEPROM的存儲(chǔ)器具有通過絕緣膜在成為溝道區(qū)域的半導(dǎo)體基板上層疊浮柵和字線的FET-MOS構(gòu)造。NAND單元以多個(gè)相鄰存儲(chǔ)器單元之間共用源極/漏極的形式串聯(lián)連接而構(gòu)成。所謂源極/漏極是指實(shí)現(xiàn)源極及漏極中至少某一個(gè)的功能的雜質(zhì)區(qū)域。
在此，對(duì)NAND型中數(shù)據(jù)的寫入方式的一例進(jìn)行簡(jiǎn)單說明。
(1)“0”的寫入在溝道區(qū)域的電壓為0V的狀態(tài)下，選擇應(yīng)該寫“0”的存儲(chǔ)器單元的字線并使該字線的電壓為例如20V，并且使該字線以外的字線的電壓為例如10V。由于選擇的字線和溝道區(qū)域之間的電位差大，通過溝道電流電子注入上述存儲(chǔ)器單元的浮柵。因此，上述存儲(chǔ)器單元的閾值成為正(寫入“0”的狀態(tài))的狀態(tài)。
(2)“1”的寫入使溝道區(qū)域?yàn)?V以上的規(guī)定電壓的浮動(dòng)狀態(tài)后，選擇應(yīng)該寫入“1”的存儲(chǔ)器單元的字線并與寫入“0”時(shí)同樣使該字線的電壓為20V。使該字線以外的字線的電壓為例如10V。溝道區(qū)域通過與選擇的字線的電容耦合電壓上升，達(dá)到例如8V左右。這時(shí)，與“0”的寫入時(shí)不同，由于選擇的字線和溝道區(qū)域之間的電位差小，在應(yīng)該寫入“1”的存儲(chǔ)器單元的浮柵，沒有引起通過溝道電流進(jìn)行的電子注入。因此，上述存儲(chǔ)單元的閾值保持負(fù)的狀態(tài)(寫入“1”的狀態(tài))。
在寫入“1”時(shí)，如果溝道區(qū)域的電壓上升小，則由于通過溝道電流向浮柵注入電子，而變成寫入“0”。為了防止該寫入不合格，在寫入方式的其他例子中，通過使位于應(yīng)該寫入“1”的存儲(chǔ)器單元的字線的兩相鄰位置的字線的電壓為0V來使溝道區(qū)域的電壓上升增大。
但是，對(duì)各字線分別對(duì)應(yīng)設(shè)置有傳輸晶體管。從該晶體管向字線供給電壓。根據(jù)上述寫入方式的其他例，在寫入時(shí)選擇的字線成為20V、位于兩相鄰位置的字線成為0V、這些字線以外的字線成為10V。因此，傳輸晶體管有時(shí)向?qū)?yīng)的字線提供20V、10V、0V。
有必要以相鄰的晶體管間的電位差成為最大時(shí)為基準(zhǔn)，具體地講以相鄰的傳輸晶體管的一方為20V、另一方為0V時(shí)為基準(zhǔn)規(guī)定隔離各傳輸晶體管的元件隔離絕緣膜的耐壓。因此，與不使用0V的上述寫入方式的一例相比，必須增大元件隔離絕緣膜的耐壓。因此，由于元件隔離絕緣膜的尺寸增大，所以配置傳輸晶體管的區(qū)域的面積(即行譯碼器的面積)變大。為了防止上述情形發(fā)生，有研究傳輸晶體管的配置的技術(shù)(例如專利文獻(xiàn)1)。
(專利文獻(xiàn)1)特開2002-141477號(hào)公報(bào)(圖1、圖2)發(fā)明內(nèi)容本發(fā)明的目的在于提供一種能減小配置傳輸晶體管的區(qū)域面積的非易失性半導(dǎo)體存儲(chǔ)裝置、搭載該非易失性半導(dǎo)體存儲(chǔ)裝置的電子卡、以及使用該電子卡的電子裝置。
本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置其特征在于包括將多個(gè)能電改寫數(shù)據(jù)的非易失性的存儲(chǔ)器單元配置成陣列狀并且分割成多個(gè)塊的存儲(chǔ)器單元陣列、分別配置在所述多個(gè)塊上并且分別與同一行的存儲(chǔ)器單元共同連接的多條字線、與多條字線對(duì)應(yīng)而設(shè)置的同時(shí)向?qū)?yīng)的字線供給電壓的多條驅(qū)動(dòng)線、成為連接多條字線及多條驅(qū)動(dòng)線中對(duì)應(yīng)的字線和驅(qū)動(dòng)線的開關(guān)的多個(gè)傳輸晶體管；在將多條字線分成任意決定的任意字線、分別位于任意字線的兩側(cè)的字線的相鄰位置的兩相鄰字線、任意字線及兩相鄰字線以外的剩余字線時(shí)，在任意字線的傳輸晶體管的兩側(cè)及對(duì)面配置多個(gè)傳輸晶體管中剩余字線的傳輸晶體管。
根據(jù)本發(fā)明所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置，在任意字線的傳輸晶體管的兩側(cè)及對(duì)面，不配置兩相鄰字線的傳輸晶體管，而配置剩余字線的傳輸晶體管。因此，可以將相鄰的傳輸晶體管之間的電位差抑制在低水平上，因此，可以減小使傳輸晶體管互相分離的元件分離絕緣膜的尺寸。


圖1是第1實(shí)施例所涉及的NAND型EEPROM所包括的NAND單元的剖面的模式圖。
圖2是圖1的II(a)-II(b)剖面的模式圖。
圖3是圖1的NAND單元的等效電路圖。
圖4是第1實(shí)施例所涉及的存儲(chǔ)器單元陣列的一部分及行譯碼器的一部分的等效電路圖。
圖5是在NAND單元的寫入動(dòng)作的一般例中，包含寫入“0”的存儲(chǔ)器單元的NAND單元的等效電路圖。
圖6是圖5的寫入“0”的存儲(chǔ)器單元的模式圖。
圖7是在NAND單元的寫入動(dòng)作的一般例中，包含寫入“1”的存儲(chǔ)器單元的NAND單元的等效電路圖。
圖8是圖7的寫入“1”的存儲(chǔ)器單元的模式圖。
圖9是用于說明比較例的寫入動(dòng)作的時(shí)序圖。
圖10是在比較例中，包含寫入“0”的存儲(chǔ)器單元的NAND單元的模式圖。
圖11是在比較例中，包含寫入“1 ”的存儲(chǔ)器單元的NAND單元的模式圖。
圖12是用于說明第1實(shí)施例的動(dòng)作例中的寫入動(dòng)作的時(shí)序圖。
圖13是在圖12中，包含寫入“0”的存儲(chǔ)器單元的NAND單元的模式圖。
圖14是在圖12中，包含寫入“1”的存儲(chǔ)器單元的NAND單元的模式圖。
圖15是表示第1實(shí)施例所涉及的傳輸晶體管區(qū)域的模式圖。
圖16是從圖15的傳輸晶體管區(qū)域省去字線的圖。
圖17是與圖16比較的圖，是表示向字線WL3施加20V的電壓時(shí)的圖。
圖18是與圖16比較的圖，是表示向字線WL7施加20V電壓時(shí)的圖。
圖19是圖15所示的傳輸晶體管區(qū)域和塊的分界的剖面的模式圖。
圖20是第2實(shí)施例所涉及的傳輸晶體管區(qū)域的模式圖。
圖21是放大圖20的字線WL0～4的圖。
圖22是從第3實(shí)施例所涉及的傳輸晶體管區(qū)域省去字線的模式圖。
圖23是本發(fā)明的實(shí)施例所涉及的電子卡和電子裝置的構(gòu)成圖。
圖24是為本發(fā)明的實(shí)施例所涉及的電子裝置的第1例的數(shù)字靜像照相機(jī)的基本構(gòu)成圖。
圖25A是表示為本發(fā)明的實(shí)施例所涉及的電子裝置的第2例的攝像機(jī)的圖。
圖25B是表示為本發(fā)明的實(shí)施例所涉及的電子裝置的第3例的電視機(jī)的圖。
圖25C是表示為本發(fā)明的實(shí)施例所涉及的電子裝置的第4例的聲頻器械的圖。
圖25D是表示為本發(fā)明的實(shí)施例所涉及的電子裝置的第5例的游戲機(jī)的圖。
圖25E是表示為本發(fā)明的實(shí)施例所涉及的電子裝置的第6例的電子樂器的圖。
圖25F是表示為本發(fā)明的實(shí)施例所涉及的電子裝置的第7例的手機(jī)的圖。
圖25G是表示為本發(fā)明的實(shí)施例所涉及的電子裝置的第8例的個(gè)人計(jì)算機(jī)的圖。
圖25H是表示為本發(fā)明的實(shí)施例所涉及的電子裝置的第9例的個(gè)人數(shù)字助理(PDA)的圖。
圖25I是表示為本發(fā)明的實(shí)施例所涉及的電子裝置的第10例的音頻錄音機(jī)的圖。
圖25J是表示為本發(fā)明的實(shí)施例所涉及的電子裝置的第11例的PC卡的圖。
具體實(shí)施例方式
把本發(fā)明的具體實(shí)施方式
分成以下項(xiàng)目來進(jìn)行說明。
(第1實(shí)施例)1.NAND單元的構(gòu)造2.NAND單元的動(dòng)作(1)NAND單元的一般動(dòng)作例(2)比較例(3)第1實(shí)施例所涉及的NAND單元的動(dòng)作例3.第1實(shí)施例的特征(特征1)(特征2)(特征3)(特征4)(特征5)
(第2實(shí)施例)(第3實(shí)施例)(適用于電子卡及電子裝置)另外，在說明各實(shí)施例的圖中，對(duì)于與以已說明的圖的符號(hào)表示的部件相同的部件，付與相同的符號(hào)省略其說明。
(第1實(shí)施例)1.NAND單元的構(gòu)造圖1是第1實(shí)施例所涉及的NAND型EEPROM所包括的NAND單元的剖面的模式圖。圖2是圖1的II(a)-II(b)剖面的模式圖。圖3是圖1的NAND單元的等效電路圖。
如圖1～圖3所示，NAND單元1具有在p-型半導(dǎo)體基板3上形成16個(gè)存儲(chǔ)器單元MC0～15的構(gòu)造。存儲(chǔ)器單元是能進(jìn)行數(shù)據(jù)的電改寫的非易失性單元。各存儲(chǔ)器單元構(gòu)成相同，以存儲(chǔ)器單元MC0為例，包括以規(guī)定的間隔形成在基板3的表面的n+型的雜質(zhì)區(qū)域5(源極/漏極)、位于基板3中雜質(zhì)區(qū)域5之間的溝道區(qū)域7、形成在區(qū)域5、7的周圍的元件分離絕緣膜9、間隔柵絕緣膜11形成在溝道區(qū)域7的浮柵13、間隔絕緣膜15形成在浮柵13上的字線WL0。另外，浮柵層FG表示形成浮柵13的導(dǎo)電層，控制柵層CG表示形成字線WL0～15中成為控制柵的部分的導(dǎo)電層。
NAND1單元以相鄰的存儲(chǔ)器單元之間共用源極/漏極的形式串聯(lián)連接16個(gè)存儲(chǔ)器單元而構(gòu)成。就構(gòu)成NAND單元1的存儲(chǔ)器單元的數(shù)目為16的情況進(jìn)行了說明，但是，存儲(chǔ)器單元的數(shù)目是8、32、64的情況也可以。
在存儲(chǔ)器單元MC0側(cè)，形成有具有選擇柵線SG1的選擇晶體管Tr1。該晶體管Tr1的電流流通路徑的一端通過雜質(zhì)區(qū)域5與存儲(chǔ)器單元MC0的電流流通路徑的一端連接。選擇晶體管Tr1控制NAND單元1和源極線CELSRC的連接和斷開。
另一方面，在存儲(chǔ)器單元MC15側(cè)，形成有具有選擇柵線SG2的選擇晶體管Tr2。選擇晶體管Tr2的電流流通路徑的一端通過雜質(zhì)區(qū)域5與存儲(chǔ)器單元MC15的電流流通路徑的一端連接。選擇晶體管Tr2控制NAND單元1和位線BL的連接和斷開。選擇晶體管Tr1、存儲(chǔ)器MC0～15、選擇晶體管Tr2串聯(lián)連接，在該串聯(lián)連接的電流流通路徑的一端，位線BL在另一端與源極線CELSRC連接。另外，選擇柵SG1、2之上有導(dǎo)電膜17。導(dǎo)電膜17可以與選擇柵線SG1、2連接，也可以是浮游狀態(tài)。
為了覆蓋存儲(chǔ)器單元MC0～15和選擇晶體管Tr1、2形成第1層間絕緣膜19。在第1層間絕緣膜19上，形成第1導(dǎo)電層M0。在導(dǎo)電層M0中包含位線的中間連接配線層、源極線CELSRC及選擇柵SG1、SG2的分流配線18等。源極線CELSRC與傳輸晶體管Tr1的電流流通路徑的一端連接，即，與形成于半導(dǎo)體基板3上的n+型雜質(zhì)區(qū)域21連接。該連接部位稱為單元源極接點(diǎn)CSC。
為了覆蓋第1導(dǎo)電層M0形成第2層間絕緣膜22。在第2層間絕緣膜22上形成有第2導(dǎo)電層M1。在M1中包含沿與字線WL0～15交差的方向延伸的位線BL。位線BL與傳輸晶體管Tr2的電流流通路徑的一端連接，即，與形成于半導(dǎo)體基板3的n+型雜質(zhì)區(qū)域21連接。該連接部位稱為位線接點(diǎn)BLC。另外，NAND單元1也可以形成在半導(dǎo)體基板3中的p型溝(well)中。
NAND單元1配置成矩陣狀(陣列狀的一例)，構(gòu)成存儲(chǔ)器單元陣列。圖4是存儲(chǔ)器單元陣列23的一部分和塊選擇電路25的一部分的等效電路圖。存儲(chǔ)器單元陣列23被分割成多個(gè)塊BK。被圖4中的虛線圍起來的區(qū)域成為1個(gè)塊BK。讀出或?qū)懭氲葎?dòng)作通常選擇多個(gè)塊中的1個(gè)執(zhí)行。
字線WL0～15配置在各塊BK中，而且分別與各塊BK的同一行的存儲(chǔ)器單元連接。選擇柵線SG1、2也分別與塊BK的同一行的選擇晶體管連接。多條位線BL分別能與存儲(chǔ)器陣列23的同一列的NAND單元連接。
塊選擇電路25是行譯碼器的集合，通過該塊選擇電路25可以從多個(gè)塊BK中選擇配置進(jìn)行寫入等的存儲(chǔ)器單元的塊BK。塊選擇電路25包含為配置傳輸晶體管的區(qū)域的傳輸晶體管區(qū)域R、譯碼器27及升壓電位傳輸電路29。
在每塊BK中設(shè)置傳輸晶體管區(qū)域R。在區(qū)域R中，配置16個(gè)傳輸晶體管Q0～15。在Q0～15的一方的源極/漏極(第1雜質(zhì)區(qū)域)上連接有對(duì)應(yīng)的字線WL0～15，在另一方的源極/漏極(第2雜質(zhì)區(qū)域)上連接有對(duì)應(yīng)的驅(qū)動(dòng)線DL0～15。DL0～15向?qū)?yīng)的字線供給電壓。傳輸晶體管Q0～15成為連接字線WL0～15和驅(qū)動(dòng)線DL0～15的開關(guān)。
另外，在每塊BK中設(shè)置向選擇柵SG1、2傳輸電壓的晶體管31、33。晶體管31、33分別成為連接選擇柵SG1、2和選擇柵驅(qū)動(dòng)線SDL1、2的開關(guān)。傳輸晶體管Q0～15及晶體管31、33的各柵極都與柵極線35連接。
在塊BK的選擇中，使用為行地址信號(hào)中的一部分的信號(hào)A。向譯碼器27輸入信號(hào)A。通過譯碼器27對(duì)信號(hào)A進(jìn)行譯碼來選擇塊BK。譯碼器27輸出與選擇的塊BK對(duì)應(yīng)的塊選擇信號(hào)。該塊選擇信號(hào)被傳送到升壓電位傳輸電路29。向該電路29提供VRDEC電壓(例如22V)。該電路29通過塊選擇信號(hào)控制是否供給使傳輸晶體管Q0～15或晶體管31、33導(dǎo)通所必要的電位。
例如，選擇的塊BK是塊BK0時(shí)，從BK0的譯碼器27輸出的塊選擇信號(hào)S0通過升壓電位傳輸電路29被升壓。該被升壓的塊選擇信號(hào)S0H被提供給區(qū)域R0的柵極線35。因此，區(qū)域R0的傳輸晶體管Q0～15及晶體管31、33導(dǎo)通。其結(jié)果，在區(qū)域R0，字線WL0～15和驅(qū)動(dòng)線DL0～15連接，選擇柵SG1、2和選擇柵驅(qū)動(dòng)線SDL1、2連接。
與此相對(duì)，由于與沒有被選擇的塊BK對(duì)應(yīng)的傳輸晶體管區(qū)域R的柵極線35接地，所以該區(qū)域R的傳輸晶體管Q0～15及晶體管31、33保持截止?fàn)顟B(tài)。
另外，在對(duì)行地址信號(hào)進(jìn)行預(yù)譯碼處理時(shí)，也可以將對(duì)信號(hào)A進(jìn)行過預(yù)譯碼處理的信號(hào)輸入給譯碼器27。由于通過對(duì)行地址信號(hào)進(jìn)行預(yù)譯碼處理，可以減少供給H電平的信號(hào)的配線的數(shù)目，所以可以降低電力的消耗。
2.NAND單元的動(dòng)作對(duì)第1實(shí)施例所涉及的NAND單元的動(dòng)作進(jìn)行說明之前，為了理解該動(dòng)作，首先說明(1)NAND單元的一般的動(dòng)作例、(2)比較例。之后，說明(3)第1實(shí)施例所涉及的NAND單元的動(dòng)作例。
(1)NAND單元的一般的動(dòng)作例參照?qǐng)D5～圖8對(duì)寫入動(dòng)作進(jìn)行說明。圖5是包含寫入“0”的存儲(chǔ)器單元的NAND單元的等效電路圖，圖7是寫入“1”時(shí)的等效電路圖。圖5、7的NAND單元1與圖3的NAND單元1相同。圖6是寫入“0”的存儲(chǔ)器單元的模式圖，圖8是寫入“1”時(shí)的模式圖。
寫入從NAND單元1為清除狀態(tài)即NAND單元1的各存儲(chǔ)器單元的閾值為負(fù)電壓的狀態(tài)開始執(zhí)行。寫入從距位線接點(diǎn)BLC最遠(yuǎn)的位置的存儲(chǔ)器單元MC0即源極線CELSRC側(cè)的存儲(chǔ)器單元開始依次進(jìn)行。以向存儲(chǔ)器單元MC3的寫入為例進(jìn)行說明。
首先，在寫入“0”時(shí)，如圖5及圖6所示，向選擇柵極線SG2施加例如VCC(電源電壓)使選擇晶體管Tr2導(dǎo)通，同時(shí)，使位線BL為0V(接地電壓)。另外，由于選擇柵極線SG1為0V，所以選擇晶體管Tr1維持截止?fàn)顟B(tài)。
接下來，使存儲(chǔ)器單元MC3的字線WL3為高電壓(20V左右)，其以外的字線為中間電壓(10V左右)。由于位線BL的電壓為0V，其電壓傳達(dá)到選擇的存儲(chǔ)器單元MC3的溝道區(qū)域7。即，溝道區(qū)域7的電位維持0V。
由于字線WL3和溝道區(qū)域7之間的電位差大，所以通過溝道電流電子e注入存儲(chǔ)器單元MC3的浮柵13。因此，存儲(chǔ)器MC3的閾值成為正的狀態(tài)(寫入“0”的狀態(tài))。
另一方面，參照?qǐng)D7及圖8，以與上述寫入“0”不同的點(diǎn)為中心對(duì)寫入“1”時(shí)進(jìn)行說明。首先，使位線BL為例如VCC(電源電壓)。由于選擇柵極線SG2的電壓為VCC，所以溝道區(qū)域7的電壓成為VCC減去Vth(VCC-Vth，另外，Vth是選擇晶體管Tr2的閾值電壓。)，則選擇晶體管Tr2截止。因此，溝道區(qū)域7成為電壓為VCC-Vth的浮動(dòng)狀態(tài)。
接下來，對(duì)字線WL3施加20V的電壓，對(duì)其以外的字線施加10V的電壓，則由于各字線和溝道區(qū)域7的電容耦合，溝道區(qū)域7的電壓從VCC-Vth上升，達(dá)到例如8V左右。
由于溝道區(qū)域7的電壓升壓到高電壓，所以，與“0”的寫入時(shí)不同，字線WL3和溝道區(qū)域7之間的電位差小。因此，在存儲(chǔ)器單元MC3的浮柵13，沒有引起通過溝道電流進(jìn)行電子注入。因此，存儲(chǔ)器單元MC3的閾值保持在負(fù)的狀態(tài)(寫入“1”的狀態(tài))。
另外，通過向同時(shí)與一根字線連接的存儲(chǔ)器單元進(jìn)行一攬子寫入(例如同時(shí)寫入2k字節(jié)或512字節(jié)的數(shù)據(jù))，可以實(shí)現(xiàn)寫入的高速化。
接下來，對(duì)NAND單元的一般動(dòng)作例中的清除動(dòng)作進(jìn)行說明。對(duì)選擇的NAND單元的塊BK(圖4)內(nèi)的所有的存儲(chǔ)器單元同時(shí)進(jìn)行清除。即，使選擇的塊BK內(nèi)的所有的字線為0V，對(duì)半導(dǎo)體基板3(圖1，另外，在p型溝中形成NAND單元時(shí)為p型溝)施加高電壓(例如22V左右)。另一方面，使位線、源極線、非選擇的塊中的字線及所有的選擇柵極線為浮動(dòng)狀態(tài)。通過該方式，在選擇的塊BK的所有的存儲(chǔ)器單元中，通過溝道電流將浮柵中的電子釋放到半導(dǎo)體基板中。其結(jié)果，這些存儲(chǔ)器單元的閾值電壓向負(fù)方向漂移。
讀出動(dòng)作如下進(jìn)行使選擇讀出的塊的存儲(chǔ)器單元的字線為例如0V，沒有選擇讀出的存儲(chǔ)器單元的字線及選擇柵極線為VCC(電源電壓)或者比電源電壓稍高的讀出用中間電壓VREAD。通過該方式檢測(cè)電流是否流過選擇讀出的存儲(chǔ)器單元。
(2)比較例圖9是用于說明比較例的寫入動(dòng)作的時(shí)序圖。圖10是在比較例中，包含寫入“0”的存儲(chǔ)器單元的NAND單元的模式圖。圖11是寫入“1”時(shí)的圖。對(duì)于比較例，以與NAND單元的一般動(dòng)作例不同的點(diǎn)為中心進(jìn)行說明。
如圖9及圖10所示，在寫入“0”中，使與字線WL3相鄰的兩字線WL2、4的電壓保持0V。由于存儲(chǔ)器單元MC3～15的閾值為負(fù)電壓，所以與位線BL導(dǎo)通。因此，這些存儲(chǔ)器單元的溝道區(qū)域7的電壓成為0V。通過向字線WL3施加20V的電壓，與圖6所示的一般動(dòng)作例時(shí)同樣，電子e通過溝道電流注入存儲(chǔ)器單元MC3的浮柵13。因此，存儲(chǔ)器單元MC3的閾值成為正的狀態(tài)(謝如“0”的狀態(tài))。
寫入“1”也與寫入“0”同樣，如圖9及圖11所示，使與字線WL3相鄰的兩字線WL2、4的電壓保持0V。在時(shí)刻t1，使位線BL的電壓上升到VCC。通過該方式，如在一般的動(dòng)作例中說明的，溝道區(qū)域7成為電壓為VCC-Vth的浮動(dòng)狀態(tài)。
在時(shí)刻t2，使字線WL0、1、5～15的電壓上升到10V。伴隨該電壓的上升，存儲(chǔ)器單元MC0～15的溝道區(qū)域7的電位由于電容耦合而上升。詳細(xì)地講，存儲(chǔ)器單元MC0、1的溝道區(qū)域7的電位上升到Vch1，存儲(chǔ)器單元MC5～15的溝道區(qū)域7的電位上升到Vch3。由于在字線WL2、4保持0V的同時(shí)在該時(shí)刻字線WL3的電壓也是0V，因此，存儲(chǔ)器單元MC3的溝道區(qū)域7沒有發(fā)生由于字線WL2～4而引起的電位上升。但是，伴隨著兩側(cè)的溝道區(qū)域的電位上升到Vch1、3，存儲(chǔ)器單元MC3的溝道區(qū)域7的電位上升到Vch2。Vch2與存儲(chǔ)器單元MC2、4的閾值降落電壓的大小(VCC-Vth)大致相等。
由于在時(shí)刻t3使字線WL3的電壓上升到20V，存儲(chǔ)器單元MC3的溝道區(qū)域7的電位進(jìn)一步從Vch2上升。因此，字線WL3和存儲(chǔ)器單元MC3的溝道區(qū)域7的電位差減小。因此，在存儲(chǔ)器單元MC3的浮柵13，不會(huì)引起通過溝道電流進(jìn)行電子注入。因此，存儲(chǔ)器單元MC3的閾值保持在負(fù)的狀態(tài)(寫入“1”的狀態(tài))。
即，在“1”的寫入時(shí)，如果溝道區(qū)域的電壓上升小，則通過溝道電流向浮柵注入電子，因此，而變成寫入“0”。為了防止該寫入的不合格，在比較例中，通過使位于應(yīng)該寫入“1”的存儲(chǔ)器單元的字線的兩相鄰位置的字線的電壓為0V來使溝道區(qū)域的電壓上升增大。
(3)第1實(shí)施例所涉及的NAND單元的動(dòng)作例參照?qǐng)D12～14，以與比較例不同的點(diǎn)為中心對(duì)第1實(shí)施例的動(dòng)作例進(jìn)行說明。圖12是用于說明第1實(shí)施例的動(dòng)作例中的寫入動(dòng)作的時(shí)序圖，與圖9對(duì)應(yīng)。圖13是包含寫入“0”的存儲(chǔ)器單元的NAND單元的模式圖，與圖10對(duì)應(yīng)。圖14是寫入“1”時(shí)的圖，與圖11對(duì)應(yīng)。
在第1實(shí)施例中，使分別位于與字線WL3(任意字線的一例)相鄰的兩字線WL2、4相鄰的位置的字線WL1、5(兩相鄰字線的一例)的電壓維持在0V。除此以外，與比較例相同。
第1實(shí)施例的優(yōu)點(diǎn)如下所述。在圖13所示的“0”寫入中，由于使兩相鄰字線WL2、4的電壓為10V，所以與比較例不同，存儲(chǔ)器單元MC2、4的浮柵的電位由于電容耦合而上升。伴隨該電位的上升，位于存儲(chǔ)器單元MC2、4之間的存儲(chǔ)器單元MC3的浮柵的電位也上升。因此，向存儲(chǔ)器MC3的寫入被加速，因此，可以降低施加在字線WL3上的電壓。由于通過該方式可以減小傳輸晶體管區(qū)域R(圖4)的元件分離絕緣膜的寬度，所以，可以減小區(qū)域R的面積。其結(jié)果，可以減小行譯碼器的占用面積。
另一方面，在圖14所示的“1”寫入中，與比較例相比，可以提高防止誤寫入的效果。如果詳細(xì)說明，在寫入“1”時(shí)，存儲(chǔ)器單元MC3的溝道區(qū)域7的電位被提升到Vch2。但是，由于來自存儲(chǔ)器單元MC3的溝道區(qū)域7的漏電流，該溝道區(qū)域7的電位下降。如果在電位下降的狀態(tài)下繼續(xù)寫入，則可能出現(xiàn)誤寫入，因此，向字線WL3施加電壓的時(shí)間從漏電流的觀點(diǎn)出發(fā)受到限制。在第1實(shí)施例中，與比較例不同，除存儲(chǔ)器單元MC3之外，兩相鄰的存儲(chǔ)器單元MC2、4的溝道區(qū)域的電位也為Vch2，因此，由于漏電流引起的電位下降需要時(shí)間，可以使誤寫入不容易發(fā)生。
3.第1實(shí)施例的特征(特征1)如以上所述，第1實(shí)施例的寫入方式的特征在于，在與應(yīng)該寫入數(shù)據(jù)的存儲(chǔ)器單元連接的字線為例如字線WL3時(shí)，使分別位于兩相鄰的字線WL2、4的相鄰位置的字線WL1、5的電壓維持在0V，將數(shù)據(jù)寫入存儲(chǔ)器單元。第1實(shí)施例的特征還在于，在該寫入方式中，為了減小圖4的傳輸晶體管區(qū)域R的面積，在傳輸晶體管Q0～15的布置上下功夫。以下，進(jìn)行詳細(xì)說明。
圖15是第1實(shí)施例所涉及的傳輸晶體管區(qū)域的模式圖。在該圖中，表示有傳輸晶體管Q0～15的布置或與這些晶體管連接的字線WL0～15。在圖4所示的等效電路中，傳輸晶體管Q0～15被描繪成沿位線BL的延伸方向排成一列。但是，實(shí)際上，傳輸晶體管Q0～15被分成組G1(第1組的一例)及組G2(第2組的一例)。各組由沿字線WL0～15的延伸方向配置的8個(gè)傳輸晶體管構(gòu)成。組G1、2沿位線的延伸方向配置。換句話說，傳輸晶體管Q0～15沿位線的延伸方向配置成2段。
傳輸晶體管Q0～15是形成于圖1的半導(dǎo)體基板3上的NMOS晶體管。在Q0～15的各自的雜質(zhì)區(qū)域41(第1雜質(zhì)區(qū)域的一例)，連接有字線WL0～15中對(duì)應(yīng)的字線，在雜質(zhì)區(qū)域43(第2雜質(zhì)區(qū)域的一例)，連接有驅(qū)動(dòng)線DL0～15中對(duì)應(yīng)的驅(qū)動(dòng)線。雜質(zhì)區(qū)域41、43作為源極/漏極發(fā)揮機(jī)能。另外，以距離d表示的組G1和組G2的驅(qū)動(dòng)線DL的接點(diǎn)間的距離與塊BK(NAND單元1)的位線方向的尺寸相同。
傳輸晶體管Q0～15通過元件分離絕緣膜37互相電氣地分離。使該絕緣膜37中在組G1和組G2之間而且沿Q0～15的柵極線35延伸的方向(字線延伸的方向)形成的絕緣膜為第1元件分離絕緣膜39。組G1的傳輸晶體管的雜質(zhì)區(qū)域41沿第1元件分離絕緣膜39形成。組G2的傳輸晶體管的雜質(zhì)區(qū)域41夾著第1元件分離絕緣膜39與組G1的傳輸晶體管的雜質(zhì)區(qū)域41互相對(duì)向。
在此，將字線WL0～15中任意決定的字線命名為任意字線，將分別位于任意字線的兩側(cè)的字線的相鄰位置的字線命名為兩相鄰字線，將任意字線及兩相鄰字線以外的字線命名為剩余字線。例如，在使字線WL3為任意字線時(shí)，兩相鄰字線為字線WL1、5，剩余字線為字線WL0、2、4、6～15。
在第1實(shí)施例中，在傳輸晶體管Q3的相鄰兩側(cè)配置傳輸晶體管Q0、6，相對(duì)一側(cè)配置傳輸晶體管Q10。即，在多個(gè)傳輸晶體管中，在任意字線的傳輸晶體管的兩側(cè)及對(duì)面，不配置兩相鄰字線的傳輸晶體管，而配置剩余字線的傳輸晶體管。這從雜質(zhì)區(qū)域的觀點(diǎn)來看，在任意字線的傳輸晶體管的雜質(zhì)區(qū)域41的兩側(cè)及對(duì)面，分別配置剩余字線的傳輸晶體管的雜質(zhì)區(qū)域41。
通過這樣配置，來防止任意字線的傳輸晶體管和相鄰兩側(cè)或相對(duì)一側(cè)的字線的傳輸晶體管之間的電位差增大。參照?qǐng)D16～圖18對(duì)此進(jìn)行說明。圖16是從圖15的傳輸晶體管區(qū)域R省去字線WL0～15的配線的圖。圖17、18是圖16的比較圖。與圖16不同的是傳輸晶體管Q0～15的設(shè)計(jì)。圖17和圖18布置相同，但是，在圖17中，表示向字線WL3施加20V電壓的情況，與此相對(duì)，在圖18中，向字線7施加20V的電壓。
在為比較例的圖17的布置中，在傳輸晶體管Q3的相鄰位置配置傳輸晶體管Q5。因此，在為了向與字線WL3連接的存儲(chǔ)器單元進(jìn)行寫入而使字線WL3的電壓為20V時(shí)，由于使為兩相鄰字線的字線WL5的電壓為0V，所以，在傳輸晶體管Q3和Q5之間產(chǎn)生電位差20V。為了能耐受該電位差而必須設(shè)定元件分離絕緣膜37的尺寸。
對(duì)于元件分離絕緣膜37的尺寸的設(shè)定，在圖18中具體說明。圖18是與圖17相同的布置，但是，表示的是向字線WL7施加20V電壓的情況。在元件分離絕緣膜37中，使傳輸晶體管Q5和Q7之間的絕緣膜為元件分離絕緣膜37a，Q7和Q9之間的絕緣膜為元件分離絕緣膜37b。
由于字線WL7的電壓為20V，所以，二次相鄰的字線WL5、9的電壓為0V。在傳輸晶體管Q7的相鄰位置配置傳輸晶體管Q5，在相對(duì)位置配置傳輸晶體管Q9。因此，在Q5和Q7之間、Q7和Q9之間分別產(chǎn)生電位差20V。必須考慮這些條件來設(shè)定元件分離絕緣膜37的尺寸。
即，形成具有使元件分離絕緣膜37a上的柵極線35為柵極電極、電流流過Q5的雜質(zhì)區(qū)域41、43和Q7的雜質(zhì)區(qū)域41、43之間的構(gòu)造的寄生晶體管。為了不管該寄生晶體管動(dòng)作還是不動(dòng)作流過的電流都在規(guī)定值以下，必須使元件分離絕緣膜37a的寬度w1充分大。另外，在傳輸晶體管Q7和Q9之間，為了不產(chǎn)生元件分離絕緣膜37b的絕緣破壞而必須使元件分離絕緣膜37b的寬度w2充分大。另外，在按傳輸晶體管分割柵極線35的構(gòu)造時(shí)，由于在元件分離絕緣膜37a上沒有柵極線35，所以，不能形成寄生晶體管。因此，元件分離絕緣膜37a的寬度w1的設(shè)定的考慮方法與元件分離絕緣膜37b的寬度w2的設(shè)定的考慮方法相同。
如果增大寬度w1，則傳輸晶體管區(qū)域R(即行譯碼器)的字線方向的尺寸變大。即使寬度w2增大，只要圖15所示的距離d大，也沒有問題。但是，如果由于存儲(chǔ)器單元的微型化而減小距離d，則不能2段配置傳輸晶體管Q0～15，不得不沿字線方向一列配置。因此，將傳輸晶體管區(qū)域R的字線方向限定在單元的尺寸內(nèi)變得困難。
與此相對(duì)，如圖16所示，在第1實(shí)施例中，在任意字線的傳輸晶體管的相鄰兩側(cè)或相對(duì)一側(cè)配置剩余的字線的傳輸晶體管。例如，在字線WL3的傳輸晶體管Q3的相鄰兩側(cè)配置字線WL0、6的傳輸晶體管Q0、6，在相對(duì)一側(cè)配置字線WL10的傳輸晶體管Q10。因此，在第1實(shí)施例中，可以將相鄰的傳輸晶體管之間的最大電位差抑制在10V，因此，與圖17、18的比較例相比可以減小元件分離絕緣膜37的尺寸。因此，根據(jù)第1實(shí)施例可以減小傳輸晶體管區(qū)域R即行譯碼器的面積，所以，可以實(shí)現(xiàn)NAND型EEPROM的小型化。另外，圖15所示的傳輸晶體管Q0～15的配置僅是一例，在任意字線的傳輸晶體管的兩側(cè)及對(duì)面，配置剩余的字線的傳輸晶體管即可。
(特征2)如圖15所示，在傳輸晶體管Q3的斜對(duì)面配置傳輸晶體管Q13、14。即，第1實(shí)施例的特征之一在于，在任意字線的傳輸晶體管的斜對(duì)面配置多個(gè)傳輸晶體管中的剩余字線的傳輸晶體管。對(duì)據(jù)此帶來的效果進(jìn)行說明。
與位于相鄰兩側(cè)或相對(duì)一側(cè)的傳輸晶體管相比，位于任意字線的傳輸晶體管的斜對(duì)面的傳輸晶體管與任意字線的傳輸晶體管的距離變大。因此，任意字線的傳輸晶體管和位于其斜對(duì)面的傳輸晶體管之間的元件分離絕緣膜的耐壓變得比較大。
但是，在伴隨存儲(chǔ)器單元的微型化不能充分保證上述距離的情況下，這些元件之間的元件分離絕緣膜的耐壓有可能變成20V以下。根據(jù)第1實(shí)施例，可以防止任意字線的傳輸晶體管和位于其的斜對(duì)面的傳輸晶體管之間的電位差變成20V。因此，可以無需增大傳輸晶體管區(qū)域R的面積而確保任意字線的傳輸晶體管和位于其斜對(duì)面的傳輸晶體管的分離。
(特征3)在第1實(shí)施例中，與兩相鄰字線的傳輸晶體管同樣配置任意字線的兩側(cè)的字線的傳輸晶體管。例如，在使任意字線為字線WL3時(shí)，在傳輸晶體管Q3的相鄰兩側(cè)或相對(duì)一側(cè)，不配置字線WL2、4的傳輸晶體管Q2、4。即，在任意字線的傳輸晶體管的兩側(cè)及對(duì)面，配置位于任意字線的兩相鄰位置的字線以外的剩余字線的傳輸晶體管。
因此，即使在“2.NAND單元的動(dòng)作”的“(2)比較例”的情況下，也可以防止任意字線的傳輸晶體管和位于其兩側(cè)及對(duì)面的傳輸晶體管之間的電位差變成20V。即，即使使第1實(shí)施例所涉及的NAND型EEPROM采用比較例的寫入方式，也可以無需改變傳輸晶體管的配置而防止上述電位差變成20V。
(特征4)如圖15所示，字線WL0～15由控制柵極45和引出配線47構(gòu)成。在第1實(shí)施例中，特征之一在于，使控制柵極45的排列順序和引出配線47的排列順序相同。以下，進(jìn)行詳細(xì)說明。
圖19是圖15的傳輸晶體管區(qū)域R和塊BK的分界的剖面的模式圖。在圖19中，表示的是字線WL8。為了覆蓋字線WL8的控制柵極45或傳輸晶體管Q8，形成有層間絕緣膜49?？刂茤艠O45具有聚硅膜和硅化物膜(例如Wsi)的層疊構(gòu)造。在層間絕緣膜49上，形成引出配線47。引出配線47的材料是例如鎢。引出配線47的一端通過埋在層間絕緣膜49中的芯棒(plug)51與控制柵極45連接，另一端通過埋在層間絕緣膜49中的芯棒(plug)53與雜質(zhì)區(qū)域41連接。芯棒的材料是例如鎢。
為了覆蓋引出配線47，形成有層間絕緣膜55。在層間絕緣膜55上，形成有由例如鋁構(gòu)成的配線57。為了覆蓋配線57，形成有層間絕緣膜59。在層間絕緣膜59上，形成有由例如鋁構(gòu)成的配線61。
如以上所述，字線WL0～15由控制柵極45、從傳輸晶體管Q0～15的雜質(zhì)區(qū)域41(第1雜質(zhì)區(qū)域的一例)引出且配置在控制柵極45的上層的引出配線47構(gòu)成。
在第1實(shí)施例中，使控制柵極45的排列順序和引出配線47的排列順序相同。即控制柵極45以字線WL0的控制柵極、字線WL1的控制柵極、...、字線WL15的控制柵極的順序排列。同樣，引出配線47也以字線WL0的引出配線、字線WL1的引出配線、...、字線WL15的引出配線的順序排列。這樣，由于字線WL0～15的排列順序在塊BK和傳輸晶體管區(qū)域R相同，因此，引出配線47和設(shè)置計(jì)規(guī)則最嚴(yán)格的控制柵極45的連接變得容易。另外，引出配線47的材料也可以是鎢以外的銅或者鋁等。
(特征5)如圖19所示，第1實(shí)施例具有在其之間形成絕緣膜49、55、59的多個(gè)導(dǎo)電層45、47、57、61的多層構(gòu)造。在第1實(shí)施例中，特征之一在于，引出配線47是多個(gè)導(dǎo)電層中比控制柵極45高1層的導(dǎo)電層，直接與雜質(zhì)區(qū)域41連接。據(jù)此而產(chǎn)生的效果如下所述。P23頁(yè)-6行↓在半導(dǎo)體存儲(chǔ)裝置的制造過程中，形成導(dǎo)電層45后，在形成接點(diǎn)51、53時(shí)，在接點(diǎn)的蝕刻工序中，導(dǎo)電層45帶電，不可避免地發(fā)生靜電。同樣，在形成導(dǎo)電層45、47后，在形成連接導(dǎo)電層47和57的接點(diǎn)時(shí)，在接點(diǎn)的蝕刻工序中，導(dǎo)電層47帶電，不可避免地發(fā)生靜電。如果該靜電在制造工序中流入控制柵極45，則存儲(chǔ)器單元有可能被靜電破壞。如果控制柵極45的一端通過引出配線與雜質(zhì)區(qū)域41連接，則靜電流經(jīng)雜質(zhì)區(qū)域41從半導(dǎo)體基板3流入地，可以防止存儲(chǔ)器單元的靜電破壞。
控制柵極45和雜質(zhì)區(qū)域41的連接，也可以使用比控制柵極45高一層的導(dǎo)電層之上的導(dǎo)電層(配線57、61)，但是，在制造工序中，控制柵極45沒有與雜質(zhì)區(qū)域41連接的狀態(tài)持續(xù)的時(shí)間延長(zhǎng)，因此，據(jù)此而引起的靜電破壞的可能性增高。在第1實(shí)施例中，控制柵極45和雜質(zhì)區(qū)域41的連接只使用比控制柵極45高1層的導(dǎo)電層47，通過使導(dǎo)電層47直接與雜質(zhì)區(qū)域41連接，可以降低存儲(chǔ)器單元的靜電破壞的可能性。
(第2實(shí)施例)接下來，以與第1實(shí)施例不同的點(diǎn)為中心對(duì)第2實(shí)施例進(jìn)行說明。圖20是第2實(shí)施例所涉及的傳輸晶體管區(qū)域R的模式圖，與第1實(shí)施例的圖15對(duì)應(yīng)。圖21是放大圖20的字線WL0～4的圖。
第2實(shí)施例的特征在于，使控制柵極45的排列順序與引出配線47的排列順序不同。通過該方式，使字線WL0～15的排列順序在塊BK和傳輸晶體管區(qū)域R不同。以下對(duì)此進(jìn)行說明。
例如，如果注意字線WL2，則在圖15所示的第1實(shí)施例中，與字線WL2對(duì)應(yīng)的傳輸晶體管Q2和與字線WL0對(duì)應(yīng)的傳輸晶體管Q0或與字線WL1對(duì)應(yīng)的傳輸晶體管Q1相比，從塊BK看位于傳輸晶體管區(qū)域R的更里側(cè)。因此，為了避免與字線WL0、1接觸，迂回這些字線WL0、1配置字線WL2。
與此相對(duì)，在第2實(shí)施例中，如圖20、21所示，在傳輸晶體管區(qū)域R，使字線WL2排列在比字線WL0、1更靠近這一側(cè)。因此，可以不使字線WL2迂回而配置。這意味著可以減少通過第1元件分離絕緣膜39上的字線的數(shù)目。因此，在傳輸晶體管區(qū)域R，可以使字線的間距有富余，因此，字線的形成變的容易。
特別是，如果第1元件分離絕緣膜39進(jìn)一步細(xì)微化，能配置在其上的字線的根數(shù)也減少，因此，如第2實(shí)施例所示的改變字線的順序的效果很大。另外，要改變字線的順序，可以如圖21所示的，通過使控制柵極45和引出配線47立體交叉而實(shí)現(xiàn)。
(第3實(shí)施例)接下來，參照?qǐng)D22，以與第1及第2實(shí)施例不同的點(diǎn)為中心對(duì)第3實(shí)施例進(jìn)行說明。圖22是第3實(shí)施例所涉及的傳輸晶體管區(qū)域的模式圖，與第1實(shí)施例的圖16對(duì)應(yīng)。
在第3實(shí)施例中，除組G1(第1組的一例)及組G2(第2組的一例)之外，還包括組G3(第3組的一例)。其特征在于在組G3和組G2之間，包括寬度為比第1元件分離絕緣膜39的寬度w2大的寬度w3的第2元件分離絕緣膜63。通過該方式，可以同時(shí)實(shí)現(xiàn)減小傳輸晶體管區(qū)域R的面積和各傳輸晶體管的分離。以下，對(duì)第3實(shí)施例的上述特征進(jìn)行詳細(xì)說明。
在第1、2實(shí)施例中，構(gòu)成NAND單元1(圖3)的存儲(chǔ)器單元為16個(gè)，而在第3實(shí)施例中為32個(gè)。因此，傳輸晶體管Q的數(shù)目也變成32個(gè)。如果將32個(gè)傳輸晶體管Q分成組G1、2而配置，則傳輸晶體管區(qū)域R的字線方向的尺寸增大。由于存儲(chǔ)器單元為32個(gè)，因此NAND單元的位線方向的尺寸增大，與此相伴，區(qū)域R的位線方向的尺寸也增大。因此，在第3實(shí)施例中，將傳輸晶體管Q分成組G1、2、3而配置成3段。
組G3的傳輸晶體管Q的雜質(zhì)區(qū)域41(第1雜質(zhì)區(qū)域的一例)夾著沿柵極線35延伸的方向形成的第2元件分離絕緣膜63與組G2的傳輸晶體管Q的雜質(zhì)區(qū)域43(第2雜質(zhì)區(qū)域的一例)互相對(duì)向。
在NAND型中，存儲(chǔ)在存儲(chǔ)器單元中的數(shù)據(jù)的清除以塊BK為單位而進(jìn)行。即，一攬子清除存儲(chǔ)在選擇的塊BK的存儲(chǔ)器單元中的數(shù)據(jù)。圖22表示的是在清除數(shù)據(jù)時(shí)向非選擇的塊BK的字線WL傳輸電壓時(shí)的傳輸晶體管Q的電壓。
在清除數(shù)據(jù)時(shí)，使驅(qū)動(dòng)線DL的電壓為0V，半導(dǎo)體基板3(圖1)的電壓為20V。由于與非選擇的塊BK對(duì)應(yīng)的傳輸晶體管Q的柵極線35為0V，所以，傳輸晶體管Q成為截止。因此，在雜質(zhì)區(qū)域41，由于電容耦合，成為與半導(dǎo)體基板3的電壓大致相等的20V的浮游狀態(tài)，另一方面，雜質(zhì)區(qū)域43成為作為驅(qū)動(dòng)線DL的電壓的0V。
如以上所述，在清除數(shù)據(jù)時(shí)，在與非選擇的塊BK對(duì)應(yīng)的傳輸晶體管區(qū)域R，產(chǎn)生電位差為20V的部位。因此，在第3實(shí)施例中，使第2元件分離絕緣膜63的寬度w3比較大。通過該方式來實(shí)現(xiàn)組G2和組G3的傳輸晶體管的元件分離，而且減少了從組G3的雜質(zhì)區(qū)域41(20V)向組G2的雜質(zhì)區(qū)域43(0V)的漏電流。如果該漏電流大，則組G3的雜質(zhì)區(qū)域成為浮游狀態(tài)，因此，存儲(chǔ)器單元的字線和半導(dǎo)體基板的電位差增大，發(fā)生誤清除。由于在第3實(shí)施例中可以減少上述漏電流，所以可以防止誤清除。如以上說明的，在第3實(shí)施例中，雖然增大了第2元件分離絕緣膜63的寬度w3，但是，如在第1、2實(shí)施例中說明的，可以減小第1元件分離絕緣膜39的寬度w2，所以可以防止傳輸晶體管區(qū)域R的位線方向的尺寸增大。
從如圖22所示的第3實(shí)施例中的字線或驅(qū)動(dòng)線的號(hào)碼可以看到，與以上的實(shí)施例同樣，在任意字線的傳輸晶體管的相鄰兩側(cè)、相對(duì)一側(cè)及斜對(duì)面配置剩余的字線的傳輸晶體管。
在第1～第3實(shí)施例中，以NAND單元型EEPROM為例進(jìn)行了說明，但是，本發(fā)明不限定于此，也可以在例如DINOR單元型EEPROM、AND單元型EEPROM中適用。
(電子卡及對(duì)電子裝置的適用)接下來，本發(fā)明的實(shí)施例所涉及的電子卡及使用該電子卡的電子裝置進(jìn)行說明。圖23表示本發(fā)明的實(shí)施例的所涉及的電子卡及電子裝置的構(gòu)成。在此，電子裝置表示作為便攜式電子器械的一例的數(shù)字靜像攝影機(jī)101。電子卡是作為數(shù)字靜像攝影機(jī)101的存儲(chǔ)介質(zhì)而使用的存儲(chǔ)卡119。存儲(chǔ)卡119具有集成并封裝了在本發(fā)明的實(shí)施例中說明的非易失性半導(dǎo)體存儲(chǔ)裝置的IC插件PK1。
在數(shù)字靜像攝影機(jī)101的殼中，收納有卡槽102和與該卡槽102連接的圖中沒有示出的電路基板。存儲(chǔ)器卡119能取出地安裝在卡槽102中。存儲(chǔ)器卡119安裝在卡槽102中后，與電路基板上的電路電連接。
在電子卡為例如非接觸型的IC卡時(shí)，將其收納在卡槽102中或接近卡槽，通過無線信號(hào)與電路基板上的電路連接。
圖24表示數(shù)字靜像攝影機(jī)的基本構(gòu)成。來自被攝物的光被透鏡103聚光并輸入給攝像裝置104。攝像裝置104是例如CMOS影像傳感器，對(duì)輸入的光進(jìn)行光電變換并輸出模擬信號(hào)。該模擬信號(hào)被模擬放大器(AMP)放大后，通過A/D轉(zhuǎn)換器變換成數(shù)字信號(hào)。變換后的信號(hào)輸入給攝影信號(hào)處理電路105，進(jìn)行例如自動(dòng)曝光控制(AE)、自動(dòng)白色平衡控制(AWB)及顏色分離處理后，變換成輝度信號(hào)和色差信號(hào)。
在監(jiān)視圖像時(shí)，從攝影信號(hào)處理電路105輸出的信號(hào)輸入給視頻信號(hào)處理電路106，變換成視頻信號(hào)。作為視頻信號(hào)的方式，可以舉出例如NTSC(National Television System Committee)。視頻信號(hào)通過顯示信號(hào)處理電路107輸出給安裝在數(shù)字靜像攝影機(jī)101上的顯示部108。顯示部108是例如液晶顯示器。
視頻信號(hào)通過視頻驅(qū)動(dòng)器109提供給視頻輸出端子110。通過數(shù)字靜像攝影機(jī)101拍攝的圖像可以通過視頻輸出端子110輸出給例如電視機(jī)等圖像設(shè)置備。通過該方式，可以在顯示部108以外的顯示設(shè)置備上顯示拍攝的圖像。攝像裝置104、模擬放大器(AMP)、A/D轉(zhuǎn)換器(A/D)、攝影信號(hào)處理電路105受微型計(jì)算機(jī)111控制。
在捕捉圖像時(shí)，操作者按壓操作按鈕例如快門按鈕112。因此，微型計(jì)算機(jī)111控制存儲(chǔ)器控制器113，從攝影信號(hào)處理電路105輸出的信號(hào)作為幀圖像被寫入視頻存儲(chǔ)器114。被寫入視頻存儲(chǔ)器114的幀圖像通過壓縮/伸長(zhǎng)處理電路115根據(jù)規(guī)定的格式被壓縮，通過卡接口116存儲(chǔ)于安裝在卡槽102中的存儲(chǔ)卡119中。
在再生存儲(chǔ)的圖像時(shí)，通過卡接口116讀出存儲(chǔ)在存儲(chǔ)卡119中的圖像，通過壓縮/伸長(zhǎng)處理電路115進(jìn)行伸長(zhǎng)后，寫入視頻存儲(chǔ)器114。寫入的圖像被輸入給視頻信號(hào)處理電路106，與監(jiān)視圖像時(shí)同樣，映出在顯示部108或圖像設(shè)置備上。
另外，在該構(gòu)成中，在電路基板100上安裝卡槽102、攝像裝置104、模擬放大器(AMP)、A/D轉(zhuǎn)換器(A/D)、攝影信號(hào)處理電路105、視頻信號(hào)處理電路106、存儲(chǔ)器控制器113、視頻存儲(chǔ)器114、壓縮/伸長(zhǎng)處理電路115及卡接口116。
但是，對(duì)于卡槽102，沒有必要安裝在電路基板100上，也可以通過連接電纜等與電路基板100連接。
在電路基板100上進(jìn)一步安裝電源電路117。電源電路117接受來自外部電源或電池的電源供給，產(chǎn)生在數(shù)字靜像攝影機(jī)的內(nèi)部使用的內(nèi)部電源電壓。作為電源電路117，也可以使用DC-DC轉(zhuǎn)換器。內(nèi)部電源電壓除供給上述的電路之外，還供給閃光放電管118、顯示部108。
如以上所述，本發(fā)明的實(shí)施例所涉及的電子卡可以用在數(shù)字靜像攝影機(jī)等便攜式器械中。進(jìn)一步，該電子卡不僅可以在便攜式器械中而且可以在如圖25A～25J所示的其他各種電子器械中適用。即，可以在圖25A所示的攝像機(jī)、圖25B所示的電視機(jī)、圖25C所示的聲頻器械、圖25D所示的游戲機(jī)、圖25E所示的電子樂器、圖25F所示的手機(jī)、圖25G所示的個(gè)人計(jì)算機(jī)、圖25H所示的個(gè)人數(shù)字助理(PDA)、圖25I所示的音頻錄音機(jī)、圖25J所示的PC卡等中使用上述電子卡。
(發(fā)明效果)根據(jù)本發(fā)明所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置，由于可以將相鄰的傳輸晶體管之間的電位差抑制在低水平上，所以可以減小使傳輸晶體管相互分離的元件分離絕緣膜的尺寸。因此，可以減小配置傳輸晶體管的區(qū)域。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于包括把多個(gè)能電改寫數(shù)據(jù)的非易失性的存儲(chǔ)器單元配置成陣列狀并且分割成多個(gè)塊的存儲(chǔ)器單元陣列；分別配置在所述多個(gè)塊上并且分別與同一行的存儲(chǔ)器單元共同連接的多條字線；與所述多條字線對(duì)應(yīng)而設(shè)置并且向?qū)?yīng)的字線供給電壓的多條驅(qū)動(dòng)線；和作為在所述多條字線和所述多條驅(qū)動(dòng)線中連接對(duì)應(yīng)的字線和驅(qū)動(dòng)線的開關(guān)的多個(gè)傳輸晶體管；當(dāng)把所述多條字線分成任意決定的任意字線、分別位于所述任意字線的兩側(cè)的字線的相鄰位置上的兩相鄰字線、所述任意字線和所述兩相鄰字線以外的剩余字線時(shí)，在所述多個(gè)傳輸晶體管中，在所述任意字線的傳輸晶體管的兩側(cè)及對(duì)面配置有所述剩余的字線的傳輸晶體管。
2.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于所述非易失性半導(dǎo)體存儲(chǔ)裝置包括沿著上述多個(gè)傳輸晶體管的柵極線延伸的方向而形成的第1元件分離絕緣膜；所述多個(gè)傳輸晶體管分別包含連接所述多條字線中對(duì)應(yīng)的字線的第1雜質(zhì)區(qū)域和連接所述多條驅(qū)動(dòng)線中對(duì)應(yīng)的驅(qū)動(dòng)線的第2雜質(zhì)區(qū)域；所述多個(gè)傳輸晶體管分成由沿著所述第1元件分離絕緣膜形成了所述第1雜質(zhì)區(qū)域的傳輸晶體管構(gòu)成的第1組，和由具有夾著所述第1元件分離絕緣膜而與上述第1組的上述第1雜質(zhì)區(qū)域互相對(duì)向而形成的所述第1雜質(zhì)區(qū)域的傳輸晶體管構(gòu)成的第2組；在所述任意字線的傳輸晶體管的所述第1雜質(zhì)區(qū)域的兩側(cè)及對(duì)面配置有所述剩余字線的傳輸晶體管的所述第1雜質(zhì)區(qū)域。
3.如權(quán)利要求2所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于所述多條字線分別包含所述多個(gè)存儲(chǔ)器單元中對(duì)應(yīng)的存儲(chǔ)器單元的控制柵極；和從所述多個(gè)傳輸晶體管中對(duì)應(yīng)的傳輸晶體管的所述第1雜質(zhì)區(qū)域中引出并配置在所述控制柵極的上層的引出配線；所述控制柵極的排列順序和所述引出配線的排列順序相同。
4.如權(quán)利要求2所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于所述多條字線分別包含所述多個(gè)存儲(chǔ)器單元中對(duì)應(yīng)的存儲(chǔ)器單元的控制柵極；和從所述多個(gè)傳輸晶體管中對(duì)應(yīng)的傳輸晶體管的所述第1雜質(zhì)區(qū)域中引出并配置在所述控制柵極的上層的引出配線；所述控制柵極的排列順序和所述引出配線的排列順序不同。
5.如權(quán)利要求3或4所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于所述非易失性半導(dǎo)體存儲(chǔ)裝置包括其間形成有絕緣膜的多個(gè)導(dǎo)電層的多層構(gòu)造；所述引出配線是所述多個(gè)導(dǎo)電層中比所述控制柵極高1層的導(dǎo)電層。
6.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于在所述多個(gè)傳輸晶體管中，在所述任意字線的傳輸晶體管的斜對(duì)面配置有所述剩余字線的傳輸晶體管。
7.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于在所述多個(gè)傳輸晶體管中，在所述任意字線的傳輸晶體管的兩側(cè)及對(duì)面配置有位于所述任意字線的兩側(cè)的字線以外的所述剩余字線的傳輸晶體管。
8.如權(quán)利要求2、6或7所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于所述非易失性半導(dǎo)體存儲(chǔ)裝置包括沿著所述多個(gè)傳輸晶體管的所述柵極線延伸的方向而形成并且寬度比所述第1元件分離絕緣膜大的第2元件分離絕緣膜；所述多個(gè)傳輸晶體管除了所述第1組及第2組之外，還劃分成由具有夾著所述第2元件分離絕緣膜而與所述第2組的所述第2雜質(zhì)區(qū)域互相對(duì)向的所述第1雜質(zhì)區(qū)域的傳輸晶體管構(gòu)成的第3組。
9.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于所述非易失性半導(dǎo)體存儲(chǔ)裝置是NAND型EEPROM。
10.一種電子卡，其特征在于配置有權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置。
11.一種電子裝置，其特征在于包括卡接口；與所述卡接口連接的卡槽；和能與所述卡槽電連接的權(quán)利要求10所述的所述電子卡。
12.如權(quán)利要求11所述的電子裝置，其特征在于所述電子裝置是數(shù)字照相機(jī)。
全文摘要
本發(fā)明提供一種非易失性半導(dǎo)體存儲(chǔ)裝置，能減小配置傳輸晶體管的區(qū)域面積。與配置成塊BK的存儲(chǔ)器單元連接的字線WL0～15與傳輸晶體管Q0～15的雜質(zhì)區(qū)域41連接。在Q0～15的雜質(zhì)區(qū)域43中，連接有向字線WL0～15供給電壓的驅(qū)動(dòng)線DL0～15。為了向與字線WL3連接的存儲(chǔ)器單元寫入數(shù)據(jù)，對(duì)字線WL3施加20V電壓，對(duì)兩相鄰字線WL1、5施加0V電壓。在字線WL3的傳輸晶體管Q3的兩側(cè)及對(duì)面不配置字線WL1、5的傳輸晶體管Q1、5。據(jù)此，就可以防止相鄰的傳輸晶體管之間的電位差增大。
文檔編號(hào)G11C8/00GK1577862SQ200410071290
公開日2005年2月9日 申請(qǐng)日期2004年7月16日 優(yōu)先權(quán)日2003年7月18日
發(fā)明者二山拓也, 細(xì)野浩司 申請(qǐng)人:株式會(huì)社東芝