專利名稱:半導(dǎo)體裝置的制造方法
技術(shù)領(lǐng)域:
本發(fā)明涉及在柵電極的側(cè)面具有凹口的半導(dǎo)體裝置的制造方法。
背景技術(shù):
為了改善半導(dǎo)體裝置的性能,須開發(fā)具有優(yōu)良特性的MOS晶體管。而且,為了實(shí)現(xiàn)半導(dǎo)體裝置的高速動(dòng)作,一般使MOS晶體管的漏極電流變大,并使其寄生電容變小。特別是,在隔著柵絕緣膜的柵電極與源極/漏極區(qū)之間的重疊部分產(chǎn)生的覆蓋電容,對晶體管特性產(chǎn)生很大的影響,因此,減小覆蓋電容就成為業(yè)界的一大課題。
在非專利文獻(xiàn)1,公開了減小該覆蓋電容的方法。在非專利文獻(xiàn)1所記載的技術(shù)中,通過在柵電極的底部形成凹口,減少隔著柵絕緣膜的柵電極與源極/漏極區(qū)之間的重疊部分(以下稱為“柵極覆蓋量Lov”)來減小覆蓋電容。
在非專利文獻(xiàn)1所記載的技術(shù)中,由于只在柵電極的底部形成凹口,因此,柵電極底部的柵極長度小于其上部的柵極長度。從而,能夠減小覆蓋電容,同時(shí)實(shí)現(xiàn)由通常的工藝就能夠?qū)崿F(xiàn)的最小柵極長度以下的柵極長度。另外,即使在柵電極形成凹口的場合,柵電極上部的柵極長度沒有改變,因此,也能夠防止柵極電阻的增加。
例如在專利文獻(xiàn)1、2中,記載了一種在MOS晶體管的柵電極上形成這樣的凹口的方法。在專利文獻(xiàn)1、2中所記載的凹口形成方法,同時(shí)也是利用了柵電極側(cè)壁的氧化速度根據(jù)柵電極中的雜質(zhì)濃度的不同而改變的特性的技術(shù)。另外,在專利文獻(xiàn)3中公開了其它的凹口形成方法。
以上,作為減小覆蓋電容的方法,就在柵電極的側(cè)面設(shè)置凹口的方法進(jìn)行了說明,但在非專利文獻(xiàn)2、3中公開了另一種方法,即通過在柵電極的側(cè)面設(shè)置兩層側(cè)壁來減少柵極覆蓋量Lov的方法。
特開2002-222947號公報(bào)[專利文獻(xiàn)2]特開平9-82958號公報(bào)[專利文獻(xiàn)3]特開2002-305287號公報(bào)[非專利文獻(xiàn)1]T.Ghani,et.al.,IEDM Technical Digest,pp.415-418,1999[非專利文獻(xiàn)2]T.Matumoto,et.al.,IEDM Technical Digest,pp.219-222,2001[非專利文獻(xiàn)3]K.ohta,et.al.,Extended Abstracts of the 2001 InternationalConference on SSDM,pp.148-149,2001如上所述,在專利文獻(xiàn)1、2所記載的技術(shù)中,由于通過氧化柵電極的側(cè)壁來形成凹口,因此產(chǎn)生如下問題一般,很難正確地控制柵電極的氧化量,而且,對柵電極的側(cè)壁進(jìn)行氧化時(shí),就連本來應(yīng)該禁止氧化的部分也被氧化,因此,很難得到所期望的凹口形狀。
通常,為了減小覆蓋電容而減少柵極覆蓋量Lov時(shí),由于增加了源極/漏極區(qū)的寄生電阻,因此減小了漏極電流。于是,一般減小覆蓋電容和增加漏極電流之間存在折衷的關(guān)系,為了使晶體管的性能最佳化,必須設(shè)計(jì)適當(dāng)?shù)臇艠O覆蓋量Lov,并正確地加以實(shí)現(xiàn)。
但是,如上所述,在專利文獻(xiàn)1、2所記載的技術(shù)中,由于很難得到所期望的凹口形狀,因此,很難實(shí)現(xiàn)正確的柵極覆蓋量Lov。因此,在專利文獻(xiàn)1、2所記載的技術(shù)中,不能使晶體管的性能最佳化。
發(fā)明內(nèi)容
本發(fā)明為了克服上述問題而提出,其目的在于提供一種能夠在柵電極的側(cè)面形成所期望形狀的凹口的技術(shù)。
本發(fā)明的半導(dǎo)體裝置制造方法,包括(a)在半導(dǎo)體襯底上形成柵絕緣膜的工序,(b)在所述柵絕緣膜上形成包含n型雜質(zhì)的第一多晶硅膜的工序,(c)在所述第一多晶硅膜上,形成作為第二多晶硅膜的包含所述雜質(zhì)且所述雜質(zhì)濃度低于所述第一多晶硅膜的雜質(zhì)濃度的多晶硅膜,或非摻雜多晶硅膜的工序,(d)從所述第二多晶硅膜的上方,對所述第一、第二多晶硅膜進(jìn)行局部刻蝕,從而在所述柵絕緣膜上形成包括所述第一、第二多晶硅膜的柵電極的工序,以及(e)在所述工序(d)之后,在所述柵電極的側(cè)面形成側(cè)壁的工序。通過在所述工序(d)中對所述第一、第二多晶硅膜進(jìn)行刻蝕,使所述柵電極的所述第一多晶硅膜的側(cè)面相對所述第二多晶硅膜的側(cè)面凹進(jìn),結(jié)果在所述柵電極的側(cè)面形成凹口;在所述工序(e)中,形成填充所述凹口的所述側(cè)壁。
圖1是按工序依次表示本發(fā)明實(shí)施例1的半導(dǎo)體裝置制造方法的截面圖。
圖2是按工序依次表示本發(fā)明實(shí)施例1的半導(dǎo)體裝置制造方法的截面圖。
圖3是按工序依次表示本發(fā)明實(shí)施例1的半導(dǎo)體裝置制造方法的截面圖。
圖4是按工序依次表示本發(fā)明實(shí)施例1的半導(dǎo)體裝置制造方法的截面圖。
圖5是按工序依次表示本發(fā)明實(shí)施例1的半導(dǎo)體裝置制造方法的截面圖。
圖6是按工序依次表示本發(fā)明實(shí)施例1的半導(dǎo)體裝置制造方法的截面圖。
圖7是按工序依次表示本發(fā)明實(shí)施例1的半導(dǎo)體裝置制造方法的截面圖。
圖8是按工序依次表示本發(fā)明實(shí)施例2的半導(dǎo)體裝置制造方法的截面圖。
圖9是按工序依次表示本發(fā)明實(shí)施例2的半導(dǎo)體裝置制造方法的截面圖。
圖10是按工序依次表示本發(fā)明實(shí)施例2的半導(dǎo)體裝置制造方法的截面圖。
圖11是按工序依次表示本發(fā)明實(shí)施例2的半導(dǎo)體裝置制造方法的截面圖。
圖12是按工序依次表示本發(fā)明實(shí)施例2的半導(dǎo)體裝置制造方法的截面圖。
圖13是按工序依次表示本發(fā)明實(shí)施例3的半導(dǎo)體裝置制造方法的截面圖。
圖14是按工序依次表示本發(fā)明實(shí)施例3的半導(dǎo)體裝置制造方法的截面圖。
圖15是按工序依次表示本發(fā)明實(shí)施例3的半導(dǎo)體裝置制造方法的截面圖。
圖16是按工序依次表示本發(fā)明實(shí)施例3的半導(dǎo)體裝置制造方法的截面圖。
圖17是按工序依次表示本發(fā)明實(shí)施例3的半導(dǎo)體裝置制造方法的截面圖。
具體實(shí)施例方式
實(shí)施例1圖1~圖7是,按工序依次表示本發(fā)明實(shí)施例1的半導(dǎo)體裝置制造方法的截面圖。本實(shí)施例1的半導(dǎo)體裝置是例如設(shè)有邏輯器件和高頻器件的芯片上系統(tǒng)(SoCSystem on Chip),其中,邏輯器件和高頻器件各自具有nMOS晶體管和pMOS晶體管。
在本實(shí)施例1的半導(dǎo)體裝置中,nMOS晶體管和pMOS晶體管各自的柵電極,具有n型的單柵極結(jié)構(gòu)。另外,本實(shí)施例1中的nMOS晶體管具有表面溝道結(jié)構(gòu),pMOS晶體管具有埋置溝道結(jié)構(gòu)。以下,參照圖1~7,就本實(shí)施例1的半導(dǎo)體裝置的制造方法進(jìn)行說明。
首先,如圖1所示,通過眾所周知的LOCOS(Locally OxidizedSilicon局部氧化硅)隔離技術(shù)和溝道隔離技術(shù),例如在p型硅襯底即半導(dǎo)體襯底1的上面內(nèi)形成元件隔離絕緣膜2。
元件隔離絕緣膜2例如由硅氧化膜構(gòu)成,將半導(dǎo)體襯底1上面分隔成多個(gè)區(qū)。
接著,如圖1所示,在形成邏輯器件的區(qū)(以下稱為“邏輯區(qū)”)中,在形成nMOS晶體管的區(qū)(以下稱為“nMOS區(qū)”)的半導(dǎo)體襯底1的上面內(nèi)形成p型阱區(qū)3p,在形成pMOS晶體管的區(qū)(以下稱為“pMOS區(qū)”)的半導(dǎo)體襯底1的上面內(nèi)形成n型阱區(qū)3n。另外,在形成高頻器件的區(qū)(以下稱為“RF(Radio Frequency射頻)區(qū)”)中,在nMOS區(qū)的半導(dǎo)體襯底1的上面內(nèi)形成p型阱區(qū)33p,在pMOS區(qū)的半導(dǎo)體襯底1的上面內(nèi)形成n型阱區(qū)33n。然后,在阱區(qū)3n、33n內(nèi),形成構(gòu)成p型埋置溝道的埋置層(圖中未示出)。
接著,從上面氧化半導(dǎo)體襯底1,在半導(dǎo)體襯底1上形成例如膜厚為3.0nm的柵絕緣膜4。
接著,如圖2所示,在柵絕緣膜4和元件隔離絕緣膜2上形成例如厚度為10nm的多晶硅膜5。該多晶硅膜5是,將n型雜質(zhì)例如磷原子以1×1019/cm3的濃度均勻分布的摻雜多晶硅膜,它可以在包含PCl3(三氯化磷)等含磷化合物的原料氣體中,通過CVD(Chemical VaporDeposition化學(xué)氣相淀積)生長形成。
接著,如圖3所示,在多晶硅膜5上形成光致抗蝕劑6a,該光致抗蝕劑6a在邏輯區(qū)的pMOS區(qū)和RF區(qū)的nMOS區(qū)設(shè)有露出多晶硅膜5的開口圖案。然后,以該光致抗蝕劑6a作為掩模離子注入磷,使在邏輯區(qū)的pMOS區(qū)和RF區(qū)的nMOS區(qū)的多晶硅膜5的磷濃度為5×1020/cm3。此時(shí),以不會(huì)使磷達(dá)到多晶硅膜5下方的低能量,例如以3keV對磷進(jìn)行離子注入。然后除去光致抗蝕劑6a。另外,圖中用右升斜線表示磷濃度為5×1020/cm3的多晶硅膜5區(qū)。
接著,如圖4所示,在多晶硅膜5上形成光致抗蝕劑6b,該光致抗蝕劑6b在RF區(qū)的pMOS區(qū)設(shè)有漏出多晶硅膜5的開口圖案。然后,用參照圖3所說明的工序,也就是以多于在邏輯區(qū)的pMOS區(qū)和RF區(qū)的nMOS區(qū)對多晶硅膜5離子注入磷的工序時(shí)的磷注入量,以光致抗蝕劑6b作為掩模來離子注入磷,使RF區(qū)的pMOS區(qū)的多晶硅膜5的磷濃度為9×1020/cm3。此時(shí),同樣以不會(huì)使磷達(dá)到多晶硅膜5下方的低能量,例如以3keV對磷進(jìn)行離子注入。然后除去光致抗蝕劑6b。另外,圖中用左升斜線表示磷濃度為9×1020/cm3的多晶硅膜5區(qū)。
如上所述,因未對邏輯區(qū)的nMOS區(qū)的多晶硅膜5離子注入磷,其磷濃度依然為1×1019/cm3,而對于邏輯區(qū)的pMOS區(qū)、RF區(qū)的pMOS區(qū)以及nMOS區(qū)的多晶硅膜5離子注入了磷,其磷濃度為如上所述。
接著,如圖5所示,在多晶硅膜5上形成例如厚度為200nm的多晶硅膜7。該多晶硅膜7與離子注入磷之前的多晶硅膜5同樣,是將n型雜質(zhì)例如磷原子以1×1019/cm3的濃度大致均勻分布的摻雜多晶硅膜,它可以在包含PCl3(三氯化磷)等含磷化合物的原料氣體中,通過CVD生長形成。
然后,為了減小柵極電阻,在多晶硅膜7上形成例如由鎢(W)構(gòu)成的金屬膜8,在后續(xù)的工序中,在這樣的金屬膜8上形成作為硬掩模被使用的氮化硅膜9。
接著,在氮化硅膜9上形成具有預(yù)定的開口圖案的光致抗蝕劑(圖中未示出),并以該光致抗蝕劑用作掩模,將氮化硅膜9圖案化。然后,將圖案化后的氮化硅膜9用作掩模,對金屬膜8進(jìn)行刻蝕。
接著,再以氮化硅膜9用作掩模,以柵絕緣膜4用作刻蝕停止,用等離子各向異性刻蝕對多晶硅膜5、7進(jìn)行刻蝕。由此,如圖6所示,在邏輯區(qū)的nMOS區(qū)和pMOS區(qū)的柵絕緣膜4上,分別形成柵電極10n、10p,在RF區(qū)的nMOS區(qū)和pMOS區(qū)的柵絕緣膜4上,分別形成柵電極40n、40p。
柵電極10n包括,多晶硅膜5上磷濃度為1×1019/cm3的區(qū)、多晶硅膜7以及金屬膜8;各柵電極10p、40n包括,多晶硅膜5上磷濃度為5×1020/cm3的區(qū)、多晶硅膜7以及金屬膜8;柵電極40p包括,多晶硅膜5上磷濃度為9×1020/cm3的區(qū)、多晶硅膜7以及金屬膜8。而且,在柵電極10n、10p、40n、40p的各上面形成氮化硅膜9。另外,在柵電極10p、40n、40p的各側(cè)面的底部形成凹口。
一般來說,多晶硅膜中所含的n型雜質(zhì)濃度越高,對多晶硅膜的刻蝕速度越快。而且,由于在本實(shí)施例1中的邏輯區(qū)的pMOS區(qū)、RF區(qū)的nMOS區(qū)以及pMOS區(qū),下層的多晶硅膜5的磷濃度高于上層的多晶硅膜7的磷濃度,因此,對多晶硅膜5的刻蝕速度快于對多晶硅膜7的刻蝕速度。其結(jié)果,柵電極10p、40n、40p的各多晶硅膜5的側(cè)面,相對多晶硅膜7的側(cè)面凹進(jìn),從而,在各柵電極10p、40n、40p側(cè)面的底部形成凹口。
另外,在本實(shí)施例1中,邏輯區(qū)的pMOS區(qū)和RF區(qū)的nMOS區(qū)的多晶硅膜5的磷濃度相同,而且,與這些區(qū)相比,RF區(qū)的pMOS區(qū)的多晶硅膜5的磷濃度更高。因此,在柵電極10p上形成的凹口15p的大小與在柵電極40n上形成的凹口45n的大小相同,而在柵電極40p形成的凹口45p大于凹口15p、45n。另外,在邏輯區(qū)的nMOS區(qū),由于多晶硅膜5、7的磷濃度相同,因此,在柵電極10n的側(cè)面不形成凹口。
另外,在柵電極側(cè)面的底部形成的凹口的大小,可通過調(diào)整刻蝕條件、多晶硅膜5的膜厚以及下層的多晶硅膜5與上層的多晶硅膜7之間的雜質(zhì)濃度差等容易進(jìn)行控制。
在本實(shí)施例1中,對多晶硅膜5、7進(jìn)行刻蝕時(shí)使用Cl2和O2的混合氣體,但可以通過例如增大該混合氣體中的Cl2的比例來使凹口變大。另外,通過加大進(jìn)行刻蝕時(shí)的混合氣體的氣壓或者降低RF功率,也能夠使凹口變大。
接著,在柵絕緣膜4和元件隔離絕緣膜2上,形成用以對邏輯區(qū)和RF區(qū)的pMOS區(qū)開口的光致抗蝕劑(圖中未示出),并以該光致抗蝕劑和氮化硅膜9用作掩模,例如離子注入硼,然后除去光致抗蝕劑。由此,如圖6所示,在阱區(qū)3n的上面內(nèi)形成p型雜質(zhì)區(qū)即p型擴(kuò)散區(qū)11p。同時(shí),在阱區(qū)33n的上面內(nèi)形成p型雜質(zhì)區(qū)即p型擴(kuò)散區(qū)41p。
接著,在柵絕緣膜4和元件隔離絕緣膜2上,形成用以對邏輯區(qū)和RF區(qū)的nMOS區(qū)開口的光致抗蝕劑(圖中未示出),并以該光致抗蝕劑和氮化硅膜9用作掩模,例如離子注入砷,然后除去光致抗蝕劑。由此,如圖6所示,在阱區(qū)3p的上面內(nèi)形成n型雜質(zhì)區(qū)即n型擴(kuò)散區(qū)11n。同時(shí),在阱區(qū)33p的上面內(nèi)形成n型雜質(zhì)區(qū)即n型擴(kuò)散區(qū)41n。
接著,在整個(gè)表面淀積填充凹口15p、45n、45p的氮化硅膜,并通過在半導(dǎo)體襯底1的深度方向刻蝕速度高的各向異性干刻蝕法,對這樣的氮化硅膜進(jìn)行刻蝕。由此,如圖7所示,在各柵電極10n、10p、40n、40p的側(cè)面和氮化硅膜9的側(cè)面上,形成由氮化硅膜構(gòu)成的側(cè)壁12。而且,凹口15p、45n、45p被側(cè)壁12填充。
接著,在阱區(qū)3n、33n的上面內(nèi)分別形成p型雜質(zhì)區(qū)13p、43p,在阱區(qū)3p、33p的上面內(nèi)分別形成n型雜質(zhì)區(qū)13n、43n。具體地說,首先在柵絕緣膜4和元件隔離絕緣膜2上,形成用以對邏輯區(qū)和RF區(qū)的pMOS區(qū)開口的光致抗蝕劑(圖中未示出),并以該光致抗蝕劑、氮化硅膜9以及側(cè)壁12用作掩模,例如離子注入硼,然后除去光致抗蝕劑。設(shè)定此時(shí)的硼的離子注入量,大于形成p型擴(kuò)散區(qū)11p、41p時(shí)的硼的離子注入量。由此,如圖7所示,在阱區(qū)3n的上面內(nèi)形成雜質(zhì)濃度高于p型擴(kuò)散區(qū)11p的雜質(zhì)濃度的p型雜質(zhì)區(qū)13p。同時(shí),在阱區(qū)33n的上面內(nèi)內(nèi)形成其雜質(zhì)濃度高于p型擴(kuò)散區(qū)41p的雜質(zhì)濃度的p型雜質(zhì)區(qū)43p。
接著,在柵絕緣膜4和元件隔離絕緣膜2上,形成用以對邏輯區(qū)和RF區(qū)的nMOS區(qū)開口的光致抗蝕劑(圖中未示出),并以該光致抗蝕劑、氮化硅膜9以及側(cè)壁12用作掩模,例如離子注入砷,然后除去光致抗蝕劑。設(shè)定此時(shí)的砷的離子注入量,大于形成n型擴(kuò)散區(qū)1 1n、41n時(shí)的砷的離子注入量。由此,如圖7所示,在阱區(qū)3p的上面內(nèi)形成雜質(zhì)濃度高于n型擴(kuò)散區(qū)11n的雜質(zhì)濃度的n型雜質(zhì)區(qū)13n。同時(shí),在阱區(qū)33p的上面內(nèi)內(nèi)形成雜質(zhì)濃度高于n型擴(kuò)散區(qū)41n的雜質(zhì)濃度的n型雜質(zhì)區(qū)43n。
通過以上工序,在阱區(qū)3n的上面內(nèi)設(shè)置了分別由p型擴(kuò)散區(qū)11p和p型雜質(zhì)區(qū)13p構(gòu)成的相隔預(yù)定距離的多個(gè)源極/漏極區(qū),在阱區(qū)33n的上面內(nèi)設(shè)置了分別由p型擴(kuò)散區(qū)41p和p型雜質(zhì)區(qū)43p構(gòu)成的相隔預(yù)定距離的多個(gè)源極/漏極區(qū)。
并且,在阱區(qū)3p的上面內(nèi)設(shè)置了分別由n型擴(kuò)散區(qū)11n和n型雜質(zhì)區(qū)13n構(gòu)成的相隔預(yù)定距離的多個(gè)源極/漏極區(qū),在阱區(qū)33p的上面內(nèi)設(shè)置了分別由n型擴(kuò)散區(qū)41n和n型雜質(zhì)區(qū)43n構(gòu)成的相隔預(yù)定距離的多個(gè)源極/漏極區(qū)。
接著,進(jìn)行退火處理,激活上述源極/漏極區(qū)中的雜質(zhì)。由此,在邏輯區(qū)的pMOS區(qū)和RF區(qū)的pMOS區(qū),分別完成埋置溝道結(jié)構(gòu)的pMOS晶體管,在邏輯區(qū)的nMOS區(qū)和RF區(qū)的nMOS區(qū),分別完成表面溝道結(jié)構(gòu)的nMOS晶體管。
如圖7所示,在本實(shí)施例1的半導(dǎo)體裝置中,在邏輯區(qū)的nMOS晶體管沒有形成凹口,而在邏輯區(qū)的pMOS晶體管和RF區(qū)的nMOS晶體管中形成凹口。因此,在邏輯區(qū)的nMOS晶體管的柵極覆蓋量Lov,大于在邏輯區(qū)的pMOS晶體管和RF區(qū)的nMOS晶體管的柵極覆蓋量Lov。
另外,在邏輯區(qū)的pMOS晶體管和RF區(qū)的nMOS晶體管形成的凹口15p、45n,小于在RF區(qū)的pMOS晶體管形成的凹口45p。因此,在邏輯區(qū)的pMOS晶體管和RF區(qū)的nMOS晶體管的柵極覆蓋量Lov,大于在RF區(qū)的pMOS晶體管的柵極覆蓋量Lov。
如上所述,在本實(shí)施例1的半導(dǎo)體裝置的制造方法中,通過利用對多晶硅膜的刻蝕速度根據(jù)含n型雜質(zhì)的濃度而改變的特性,在柵電極側(cè)面的底部,由刻蝕形成凹口。
一般來說,與控制氧化量的場合相比,控制刻蝕量的場合通過調(diào)整刻蝕條件等能夠達(dá)到更高精度的控制。因此,與如上述專利文獻(xiàn)1、2中所記載的技術(shù)即通過對柵電極的側(cè)壁進(jìn)行氧化來形成凹口的場合相比,通過如本實(shí)施例1的刻蝕技術(shù)來在柵電極的側(cè)面形成凹口的場合,能夠改善凹口形狀的控制性,并能夠?qū)崿F(xiàn)所期望的凹口形狀。因此,能夠正確地實(shí)現(xiàn)適當(dāng)?shù)臇艠O覆蓋量Lov,并能夠最大限度地度地改善半導(dǎo)體裝置的性能。
另外,在本實(shí)施例1中,在多晶硅膜5上設(shè)置磷濃度為5×1020/cm3的區(qū)和9×1020/cm3的區(qū),并對這些區(qū)進(jìn)行局部刻蝕,由此在柵電極10p、40n和柵電極40p上,形成互不相同大小的凹口。
如此,通過在下層的多晶硅膜5上設(shè)置n型雜質(zhì)濃度互不相同的多個(gè)區(qū),能夠形成分別具有所期望的凹口形狀且凹口大小互不相同的多個(gè)柵電極。結(jié)果,在各晶體管中能夠使柵極覆蓋量Lov達(dá)到最佳化,并改善半導(dǎo)體裝置的整體工作性能。以下說明其理由。
如上述非專利文獻(xiàn)2所記載,在同一芯片內(nèi)的邏輯器件和高頻器件,最好使柵極覆蓋量Lov互不相同。
對于邏輯器件,重要的是實(shí)現(xiàn)高電流驅(qū)動(dòng)能力,同時(shí)又進(jìn)行高速動(dòng)作。因此,最好使柵極覆蓋量Lov比較大來減小源極/漏極區(qū)的寄生電阻。另一方面,對于高頻器件,由于顯示其性能的參數(shù)之一即最大振動(dòng)頻率fmax,兼顧覆蓋電容小和晶體管的高互導(dǎo)即源極/漏極區(qū)的寄生電阻低這兩個(gè)方面加以確定,因此,最大振動(dòng)頻率fmax取柵極覆蓋量Lov的某值上的極大值。
如此,在某些場合,由于邏輯器件所要求的柵極覆蓋量Lov和高頻器件所要求的柵極覆蓋量Lov互不相同,最好能在邏輯器件和RF器件中獨(dú)立地控制柵極覆蓋量Lov。
如上所述,在本實(shí)施例1能夠使各晶體管的凹口形狀達(dá)到最佳化,因此,能夠相互獨(dú)立地使邏輯器件的柵極覆蓋量Lov和RF器件的柵極覆蓋量Lov達(dá)到最佳化。從而改善了半導(dǎo)體裝置的整體工作性能。再有,在本實(shí)施例1中,例示了一種使邏輯器件和高頻器件之間的柵極覆蓋量Lov最佳化的結(jié)果,高頻器件的nMOS晶體管的柵極覆蓋量Lov小于邏輯器件的nMOS晶體管的柵極覆蓋量Lov,高頻器件的pMOS晶體管的柵極覆蓋量Lov小于邏輯器件的pMOS晶體管的柵極覆蓋量Lov的半導(dǎo)體裝置的制造方法。
另外,如上述非專利文獻(xiàn)3所述,在同一芯片內(nèi)的nMOS晶體管和pMOS晶體管之間,增加nMOS晶體管的柵極覆蓋量Lov能夠改善半導(dǎo)體裝置的工作速度。
如上所述,在本實(shí)施例1能夠使各晶體管的凹口形狀達(dá)到最佳化,因此,能夠相互獨(dú)立地使nMOS晶體管的柵極覆蓋量Lov和pMOS晶體管的柵極覆蓋量Lov達(dá)到最佳化。于是,如非專利文獻(xiàn)3所記載,能夠使nMOS晶體管的柵極覆蓋量Lov大于pMOS晶體管的柵極覆蓋量Lov。結(jié)果改善了半導(dǎo)體裝置的工作速度。
再有,在本實(shí)施例1的各邏輯區(qū)和RF區(qū)中,使nMOS晶體管的凹口大于pMOS晶體管的凹口,因此,nMOS晶體管的柵極覆蓋量Lov大于pMOS晶體管的柵極覆蓋量Lov。
另外,對于向多晶硅膜5離子注入磷之后所得到的結(jié)構(gòu),也可以在對多晶硅膜5進(jìn)行刻蝕之前進(jìn)行退火處理。此時(shí),在多晶硅膜5中,磷被擴(kuò)散而且大致均勻分布。另外,在本實(shí)施例1中,上層的多晶硅膜7是摻雜多晶硅膜,其中的磷大致均勻分布。因此,在上層的多晶硅膜7和下層的多晶硅膜5之間的邊界磷濃度急劇變化,從而對多晶硅膜的刻蝕速度急劇變化。于是,就容易得到所期望的凹口形狀。
實(shí)施例2圖8~圖12是按工序依次表示本發(fā)明實(shí)施例2的半導(dǎo)體裝置制造方法的截面圖。本實(shí)施例2的半導(dǎo)體裝置,是例如設(shè)有邏輯器件和高頻器件的芯片上系統(tǒng)(SoC),邏輯器件和高頻器件各自具有nMOS晶體管和pMOS晶體管。
在本實(shí)施例2的半導(dǎo)體裝置中,nMOS晶體管和pMOS晶體管的柵電極分別具有n型和p型的雙柵(雙柵極)結(jié)構(gòu)。而且,本實(shí)施例2的nMOS晶體管和pMOS晶體管分別具有表面溝道結(jié)構(gòu)。以下,參照圖8~12就本實(shí)施例2的半導(dǎo)體裝置的制造方法進(jìn)行說明。
首先,與上述的實(shí)施例1同樣地,在半導(dǎo)體襯底1的上面內(nèi)形成元件隔離絕緣膜2。然后,在邏輯區(qū)的nMOS區(qū)的半導(dǎo)體襯底1的上面內(nèi)形成阱區(qū)3p,在邏輯區(qū)的pMOS區(qū)的半導(dǎo)體襯底1的上面內(nèi)形成阱區(qū)3n。另外,在RF區(qū)的nMOS區(qū)的半導(dǎo)體襯底1的上面內(nèi)形成阱區(qū)33p,在RF區(qū)的pMOS區(qū)的半導(dǎo)體襯底1的上面內(nèi)形成阱區(qū)33n。由此能夠得到圖1中所示的結(jié)構(gòu)。再有,在本實(shí)施例2中,nMOS晶體管和pMOS晶體管雙方均具有表面溝道結(jié)構(gòu),因此,與實(shí)施例1不同,在阱區(qū)3n、33n內(nèi)沒有形成埋置層。
接著,如圖8所示,在柵絕緣膜4和元件隔離絕緣膜2上形成例如厚度為10nm的多晶硅膜16。該多晶硅膜16是未注入雜質(zhì)的非摻雜多晶硅膜,通過CVD生長形成。
接著,如圖9所示,在多晶硅膜16上,形成設(shè)有使邏輯區(qū)的pMOS區(qū)和RF區(qū)的nMOS區(qū)和pMOS區(qū)的多晶硅膜16露出的開口圖案的光致抗蝕劑6c。然后,以該光致抗蝕劑6c作為掩模離子注入磷。這樣,在邏輯區(qū)的nMOS區(qū)的多晶硅膜16未注入磷,而在邏輯區(qū)的pMOS區(qū)和RF區(qū)的nMOS區(qū)和pMOS區(qū),使多晶硅膜16的磷濃度為5×1019/cm3。此時(shí),用不會(huì)使磷達(dá)到多晶硅膜16下方的低能量,例如以3keV進(jìn)行磷的離子注入。然后除去光致抗蝕劑6c。另外,圖中用右升斜線表示多晶硅膜16中磷濃度為5×1019/cm3的區(qū)。
接著,如圖10所示,在多晶硅膜16上形成例如厚度為200nm的多晶硅膜17。該多晶硅膜17與離子注入之前的多晶硅膜16相同,是不含磷等雜質(zhì)的非摻雜多晶硅膜,能夠通過CVD生長形成。然后,在后續(xù)的工序中,在多晶硅膜17上形成作為硬掩模使用的TEOS氧化膜18。
接著,在TEOS氧化膜18上形成設(shè)有預(yù)定開口圖案的光致抗蝕劑(圖中未示出),并以該光致抗蝕劑用作掩模對TEOS氧化膜18進(jìn)行圖案化。然后,以圖案化后的TEOS氧化膜18用作掩模,以柵絕緣膜4用作刻蝕停止,通過等離子各向異性刻蝕對多晶硅膜16、17進(jìn)行刻蝕。由此,如圖11所示,在邏輯區(qū)的nMOS區(qū)和pMOS區(qū)的柵絕緣膜4上,分別形成柵電極20n、20p,在RF區(qū)的nMOS區(qū)和pMOS區(qū)的柵絕緣膜4上,分別形成柵電極50n、50p。此時(shí),在多晶硅膜17上設(shè)置的TEOS氧化膜18大體上消失。
柵電極20n包括多晶硅膜16的不含雜質(zhì)的區(qū)和多晶硅膜17,柵電極20p、50n、50p分別包括,多晶硅膜16的磷濃度為5×1019/cm3的區(qū)和多晶硅膜17。而且,在各柵電極20p、50n、50p側(cè)面的底部形成凹口。
如上所述,多晶硅膜中所含的n型雜質(zhì)濃度越高,對多晶硅膜的刻蝕速度就越快。而且,由于在本實(shí)施例2中的邏輯區(qū)的pMOS區(qū)和RF區(qū)的nMOS區(qū)以及pMOS區(qū)中,上層的多晶硅膜17中不含磷,下層的多晶硅膜16中含磷,因此,對多晶硅膜16的刻蝕速度快于對多晶硅膜17的刻蝕速度。于是,柵電極20p、50n、50p的各多晶硅膜16的側(cè)面,相對多晶硅膜17的側(cè)面凹進(jìn),從而,在各柵電極20p、50n、50p側(cè)面的底部形成凹口。
另外,在本實(shí)施例2中,邏輯區(qū)的pMOS區(qū)、RF區(qū)的nMOS區(qū)以及RF區(qū)的pMOS區(qū)的多晶硅膜16的磷濃度相同,因此,在柵電極20p形成的凹口25p、在柵電極50n形成的凹口55n以及在柵電極50p形成的凹口55p互相大小相同。
另外,在邏輯區(qū)的nMOS區(qū),由于多晶硅膜16、17雙方均不含雜質(zhì),因此,在柵電極20n的側(cè)面不形成凹口。
接著,在柵絕緣膜4和元件隔離絕緣膜2上,形成用以對邏輯區(qū)和RF區(qū)的pMOS區(qū)開口的光致抗蝕劑(圖中未示出),并以該光致抗蝕劑用作掩模,例如離子注入硼,然后除去光致抗蝕劑。由此,如圖11所示,在阱區(qū)3n的上面內(nèi)形成p型雜質(zhì)區(qū)即p型擴(kuò)散區(qū)21p。同時(shí),在阱區(qū)33n的上面內(nèi)形成p型雜質(zhì)區(qū)即p型擴(kuò)散區(qū)51p。
接著,在柵絕緣膜4和元件隔離絕緣膜2上,形成用以對邏輯區(qū)和RF區(qū)的nMOS區(qū)開口的光致抗蝕劑(圖中未示出),并以該光致抗蝕劑用作掩模,例如離子注入砷,然后除去光致抗蝕劑。由此,如圖11所示,在阱區(qū)3p的上面內(nèi)形成n型雜質(zhì)區(qū)即n型擴(kuò)散區(qū)21n。同時(shí),在阱區(qū)33p的上面內(nèi)形成n型雜質(zhì)區(qū)即n型擴(kuò)散區(qū)51n。
接著,在整個(gè)表面淀積用以填充凹口25p、55n、55p的氮化硅膜,并通過在半導(dǎo)體襯底1的深度方向刻蝕速度高的各向異性干刻蝕法,對這樣的氮化硅膜進(jìn)行刻蝕。由此,如圖12所示,在各柵電極20n、20p、50n、50p的側(cè)面上,形成由氮化硅膜構(gòu)成的側(cè)壁22。而且,凹口25p、55n、55p被側(cè)壁22填充。
接著,在阱區(qū)3n、33n的上面內(nèi)分別形成p型雜質(zhì)區(qū)23p、53p,在阱區(qū)3p、33p的上面內(nèi)分別形成n型雜質(zhì)區(qū)23n、53n。具體地說,首先在柵絕緣膜4和元件隔離絕緣膜2上,形成用以對邏輯區(qū)和RF區(qū)的pMOS區(qū)開口的光致抗蝕劑(圖中未示出),并以該光致抗蝕劑和側(cè)壁22用作掩模,例如離子注入硼,然后除去光致抗蝕劑。此時(shí)的硼的離子注入量,被設(shè)定為大于形成p型擴(kuò)散區(qū)21p、51p時(shí)的硼的離子注入量。由此,如圖12所示,在阱區(qū)3n的上面內(nèi)形成雜質(zhì)濃度高于p型擴(kuò)散區(qū)21p的雜質(zhì)濃度的p型雜質(zhì)區(qū)23p。同時(shí),在阱區(qū)33n的上面內(nèi)形成雜質(zhì)濃度高于p型擴(kuò)散區(qū)51p的雜質(zhì)濃度的p型雜質(zhì)區(qū)53p。
接著,在柵絕緣膜4和元件隔離絕緣膜2上,形成用以對邏輯區(qū)和RF區(qū)的nMOS區(qū)開口的光致抗蝕劑(圖中未示出),并以該光致抗蝕劑和側(cè)壁22用作掩模,例如離子注入砷,然后除去光致抗蝕劑。此時(shí)的砷的離子注入量,被設(shè)定為大于形成n型擴(kuò)散區(qū)21n、51n時(shí)的砷的離子注入量。由此,如圖12所示,在阱區(qū)3p的上面內(nèi)形成雜質(zhì)濃度高于n型擴(kuò)散區(qū)21n的雜質(zhì)濃度的n型雜質(zhì)區(qū)23n。同時(shí),在阱區(qū)33p的上面內(nèi)形成雜質(zhì)濃度高于n型擴(kuò)散區(qū)51n的雜質(zhì)濃度的n型雜質(zhì)區(qū)53n。
此時(shí),作為硬掩模被使用的TEOS氧化膜18大體上消失,因此,在nMOS區(qū)的柵電極20n、50n被導(dǎo)入砷,使各柵電極20n、50n變成n型。另外,在形成p型雜質(zhì)區(qū)23p、53p時(shí),硼以5×1015/cm2的注入量被離子注入,結(jié)果,在pMOS區(qū)的柵電極20p、50p的多晶硅膜16所含磷的效果被注入的硼抵消,使各柵電極20p、50p變成p型。從而實(shí)現(xiàn)雙柵極結(jié)構(gòu)。
通過以上工序,在阱區(qū)3n的上面內(nèi)設(shè)置了分別由p型擴(kuò)散區(qū)21p和p型雜質(zhì)區(qū)23p構(gòu)成的相隔預(yù)定距離的多個(gè)源極/漏極區(qū),在阱區(qū)33n的上面內(nèi)設(shè)置了分別由p型擴(kuò)散區(qū)51p和p型雜質(zhì)區(qū)53p構(gòu)成的相隔預(yù)定距離的多個(gè)源極/漏極區(qū)。
并且,在阱區(qū)3p的上面內(nèi)設(shè)置了分別由n型擴(kuò)散區(qū)21n和n型雜質(zhì)區(qū)23n構(gòu)成的相隔預(yù)定距離的多個(gè)源極/漏極區(qū),在阱區(qū)33p的上面內(nèi)設(shè)置了分別由n型擴(kuò)散區(qū)51n和n型雜質(zhì)區(qū)53n構(gòu)成的相隔預(yù)定距離的多個(gè)源極/漏極區(qū)。
接著,進(jìn)行退火處理,激活上述源極/漏極區(qū)中的雜質(zhì)。由此,在邏輯區(qū)的pMOS區(qū)和RF區(qū)的pMOS區(qū),分別形成表面溝道結(jié)構(gòu)的pMOS晶體管,在邏輯區(qū)的nMOS區(qū)和RF區(qū)的nMOS區(qū),分別形成表面溝道結(jié)構(gòu)的nMOS晶體管。
這樣,依據(jù)本實(shí)施例2的半導(dǎo)體裝置的制造方法,即使是具有雙柵極結(jié)構(gòu)的,其nMOS晶體管和pMOS晶體管分別具有表面溝道結(jié)構(gòu)的半導(dǎo)體裝置,也能夠在柵電極形成所期望形狀的凹口。因此,能夠正確地實(shí)現(xiàn)適當(dāng)?shù)臇艠O覆蓋量Lov,并最大限度地發(fā)揮半導(dǎo)體裝置的性能。
另外,在本實(shí)施例2中,不僅是nMOS晶體管,pMOS晶體管也具有表面溝道結(jié)構(gòu),因此,與上述實(shí)施例1的pMOS晶體管具有埋置溝道結(jié)構(gòu)的半導(dǎo)體裝置相比,更能夠?qū)崿F(xiàn)微細(xì)化。
但是,如果pMOS區(qū)的柵電極沒有充分變成p型,就會(huì)產(chǎn)生柵電極的耗盡,因此,限制pMOS區(qū)的多晶硅膜16的磷濃度不能達(dá)到比實(shí)施例1更高的濃度。所以本實(shí)施例2存在一種不能將pMOS區(qū)的柵電極的凹口做得太大的缺點(diǎn)。
在本實(shí)施例2,由于這樣的缺點(diǎn),不能使RF區(qū)的pMOS區(qū)的多晶硅膜16的磷濃度太高,從而,RF區(qū)的柵電極50p的凹口大小設(shè)定成與邏輯區(qū)的柵電極20p的凹口大小相同。
與上述的實(shí)施例1一樣,在本實(shí)施例2中,設(shè)想了一種半導(dǎo)體裝置,在該半導(dǎo)體裝置中作為邏輯器件和高頻器件之間的柵極覆蓋量Lov最佳化的結(jié)果,其高頻器件的nMOS晶體管的柵極覆蓋量Lov小于邏輯器件的nMOS晶體管的柵極覆蓋量Lov,其高頻器件的pMOS晶體管的柵極覆蓋量Lov小于邏輯器件的pMOS晶體管的柵極覆蓋量Lov,因此,最好使在RF區(qū)的pMOS區(qū)的柵電極50p形成的凹口55p的大小,大于在邏輯區(qū)的pMOS區(qū)的柵電極20p形成的凹口25p的大小,但是由于上述的原因,凹口55p的大小設(shè)定成與凹口25p相同。
但是,在上述非專利文獻(xiàn)2的圖12(a)、(b)中表示了,高頻器件的pMOS晶體管的最大振動(dòng)頻率fmax不會(huì)因柵極覆蓋量Lov的值,比nMOS晶體管的最大振動(dòng)頻率fmax更敏感地變化,因此,如本實(shí)施例2那樣,即使RF區(qū)的pMOS區(qū)的凹口大小與邏輯區(qū)的pMOS區(qū)的凹口大小相同時(shí),其對半導(dǎo)體裝置性能的影響也較小。
另外如上所述,在本實(shí)施例2中,為了防止柵電極的耗盡,將pMOS區(qū)的多晶硅膜16的磷濃度設(shè)定在低值,但是如果與抑制柵電極的耗盡相比,至少更想使高頻器件的pMOS晶體管的最大振動(dòng)頻率fmax增大,可以與實(shí)施例1相同地,使RF區(qū)的pMOS區(qū)的多晶硅膜16的磷濃度設(shè)定得比邏輯區(qū)的pMOS區(qū)高,使RF區(qū)的pMOS區(qū)的凹口大于邏輯區(qū)的pMOS區(qū)的凹口。具體地說,通過如下所述能夠使RF區(qū)的pMOS區(qū)的多晶硅膜16的磷濃度設(shè)定在高值。
首先,獲得圖8中所示的結(jié)構(gòu)。然后,在多晶硅膜16上,形成設(shè)有使邏輯區(qū)的pMOS區(qū)和RF區(qū)的nMOS區(qū)的多晶硅膜16露出的開口圖案的光致抗蝕劑。然后,以該光致抗蝕劑作為掩模離子注入磷,使邏輯區(qū)的pMOS區(qū)和RF區(qū)的nMOS區(qū)的多晶硅膜16的磷濃度為5×1019/cm3。
接著,在多晶硅膜16上,形成設(shè)有使RF區(qū)的pMOS區(qū)的多晶硅膜16露出的開口圖案的光致抗蝕劑。然后,以多于在邏輯區(qū)的pMOS區(qū)和RF區(qū)的nMOS區(qū)對多晶硅膜16離子注入磷時(shí)的磷注入量,以該光致抗蝕劑作為掩模離子注入磷,使RF區(qū)的pMOS區(qū)的多晶硅膜16的磷濃度大于5×1019/cm3。然后,通過如上所述對多晶硅膜16、17進(jìn)行刻蝕,形成多個(gè)柵電極,使RF區(qū)的pMOS區(qū)的凹口大小大于邏輯區(qū)的pMOS區(qū)的凹口大小。
這樣,通過在下層的多晶硅膜16設(shè)置n型雜質(zhì)濃度互不相同的多個(gè)區(qū),能夠形成分別具有所期望的凹口形狀,且凹口大小互不相同的多個(gè)柵電極,并且在各晶體管中使柵極覆蓋量Lov達(dá)到最佳化。
另外,對于向多晶硅膜16離子注入磷之后所得到的結(jié)構(gòu),也可以在對多晶硅膜16進(jìn)行刻蝕之前進(jìn)行退火處理。此時(shí),在多晶硅膜16中,磷被擴(kuò)散且大致均勻分布。另外,在本實(shí)施例2中,上層的多晶硅膜17是非摻雜多晶硅膜,因此,對多晶硅膜的刻蝕速度急劇變化。因此,比較容易得到所期望的凹口形狀。
實(shí)施例3圖13~17是按工序依次表示本發(fā)明實(shí)施例3的半導(dǎo)體裝置制造方法的截面圖。本實(shí)施例3的半導(dǎo)體裝置設(shè)有,nMOS晶體管和pMOS晶體管各自的柵電極為n型的單柵極結(jié)構(gòu)的CMOS晶體管。該CMOS晶體管是,例如在同一半導(dǎo)體襯底上形成邏輯器件和DRAM的存儲(chǔ)-邏輯混載型半導(dǎo)體裝置中所設(shè)置的CMOS晶體管。而且,在本實(shí)施例3的nMOS晶體管具有表面溝道結(jié)構(gòu),pMOS晶體管具有埋置溝道結(jié)構(gòu)。以下,參照圖13~17,就本實(shí)施例3的半導(dǎo)體裝置的制造方法進(jìn)行說明。
首先,如圖13所示,通過眾所周知的LOCOS隔離技術(shù)和溝道隔離技術(shù),例如在p型硅襯底即半導(dǎo)體襯底81的上面內(nèi)形成元件隔離絕緣膜82。元件隔離絕緣膜82例如由硅氧化膜構(gòu)成,將半導(dǎo)體襯底81上面分隔成多個(gè)區(qū)。
接著,在nMOS區(qū)的半導(dǎo)體襯底81的上面內(nèi)形成p型阱區(qū)83p,在pMOS區(qū)的半導(dǎo)體襯底81的上面內(nèi)形成n型阱區(qū)83n。然后,在阱區(qū)83n內(nèi),形成圖中未示出的埋置層。
接著,從上面氧化半導(dǎo)體襯底81,在半導(dǎo)體襯底81上形成例如膜厚為3.0nm的柵絕緣膜84。然后,如圖14所示,在柵絕緣膜84和元件隔離絕緣膜82上形成例如厚度為10nm的多晶硅膜85。該多晶硅膜85是,將n型雜質(zhì)例如磷原子以1×1019/cm3的濃度大致均勻分布的摻雜多晶硅膜,可以在包含PCl3(三氯化磷)等含磷化合物的原料氣體中,通過CVD生長形成。
接著,圖15如所示,在多晶硅膜85上形成例如厚度為200nm的多晶硅膜87。該多晶硅膜87是將n型雜質(zhì)例如磷原子以5×1020/cm3的濃度大致均勻分布的摻雜多晶硅膜,其磷濃度高于多晶硅膜85的磷濃度。而且,該多晶硅膜87可以在包含PCl3(三氯化磷)等含磷化合物的原料氣體中,通過CVD生長形成。
接著,在后續(xù)的工序中,在多晶硅膜87上形成作為硬掩模被使用的氮化硅膜89。然后,在氮化硅膜89上形成具有預(yù)定的開口圖案的光致抗蝕劑(圖中未示出),并以該光致抗蝕劑用作掩模,將氮化硅膜89圖案化。然后,以圖案化之后的氮化硅膜89用作掩模,以柵絕緣膜84用作刻蝕停止,通過等離子各向異性刻蝕對多晶硅膜85、87進(jìn)行刻蝕。由此,如圖16所示,在nMOS區(qū)和pMOS區(qū)的柵絕緣膜84上,分別形成柵電極90n、90p,各柵電極90n、90p包括多晶硅膜85、87,在其上面形成氮化硅膜89。而且,在各柵電極90n、90p側(cè)面的底部形成凹口。
如上所述,多晶硅膜中所含的n型雜質(zhì)濃度越高,對多晶硅膜的刻蝕速度就越快。而且,由于在本實(shí)施例3中,下層的多晶硅膜85的磷濃度高于上層的多晶硅膜87的磷濃度,因此,對多晶硅膜85的刻蝕速度快于對多晶硅膜87的刻蝕速度。于是,柵電極90n、90p的各多晶硅膜85的側(cè)面,相對多晶硅膜87的側(cè)面凹進(jìn),從而,在各柵電極90n、90p側(cè)面的底部形成凹口。
另外,在本實(shí)施例3中,nMOS區(qū)與pMOS區(qū)的多晶硅膜85的磷濃度相同,因此,在柵電極90n形成的凹口95n的大小與在柵電極90p形成的凹口95p的大小相同。
接著,在柵絕緣膜84和元件隔離絕緣膜82上,形成用以對pMOS區(qū)開口的光致抗蝕劑(圖中未示出),并以該光致抗蝕劑和氮化硅膜89用作掩模,例如離子注入硼,然后除去光致抗蝕劑。由此,如圖16所示,在阱區(qū)83n的上面內(nèi)形成p型雜質(zhì)區(qū)的p型擴(kuò)散區(qū)91p。
接著,在柵絕緣膜84和元件隔離絕緣膜82上,形成用以對nMOS區(qū)開口的光致抗蝕劑(圖中未示出),并以該光致抗蝕劑和氮化硅膜89用作掩模,例如離子注入砷,然后除去光致抗蝕劑。由此,如圖16所示,在阱區(qū)83p的上面內(nèi)形成n型雜質(zhì)區(qū)的n型擴(kuò)散區(qū)91p。
接著,在整個(gè)面上淀積填充凹口95n、95p的氮化硅膜,并通過在半導(dǎo)體襯底81的深度方向刻蝕速度高的各向異性干刻蝕法,對這樣的氮化硅膜進(jìn)行刻蝕。由此,如圖17所示,在各柵電極90n、90p的側(cè)面和氮化硅膜89的側(cè)面上,形成由氮化硅膜構(gòu)成的側(cè)壁92。而且,凹口95n、95p被側(cè)壁92填充。
接著,在阱區(qū)83n的上面內(nèi)形成p型雜質(zhì)區(qū)93p,在阱區(qū)83p的上面內(nèi)形成n型雜質(zhì)區(qū)93n。具體地說,首先在柵絕緣膜84和元件隔離絕緣膜82上,形成用以對pMOS區(qū)開口的光致抗蝕劑(圖中未示出),并以該光致抗蝕劑、氮化硅膜89以及側(cè)壁92用作掩模,例如離子注入硼,然后除去光致抗蝕劑。此時(shí)的硼的離子注入量,被設(shè)定為大于形成p型擴(kuò)散區(qū)91p時(shí)的硼的離子注入量。由此,如圖17所示,在阱區(qū)83n的上面內(nèi)形成雜質(zhì)濃度高于p型擴(kuò)散區(qū)91p的雜質(zhì)濃度的p型雜質(zhì)區(qū)93p。
接著,在柵絕緣膜84和元件隔離絕緣膜82上,形成用以對nMOS區(qū)開口的光致抗蝕劑(圖中未示出),以該光致抗蝕劑、氮化硅膜89以及側(cè)壁92用作掩模,例如離子注入砷,然后除去光致抗蝕劑。此時(shí)的砷的離子注入量,被設(shè)定為大于形成n型擴(kuò)散區(qū)91n時(shí)的砷的離子注入量。由此,如圖17所示,在阱區(qū)83p的上面內(nèi)形成雜質(zhì)濃度高于n型擴(kuò)散區(qū)91n的雜質(zhì)濃度的n型雜質(zhì)區(qū)93n。
通過以上工序,在阱區(qū)83n的上面內(nèi)設(shè)置了分別由p型擴(kuò)散區(qū)91p和p型雜質(zhì)區(qū)93p構(gòu)成的相隔預(yù)定距離的多個(gè)源極/漏極區(qū),在阱區(qū)83p的上面內(nèi)設(shè)置了分別由n型擴(kuò)散區(qū)91n和n型雜質(zhì)區(qū)93n構(gòu)成的相隔預(yù)定距離的多個(gè)源極/漏極區(qū)。
接著,進(jìn)行退火處理,激活上述源極/漏極區(qū)中的雜質(zhì)。由此,在pMOS區(qū)形成埋置溝道結(jié)構(gòu)的pMOS晶體管,在nMOS區(qū)形成表面溝道結(jié)構(gòu)的nMOS晶體管。
這樣,依據(jù)本實(shí)施例3的半導(dǎo)體裝置的制造方法,即使是被存儲(chǔ)-邏輯混裝型半導(dǎo)體裝置采用的CMOS晶體管,也能夠在柵電極形成所期望形狀的凹口。因此,能夠正確地實(shí)現(xiàn)適當(dāng)?shù)臇艠O覆蓋量Lov,并最大限度地發(fā)揮半導(dǎo)體裝置的性能。
另外,在本實(shí)施例3中,由于在多晶硅膜85、87中采用了摻雜多晶硅膜,因此,多晶硅膜85、87中的磷大致均勻分布。而且,如本實(shí)施例3沒有對各多晶硅膜85、87離子注入磷,因此,在上層的多晶硅膜87和下層的多晶硅膜85之間的邊界處磷濃度急劇變化,從而對多晶硅膜的刻蝕速度急劇變化。于是,比較容易得到所期望的凹口形狀。
另外,如在實(shí)施例1、2中所述,即使在對多晶硅膜進(jìn)行樂離子注入的場合,通過在離子注入后進(jìn)行退火處理,使多晶硅膜中的磷大致均勻分布。但是,此時(shí)所得到的磷分布的均勻性沒有摻雜多晶硅膜那么均勻。因此,如本實(shí)施例3,通過在上層的多晶硅膜87和下層的多晶硅膜85分別采用摻雜多晶硅膜,能夠?qū)崿F(xiàn)所期望的凹口形狀,并在同一晶片內(nèi)或晶片之間得到均勻穩(wěn)定的凹口形狀。
另外,在本實(shí)施例3中,因未對下層的多晶硅膜85離子注入磷,因此,在注入時(shí)不會(huì)使磷穿透多晶硅膜85而注入到半導(dǎo)體襯底81。
另外,在本實(shí)施例3的半導(dǎo)體裝置的制造方法中,因未對將構(gòu)成柵電極的多晶硅膜離子注入n型雜質(zhì),因此,與實(shí)施例1、2不同,很難形成設(shè)有互不相同大小的凹口的多個(gè)柵電極,但對于各晶體管的最佳凹口大小大致相同的半導(dǎo)體裝置,或整個(gè)裝置的性能大致由特定的晶體管大小來確定的半導(dǎo)體裝置,就很適合于采用本實(shí)施例3的制造方法。
另外,在本實(shí)施例3中,在上層的多晶硅膜87采用了含磷的摻雜多晶硅膜,但即使是代之以采用非摻雜多晶硅膜的場合,也能取得同樣的效果。
另外,在上述的實(shí)施例1~3中,作為多晶硅膜所包含的n型雜質(zhì)采用了磷,但也可以代之以采用砷等其它n型雜質(zhì)。
依據(jù)本發(fā)明的半導(dǎo)體裝置的制造方法,利用多晶硅膜的刻蝕速度隨所含的n型雜質(zhì)濃度而被改變的特性,在柵電極的側(cè)面通過刻蝕來形成凹口。因此,與對柵電極的側(cè)面進(jìn)行氧化來形成凹口的場合相比,改善了凹口形狀的可控制性,并能夠?qū)崿F(xiàn)所期望的凹口形狀。
權(quán)利要求
1.一種半導(dǎo)體裝置的制造方法,其中包括(a)在半導(dǎo)體襯底上形成柵絕緣膜的工序,(b)在所述柵絕緣膜上形成包含n型雜質(zhì)的第一多晶硅膜的工序,(c)在所述第一多晶硅膜上,作為第二多晶硅膜形成包含所述雜質(zhì)且所述雜質(zhì)的濃度低于所述第一多晶硅膜的多晶硅膜或非摻雜多晶硅膜的工序,(d)從所述第二多晶硅膜的上方,對所述第一、第二多晶硅膜進(jìn)行局部刻蝕,從而在所述柵絕緣膜上形成包含所述第一、第二多晶硅膜的柵電極的工序,以及(e)在所述工序(d)之后,在所述柵電極的側(cè)面形成側(cè)壁的工序;通過在所述工序(d)中對所述第一、第二多晶硅膜的刻蝕,使所述柵電極的所述第一多晶硅膜的側(cè)面相對所述第二多晶硅膜的側(cè)面凹進(jìn),結(jié)果在所述柵電極的側(cè)面形成凹口;在所述工序(e)中,形成填充所述凹口的所述側(cè)壁。
2.如權(quán)利要求1所述的半導(dǎo)體裝置的制造方法,其特征在于所述第一多晶硅膜是包含所述雜質(zhì)的摻雜多晶硅膜;所述第二多晶硅膜是包含所述雜質(zhì)的摻雜多晶硅膜,或非摻雜多晶硅膜。
3.如權(quán)利要求1所述的半導(dǎo)體裝置的制造方法,其特征在于所述第二多晶硅膜是包含所述雜質(zhì)的摻雜多晶硅膜,或非摻雜多晶硅膜;所述工序(b)包括,(b-1)在所述柵絕緣膜<4>上形成第三多晶硅膜的工序,以及(b-2)在所述第三多晶硅膜離子注入所述雜質(zhì)的工序;所述第一多晶硅膜是執(zhí)行所述工序(b-2)后的所述第三多晶硅膜;還包括(f)在所述工序(d)之前,對執(zhí)行所述工序(b)而得到的結(jié)構(gòu)進(jìn)行退火處理的工序。
4.如權(quán)利要求1所述的半導(dǎo)體裝置的制造方法,其特征在于所述工序(b)包括,(b-1)在所述柵絕緣膜上形成第三多晶硅膜的工序,(b-2)在所述第三多晶硅膜的第一區(qū)域,以第一注入量離子注入所述雜質(zhì)的工序,以及(b-3)在所述第三多晶硅膜的第二區(qū)域,以多于所述第一注入量的第二注入量離子注入所述雜質(zhì)的工序;所述第一多晶硅膜是執(zhí)行所述工序(b-3)后的所述第三多晶硅膜;所述柵電極包含第二、第三柵電極;在所述工序(d)中,對所述第三多晶硅膜的所述第一、第二區(qū)域進(jìn)行局部刻蝕,從而在所述柵絕緣膜上,形成含有所述第三多晶硅膜的所述第一區(qū)域和所述第二多晶硅膜的所述第二柵電極和含有所述第三多晶硅膜的所述第二區(qū)域和所述第二多晶硅膜的所述第三柵電極;在所述第二柵電極的側(cè)面形成的所述凹口,小于在所述第三柵電極的側(cè)面形成的所述凹口。
5.如權(quán)利要求4所述的半導(dǎo)體裝置的制造方法,其特征在于所述第二多晶硅膜是包含所述雜質(zhì)的摻雜多晶硅膜或非摻雜多晶硅膜;還包括(f)在所述工序(d)之前,對執(zhí)行所述工序(b)而得到的結(jié)構(gòu)進(jìn)行退火處理的工序。
全文摘要
本發(fā)明提供一種在柵電極的側(cè)面形成所期望形狀的凹口的技術(shù)。在半導(dǎo)體襯底(1)上,依次層疊柵絕緣膜(4)、多晶硅膜(5)、多晶硅膜(7)以及氮化硅膜(9)。多晶硅膜(5、7)均含磷,多晶硅膜(5)具有磷濃度高于多晶硅膜(7)的區(qū)域。然后,對多晶硅膜(5、7)和氮化硅膜(9)進(jìn)行局部刻蝕,在柵絕緣膜(4)上形成柵電極(10n、10p、40n、40p)。此時(shí),在多晶硅膜(5)中的磷濃度高于多晶硅膜(7)的磷濃度的區(qū)域,其刻蝕速度快于在多晶硅膜(7)的刻蝕速度,因此,在柵電極(10p、40n、40p)側(cè)面的底部形成凹口。
文檔編號G11B7/125GK1531038SQ20031011637
公開日2004年9月22日 申請日期2003年11月19日 優(yōu)先權(quán)日2003年3月12日
發(fā)明者西田征男, 太田和伸, 伸 申請人:株式會(huì)社瑞薩科技