專利名稱：用于改變?cè)诎雽?dǎo)體存儲(chǔ)器器件中的頁(yè)長(zhǎng)的電路和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)器器件，它具有使得用戶可以改變半導(dǎo)體器件的頁(yè)長(zhǎng)的結(jié)構(gòu)。另外，本發(fā)明涉及用于改變半導(dǎo)體器件的頁(yè)長(zhǎng)的電路和方法，其中，尋址方案和控制電路使能選擇性地激活存儲(chǔ)單元陣列的存儲(chǔ)陣列單元塊的一個(gè)或多個(gè)對(duì)應(yīng)的字線(具有相同的行地址)，以便因此按照指定的操作模式來改變頁(yè)長(zhǎng)。
背景技術(shù)：
當(dāng)前，半導(dǎo)體存儲(chǔ)器器件向不同的操作模式提供廣泛的應(yīng)用。例如，同步半導(dǎo)體存儲(chǔ)器器件(諸如SDRAM(同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器))可以支持使用模式寄存器組(MRS)的可變的列地址選通脈沖等待時(shí)間(CL)和脈沖串長(zhǎng)度(BL)模式。這些半導(dǎo)體存儲(chǔ)器器件用于不同的器件和應(yīng)用中，諸如電子設(shè)備、網(wǎng)絡(luò)系統(tǒng)、通信系統(tǒng)、控制系統(tǒng)、多媒體應(yīng)用和PC(個(gè)人計(jì)算機(jī))的主存儲(chǔ)器。
圖1A-1C圖解了按照現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)器器件的分層存儲(chǔ)器結(jié)構(gòu)。如圖1A所示，半導(dǎo)體存儲(chǔ)器器件(100)包括多個(gè)存儲(chǔ)條(100A、100B、100C、100D)。每個(gè)存儲(chǔ)條表示例如在PC上的存儲(chǔ)器的邏輯單元，每個(gè)存儲(chǔ)條可以包括一個(gè)或多個(gè)存儲(chǔ)模塊(例如DIMM(雙列直插存儲(chǔ)模塊)、SIMM(單列直插存儲(chǔ)模塊))。每個(gè)存儲(chǔ)條(100A、100B、100C、100D)還邏輯地被劃分為多個(gè)存儲(chǔ)單元陣列塊。例如，如在圖1B的典型實(shí)施例中所述，存儲(chǔ)條(100A)包括四個(gè)存儲(chǔ)單元陣列塊(100a、100b、100c、100d)。
另外，每個(gè)存儲(chǔ)單元陣列塊(100a、100b、100c、100d)進(jìn)一步被邏輯地劃分為多個(gè)子存儲(chǔ)單元陣列塊，其中，每個(gè)子存儲(chǔ)單元陣列塊被相關(guān)聯(lián)的控制電路控制。例如，如在圖1C中的典型實(shí)施例中所述，存儲(chǔ)單元陣列塊(100a)包括四個(gè)子存儲(chǔ)單元陣列塊(110，120，130，140)。存儲(chǔ)單元陣列塊(100a)還包括多個(gè)字線驅(qū)動(dòng)器(111，121，131，141)，其中，每個(gè)字線驅(qū)動(dòng)器與子存儲(chǔ)單元陣列塊(110，120，130，140)之一以及多個(gè)子解碼器(112，122，132，142)和一個(gè)行解碼器(150)相關(guān)聯(lián)。
圖1A-C中所述的存儲(chǔ)器結(jié)構(gòu)一般實(shí)現(xiàn)在諸如快速周期動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(FCRAM)的部分激活半導(dǎo)體存儲(chǔ)器器件中，其中，可以利用例如列塊地址(CBA)來激活子存儲(chǔ)單元陣列塊(110，120，130，140)之一以便執(zhí)行數(shù)據(jù)訪問或刷新操作。
通過示例，為了執(zhí)行存儲(chǔ)訪問操作，響應(yīng)于預(yù)定的條地址來初始地選擇存儲(chǔ)條(100A、100B、100C、100D)之一，然后響應(yīng)于預(yù)定的地址(例如行地址)而選擇在所選擇的存儲(chǔ)條內(nèi)的存儲(chǔ)單元陣列塊(100a、100b、100c、100d)。然后，響應(yīng)于例如列塊地址(CBA)來選擇(在所選擇的存儲(chǔ)單元陣列塊中的)一個(gè)子存儲(chǔ)單元陣列塊。例如，在圖1C的典型實(shí)施例中，因?yàn)榇鎯?chǔ)單元陣列塊(100a)包括四個(gè)子存儲(chǔ)塊(110，120，130，140)，因此使用兩個(gè)列塊地址(CBA)來選擇子存儲(chǔ)塊之一。
更具體而言，在寫入或讀取操作(存儲(chǔ)器訪問)期間，一個(gè)行地址RAi(i＝2，3，...，n)被輸入到行解碼器(150)并且被解碼。然后，根據(jù)解碼的結(jié)果，行解碼器(150)將激活與輸入的行地址RAi對(duì)應(yīng)的多個(gè)正常字線使能信號(hào)(NWE)之一。響應(yīng)于另一個(gè)行地址RAi(i＝0，1)和CBA，子解碼器(112，122，132，142)之一將產(chǎn)生具有預(yù)定的升壓電平的字線電源信號(hào)，并且向字線驅(qū)動(dòng)器(111，121，131，141)的對(duì)應(yīng)的一個(gè)輸出字線電源信號(hào)。響應(yīng)于所述字線電源信號(hào)和字線使能信號(hào)NEW，所述字線通過預(yù)定的開關(guān)電路(未示出)激活字線(WL0，WL1，WL2，WL3)中的對(duì)應(yīng)的一個(gè)。一旦為所選擇的子存儲(chǔ)單元陣列塊激活了字線，則一個(gè)列地址被輸入和被解碼以便讀取數(shù)據(jù)和向所選擇的子存儲(chǔ)塊寫入數(shù)據(jù)。
在具有如圖1A-1C中所示的存儲(chǔ)結(jié)構(gòu)的DRAM中，因?yàn)榭梢栽谌魏谓o定的時(shí)間只能激活子存儲(chǔ)單元陣列塊(110，120，130，140)之中的一個(gè)，因此半導(dǎo)體器件的頁(yè)長(zhǎng)固定。如本領(lǐng)域內(nèi)所公知的，一個(gè)“頁(yè)面”指的是可以從一個(gè)行地址可以訪問的比特的數(shù)量，并且列地址的數(shù)量確定“頁(yè)面”的大小。例如，在圖1C的存儲(chǔ)單元陣列塊(100a)中，假定外部輸入地址的總數(shù)是n，用于選擇每個(gè)子存儲(chǔ)單元陣列塊的一個(gè)列選擇行(CSL)的列地址的總數(shù)是n-2。這是因?yàn)閮蓚€(gè)列地址被用于選擇四個(gè)子存儲(chǔ)單元陣列塊(100a、100b、100c、100d)之一。因此，對(duì)應(yīng)于一個(gè)所選擇的子存儲(chǔ)單元陣列塊的被激活的字線的頁(yè)長(zhǎng)被固定在2n-2。因此，提供固定頁(yè)長(zhǎng)2n-2的具有諸如圖1C所示的結(jié)構(gòu)的傳統(tǒng)半導(dǎo)體存儲(chǔ)器器件與具有例如頁(yè)長(zhǎng)2n或2n-1的半導(dǎo)體存儲(chǔ)器器件(例如SDRAM)不兼容。
因此，具有使得能夠?qū)τ诮o定的應(yīng)用調(diào)整頁(yè)長(zhǎng)的結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器器件將是極為有益的。

發(fā)明內(nèi)容
本發(fā)明涉及使得用戶可以改變半導(dǎo)體器件的頁(yè)長(zhǎng)的結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器器件。另外，本發(fā)明的優(yōu)選實(shí)施例包括用于改變半導(dǎo)體器件的頁(yè)長(zhǎng)的電路和方法，其中，尋址方案和控制電路使得能夠選擇性地激活存儲(chǔ)單元陣列的存儲(chǔ)陣列單元塊的一個(gè)或多個(gè)對(duì)應(yīng)的字線(具有相同的行地址)，以便因此按照指定的操作模式來改變頁(yè)長(zhǎng)。
有益的是，通過使得可以改變頁(yè)長(zhǎng)，本發(fā)明使得在具有不同頁(yè)長(zhǎng)的半導(dǎo)體器件之間具有兼容性。
按照本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體器件包括存儲(chǔ)器單元陣列，它被邏輯地劃分為多個(gè)存儲(chǔ)塊，其中，可以通過對(duì)應(yīng)的塊地址來尋址每個(gè)存儲(chǔ)塊；多個(gè)字線控制電路，其中，每個(gè)字線控制電路與用于激活相關(guān)聯(lián)的存儲(chǔ)塊的字線的存儲(chǔ)塊之一相關(guān)聯(lián)；控制電路，用于選擇性地控制字線控制電路以激活具有相同的行地址的一個(gè)或多個(gè)對(duì)應(yīng)的字線以便改變半導(dǎo)體存儲(chǔ)器器件的頁(yè)長(zhǎng)。
優(yōu)選的是，控制電路作為輸入接收塊地址(例如列塊地址)和第一控制信號(hào)，然后產(chǎn)生第二控制信號(hào)來選擇性地激活一個(gè)或多個(gè)字線控制電路。在一個(gè)實(shí)施例中，響應(yīng)于預(yù)定的命令和外部地址而利用模式寄存器組來動(dòng)態(tài)地產(chǎn)生第一控制信號(hào)。在其它的實(shí)施例中，通過對(duì)使用引線結(jié)合、金屬焊接或熔化切割的控制信號(hào)產(chǎn)生器編程來固化第一控制信號(hào)。
在本發(fā)明的另一個(gè)實(shí)施例中，存儲(chǔ)器系統(tǒng)包括第一存儲(chǔ)器設(shè)備，其包括存儲(chǔ)器單元陣列，所述存儲(chǔ)器單元陣列被邏輯地劃分為多個(gè)存儲(chǔ)塊，其中，可以通過對(duì)應(yīng)的塊地址來尋址每個(gè)存儲(chǔ)塊；多個(gè)字線控制電路，其中，每個(gè)字線控制電路與用于激活相關(guān)聯(lián)的存儲(chǔ)塊的字線的存儲(chǔ)塊之一相關(guān)聯(lián)；控制電路，用于選擇性地控制字線控制電路以激活具有相同的行地址的一個(gè)或多個(gè)對(duì)應(yīng)的字線以便改變半導(dǎo)體存儲(chǔ)器器件的頁(yè)長(zhǎng)。
在本發(fā)明的另一個(gè)實(shí)施例中，提供了一種用于改變半導(dǎo)體存儲(chǔ)器器件的頁(yè)長(zhǎng)的方法，所述半導(dǎo)體存儲(chǔ)器器件包括存儲(chǔ)器單元陣列，它被邏輯地劃分為多個(gè)存儲(chǔ)塊，其中，可以通過對(duì)應(yīng)的塊地址來尋址每個(gè)存儲(chǔ)塊。所述方法包括產(chǎn)生指定多個(gè)頁(yè)長(zhǎng)操作模式之一的第一控制信號(hào)，并且根據(jù)第一控制信號(hào)和塊地址來產(chǎn)生第二控制信號(hào)。響應(yīng)于第二控制信號(hào)，具有相同行地址的在存儲(chǔ)塊中的一個(gè)或多個(gè)字線被選擇性地激活以提供對(duì)應(yīng)于指定頁(yè)長(zhǎng)操作模式的半導(dǎo)體存儲(chǔ)器器件的頁(yè)長(zhǎng)。
通過參照附圖詳細(xì)說明本發(fā)明的優(yōu)選實(shí)施例，本發(fā)明的這些和其它實(shí)施例、方面、特性和優(yōu)點(diǎn)將會(huì)被說明和變得清楚。


圖1A、1B和1C是圖解按照現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)器器件的分層存儲(chǔ)結(jié)構(gòu)的示意圖。
圖2是按照本發(fā)明的一個(gè)實(shí)施例的存儲(chǔ)單元陣列塊結(jié)構(gòu)的示意圖，所述存儲(chǔ)單元陣列塊結(jié)構(gòu)使能改變半導(dǎo)體存儲(chǔ)器器件的頁(yè)長(zhǎng)。
圖3是按照本發(fā)明的一個(gè)實(shí)施例的存儲(chǔ)單元陣列塊的電路圖，所述存儲(chǔ)單元陣列塊使能使用由MRS(模式寄存器組)產(chǎn)生的控制信號(hào)改變半導(dǎo)體存儲(chǔ)器器件的頁(yè)長(zhǎng)。
圖4A、4B和4C是圖解圖3中的存儲(chǔ)單元陣列塊的各種操作模式的表格圖，其中獲得不同的頁(yè)長(zhǎng)來用于一個(gè)半導(dǎo)體存儲(chǔ)器器件。
圖5是圖解按照本發(fā)明的一個(gè)實(shí)施例的子解碼器的電路圖，所述子解碼器可以被實(shí)現(xiàn)在圖3的電路中。
圖6是按照本發(fā)明的一個(gè)實(shí)施例的字線驅(qū)動(dòng)器的電路圖，所述字線驅(qū)動(dòng)器可以被實(shí)現(xiàn)在圖3的電路中。
圖7圖解了按照本發(fā)明的一個(gè)實(shí)施例的控制信號(hào)產(chǎn)生器。
圖8圖解了按照本發(fā)明的另一個(gè)實(shí)施例的控制信號(hào)產(chǎn)生器。
圖9是圖解按照本發(fā)明的一個(gè)實(shí)施例的用于改變半導(dǎo)體存儲(chǔ)器器件的頁(yè)長(zhǎng)的方法的高級(jí)流程圖。
圖10是圖解其中可以實(shí)現(xiàn)本發(fā)明的存儲(chǔ)器系統(tǒng)的示意方框圖。
具體實(shí)施例方式
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)器器件，它具有使得用戶可以改變半導(dǎo)體器件的頁(yè)長(zhǎng)的結(jié)構(gòu)。具體而言，按照本發(fā)明的優(yōu)選實(shí)施例的電路和方法是基于這樣的尋址方案和控制電路使其能夠選擇性地激活存儲(chǔ)單元陣列的存儲(chǔ)陣列單元塊的一個(gè)或多個(gè)對(duì)應(yīng)的字線(具有相同的行地址)，以便按照指定的操作模式來改變半導(dǎo)體存儲(chǔ)器器件的頁(yè)長(zhǎng)。
圖2是按照本發(fā)明的一個(gè)實(shí)施例的存儲(chǔ)單元陣列塊結(jié)構(gòu)的高級(jí)示意圖，所述存儲(chǔ)單元陣列塊結(jié)構(gòu)使能改變半導(dǎo)體存儲(chǔ)器器件的頁(yè)長(zhǎng)。圖2的典型實(shí)施例可以被看作圖1C所示的存儲(chǔ)結(jié)構(gòu)的延伸，其中，控制和尋址機(jī)制使得可以改變頁(yè)長(zhǎng)(與具有固定頁(yè)長(zhǎng)的圖1C結(jié)構(gòu)相反)。參見圖2，半導(dǎo)體存儲(chǔ)器器件包括存儲(chǔ)單元陣列塊(200)(或“存儲(chǔ)塊”)，它具有被邏輯地劃分為多個(gè)子存儲(chǔ)單元陣列塊(110，120，130，140)(或“子存儲(chǔ)塊”)的存儲(chǔ)陣列，其中，通過對(duì)應(yīng)的塊地址(例如CBA(列塊地址))可以尋址每個(gè)子存儲(chǔ)塊。在典型實(shí)施例中，4個(gè)子存儲(chǔ)塊(塊0、1、2、3)被示出來用于說明目的，雖然可以明白存儲(chǔ)塊(200)可以包括更多或更少的子存儲(chǔ)塊。
存儲(chǔ)塊(200)還包括多個(gè)字線驅(qū)動(dòng)器(111，121，131，141)，其中，每個(gè)字線驅(qū)動(dòng)器(111，121，131，141)與多個(gè)子存儲(chǔ)單元陣列塊(110，120，130，140)中的一個(gè)相關(guān)聯(lián)；多個(gè)子解碼器(212，222，232，242)，其中，每個(gè)子解碼器(212，222，232，242)與字線驅(qū)動(dòng)器(111，121，131，141)之一相關(guān)聯(lián)。每個(gè)對(duì)應(yīng)的子解碼器/字線驅(qū)動(dòng)器對(duì)包括字線控制電路，用于激活相關(guān)聯(lián)的子存儲(chǔ)塊的字線。
一般，控制電路(250)選擇性地控制字線控制電路以選擇性地激活具有由行解碼器(150)解碼的相同行地址的子存儲(chǔ)單元陣列塊(110，120，130，140)的一個(gè)或多個(gè)對(duì)應(yīng)的字線(WL_0，WL_1，WL_2，WL_3)，以便因此改變半導(dǎo)體存儲(chǔ)器器件的頁(yè)長(zhǎng)。具體而言，行解碼器(150)接收和解碼第二輸入行地址RAi(其中，i＝2，3，…，n)，并且根據(jù)解碼結(jié)果來激活對(duì)應(yīng)于輸入的行地址的正常字線使能信號(hào)(NWE)?？刂齐娐?250)作為輸入接收列塊地址(CBA)和控制信號(hào)，并且作為響應(yīng)，向子解碼器(212，222，232，242)輸出對(duì)應(yīng)的控制信號(hào)。子解碼器(212，222，232，242)作為輸入從控制電路(250)接收控制信號(hào)和第一行地址RAi(i＝0，1)，然后產(chǎn)生被輸出到字線驅(qū)動(dòng)器(111，121，131，141)的控制信號(hào)。
根據(jù)來自子解碼器(212，222，232，242)的控制信號(hào)和來自行解碼器(150)的NEW信號(hào)，字線驅(qū)動(dòng)器(111，121，131，141)將選擇性地激活具有相同行地址的子存儲(chǔ)單元陣列塊(110，120，130，140)的一個(gè)或多個(gè)對(duì)應(yīng)的字線(WL_0，WL_1，WL_2，WL_3)，以便改變導(dǎo)體存儲(chǔ)器的頁(yè)長(zhǎng)。例如，在圖2所示的典型實(shí)施例中，假定每個(gè)子存儲(chǔ)塊的列地址的數(shù)量是n-2，則或者(i)可以激活子存儲(chǔ)塊之一的字線以獲得2n-2的頁(yè)長(zhǎng)；或者(ii)可以激活兩個(gè)子存儲(chǔ)塊的對(duì)應(yīng)字線以獲得2n-1的頁(yè)長(zhǎng)，或者(iii)可以激活所有四個(gè)子存儲(chǔ)塊的對(duì)應(yīng)的字線以獲得2n的頁(yè)長(zhǎng)。
因此，在圖2的典型實(shí)施例中，一個(gè)或多個(gè)字線驅(qū)動(dòng)器(111，121，131，141)可以根據(jù)控制信號(hào)和輸入到控制電路(250)的CBA的組合而選擇性地被控制電路(250)驅(qū)動(dòng)。因此，可以調(diào)整具有相同行地址的字線的數(shù)量，因此按照期望來改變導(dǎo)體存儲(chǔ)器的頁(yè)長(zhǎng)。
圖3是按照本發(fā)明的一個(gè)實(shí)施例的存儲(chǔ)單元陣列塊的電路圖，所述存儲(chǔ)單元陣列塊使能基于特定的操作模式改變半導(dǎo)體存儲(chǔ)器器件的頁(yè)長(zhǎng)。圖3的電路解了圖2的一般結(jié)構(gòu)的一個(gè)特定的實(shí)施方式。例如，圖3圖解了圖2的控制電路(250)的一個(gè)實(shí)施例。另外，在圖3中，一個(gè)MRS(模式寄存器組)用于產(chǎn)生被輸入到控制電路的控制信號(hào)，其中，從MRS輸出的控制信號(hào)可以被用戶設(shè)置和控制以按照期望改變頁(yè)長(zhǎng)。
更具體而言，參見圖3，半導(dǎo)體存儲(chǔ)器器件的存儲(chǔ)塊(300)包括一個(gè)存儲(chǔ)陣列，它被邏輯地劃分為多個(gè)子存儲(chǔ)單元陣列塊(110，120，130，140)，其中，使用塊地址CBA0、CBA1可以尋址子存儲(chǔ)塊。在所述典型實(shí)施例中，4個(gè)子存儲(chǔ)塊(塊0，1，2，3)被示出來用于說明目的，雖然可以明白存儲(chǔ)塊(300)可以包括更多或更少的子存儲(chǔ)塊。
存儲(chǔ)塊(300)還包括多個(gè)字線驅(qū)動(dòng)器(111，121，131，141)，其中，每個(gè)字線驅(qū)動(dòng)器(111，121，131，141)與多個(gè)子存儲(chǔ)單元陣列塊(110，120，130，140)之一相關(guān)聯(lián)；多個(gè)子解碼器(312，322，332，342)，其中，每個(gè)子解碼器(312，322，332，342)與字線驅(qū)動(dòng)器(111，121，131，141)之一相關(guān)聯(lián)。每個(gè)對(duì)應(yīng)的子解碼器/字線驅(qū)動(dòng)器對(duì)包括字線控制電路，用于根據(jù)從控制電路(360)輸出的控制信號(hào)來激活相關(guān)聯(lián)的子存儲(chǔ)塊的字線。
一般，控制電路(360)選擇性地控制字線控制電路以選擇性地激活具有(由行解碼器(150)解碼的)相同的行地址的子存儲(chǔ)單元陣列塊(110，120，130，140)的一個(gè)或多個(gè)對(duì)應(yīng)的字線(WL_0，WL_1，WL_2，WL_3)，以便因此改變導(dǎo)體存儲(chǔ)器的頁(yè)長(zhǎng)。具體而言，行解碼器(150)接收和解碼第二輸入行地址RAi(其中，i＝2，3，...，n)，并且根據(jù)解碼結(jié)果來激活對(duì)應(yīng)于輸入的行地址的正常字線使能信號(hào)(NWE)。控制電路(360)作為輸入接收列塊地址CBA0和CBA1以及由控制信號(hào)產(chǎn)生器(350)產(chǎn)生的控制信號(hào)PL0B和PL1B，然后根據(jù)輸入的塊地址和控制信號(hào)，向子解碼器(312，322，332，342)輸出控制信號(hào)。子解碼器(312，322，332，342)作為輸入從控制電路(360)接收控制信號(hào)和第一行地址RAi(i＝0，1)，然后產(chǎn)生被輸出到字線驅(qū)動(dòng)器(111，121，131，141)的控制信號(hào)。
根據(jù)來自子解碼器(312，322，332，342)的控制信號(hào)和來自行解碼器(150)的NEW信號(hào)，字線驅(qū)動(dòng)器(111，121，131，141)將選擇性地激活具有相同行地址的子存儲(chǔ)單元陣列塊(110，120，130，140)的一個(gè)或多個(gè)對(duì)應(yīng)的字線(WL_0，WL_1，WL_2，WL_3)，以便改變導(dǎo)體存儲(chǔ)器的頁(yè)長(zhǎng)。
控制信號(hào)產(chǎn)生器(350)包括命令緩沖器(351)、地址緩沖器(352)和模式寄存器組(MRS)353。存儲(chǔ)器控制器(或例如CPU)向控制信號(hào)產(chǎn)生器(350)發(fā)送預(yù)定的命令信號(hào)和地址信號(hào)。命令緩沖器(351)接收所述預(yù)定的命令信號(hào)，并且地址緩沖器(352)從存儲(chǔ)器控制器接收外部地址信號(hào)。MRS(353)從命令緩沖器(351)和地址緩沖器(352)接收命令和地址信號(hào)，并且然后根據(jù)輸入的命令和地址信號(hào)輸出控制信號(hào)PL0B和PL1B。
控制電路(360)優(yōu)選的是包括多個(gè)反相器(361，362，365，366)和多個(gè)與非電路(363，364，367，368)。反相器(361)作為輸入接收列塊地址補(bǔ)碼CBA0B，并且反相器(362)作為輸入接收列塊地址CBA0。與非電路(363)作為輸入接收反相器(361)的輸出信號(hào)和控制信號(hào)PL0B和PL1B。與非電路(364)作為輸入接收反相器(362)的輸出信號(hào)和控制信號(hào)PL0B和PL1B。反相器(365)作為輸入接收列塊地址補(bǔ)碼CBA1B，并且反相器(366)作為輸入接收列塊地址CBA1。與非電路(367)作為輸入接收反相器(365)的輸出信號(hào)和控制信號(hào)PL1B。與非電路(368)作為輸入接收反相器(366)的輸出信號(hào)和控制信號(hào)PL1B。
存儲(chǔ)塊(300)還包括前置解碼器(375)、多個(gè)列解碼器(371，372，373，374)和多個(gè)邏輯電路(381，382，383，384，391，392，393，394，395，396，397，398)，它們的功能將在下面說明。前置解碼器(375)接收和預(yù)解碼除了用于類塊地址之外的列地址。例如，在圖3的典型實(shí)施例中，假定地址的總數(shù)是n，由于兩個(gè)地址被用于CBA，n-2個(gè)列地址被輸入到前置解碼器(375)。
邏輯電路(392)作為輸入接收列塊地址CBA0B和CBA1B。邏輯電路(394)作為輸入接收列塊地址CBA0和CBA1B。邏輯電路(396)作為輸入接收列塊地址CBA0B和CBA1。邏輯電路(398)作為輸入接收列塊地址CBA0和CBA1。邏輯電路392、394、396和398的輸出分別被反相器391、393、395和397反相。
邏輯電路(381)作為輸入接收反相器(391)的輸出信號(hào)和前置解碼器(375)的輸出信號(hào)，并且向與第一子存儲(chǔ)塊(110)相關(guān)聯(lián)的列解碼器(371)輸出一個(gè)信號(hào)。邏輯電路(382)作為輸入接收反相器(393)的輸出信號(hào)和前置解碼器(375)的輸出信號(hào)，并且向與第二子存儲(chǔ)塊(120)相關(guān)聯(lián)的列解碼器(372)輸出一個(gè)信號(hào)。邏輯電路(383)作為輸入接收反相器(395)的輸出信號(hào)和前置解碼器(375)的輸出信號(hào)，并且向與第三子存儲(chǔ)塊(130)相關(guān)聯(lián)的列解碼器(373)輸出一個(gè)信號(hào)。邏輯電路(384)作為輸入接收反相器(397)的輸出信號(hào)和前置解碼器(375)的輸出信號(hào)，并且向與第四子存儲(chǔ)塊(140)相關(guān)聯(lián)的列解碼器(374)輸出一個(gè)信號(hào)。
在圖3的典型實(shí)施例中，如上所述，在控制信號(hào)產(chǎn)生器(350)中使用MRS(353)產(chǎn)生的控制信號(hào)可以被改變以按照期望調(diào)整頁(yè)長(zhǎng)。MRS(353)輸出由控制電路(360)處理的控制信號(hào)以執(zhí)行由控制信號(hào)產(chǎn)生器(350)從例如存儲(chǔ)器控制器或CPU接收的外部命令和地址所指定的操作模式。
通過示例，圖4A-4C是圖解其中根據(jù)控制信號(hào)PL0B和PL1B改變圖3的導(dǎo)體存儲(chǔ)器的頁(yè)長(zhǎng)的各種操作模式。具體上，圖4A是圖解其中無效/禁止(例如邏輯電平高)控制信號(hào)PL0B和PL1B以獲得2n-2的頁(yè)長(zhǎng)的操作模式的表格，其中，根據(jù)如圖所示的列塊地址CBA0和CBA1的邏輯電平來激活僅僅一個(gè)子存儲(chǔ)塊。另外，圖4B是圖解其中僅僅激活/使能(例如邏輯電平低)控制信號(hào)PL0B以獲得2n-1的頁(yè)長(zhǎng)的操作模式的表格，其中，或者當(dāng)列塊地址CBA1是邏輯低時(shí)激活子存儲(chǔ)塊0和1，或者當(dāng)CBA1是邏輯高時(shí)激活子存儲(chǔ)塊2和3(在這種模式下，CBA0是無關(guān)的)。另外，圖4C是圖解其中僅僅激活/使能(例如邏輯電平低)控制信號(hào)PL1B以獲得2n的頁(yè)長(zhǎng)的操作模式的表格，其中，與列塊地址CBA0和CBA1的邏輯電平無關(guān)地激活所有存儲(chǔ)塊(0，1，2和3)。
現(xiàn)在參照?qǐng)D3和圖4A、4B和4C的典型實(shí)施例來進(jìn)一步詳細(xì)地說明按照本發(fā)明的半導(dǎo)體存儲(chǔ)器器件的各種操作模式。參見圖3，控制信號(hào)產(chǎn)生器(350)接收外部命令和地址，并且利用MRS(353)響應(yīng)于命令和地址產(chǎn)生預(yù)定的控制信號(hào)PL0B和PL1B。控制電路(360)接收列塊地址CBA0和CBA1和控制信號(hào)PL0B和PL1B，然后向子解碼器(312，322，332，342)輸出控制信號(hào)。子解碼器(312，322，332，342)根據(jù)來自控制電路(360)的控制信號(hào)和第一行地址RAi(其中，i＝0，1)而選擇性地激活對(duì)應(yīng)的字線驅(qū)動(dòng)器(111，121，131，141)。當(dāng)從行解碼器(150)產(chǎn)生正常的字線使能信號(hào)NEW的時(shí)候，一個(gè)被激活的子解碼器向?qū)?yīng)的字線驅(qū)動(dòng)器輸出字線電源信號(hào)(PXI)以便使能所選擇的子存儲(chǔ)塊的對(duì)應(yīng)的字線(WL_0，WL_1，WL_2，WL_3)。換句話說，響應(yīng)于由行解碼器(350)產(chǎn)生的正常字線使能信號(hào)NEW，字線驅(qū)動(dòng)器(111，121，131，141)將對(duì)應(yīng)的子解碼器(312，322，332，342)的輸出信號(hào)轉(zhuǎn)換為要激活的字線，從而激活相關(guān)聯(lián)的字存儲(chǔ)器塊的字線。下面參照?qǐng)D5和6進(jìn)一步詳細(xì)說明例如可以在圖3的器件中實(shí)現(xiàn)的、按照本發(fā)明的子解碼器和字線驅(qū)動(dòng)器的典型實(shí)施例。
具有圖3的典型結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器器件的操作的一個(gè)模式使能子存儲(chǔ)單元陣列塊(110，120，130，140)之一的選擇性激活以便獲得2n-2的頁(yè)長(zhǎng)。具體上，當(dāng)無效(例如邏輯“高”狀態(tài))控制信號(hào)PL0B和PL1B的時(shí)候，根據(jù)列塊地址CBA0和CBA1的邏輯狀態(tài)來激活僅僅子存儲(chǔ)塊(110，120，130，140)之一，如圖4A所示。而且，在這個(gè)操作模式中，根據(jù)列塊地址CBA0和CBA1的邏輯狀態(tài)來激活列解碼器(371，372，373，374)之一。
通過示例，假定控制信號(hào)PL0B和PL1B都是被無效(例如在邏輯高狀態(tài))并且列塊地址CBA0和CBA1在邏輯“低”狀態(tài)。在這種情況下，每個(gè)與非門(363)和(367)的輸出將是邏輯“高”，使得激活子解碼器(312)(當(dāng)然假定所需要的地址信號(hào)RAi被輸入到子解碼器(312))。子解碼器(312)將隨后產(chǎn)生適當(dāng)?shù)目刂菩盘?hào)以使得字線驅(qū)動(dòng)器(111)激活子存儲(chǔ)塊(110)的字線(WL_0)。而且，因?yàn)榱袎K地址CBA0和CBA1在邏輯“低”狀態(tài)，因此僅僅邏輯電路(392)，(391)和(381)將工作，并且激活列解碼器(371)。列解碼器(371)接收前置解碼器(375)的列地址信息，并且隨后在子存儲(chǔ)塊(110)上的2n-2個(gè)列選擇線(CSL)中選擇一個(gè)列選擇線(CSL)。即，對(duì)應(yīng)于激活的子存儲(chǔ)塊(110)的半導(dǎo)體存儲(chǔ)器器件具有2n-2的頁(yè)長(zhǎng)。例如，在頁(yè)面模式操作中，字線(行)被保持有效，同時(shí)n-2個(gè)列地址被依序應(yīng)用以訪問所激活的行的存儲(chǔ)單元。
具有圖3的典型結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器器件的另一個(gè)操作模式使能選擇性地激活兩個(gè)子存儲(chǔ)塊以獲得2n-1的頁(yè)長(zhǎng)。具體上，如果激活控制信號(hào)PL0B(例如邏輯“低”狀態(tài))并且無效控制信號(hào)PL1B(例如邏輯“高”狀態(tài))，則根據(jù)列塊地址CBA1B和CBA1的邏輯狀態(tài)激活兩個(gè)子存儲(chǔ)塊，而與列塊地址CBA0和CBA0B的邏輯狀態(tài)無關(guān)，如圖4B所示。具體而言，如果列塊地址CBA1具有邏輯“低”狀態(tài)，則子存儲(chǔ)塊(110)和(120)的字線(WL_0和WL_1)被激活而與列塊地址CBA0的邏輯狀態(tài)無關(guān)。而且，如果列塊地址CBA1具有邏輯“高”狀態(tài)，則子存儲(chǔ)塊(130)和(140)的字線(WL_2和WL_3)被激活而與列塊地址CBA0的邏輯狀態(tài)無關(guān)。而且，在這個(gè)操作模式中，可以根據(jù)列塊地址CBA0的邏輯狀態(tài)來選擇性地激活與被激活的子存儲(chǔ)塊相關(guān)聯(lián)的列解碼器。
通過示例，假定激活控制信號(hào)PL0B(例如邏輯“低”狀態(tài))并且無效控制信號(hào)PL1B(例如邏輯“高”狀態(tài))。在這種情況下，因?yàn)榫哂小案摺边壿嬰娖降目刂菩盘?hào)PL1B被輸入到控制電路(360)的與非電路(363)和(364)，因此每個(gè)與非電路的輸出將是邏輯“高”狀態(tài)而與列塊地址CBA0B和CBA0的邏輯狀態(tài)無關(guān)。進(jìn)一步假定列塊地址CBA1具有邏輯“低”狀態(tài)，與非電路(367)的輸出將在邏輯“高”狀態(tài)。在這種情況下，因?yàn)榕c非電路(363)、(364)和(367)的輸出是邏輯“高”，因此子解碼器(312)和(322)將被激活(當(dāng)然假定所需要的地址信號(hào)RAi被輸入到這樣的子解碼器)。子解碼器(312)和(322)將隨后產(chǎn)生適當(dāng)?shù)目刂菩盘?hào)以使得對(duì)應(yīng)的字線驅(qū)動(dòng)器(111)和(121)激活子存儲(chǔ)塊(110)和(120)的各自的字線(WL_0)和(WL_1)。
而且，當(dāng)列塊地址CBA1在邏輯“低”狀態(tài)中并且激活子存儲(chǔ)塊(110)和(120)的時(shí)候，列解碼器(371)或(372)應(yīng)分別被激活以獲得2n-1的頁(yè)長(zhǎng)。在一個(gè)優(yōu)選實(shí)施例中，可以根據(jù)列塊地址CBA0的邏輯狀態(tài)來在子存儲(chǔ)塊(110)或(120)之一上激活列選擇線(CSL)。例如，在圖3中，如果列塊地址CBA0在邏輯“低”狀態(tài)中，則對(duì)于與非電路(392)的兩個(gè)輸入將都是“高”，因此在子存儲(chǔ)單元陣列塊(110)上激活從列解碼器(371)產(chǎn)生的列選擇線(CSL)，并且響應(yīng)于列選擇線(CSL)能夠選擇子存儲(chǔ)塊(110)的列線。然后，通過將列塊地址CBA0改變到邏輯“高”，將無效用于子存儲(chǔ)塊(110)的列解碼器(371)，并且由于與非電路(394)的所有輸入將是邏輯“高”，因此將激活用于子存儲(chǔ)塊(120)的列解碼器(372)。
因此，對(duì)于在圖4B中所述的典型操作模式，對(duì)于一個(gè)激活的字線的頁(yè)長(zhǎng)是2n-1，它是以圖4A的操作模式所獲得的頁(yè)長(zhǎng)的兩倍。即，如果用戶需要具有2n-1的頁(yè)長(zhǎng)的半導(dǎo)體存儲(chǔ)器器件，則一個(gè)激活的控制信號(hào)PL0B被控制信號(hào)產(chǎn)生器(350)產(chǎn)生，并且被輸入到控制電路(360)，從而改變半導(dǎo)體存儲(chǔ)器器件的頁(yè)長(zhǎng)。
具有圖3的示意結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器器件的另一個(gè)操作模式使得四個(gè)子存儲(chǔ)塊的選擇性激活能夠獲得2n的頁(yè)長(zhǎng)。具體上，如果控制信號(hào)PL1B被激活(例如邏輯“低”狀態(tài))，則所有的子存儲(chǔ)塊(110，120，130，140)將被激活，而不管列塊地址CBA0B、CBA0、CBA1B和CBA1的邏輯狀態(tài)如何，如圖4C所示。具體而言，如果控制信號(hào)PL1B是邏輯“低”，則控制電路(360)的每個(gè)與非電路(363，364，367，368)的輸出將是邏輯“高”，而不管列塊地址CBA0B、CBA0、CBA1B和CBA1的邏輯狀態(tài)如何。在這種操作模式中，將激活子存儲(chǔ)塊(110)、(120)、(130)和(140)的字線(WL_0，WL_1，WL_2，WL_3)，而不管列塊地址CBA0B和CBA1的邏輯狀態(tài)如何。
而且，在這種操作模式中，可以根據(jù)列塊地址CBA0和CBA1的邏輯狀態(tài)選擇性地激活與被激活的子存儲(chǔ)塊相關(guān)聯(lián)的列解碼器。因此，通過列塊地址CBA0和CBA1的邏輯組合來確定是否激活了子存儲(chǔ)塊的給定列選擇線(CSL)。因此，在這種情況下，半導(dǎo)體存儲(chǔ)器器件具有2n的頁(yè)長(zhǎng)。
有益的是，在圖3的典型實(shí)施例中，因?yàn)槔媚Ｊ郊拇嫫鹘M(353)來實(shí)現(xiàn)控制信號(hào)產(chǎn)生器(350)，因此模式寄存器組(353)可以輸出控制信號(hào)以根據(jù)地址和命令可控地改變半導(dǎo)體器件的頁(yè)長(zhǎng)。
現(xiàn)在參照?qǐng)D5和6說明圖3所示的子解碼器和字線驅(qū)動(dòng)器的典型實(shí)施例。圖5是圖解按照本發(fā)明的一個(gè)實(shí)施例的子解碼器的電路圖。為了說明和解釋，圖5描述了圖3的子解碼器(312)的實(shí)施例。圖6是按照本發(fā)明的一個(gè)實(shí)施例的字線驅(qū)動(dòng)器的驅(qū)動(dòng)電路的一部分的電路圖。
參見圖5，子解碼器(312)包括與非電路(510)、第一和第二反相器(520和530)。與非電路(510)接收第一行地址RAi(其中，i＝0，1)和從控制電路(360)的與非電路(363)和(367)輸出的控制信號(hào)。第一反相器(520)接收與非電路(510)的輸出信號(hào)和產(chǎn)生第一選通信號(hào)PEIDG。第二反相器(530)接收與非電路(510)的輸出信號(hào)和產(chǎn)生在升壓電平的字線電源信號(hào)PXI。子解碼器(312)也輸出第二選通信號(hào)PXIB(它是與非電路(510)的輸出)。
參見圖6，字線驅(qū)動(dòng)器(600)包括多個(gè)MOS晶體管(MN1，MN2，MN3，MN4)。電源電壓VCC被提供給MOS晶體管(MN1)的柵極。MOS晶體管(MN1)的第一終端耦合到正常的字線使能信號(hào)(NWE)線(如上所述，NWE被行解碼器(150)產(chǎn)生)。MOS晶體管(MN1)的第二終端連接到MOS晶體管(MN2)的柵極終端。MOS晶體管(MN2)的第一終端連接到字線電源信號(hào)PX1(例如從子解碼器(312)輸出)。MOS晶體管(MN2)的第二終端連接到字線(WL)。MOS晶體管(MN3)的柵極連接到第一選通信號(hào)PXIDG(例如從解碼器(312)輸出)。MOS晶體管(MN4)的柵極連接到第二選通信號(hào)PXIB(例如從子解碼器(312)輸出)。在圖3的給定字線驅(qū)動(dòng)器(111，121，131，141)中實(shí)現(xiàn)的字線驅(qū)動(dòng)器電路(600)的數(shù)量等于在對(duì)應(yīng)的子存儲(chǔ)塊上提供的字線的數(shù)量。
子解碼器(312)和字線驅(qū)動(dòng)器(111)中的字線驅(qū)動(dòng)器(600)響應(yīng)于第一行地址RAi(其中，i＝0，1)和控制電路(360)的輸出信號(hào)而激活字線(WL_0)。具體而言，子解碼器(312)和字線驅(qū)動(dòng)器(600)如下工作。子解碼器(312)根據(jù)輸入控制信號(hào)和行地址來產(chǎn)生第一選通信號(hào)PXIDG、第二選通信號(hào)PXIB和字線電源信號(hào)PXI。具體上，只有第一輸入行地址RAi(其中，i＝0，1)和圖3的與非電路(363)和(367)的輸出信號(hào)在邏輯“高”狀態(tài)中時(shí)，第一選通信號(hào)PXIDG和字線電源信號(hào)PXI在邏輯“高”狀態(tài)。在這樣的情況下，用于預(yù)先充電字線(WL)的第二選通信號(hào)PXIB在邏輯低狀態(tài)。
在圖6的字線驅(qū)動(dòng)器(600)中，電源電壓VCC被施加到MOS晶體管MN1的柵極，因此MOS晶體管(MN1)總是接通。當(dāng)?shù)谝贿x通信號(hào)PXIDG和字線電源信號(hào)PXI在邏輯“高”狀態(tài)并且第二選通信號(hào)PXIB在邏輯“低”狀態(tài)時(shí)，MOS晶體管(MN3)接通，并且MOS晶體管(MN4)斷開。因此，在這種情況下，字線電源信號(hào)PXI和字線WL彼此連接，并且激活字線WL。
另一方面，如果第一選通信號(hào)PXIDG和字線電源信號(hào)PXI在邏輯“低”狀態(tài)并且第二選通信號(hào)PXIB在邏輯“高”狀態(tài)，則MOS晶體管(MN3)斷開，并且MOS晶體管(MN4)接通。在這種情況下，無效字線(WL)。
在如上所述的圖3中的典型實(shí)施例中，以半導(dǎo)體存儲(chǔ)器器件的MRS(353)來實(shí)現(xiàn)控制信號(hào)產(chǎn)生器(350)以便產(chǎn)生用于改變頁(yè)長(zhǎng)的控制信號(hào)。可以理解，可以按照本發(fā)明實(shí)現(xiàn)用于產(chǎn)生控制信號(hào)的其它方法和器件。例如，圖7圖解了使用引線接合實(shí)現(xiàn)的按照本發(fā)明的另一個(gè)實(shí)施例的控制信號(hào)產(chǎn)生器(700)，圖8圖解了使用熔絲實(shí)現(xiàn)的按照本發(fā)明的另一個(gè)實(shí)施例的控制信號(hào)產(chǎn)生器。
更具體而言，圖7的控制信號(hào)產(chǎn)生器700包括多個(gè)焊接區(qū)(710a，710b，710c，720a，720b，720c)和反相器(711，721)。焊接區(qū)(710a)和(720a)連接到電源電壓VCC，并且焊接區(qū)(710b)和(720b)接地。反相器(711)的輸入端連接到焊接區(qū)(710c)，反相器(721)的輸入端連接到焊接區(qū)(720c)。反相器(721)和(711)輸出相應(yīng)的控制信號(hào)PL0B和PL1B。
在半導(dǎo)體存儲(chǔ)器器件的制造期間執(zhí)行將焊接區(qū)(710c)連接到焊接區(qū)(710a)或焊接區(qū)(710b)和將焊接區(qū)(720c)連接到焊接區(qū)(720a)或焊接區(qū)(720b)的過程。第一控制信號(hào)PL0B和第二控制信號(hào)PL1B的邏輯狀態(tài)依賴于焊接區(qū)的連接。例如，如圖7所描述，在焊接區(qū)(710c)連接到焊接區(qū)(710b)并且焊接區(qū)(720c)連接到焊接區(qū)(720a)的情況下，控制信號(hào)PL1B被設(shè)置到邏輯“高”狀態(tài)，并且控制信號(hào)PL0B被設(shè)置到邏輯“低”狀態(tài)。因此，如果在圖3的典型實(shí)施例中實(shí)現(xiàn)圖7的控制信號(hào)產(chǎn)生器電路(700)，則半導(dǎo)體存儲(chǔ)器器件的頁(yè)長(zhǎng)將是2n-1(見圖4B)。當(dāng)然，在各個(gè)焊接區(qū)之間的連接可以被改變以產(chǎn)生不同邏輯狀態(tài)的控制信號(hào)，以便獲得期望的頁(yè)長(zhǎng)?？梢悦靼?，在焊接區(qū)和電源引線(VCC，VSS)之間的連接可以以金屬焊接或引線焊接來實(shí)現(xiàn)。
參見圖8，按照本發(fā)明的另一個(gè)實(shí)施例的控制信號(hào)產(chǎn)生器(800)包括二極管耦合MOS晶體管(MP1)和(MP2)、激光引信(812)和(822)以及反相器(813)和(823)。MOS晶體管(MP1)具有二極管耦合的連接，其中，MOS晶體管(MP1)的柵極和漏極彼此連接，源極連接到電源電壓VCC。激光引信(812)連接在MOS晶體管(MP1)的漏極和地電壓之間。反相器(813)反相MOS晶體管(MP1)的漏極端的信號(hào)，并且輸出控制信號(hào)PL1B。
同樣，MOS晶體管(MP2)具有二極管耦合的連接，其中，MOS晶體管(MP2)的柵極和漏極彼此連接，源極連接到電源電壓VCC。激光引信(822)連接在MOS晶體管(MP2)的漏極和地電壓之間。反相器(823)反相MOS晶體管(MP2)的漏極端的信號(hào)，并且輸出控制信號(hào)PL0B。
控制信號(hào)PL0B和PL1B的邏輯狀態(tài)依賴于激光引信的狀態(tài)。具體而言，如果激光引信(812)或(822)被斷開，則對(duì)應(yīng)的控制信號(hào)將具有邏輯低狀態(tài)，如果激光引信(812)或(822)未被斷開，則對(duì)應(yīng)的控制信號(hào)將具有邏輯“高”狀態(tài)。例如，假定連接了激光引信(812)并且斷開了激光引信(822)，則控制信號(hào)PL0B在邏輯低狀態(tài)，并且控制信號(hào)PL1B在邏輯高狀態(tài)。在這種情況下，如果在圖3的典型實(shí)施例中實(shí)現(xiàn)了控制信號(hào)產(chǎn)生器電路(800)，則半導(dǎo)體存儲(chǔ)器器件的頁(yè)長(zhǎng)將是2n-1(見圖4B)。。當(dāng)然，可以根據(jù)激光引信(812)和(822)的狀態(tài)將控制信號(hào)產(chǎn)生器電路(800)適配來產(chǎn)生具有不同邏輯狀態(tài)的控制信號(hào)。
圖9是圖解按照本發(fā)明的一個(gè)實(shí)施例的用于改變半導(dǎo)體存儲(chǔ)器器件的頁(yè)長(zhǎng)的方法的高級(jí)流程圖。一般，用于改變半導(dǎo)體存儲(chǔ)器器件的頁(yè)長(zhǎng)的方法包括產(chǎn)生指定多個(gè)頁(yè)長(zhǎng)操作模式之一的第一控制信號(hào)(步驟910)；根據(jù)第一控制信號(hào)和塊地址來產(chǎn)生第二控制信號(hào)(步驟920)；然后使用第二控制信號(hào)來按照指定的頁(yè)長(zhǎng)操作模式來改變半導(dǎo)體存儲(chǔ)器器件的頁(yè)長(zhǎng)(步驟930)。
在本發(fā)明的一個(gè)實(shí)施例中，產(chǎn)生第一控制信號(hào)的步驟(步驟910)包括根據(jù)由例如存儲(chǔ)器控制器或CPU接收的外部命令和地址，而產(chǎn)生第一控制信號(hào)。例如，可以利用MRS(353)由圖3所示的控制信號(hào)產(chǎn)生器(350)來實(shí)現(xiàn)步驟910。在本發(fā)明的其它實(shí)施例中，可以利用諸如上述參照例如圖7或8所述的控制信號(hào)產(chǎn)生器電路和方法的器件或方法來產(chǎn)生第一控制信號(hào)。
而且，產(chǎn)生第二控制信號(hào)的步驟(步驟920)可以被實(shí)現(xiàn)為諸如如上參照?qǐng)D3所述，其中，控制電路處理來自控制信號(hào)產(chǎn)生器的控制信號(hào)和一個(gè)列塊地址以產(chǎn)生選擇性地控制存儲(chǔ)塊的相應(yīng)字線控制電路的第二控制信號(hào)。而且，響應(yīng)于第二控制信號(hào)調(diào)整頁(yè)長(zhǎng)的步驟(步驟930)優(yōu)選的是包括響應(yīng)于第二控制信號(hào)而選擇性地激活具有相同的行地址的存儲(chǔ)塊的一個(gè)或多個(gè)對(duì)應(yīng)的字線，以便因此改變半導(dǎo)體存儲(chǔ)器器件的頁(yè)長(zhǎng)。
圖10是圖解其中可以實(shí)現(xiàn)本發(fā)明的存儲(chǔ)器系統(tǒng)的示意方框圖。存儲(chǔ)器系統(tǒng)(1000)包括CPU(1001)、存儲(chǔ)器控制器(1002)和多個(gè)存儲(chǔ)模塊(1003)。每個(gè)存儲(chǔ)模塊(1003)包括多個(gè)半導(dǎo)體存儲(chǔ)器器件(1004)，其中實(shí)現(xiàn)了本發(fā)明。CPU(1001)可以是微處理器(MPU)或網(wǎng)絡(luò)處理器(NPU)。CPU(1001)通過第一總線系統(tǒng)(B1)(例如控制總線，數(shù)據(jù)總線和地址總線)連接到存儲(chǔ)器控制器，存儲(chǔ)器控制器(1002)經(jīng)由第二總線系統(tǒng)(B2)(控制總線，數(shù)據(jù)總線，地址總線)連接到存儲(chǔ)模塊(1003)。在圖10的示意結(jié)構(gòu)中，CPU(1001)控制存儲(chǔ)器控制器(1002)，并且存儲(chǔ)器控制器(1002)控制存儲(chǔ)器(1004)(雖然可以明白可以實(shí)現(xiàn)CPU直接控制存儲(chǔ)器而不使用獨(dú)立的存儲(chǔ)器控制器)。
在圖10的典型實(shí)施例中，每個(gè)存儲(chǔ)模塊(1003)可以表示例如一個(gè)存儲(chǔ)條，一個(gè)給定的存儲(chǔ)模塊(1003)的每個(gè)存儲(chǔ)器(1004)可以表示一個(gè)其中實(shí)現(xiàn)本發(fā)明的存儲(chǔ)器。在這種情況下，每個(gè)存儲(chǔ)器(1004)可以被邏輯地劃分為多個(gè)子存儲(chǔ)塊，并且被如上所述控制以改變頁(yè)長(zhǎng)。在存儲(chǔ)器(1004)中可以定位用于執(zhí)行存儲(chǔ)器訪問和/或改變頁(yè)長(zhǎng)的控制電路。
在一個(gè)優(yōu)選實(shí)施例中，一個(gè)存儲(chǔ)模塊的存儲(chǔ)器可以具有x8比特的結(jié)構(gòu)，而另一個(gè)存儲(chǔ)模塊的存儲(chǔ)器可以具有x16比特的結(jié)構(gòu)。即，不同的存儲(chǔ)模塊可以以不同的比特結(jié)構(gòu)被操作。
在本發(fā)明的另一個(gè)實(shí)施例中，存儲(chǔ)器系統(tǒng)可以包括一個(gè)或多個(gè)獨(dú)立的半導(dǎo)體存儲(chǔ)器器件(而不是如圖10所示的具有多個(gè)存儲(chǔ)器器件的存儲(chǔ)模塊)和中央處理器(無存儲(chǔ)器控制器)。在這個(gè)實(shí)施例中，存儲(chǔ)器直接與中央處理器通信。另外，一個(gè)半導(dǎo)體存儲(chǔ)器器件可以具有x8比特的結(jié)構(gòu)，而另一個(gè)存儲(chǔ)器可以具有x16比特的結(jié)構(gòu)。即，兩個(gè)存儲(chǔ)模塊可以具有不同的比特結(jié)構(gòu)。
在另一個(gè)實(shí)施例中，按照本發(fā)明的存儲(chǔ)器系統(tǒng)可以包括一個(gè)或多個(gè)獨(dú)立的半導(dǎo)體存儲(chǔ)器器件(而不是如圖10所示的具有多個(gè)存儲(chǔ)器的存儲(chǔ)模塊)，它們直接與存儲(chǔ)器控制器(無CPU)通信。在這個(gè)實(shí)施例中，一個(gè)存儲(chǔ)器可以具有x8比特的結(jié)構(gòu)，而另一個(gè)存儲(chǔ)器可以具有x16比特的結(jié)構(gòu)。
雖然在此已經(jīng)參照

了說明性的實(shí)施例，應(yīng)當(dāng)明白本發(fā)明不限于在此所述的精確的系統(tǒng)和方法實(shí)施例，可以由本領(lǐng)域的技術(shù)人員在不脫離本發(fā)明的精神和范圍的情況下進(jìn)行各種其它的改變或改進(jìn)。所有的這樣的變化或改進(jìn)意欲被包括在由所附的權(quán)利要求所限定的本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器器件，包括存儲(chǔ)器單元陣列，它被邏輯地劃分為多個(gè)存儲(chǔ)塊，其中，可以通過對(duì)應(yīng)的塊地址來尋址每個(gè)存儲(chǔ)塊；多個(gè)字線控制電路，其中，每個(gè)字線控制電路與用于激活相關(guān)聯(lián)的存儲(chǔ)塊的字線的存儲(chǔ)塊之一相關(guān)聯(lián)；控制電路，用于選擇性地控制字線控制電路以激活具有相同的行地址的一個(gè)或多個(gè)對(duì)應(yīng)的字線以便改變半導(dǎo)體存儲(chǔ)器器件的頁(yè)長(zhǎng)。
2.如權(quán)利要求1所述的器件，其中，控制電路作為輸入接收列塊地址和第一控制信號(hào)，然后產(chǎn)生第二控制信號(hào)來選擇性地激活一個(gè)或多個(gè)字線控制電路。
3.如權(quán)利要求2所述的器件，還包括控制信號(hào)產(chǎn)生器，它接收外部命令和外部地址，然后根據(jù)所述外部命令和外部地址產(chǎn)生第一控制信號(hào)。
4.如權(quán)利要求3所述的器件，其中，控制信號(hào)產(chǎn)生器包括地址緩沖器，用于接收外部地址和產(chǎn)生內(nèi)部地址；命令緩沖器，用于接收外部命令和產(chǎn)生內(nèi)部命令；模式寄存器組，用于根據(jù)內(nèi)部地址和內(nèi)部命令產(chǎn)生第一控制信號(hào)。
5.如權(quán)利要求2所述的器件，其中，每個(gè)字線控制電路包括子解碼器電路和相關(guān)聯(lián)的字線驅(qū)動(dòng)器電路。
6.如權(quán)利要求5所述的器件，其中，每個(gè)子解碼器電路接收行地址和從控制電路輸出的第二控制信號(hào)，以選擇性地激活相關(guān)聯(lián)的字線驅(qū)動(dòng)器電路。
7.如權(quán)利要求1所述的器件，其中，塊地址包括行地址和列地址。
8.如權(quán)利要求2所述的器件，還包括控制信號(hào)產(chǎn)生器，用于產(chǎn)生第一控制信號(hào)，其中，控制信號(hào)產(chǎn)生器被配置來通過引線結(jié)合、金屬選擇和熔絲選擇之一來產(chǎn)生第一控制信號(hào)。
9.如權(quán)利要求2所述的器件，其中，當(dāng)無效第一控制信號(hào)時(shí)，在多個(gè)存儲(chǔ)塊的一個(gè)存儲(chǔ)塊使能一個(gè)字線，并且其中當(dāng)激活第一控制信號(hào)時(shí)，在所述多個(gè)存儲(chǔ)塊的兩個(gè)存儲(chǔ)塊使能具有相同行地址的至少兩個(gè)字線。
10.一種存儲(chǔ)器系統(tǒng)，包括存儲(chǔ)器控制器，用于產(chǎn)生多個(gè)命令和地址信號(hào)；第一存儲(chǔ)模塊，它接收所述命令和地址信號(hào)，所述第一存儲(chǔ)模塊具有多個(gè)存儲(chǔ)器，其中，包括第一存儲(chǔ)器，所述第一存儲(chǔ)器包括存儲(chǔ)器單元陣列，它被邏輯地劃分為多個(gè)存儲(chǔ)塊，其中，可以通過對(duì)應(yīng)的塊地址來尋址每個(gè)存儲(chǔ)塊；多個(gè)字線控制電路，其中，每個(gè)字線控制電路與用于激活相關(guān)聯(lián)的存儲(chǔ)塊的字線的存儲(chǔ)塊之一相關(guān)聯(lián)；控制電路，用于選擇性地控制字線控制電路以激活具有相同的行地址的一個(gè)或多個(gè)對(duì)應(yīng)的字線以便改變半導(dǎo)體存儲(chǔ)器器件的頁(yè)長(zhǎng)。
11.如權(quán)利要求10所述的存儲(chǔ)器系統(tǒng)，還包括第二存儲(chǔ)模塊，用于接收由存儲(chǔ)器控制器產(chǎn)生的命令和地址信號(hào)，所述第二存儲(chǔ)模塊包括多個(gè)存儲(chǔ)器，其中包括第二存儲(chǔ)器，其中，所述第二存儲(chǔ)器包括被邏輯地劃分為多個(gè)存儲(chǔ)塊的存儲(chǔ)器單元陣列；其中，第一存儲(chǔ)器具有第一比特結(jié)構(gòu)，第二存儲(chǔ)器具有第二比特結(jié)構(gòu)，其中，第一比特結(jié)構(gòu)和第二比特結(jié)構(gòu)不同。
12.如權(quán)利要求10所述的存儲(chǔ)器系統(tǒng)，其中，控制電路作為輸入接收列塊地址和第一控制信號(hào)，然后產(chǎn)生第二控制信號(hào)以選擇性地激活一個(gè)或多個(gè)字線控制電路。
13.如權(quán)利要求12所述的存儲(chǔ)器系統(tǒng)，還包括控制信號(hào)產(chǎn)生器，其中，控制信號(hào)產(chǎn)生器包括地址緩沖器，用于接收由存儲(chǔ)器控制器產(chǎn)生的地址信號(hào)和產(chǎn)生內(nèi)部地址；命令緩沖器，用于接收由存儲(chǔ)器控制器產(chǎn)生的命令和產(chǎn)生內(nèi)部命令；模式寄存器組，用于根據(jù)內(nèi)部地址和內(nèi)部命令產(chǎn)生第一控制信號(hào)。
14.如權(quán)利要求13所述的存儲(chǔ)器系統(tǒng)，其中，當(dāng)無效第一控制信號(hào)時(shí)，在多個(gè)存儲(chǔ)塊的一個(gè)存儲(chǔ)塊使能一個(gè)字線，并且其中當(dāng)激活第一控制信號(hào)時(shí)，在所述多個(gè)存儲(chǔ)塊的兩個(gè)存儲(chǔ)塊使能具有相同行地址的至少兩個(gè)字線。
15.一種存儲(chǔ)器系統(tǒng)，包括中央處理器，用于產(chǎn)生多個(gè)命令和地址信號(hào)；第一存儲(chǔ)模塊，它接收所述命令和地址信號(hào)，所述第一存儲(chǔ)模塊具有多個(gè)存儲(chǔ)器，其中包括第一存儲(chǔ)器，所述第一存儲(chǔ)器包括存儲(chǔ)器單元陣列，它被邏輯地劃分為多個(gè)存儲(chǔ)塊，其中，可以通過對(duì)應(yīng)的塊地址來尋址每個(gè)存儲(chǔ)塊；多個(gè)字線控制電路，其中，每個(gè)字線控制電路與用于激活相關(guān)聯(lián)的存儲(chǔ)塊的字線的存儲(chǔ)塊之一相關(guān)聯(lián)；控制電路，用于選擇性地控制字線控制電路以激活具有相同的行地址的一個(gè)或多個(gè)對(duì)應(yīng)的字線以便改變半導(dǎo)體存儲(chǔ)器器件的頁(yè)長(zhǎng)。
16.如權(quán)利要求15所述的存儲(chǔ)器系統(tǒng)，還包括第二存儲(chǔ)模塊，用于接收由中央處理器產(chǎn)生的命令和地址信號(hào)，所述第二存儲(chǔ)模塊包括多個(gè)存儲(chǔ)器，其中包括第二存儲(chǔ)器，其中，所述第二存儲(chǔ)器包括被邏輯地劃分為多個(gè)存儲(chǔ)塊的存儲(chǔ)器單元陣列；其中，第一存儲(chǔ)器具有第一比特結(jié)構(gòu)，第二存儲(chǔ)器具有第二比特結(jié)構(gòu)，其中，第一比特結(jié)構(gòu)和第二比特結(jié)構(gòu)不同。
17.如權(quán)利要求15所述的存儲(chǔ)器系統(tǒng)，其中，第一存儲(chǔ)器還包括控制信號(hào)產(chǎn)生器，其中，控制信號(hào)產(chǎn)生器包括地址緩沖器，用于接收由中央處理器產(chǎn)生的地址信號(hào)和產(chǎn)生內(nèi)部地址；命令緩沖器，用于接收由中央處理器產(chǎn)生的命令和產(chǎn)生內(nèi)部命令；模式寄存器組，用于根據(jù)內(nèi)部地址和內(nèi)部命令產(chǎn)生第一控制信號(hào)。
18.如權(quán)利要求17所述的存儲(chǔ)器系統(tǒng)，其中，當(dāng)無效第一控制信號(hào)時(shí)，在多個(gè)存儲(chǔ)塊的一個(gè)存儲(chǔ)塊使能一個(gè)字線，并且其中當(dāng)激活第一控制信號(hào)時(shí)，在所述多個(gè)存儲(chǔ)塊的兩個(gè)存儲(chǔ)塊使能具有相同行地址的至少兩個(gè)字線。
19.如權(quán)利要求15所述的存儲(chǔ)器系統(tǒng)，其中，中央處理器是網(wǎng)絡(luò)處理器(NPU)。
20.一種存儲(chǔ)器系統(tǒng)，包括存儲(chǔ)器控制器，用于產(chǎn)生多個(gè)命令和地址信號(hào)；第一存儲(chǔ)器，用于接收所述命令和地址信號(hào)，所述第一存儲(chǔ)器包括存儲(chǔ)器單元陣列，它被邏輯地劃分為多個(gè)存儲(chǔ)塊，其中，可以通過對(duì)應(yīng)的塊地址來尋址每個(gè)存儲(chǔ)塊；多個(gè)字線控制電路，其中，每個(gè)字線控制電路與用于激活相關(guān)聯(lián)的存儲(chǔ)塊的字線的存儲(chǔ)塊之一相關(guān)聯(lián)；控制電路，用于選擇性地控制字線控制電路以激活具有相同的行地址的一個(gè)或多個(gè)對(duì)應(yīng)的字線以便改變半導(dǎo)體存儲(chǔ)器器件的頁(yè)長(zhǎng)。
21.如權(quán)利要求20所述的存儲(chǔ)器系統(tǒng)，還包括第二存儲(chǔ)器，它接收由存儲(chǔ)器控制器產(chǎn)生的命令和地址信號(hào)，所述第二存儲(chǔ)器包括被邏輯地劃分為多個(gè)存儲(chǔ)塊的存儲(chǔ)器單元陣列；其中，第一存儲(chǔ)器具有第一比特結(jié)構(gòu)，第二存儲(chǔ)器具有第二比特結(jié)構(gòu)，其中，第一比特結(jié)構(gòu)和第二比特結(jié)構(gòu)不同。
22.一種存儲(chǔ)器系統(tǒng)，包括中央處理器，用于產(chǎn)生多個(gè)命令和地址信號(hào)；第一存儲(chǔ)器，用于接收所述命令和地址信號(hào)，所述第一存儲(chǔ)器包括存儲(chǔ)器單元陣列，它被邏輯地劃分為多個(gè)存儲(chǔ)塊，其中，可以通過對(duì)應(yīng)的塊地址來尋址每個(gè)存儲(chǔ)塊；多個(gè)字線控制電路，其中，每個(gè)字線控制電路與用于激活相關(guān)聯(lián)的存儲(chǔ)塊的字線的存儲(chǔ)塊之一相關(guān)聯(lián)；控制電路，用于選擇性地控制字線控制電路以激活具有相同的行地址的一個(gè)或多個(gè)對(duì)應(yīng)的字線以便改變半導(dǎo)體存儲(chǔ)器器件的頁(yè)長(zhǎng)。
23.如權(quán)利要求22所述的存儲(chǔ)器系統(tǒng)，還包括第二存儲(chǔ)器，它接收由中央處理器產(chǎn)生的命令和地址信號(hào)，所述第二存儲(chǔ)器包括被邏輯地劃分為多個(gè)存儲(chǔ)塊的存儲(chǔ)器單元陣列；其中，第一存儲(chǔ)器具有第一比特結(jié)構(gòu)，第二存儲(chǔ)器具有第二比特結(jié)構(gòu)，其中，第一比特結(jié)構(gòu)和第二比特結(jié)構(gòu)不同。
24.如權(quán)利要求22所述的存儲(chǔ)器系統(tǒng)，其中，中央處理器是網(wǎng)絡(luò)處理器(NPU)。
25.如權(quán)利要求22所述的存儲(chǔ)器系統(tǒng)，其中，中央處理器是微處理器(MPU)。
26.一種用于改變半導(dǎo)體存儲(chǔ)器器件的頁(yè)長(zhǎng)的方法，所述半導(dǎo)體存儲(chǔ)器器件包括存儲(chǔ)器單元陣列，它被邏輯地劃分為多個(gè)存儲(chǔ)塊，其中，可以通過對(duì)應(yīng)的塊地址來尋址每個(gè)存儲(chǔ)塊，所述方法包括步驟產(chǎn)生指定多個(gè)頁(yè)長(zhǎng)操作模式之一的第一控制信號(hào)；根據(jù)第一控制信號(hào)和塊地址來產(chǎn)生第二控制信號(hào)；響應(yīng)于第二控制信號(hào)，具有相同行地址的在存儲(chǔ)塊中的一個(gè)或多個(gè)字線被選擇性地激活以提供對(duì)應(yīng)于指定頁(yè)長(zhǎng)操作模式的半導(dǎo)體存儲(chǔ)器器件的頁(yè)長(zhǎng)。
27.如權(quán)利要求26所述的方法，其中，產(chǎn)生第一控制信號(hào)的步驟包括步驟接收命令信號(hào)和地址信號(hào)；根據(jù)所述命令信號(hào)和地址信號(hào)來產(chǎn)生第一控制信號(hào)。
28.如權(quán)利要求27所述的方法，其中，第一控制信號(hào)被模式寄存器組產(chǎn)生。
29.如權(quán)利要求26所述的方法，其中，激活在存儲(chǔ)塊中的一個(gè)或多個(gè)字線的步驟包括步驟向多個(gè)子解碼器輸入第二控制信號(hào)和行地址；根據(jù)由子解碼器產(chǎn)生的字線電源信號(hào)激活與存儲(chǔ)塊相關(guān)聯(lián)的一個(gè)或多個(gè)字線驅(qū)動(dòng)器。
全文摘要
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)器器件，其具有使用戶可以改變半導(dǎo)體存儲(chǔ)器器件的頁(yè)長(zhǎng)的結(jié)構(gòu)。本發(fā)明還涉及用于改變半導(dǎo)體存儲(chǔ)器器件的頁(yè)長(zhǎng)的電路和方法，其使得能夠選擇性地激活存儲(chǔ)單元陣列的存儲(chǔ)單元陣列塊的一個(gè)或多個(gè)對(duì)應(yīng)的字線(具有相同的行地址)，從而按照指定的操作模式來改變頁(yè)長(zhǎng)。
文檔編號(hào)G11C8/00GK1503272SQ200310116318
公開日2004年6月9日 申請(qǐng)日期2003年11月19日 優(yōu)先權(quán)日2002年11月19日
發(fā)明者李潤(rùn)相, 羅元均 申請(qǐng)人:三星電子株式會(huì)社