專利名稱：用于降低單片直流電流的片上終接電路、方法及存儲系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲器，尤其涉及一種用于存儲器的片上(on-die)終接(此后被稱為‘ODT’)電路及用于存儲器的方法。
背景技術(shù)：
同步存儲器的操作速度的增長導(dǎo)致了對傳輸線終接的需求，所述傳輸線連接到在存儲系統(tǒng)中的同步存儲器的數(shù)據(jù)輸入/輸出引線。雙倍數(shù)據(jù)率同步DRAM(“DDR SDRAM”)的接口是基于使用在諸如圖1示出的存儲器100的存儲器外的終接電阻器R-term的端頭(stub)系列終接收發(fā)機邏輯(“SSTL”)。除了終接電阻器R-term，還需要一個穩(wěn)壓器以產(chǎn)生終接電壓Vtt，從而增加提速后的存儲系統(tǒng)的開銷。
如圖2所示的一個接軌(rail to rail)ODT系統(tǒng)被提議用于通過消除對穩(wěn)壓器的需求以解決這個問題。該ODT系統(tǒng)包括一個包括終接電阻器R-term1和R-term2的存儲器200，并且使用開關(guān)晶體管S1和S2控制終接電阻器R-term1和R-term2的連接。詳細地說，當(dāng)終接使能信號TE被激活(enable)到邏輯“高”時，連通晶體管S1和S2以激活ODT系統(tǒng)。然而，該ODT系統(tǒng)的缺點在于在激活ODT系統(tǒng)期間，在電源電壓VDD和接地電壓VSS中間形成一個電流路徑，從而增加了單片DC電流的消耗。
在包括超過16條引線的DRAM的情況中，如果在每個引線安裝一個ODT電路，當(dāng)同時激活所有的ODT電路時電流量會很大。在這種情況下，電流量幾乎和用于操作DRAM的電流等同。因此，DRAM的總體功率消耗顯著增加。

發(fā)明內(nèi)容
本發(fā)明提供了一種能夠在最大程度上減少單片DC電流消耗的片上終接(“ODT”)電路和方法，以及采用具有這種ODT電路的同步存儲器的存儲系統(tǒng)。
根據(jù)本發(fā)明的一個方面，提供了一種在同步存儲器中使用的ODT電路，該ODT電路包含用于接收終接電壓的終接電壓端口；數(shù)據(jù)輸入/輸出(“I/O”)端口；第一終接電阻器，一端連接到數(shù)據(jù)I/O端口；以及開關(guān)，響應(yīng)終接使能信號選擇性地把第一終接電阻器的另一端連接到終接電壓端口。
該ODT電路可能還包括終接使能信號產(chǎn)生電路，用于響應(yīng)在同步存儲器的寫操作期間指示輸入數(shù)據(jù)的有效部分或當(dāng)前的周期不是讀取周期的信號而產(chǎn)生終接使能信號，以及響應(yīng)由模式寄存器組(“MRS”)輸出的信號而產(chǎn)生終接使能信號。
當(dāng)由MRS輸出的信號被中斷(disable)并且指示輸入數(shù)據(jù)的有效部分或當(dāng)前的周期不是讀取周期的信號被激活時，終接使能信號被激活。并且，當(dāng)由MRS輸出的信號被激活時，不管指示輸入數(shù)據(jù)的有效部分或指示當(dāng)前的周期不是讀取周期的信號如何，激活終接使能信號。
該ODT電路還包括一個第二終接電阻器，其一端連接到數(shù)據(jù)I/O端口而另一端連接到終接電壓端口。
根據(jù)本發(fā)明的另一個方面，提供了一種同步存儲器的ODT方法，包含在同步存儲器中安裝一個終接電壓端口，終接電壓端口接收一個終接電壓；在同步存儲器中安裝一個第一終接電阻器，所述第一終接電阻器一端連接到同步存儲器的數(shù)據(jù)I/O端口；并且選擇性地把第一終接電阻器的另一端連接到終接電壓端口。
選擇性地連接第一終接電阻器的另一端是在同步存儲器的寫操作期間在輸入數(shù)據(jù)的有效部分執(zhí)行的。并且，選擇性地連接第一終接電阻器的另一端是在同步存儲器的非讀取操作周期執(zhí)行的。并且，選擇性地連接第一終接電阻器的另一端是在當(dāng)包括在同步存儲器中的MRS被設(shè)置在同步存儲器之外時執(zhí)行的。
該ODT方法還包括在同步存儲器中安裝一個第二終接電阻器，所述第二終接電阻器具有連接到數(shù)據(jù)I/O端口的一端和連接到終接電壓端口的另一端。
根據(jù)本發(fā)明的另一個方面，提供了一種存儲系統(tǒng)，包含存儲控制器；穩(wěn)壓器，用于產(chǎn)生終接電壓；同步存儲器，其連接到存儲控制器和穩(wěn)壓器并且包括一個ODT電路。所述ODT電路包含一個從穩(wěn)壓器接收終接電壓的終接電壓端口；一個數(shù)據(jù)I/O端口，用于從存儲控制器接收輸入數(shù)據(jù)或向存儲控制器輸出輸出數(shù)據(jù)；一個第一終接電阻器，其一端連接到數(shù)據(jù)I/O端口；以及一個開關(guān)，其響應(yīng)一個終接使能信號選擇性地把第一終接電阻器的另一端連接到終接電壓端口。
根據(jù)本發(fā)明的另一個方面，提供了一種存儲系統(tǒng)，包含存儲控制器，其產(chǎn)生一個終接電壓；同步存儲器，其連接到存儲控制器并且包括一個ODT電路。所述ODT電路包含從存儲控制器接收終接電壓的終接電壓端口；數(shù)據(jù)I/O端口，其從存儲控制器接收輸入數(shù)據(jù)或向存儲控制器輸出輸出數(shù)據(jù)；第一終接電阻器，其一端連接到數(shù)據(jù)I/O端口；和一個開關(guān)，其響應(yīng)一個終接使能信號選擇性地把第一終接電阻器的另一端連接到終接電壓端口。
根據(jù)本發(fā)明的另一個方面，提供了一種存儲系統(tǒng)，包含存儲控制器；多個通過信道連接到存儲控制器并且包括一個ODT電路的同步存儲器，其中，ODT電路只有在離存儲控制器最遠的多個存儲器中的至少一個中被激活并且在其他的存儲器中被中斷。
ODT電路包含終接電壓端口，其接收終接電壓；數(shù)據(jù)I/O端口；第一終接電阻器，其一端連接到數(shù)據(jù)I/O端口；開關(guān)，用于響應(yīng)激活的終接使能信號把終接電壓端口連接到第一終接電阻器的另一端，其中，當(dāng)安裝在存儲器中的MRS被設(shè)置并且ODT電路被激活時終接使能信號被激活。


通過參考附圖對本發(fā)明的優(yōu)選實施例的詳細說明，本發(fā)明的上面和其它的方面和優(yōu)點將變得更加明顯，其中圖1是說明傳統(tǒng)的外部ODT系統(tǒng)的電路圖；圖2是說明傳統(tǒng)的接軌ODT系統(tǒng)的電路圖；圖3是說明根據(jù)本發(fā)明的實施例1的ODT系統(tǒng)的電路圖；圖4是根據(jù)本發(fā)明的實施例1的終接使能信號產(chǎn)生電路的電路圖；圖5是根據(jù)本發(fā)明的實施例2的終接使能信號產(chǎn)生電路的電路圖；圖6是根據(jù)本發(fā)明的實施例2的ODT系統(tǒng)的電路圖；圖7是根據(jù)本發(fā)明的采用包括一個ODT電路的同步存儲器的存儲系統(tǒng)的一個例子的方框圖；
圖8是根據(jù)本發(fā)明的采用包括一個ODT電路的同步存儲器的存儲系統(tǒng)的另一個例子的方框圖；和圖9是根據(jù)本發(fā)明的采用由多個同步存儲器共享的多點(multi-drop)網(wǎng)的存儲系統(tǒng)的方框圖，其中，每個同步存儲器包括一個ODT電路。
具體實施例方式
圖3是根據(jù)本發(fā)明的實施例1的ODT系統(tǒng)的電路圖。參照圖3，該ODT系統(tǒng)包括在其中安裝了終接電壓端口VTP、終接電阻器R-term1和開關(guān)TM的同步存儲器300。
終接電阻器R-term1的一端連接到數(shù)據(jù)輸入/輸出(“I/O”)端口DQ，而開關(guān)TM連接在終接電阻器R-term1的另一端和終接電壓端口VTP之間。開關(guān)TM由傳輸門電路構(gòu)成，并且響應(yīng)一個終接使能信號TE選擇性地把終接電阻器R-term1的另一端連接到終接電壓端口VTP。在圖3中，PM和NM分別表示輸出緩沖器的拉升(pull-up)晶體管和拉降(pull-down)晶體管，而參考標(biāo)號31表示輸入緩沖器。
更具體地講，使用開關(guān)TM，通過終接電壓端口VTP輸入的終接電壓VTTP被施加在終接電阻器R-term1上，否則停止施加終接電壓VTTP。這樣，有可能選擇性地控制連接到數(shù)據(jù)I/O端口DQ的傳輸線DB，即，數(shù)據(jù)總線的終接。終接阻值是開關(guān)TM的信道阻值與終接電阻R-term1的阻值的和。然而，開關(guān)TM的信道阻值可以是如此的小以至可以被認為忽略不計。
最好終接電壓端口VTP的數(shù)量至少是1。即，通過終接電壓端口VTP輸入的終接電壓VTTP必須作為同步信號和電流源，因此，終接電壓端口VTP越多越好。一般來說，DRAM具有X4、X8、X16等的配置。于是，如果數(shù)據(jù)I/O端口DQ的數(shù)量增加了，終接電壓端口VTP的數(shù)量也必須增加以便獲得足夠的信號完整性。在這種情況下，可以為每個數(shù)據(jù)I/O端口DQ安裝一個終接電壓端口或者可以為幾個數(shù)據(jù)I/O端口DQ安裝一個終接電壓端口VTP。
可以使用只是在同步存儲器的寫操作期間輸入輸入數(shù)據(jù)的周期被激活的內(nèi)部信號產(chǎn)生終接使能信號TE。否則，可以使用除了同步存儲器的讀取操作期間外都被連續(xù)激活的內(nèi)部信號產(chǎn)生終接使能信號TE。如果需要，可以使用包括在同步存儲器內(nèi)的模式寄存器組(“MRS”)來產(chǎn)生終接使能信號TE。
圖4是根據(jù)本發(fā)明的實施例1的終接使能信號產(chǎn)生電路(此后稱為第一電路)的電路圖。參照圖4，第一電路包括或非門電路41、第一倒相器42、第二倒相器43、第一與非門電路44、第二與非門電路45和第三倒相器46。
或非門電路41接收信號WV或信號TRST并且接收MRS使能信號MRS-EN。在同步存儲器的寫操作期間，信號WV指示輸入數(shù)據(jù)的一個有效部分，而信號TRST指示當(dāng)前的周期不是讀取周期。第一倒相器42對來自或非門電路41的信號輸出倒相，而第二倒相器43對信號MRS_TE倒相。
第一與非門電路44接收MRS使能信號MRS-EN和從第二倒相器43輸出的信號，而第二與非門電路45接收從第一倒相器42輸出的信號和從第一與非門電路44輸出的信號。第三倒相器46對從第二與非門電路45輸出的信號倒相以最終產(chǎn)生終接使能信號TE。
信號WV在同步存儲器中產(chǎn)生，并且只有在同步存儲器的寫操作期間輸入輸入數(shù)據(jù)時才被激活到邏輯‘高’。信號TRST也是在同步存儲器中產(chǎn)生的，但是除了在同步存儲器的讀取操作期間以外都被持續(xù)激活到邏輯‘高’。一般來說，信號TRST是用作激活同步存儲器的輸出驅(qū)動器的使能信號的。
MRS使能信號MRS_EN是從安裝在同步存儲器中的MRS輸出的信號，并且在MRS被從同步存儲器外設(shè)置時被激活到邏輯‘高’。信號MRS_TE是用于在激活MRS使能信號MRS_EN期間傳輸線DB的終接的信號。
更具體地說，當(dāng)指示輸入數(shù)據(jù)有效部分的信號WV或指示當(dāng)前的周期不是讀取周期的信號TRST處于邏輯‘高’而MRS使能信號MRS_EN被中斷為邏輯‘低’時，終接使能信號TE處于邏輯‘高’。隨后，圖3中所示的開關(guān)TM被連通以把終接電壓端口VTP連接到終接電阻器R-term1，從而導(dǎo)致連接到數(shù)據(jù)I/O端口DQ的傳輸線DB的終接。
如果當(dāng)MRS使能信號MRS_EN被激活到邏輯‘高’時信號MRS_TE處于邏輯‘高’，則終接使能信號TE處于邏輯‘高’。換句話說，當(dāng)MRS使能信號MRS_EN和信號MRS_TE都在邏輯‘高’時，不管信號WV或信號TRST的電平如何，終接使能信號TE都被激活到邏輯‘高’，從而導(dǎo)致傳輸線DB的終接。
圖5是根據(jù)本發(fā)明的實施例2的終接使能信號產(chǎn)生電路(此后稱為“第二電路”)的電路圖。參照圖5，第二電路包括第一倒相器51、第一與非門電路52、第二與非門電路53和第二倒相器54。
第一倒相器51對信號MRS_TE倒相。第一與非門電路52接收信號WV或信號TRST，并且接收從第一倒相器51輸出的信號。在同步存儲器的寫操作期間，信號WV指示輸入數(shù)據(jù)的有效部分而信號TRST指示當(dāng)前的周期不是一個讀取周期。第二與非門電路53接收信號WV或TRST并接收從第一與非門電路52輸出的信號。
更具體地說，如果信號WV或信號TRST處于邏輯‘低’，不管信號MRS_TE的電平如何，終接使能信號TE被中斷為邏輯‘低’。如果信號WV或信號TRST處于邏輯‘高’，當(dāng)信號MRS_TE處于邏輯‘高’時，終接使能信號TE被激活到邏輯‘高’，而當(dāng)信號MRS_TE處于邏輯‘低’時，終接使能信號TE被中斷為邏輯‘低’。
圖6是根據(jù)本發(fā)明的實施例2的ODT系統(tǒng)的電路圖。參照圖6，當(dāng)和根據(jù)本發(fā)明的實施例1的ODT系統(tǒng)相比較時，這個ODT系統(tǒng)還包括一個在存儲器600中的第二終接電阻器R-term2。
第二終接電阻器R-term2的一端連接到數(shù)據(jù)I/O端口DQ，而另一端連接到終接電壓端口VTP。這里，第二終接電阻器R-term2的阻值比第一終接電阻器R-term1的阻值大得多。
詳細來說，如果傳輸線DB的終接只是在存儲器60的寫操作期間被激活，則傳輸線DB在除了讀取周期、寫周期之外，即，除了讀取時間期間和寫時間期間外是漂移(floated)的。然而，在新的寫操作期間，需要預(yù)定的時間把傳輸線DB放置在終接的電平，于是拖累(weight down)了系統(tǒng)。
為了解決這個問題，根據(jù)實施例1的ODT系統(tǒng)假定傳輸線DB的終接在除讀取周期的周期中被激活。然而，在這種情況下，如果存儲控制器和存儲器不停地執(zhí)行寫和讀取操作，傳輸線DB可能會是漂移的，并且作為結(jié)果，傳輸線DB在某時(an instant of time)可能具有所不期望的電壓電平。
于是，為防止傳輸線DB可能的漂移，根據(jù)本發(fā)明的實施例2的ODT系統(tǒng)還包括把數(shù)據(jù)I/O端口DQ持續(xù)連接到終接電壓端口VTP的第二終接電阻器R-term2。如上所述，第二終接電阻器R-term2只被用于防止傳輸線DB的漂移并且于是具有一個比第一終接電阻器R-term1更大的阻值。
在根據(jù)實施例2的ODT系統(tǒng)中，當(dāng)開關(guān)TM被接通以激活傳輸線DB的終接時，終接阻值變成一個在第一終接電阻器R-term1和第二終接電阻器R-term2之間的并聯(lián)阻值。該并聯(lián)阻值可能接近第一終接電阻器R-term1的阻值，這是由于第二終接電阻器R-term2的阻值遠遠大于第一終接電阻器R-term1的阻值。
圖7是根據(jù)本發(fā)明的采用包括一個ODT電路751的同步存儲器75的存儲系統(tǒng)的一個例子的方框圖。在圖7的存儲系統(tǒng)中，穩(wěn)壓器73產(chǎn)生一個終接電壓VTTP。包括如圖3或圖6所示的ODT電路751的同步存儲器75通過終接電壓端口VTP接收由穩(wěn)壓器73產(chǎn)生的終接電壓VTTP。
圖8是根據(jù)本發(fā)明的采用包括一個ODT電路851的同步存儲器85的存儲系統(tǒng)的另一個例子的方框圖。在圖8的存儲系統(tǒng)中，存儲控制器81產(chǎn)生終接電壓VTTP。包括ODT電路851的同步存儲器85通過終接電壓端口VTP接收由存儲控制器81產(chǎn)生的終接電壓VTTP。
圖9是根據(jù)本發(fā)明的、采用由多個同步存儲器92、……93和94共享的多點網(wǎng)絡(luò)的存儲系統(tǒng)的方框圖，其中每個同步存儲器包括一個ODT電路。最好在采用如圖9所示的多點網(wǎng)絡(luò)的存儲系統(tǒng)中，ODT只是在離存儲控制器91最遠的存儲器94中被激活，而在其他的存儲器91、……和93中是中斷的。因此，只有離存儲控制器91最遠的存儲器94中的MRS才被設(shè)置，而不設(shè)置在其他存儲器92、……和93中的MRS。
換句話說，在具有設(shè)置的MRS的存儲器94中，信號MRS_EN和MRS_TE都處于邏輯‘高’，于是在圖4中的終接使能信號產(chǎn)生電路中終接使能信號TE被激活到邏輯‘高’，從而激活ODT。然而，在其中沒有設(shè)置MRS的每個存儲器92，……和93中，信號MRS_EN和MRS_TE處于邏輯‘低’，于是終接使能信號TE被中斷為邏輯‘低’，從而激活ODT。
在本公布中，圖9的存儲系統(tǒng)被這樣構(gòu)造以至只有存儲器94的ODT才被激活。然而，如果需要，有可能建造一個存儲系統(tǒng)，在其中離存儲控制器91最遠的至少一個存儲器的ODT被激活。
而且，在圖9中的存儲系統(tǒng)中，存儲器94的ODT的激活或中斷決定于是否設(shè)置了MRS?？梢灾圃煲粋€存儲系統(tǒng)以至每個存儲器具有一個標(biāo)識(“ID”)寄存器而不是一個MRS，并且該ID寄存器由存儲控制器來設(shè)置以激活存儲器的ODT。
如上所述，在根據(jù)本發(fā)明的一個ODT電路和ODT方法中，在激活ODT期間沒有形成在電源電壓VDD和接地電壓VSS之間的電流路徑，從而最大程度地減少了單片DC電流的消耗。
雖然參照優(yōu)選實施例特定示出和說明了本發(fā)明，本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解再不脫離由所附權(quán)利要求限定的本發(fā)明的精神和范圍的情況下可以對本發(fā)明進行各種形式和細節(jié)上的修改。
權(quán)利要求
1.一種在同步存儲器中使用的片上終接(“ODT”)電路，該ODT電路包含用于接收終接電壓的終接電壓端口；數(shù)據(jù)輸入輸出(“I/O”)端口；第一終接電阻器，其一端連接到數(shù)據(jù)I/O端口；和開關(guān)，響應(yīng)一個終接使能信號選擇性地把第一終接電阻器的另一端連接到終接電壓端口。
2.如權(quán)利要求1所述的ODT電路，還包含一個終接使能信號產(chǎn)生電路，用于在同步存儲器在寫操作期間、響應(yīng)指示輸入數(shù)據(jù)的有效部分或指示當(dāng)前周期不是讀取周期的信號而產(chǎn)生終接使能信號，并且用于響應(yīng)來自模式寄存器組(“MRS”)輸出的信號而產(chǎn)生終接使能信號。
3.如權(quán)利要求2所述的ODT電路，其中，終接使能信號當(dāng)由MRS輸出的信號被中斷并且當(dāng)指示輸入數(shù)據(jù)的有效部分或指示當(dāng)前的周期并非讀取周期的信號被激活時而被激活。
4.如權(quán)利要求2所述的ODT電路，其中，終接使能信號當(dāng)由MRS輸出的信號被激活時而被激活，而不管由MRS輸出的指示輸入數(shù)據(jù)的有效部分或指示當(dāng)前的周期不是讀取周期的信號如何。
5.如權(quán)利要求2所述的ODT電路，還包含一個第二終接電阻器，其一端連接到數(shù)據(jù)I/O端口而另一端連接到終接電壓端口。
6.如權(quán)利要求5所述的ODT電路，其中，第二終接電阻器的阻值顯著大于第一終接電阻器的阻值。
7.如權(quán)利要求1所述的ODT電路，其中，終接電壓是由包括在一個附加了同步存儲器的系統(tǒng)中的穩(wěn)壓器產(chǎn)生的。
8.如權(quán)利要求1所述的ODT電路，其中，終接電壓是由包括在一個附加了同步存儲器的系統(tǒng)中的存儲控制器產(chǎn)生的。
9.如權(quán)利要求1所述的ODT電路，其中，具有至少一個終接電壓端口。
10.一種用于同步存儲器的ODT方法，該方法包含在同步存儲器中安裝一個終接電壓端口，所述終接電壓端口接收終接電壓；在同步存儲器中安裝一個第一終接電阻器，所述第一終接電阻器的一端連接到同步存儲器中的數(shù)據(jù)I/O端口；和選擇性地把第一終接電阻器的另一端連接到終接電壓端口。
11.如權(quán)利要求10所述的ODT方法，其中，選擇性地連接第一終接電阻器的另一端是在同步存儲器的寫操作期間在輸入數(shù)據(jù)的有效部分執(zhí)行的。
12.如權(quán)利要求10所述的ODT方法，其中，選擇性地連接第一終接電阻器的另一端是在不是同步存儲器的讀取操作的周期執(zhí)行的。
13.如權(quán)利要求10所述的ODT方法，其中，選擇性地連接第一終接電阻器的另一端是在包括于同步存儲器中的MRS被在同步存儲器之外設(shè)置時執(zhí)行的。
14.如權(quán)利要求10所述的ODT方法，還包含在同步存儲器中安裝一個第二終接電阻器，所述第二終接電阻器的一端連接到數(shù)據(jù)I/O端口，另一端連接到終接電壓端口。
15.如權(quán)利要求14所述的ODT方法，其中，第二終接電阻器的阻值顯著大于第一終接電阻器的阻值。
16.如權(quán)利要求10所述的ODT方法，還包含使用穩(wěn)壓器產(chǎn)生終接電壓，所述穩(wěn)壓器包括于同步存儲器所附著的系統(tǒng)中，并且向終接電壓端口提供終接電壓。
17.如權(quán)利要求10所述的ODT方法，還包含使用存儲控制器產(chǎn)生終接電壓，所述存儲控制器包括于同步存儲器所附著的系統(tǒng)中；并且向終接電壓端口提供終接電壓。
18.一種存儲系統(tǒng)，包含存儲控制器；穩(wěn)壓器，用于產(chǎn)生終接電壓；和同步存儲器，其連接到存儲控制器以及穩(wěn)壓器并且包括一個ODT電路；其中，ODT電路包含終接電壓端口，用于從穩(wěn)壓器接收終接電壓；數(shù)據(jù)I/O端口，用于從存儲控制器接收輸入數(shù)據(jù)或向存儲控制器輸出輸出數(shù)據(jù)；第一終接電阻器，其一端連接到數(shù)據(jù)I/O端口；和開關(guān)，其響應(yīng)一個終接使能信號把第一終接電阻器的另一端連接到終接電壓端口。
19.如權(quán)利要求18所述的存儲系統(tǒng)，其中，ODT電路還包含終接使能信號產(chǎn)生電路，用于在同步存儲器的寫操作期間、響應(yīng)指示輸入數(shù)據(jù)的有效部分或當(dāng)前的周期不是讀取周期的信號而產(chǎn)生終接使能信號，以及用于響應(yīng)由MRS輸出的信號而產(chǎn)生終接使能信號。
20.如權(quán)利要求18所述的存儲系統(tǒng)，其中，ODT電路還包含一個第二終接電阻器，其一端連接到數(shù)據(jù)I/O端口而另一端連接到終接電壓端口。
21.一種存儲系統(tǒng)，包含存儲控制器，用于產(chǎn)生終接電壓；和同步存儲器，其連接到存儲控制器并且包括一個ODT電路，其中，該ODT電路包含終接電壓端口，用于從存儲控制器接收終接電壓；數(shù)據(jù)I/O端口，用于從存儲控制器接收輸入數(shù)據(jù)或向存儲控制器輸出輸出數(shù)據(jù)；第一終接電阻器，其一端連接到數(shù)據(jù)I/O端口；和開關(guān)，其響應(yīng)一個終接使能信號把第一終接電阻器的另一端連接到終接電壓端口。
22.如權(quán)利要求21所述的存儲系統(tǒng)，其中，ODT電路還包含終接使能信號產(chǎn)生電路，用于在同步存儲器的寫操作期間、響應(yīng)指示輸入數(shù)據(jù)的有效部分或當(dāng)前的周期不是讀取周期的信號而產(chǎn)生終接使能信號，以及用于響應(yīng)由MRS輸出的信號而產(chǎn)生終接使能信號。
23.如權(quán)利要求21所述的存儲系統(tǒng)，其中，ODT電路還包含一個第二終接電阻器，其一端連接到數(shù)據(jù)I/O端口而另一端連接到終接電壓端口。
24.一種存儲系統(tǒng)，包含存儲控制器；和多個通過信道連接到存儲控制器并且包括一個ODT電路的同步存儲器，其中，ODT電路只在離存儲控制器最遠的多個存儲器中的至少一個中被激活，并且在其他存儲器中被中斷。
25.如權(quán)利要求24所述的存儲系統(tǒng)，其中，ODT電路包含終接電壓端口，用于接收終接電壓；數(shù)據(jù)I/O端口；第一終接電阻器，其一端連接到數(shù)據(jù)I/O端口；和開關(guān)，其響應(yīng)一個激活的終接使能信號把終接電壓端口連接到第一終接電阻器的另一端，其中，當(dāng)在存儲器中安裝的MRS被設(shè)置并且ODT電路被激活時終接使能信號被激活。
全文摘要
提供最大限度減少單片直流電流消耗的ODT電路和方法及采用具有它們的存儲器的存儲系統(tǒng)，其中，ODT電路包括終接電壓端口、數(shù)據(jù)I/O端口、第一終接電阻器、開關(guān)及終接使能信號產(chǎn)生電路。終接電壓端口從穩(wěn)壓器或安裝在存儲器外的存儲控制器接收終接電壓；第一終接電阻器的一端連接到數(shù)據(jù)I/O端口；開關(guān)響應(yīng)終接使能電壓信號選擇性地把終接電壓端口連接到第一終接電阻器的另一端；終接使能信號產(chǎn)生電路在存儲器寫操作期間響應(yīng)指示輸入數(shù)據(jù)有效部分或當(dāng)前周期不是讀取周期的信號產(chǎn)生終接使能信號，還可響應(yīng)來自模式寄存器組輸出的信號產(chǎn)生終接使能信號；ODT電路可能包括第二終接電阻器，其一端連接到數(shù)據(jù)I/O端口而另一端連接到終接電壓端口。
文檔編號G11C7/10GK1519853SQ20031011631
公開日2004年8月11日 申請日期2003年11月19日 優(yōu)先權(quán)日2002年11月20日
發(fā)明者李禎培 申請人:三星電子株式會社