專利名稱：電壓提升電路及靜態(tài)隨機(jī)存取存儲(chǔ)器、半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種半導(dǎo)體裝置，特別有關(guān)于一種電壓提升電路及包括該電壓提升電路的靜態(tài)隨機(jī)存取存儲(chǔ)器、半導(dǎo)體裝置。
背景技術(shù)：
當(dāng)設(shè)計(jì)準(zhǔn)則(design rule)隨著高密度和高性能的需求而持續(xù)縮小，操作電壓也隨著熱穩(wěn)定性、可靠性、省電等需求而降低。在深次微米制程中，靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)是一常見(jiàn)的儲(chǔ)存單元，其用在高速、省電、通訊、系統(tǒng)整合芯片(SOC，即system on chip)等產(chǎn)品。但是當(dāng)操作電壓下降，靜態(tài)隨機(jī)存取存儲(chǔ)器面臨一嚴(yán)重問(wèn)題，就是低操作電壓導(dǎo)致讀取限度(read margin)降低。
圖1表示現(xiàn)有靜態(tài)隨機(jī)存取存儲(chǔ)器的讀取操作示意圖。如圖1所示，SRAM單元具有一位節(jié)點(diǎn)D，互補(bǔ)位節(jié)點(diǎn)DB，無(wú)論位節(jié)點(diǎn)的數(shù)據(jù)是1或是0，一定會(huì)有一節(jié)點(diǎn)儲(chǔ)存0，讀取限度的臨界點(diǎn)通常是在儲(chǔ)存0的節(jié)點(diǎn)。不失一般性，以下假設(shè)位節(jié)點(diǎn)D的數(shù)據(jù)是0，互補(bǔ)位節(jié)點(diǎn)DB的數(shù)據(jù)是1。
在讀取操作時(shí)，位線BL和互補(bǔ)位線BLB都會(huì)充電到1，字符線WL則導(dǎo)通開(kāi)關(guān)晶體管SW1，位線BL通過(guò)晶體管M1放電，位節(jié)點(diǎn)D的電壓則決定于開(kāi)關(guān)晶體管SW1、晶體管M1的阻抗比例。位節(jié)點(diǎn)D耦合到晶體管M3的輸入端，當(dāng)位節(jié)點(diǎn)D的電壓超過(guò)晶體管M3，M4所組成的反相器臨界電壓Vt，晶體管M3開(kāi)始導(dǎo)通，互補(bǔ)位節(jié)點(diǎn)DB的電壓被拉下，儲(chǔ)存的數(shù)據(jù)也就損毀。類似的結(jié)果也會(huì)發(fā)生在位節(jié)點(diǎn)D的數(shù)據(jù)是0，互補(bǔ)位節(jié)點(diǎn)的數(shù)據(jù)是1的情況下。
圖2表示現(xiàn)有靜態(tài)隨機(jī)存取存儲(chǔ)器的寫入操作示意圖。和讀取限度相反，寫入限度的臨界點(diǎn)通常是在儲(chǔ)存1的節(jié)點(diǎn)。以下假設(shè)位節(jié)點(diǎn)D的數(shù)據(jù)是1，互補(bǔ)位節(jié)點(diǎn)的數(shù)據(jù)是0。
在寫入0操作時(shí)，位線BL的數(shù)據(jù)為0，互補(bǔ)位線BLB的數(shù)據(jù)為1，字符線WL則導(dǎo)通開(kāi)關(guān)晶體管SW1，位節(jié)點(diǎn)D的電壓則決定于開(kāi)關(guān)晶體管SW1、晶體管M2的阻抗比例。位節(jié)點(diǎn)D耦合到晶體管M3的輸入端，位節(jié)點(diǎn)D的電壓必須被拉下低于晶體管M3，M4所組成的反相器臨界電壓Vt，關(guān)閉晶體管M3，才可以成功寫入0。
可見(jiàn)，為了增加讀取限度，必須提高存儲(chǔ)單元的栓鎖反相器的臨界電壓。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的就在于提高靜態(tài)隨機(jī)存取存儲(chǔ)器讀取限度。為達(dá)成上述目的，本發(fā)明提供靜態(tài)隨機(jī)存取存儲(chǔ)器，其包括存儲(chǔ)陣列，其具有多個(gè)字符線，多個(gè)字符線，多個(gè)互補(bǔ)位線，多個(gè)存儲(chǔ)單元，其中多個(gè)存儲(chǔ)單元設(shè)置于多個(gè)字符線和多個(gè)字符線交錯(cuò)之處，每一存儲(chǔ)單元具有一電壓端用以提供邏輯狀態(tài)所需要的電壓；多個(gè)字符線接收一字符譯碼信號(hào)用以選擇多個(gè)字符線之一；以及多個(gè)電壓提升電路，對(duì)應(yīng)于多個(gè)字符線，每一電壓提升電路具有一電壓輸出端，耦接于對(duì)應(yīng)的字符線的多個(gè)存儲(chǔ)單元的電壓端，并且具有一選擇端，用以接收字符譯碼信號(hào)，其中當(dāng)字符譯碼信號(hào)致能時(shí)，電壓輸出端提供的電壓接近一高電壓，當(dāng)字符譯碼信號(hào)非致能時(shí)，電壓輸出端提供的電壓接近一低電壓。
本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的一種電壓提升電路，用以提供存儲(chǔ)單元邏輯狀態(tài)所需要的電壓，其特征在于包括一第一反相器，由一第一電壓源提供工作所需要的電壓，其輸入端接收一字符譯碼信號(hào)；一第二反相器，由上述第一電壓源提供工作所需要的電壓，其輸入端耦接上述第一反相器的輸出端；一第一P型金屬氧化物半導(dǎo)體晶體管，其源極耦接于一第二電壓源，其柵極耦接上述第一反相器的輸入端；一第二P型金屬氧化物半導(dǎo)體晶體管，其耦接于上述第一P型金屬氧化物半導(dǎo)體晶體管的漏極和上述第二反相器的輸出端之間，其柵極耦接于上述第一反相器的輸出端；其中，上述第一電壓源的電位大于上述第二電壓源的電位，當(dāng)上述字符譯碼信號(hào)致能時(shí)，上述第二P型金屬氧化物半導(dǎo)體晶體管導(dǎo)通，使上述第一電壓源提供電壓給上述存儲(chǔ)單元；當(dāng)上述字符譯碼信號(hào)非致能時(shí)，上述第一P型金屬氧化物半導(dǎo)體晶體管導(dǎo)通，使上述第二電壓源提供電壓給上述存儲(chǔ)單元。
本發(fā)明還提供了一種靜態(tài)隨機(jī)存取存儲(chǔ)器，其特征在于包括多個(gè)存儲(chǔ)單元，配置成陣列的形態(tài)；多個(gè)字符線，每一上述字符線對(duì)應(yīng)每一列上述存儲(chǔ)單元；多個(gè)位線對(duì)，每一上述位線對(duì)是對(duì)應(yīng)每一行上述存儲(chǔ)單元；多個(gè)電壓提升電路，分別提供上述每列存儲(chǔ)單元邏輯狀態(tài)所需要的電壓；其中，當(dāng)任一上述字符線所接收到的一字符譯碼信號(hào)為致能時(shí)，對(duì)應(yīng)上述字符線的上述電壓提升電路則通過(guò)一第一電壓源提供電壓給對(duì)應(yīng)列的存儲(chǔ)單元；當(dāng)上述字符譯碼信號(hào)為非致能時(shí)，對(duì)應(yīng)上述字符線的上述電壓提升電路則通過(guò)一第二電壓源提供電壓給上述對(duì)應(yīng)列的存儲(chǔ)單元；上述第一電壓源的電位大于上述第二電壓源的電位。
其中，每一上述電壓提升電路包括一第一反相器，由上述第一電壓源提供工作所需要的電壓，其輸入端接收上述字符譯碼信號(hào)，一第二反相器，由上述第一電壓源提供工作所需要的電壓，其輸入端耦接上述第一反相器的輸出端；一第一P型金屬氧化物半導(dǎo)體晶體管，其源極耦接于上述第二電壓源，其柵極耦接上述第一反相器的輸入端；以及一第二P型金屬氧化物半導(dǎo)體晶體管，其耦接于上述第一P型金屬氧化物半導(dǎo)體晶體管的漏極和上述第二反相器的輸出端之間，其柵極耦接于上述第一反相器的輸出端；當(dāng)上述字符譯碼信號(hào)致能時(shí)，上述第二P型金屬氧化物半導(dǎo)體晶體管導(dǎo)通，使上述第一電壓源提供電壓給上述存儲(chǔ)單元；當(dāng)上述字符譯碼信號(hào)非致能時(shí)，上述第一P型金屬氧化物半導(dǎo)體晶體管導(dǎo)通，使上述第二電壓源提供電壓給上述存儲(chǔ)單元。
其中，每一上述存儲(chǔ)單元包括
一第三反相器；一第四反相器，其輸入端耦接上述第三反相器的輸出端，其輸出端耦接上述第三反相器的輸入端；一第三N型金屬氧化物半導(dǎo)體晶體管，耦接于上述第三反相器的輸出端與對(duì)應(yīng)的上述位線對(duì)的正向位線之間，其柵極耦接于對(duì)應(yīng)的上述字符線；一第四N型金屬氧化物半導(dǎo)體晶體管，耦接于上述第四反相器的輸出端與對(duì)應(yīng)的上述位線對(duì)的互補(bǔ)位線之間，其柵極耦接于對(duì)應(yīng)的上述字符線；上述第三、四反相器是由對(duì)應(yīng)的電壓提升電路提供工作所需的電壓。
本發(fā)明還提供了一種靜態(tài)隨機(jī)存取存儲(chǔ)器，其特征在于包括多個(gè)存儲(chǔ)單元，配置成陣列的形態(tài)；多個(gè)字符線，每一上述字符線對(duì)應(yīng)每一列上述存儲(chǔ)單元；多個(gè)位線對(duì)，每一上述位線對(duì)是對(duì)應(yīng)每一行上述存儲(chǔ)單元；多個(gè)電壓提升電路，分別提供上述每列存儲(chǔ)單元邏輯狀態(tài)所需要的電壓；其中，當(dāng)任一上述字符線所接收到的一字符譯碼信號(hào)為致能時(shí)，對(duì)應(yīng)上述字符線的上述電壓提升電路則通過(guò)一第一電壓源提供電壓給對(duì)應(yīng)列的存儲(chǔ)單元；當(dāng)上述字符譯碼信號(hào)為非致能時(shí)，對(duì)應(yīng)上述字符線的上述電壓提升電路則通過(guò)一第二電壓源提供電壓給上述對(duì)應(yīng)列的存儲(chǔ)單元；上述第一電壓源的電位大于上述第二電壓源的電位；其中，每一上述電壓提升電路包括一第一反相器，由上述第一電壓源提供工作所需要的電壓，其輸入端接收上述字符譯碼信號(hào)，一第二反相器，由上述第一電壓源提供工作所需要的電壓，其輸入端耦接上述第一反相器的輸出端；一第一P型金屬氧化物半導(dǎo)體晶體管，其源極耦接于上述第二電壓源，其柵極耦接上述第一反相器的輸入端；以及一第二P型金屬氧化物半導(dǎo)體晶體管，其耦接于上述第一P型金屬氧化物半導(dǎo)體晶體管的漏極和上述第二反相器的輸出端之間，其柵極耦接于上述第一反相器的輸出端；當(dāng)上述字符譯碼信號(hào)致能時(shí)，上述第二P型金屬氧化物半導(dǎo)體晶體管導(dǎo)通，使上述第一電壓源提供電壓給上述存儲(chǔ)單元；當(dāng)上述字符譯碼信號(hào)非致能時(shí)，上述第一P型金屬氧化物半導(dǎo)體晶體管導(dǎo)通，使上述第二電壓源提供電壓給上述存儲(chǔ)單元。
其中，每一上述存儲(chǔ)單元還包括一第三反相器；一第四反相器，其輸入端耦接上述第三反相器的輸出端，其輸出端耦接上述第三反相器的輸入端；一第三N型金屬氧化物半導(dǎo)體晶體管，耦接于上述第三反相器的輸出端與對(duì)應(yīng)的上述位線對(duì)的正向位線之間，其柵極耦接于對(duì)應(yīng)的上述字符線；一第四N型金屬氧化物半導(dǎo)體晶體管，耦接于上述第四反相器的輸出端與對(duì)應(yīng)的上述位線對(duì)的互補(bǔ)位線之間，其柵極耦接于對(duì)應(yīng)的上述字符線；上述第三、四反相器是由對(duì)應(yīng)的電壓提升電路提供工作所需的電壓。
本發(fā)明還提供了一種電壓提升電路，其特征在于包括一第一反相器，由一第一電壓源提供工作所需要的電壓，并具有一第一輸入端及一第一輸出端，其中該第一輸入端接收一字符譯碼信號(hào)；一第二反相器，由上述第一電壓源提供工作所需要的電壓，并具有一第二輸入端及一第二輸出端，其中該第一輸入端耦接上述第一反相器的第一輸出端；及一第一開(kāi)關(guān)及一第二開(kāi)關(guān)，具有一共同輸出端，其中，該第一開(kāi)關(guān)耦接于上述第一反相器的第一輸入端，并于該字符譯碼信號(hào)致能時(shí)導(dǎo)通，以輸出一第二電壓源提供的電壓于該共同輸出端；該第二開(kāi)關(guān)則耦接于上述第一反相器的第一輸出端及上述第二反相器的第二輸出端間，并于該字符譯碼信號(hào)非致能時(shí)導(dǎo)通，以輸出該第一電壓源提供的電壓于該共同輸出端；其中該第一電壓源提供的電壓電位大于該第二電壓源提供的電壓電位。
其中，該第一開(kāi)關(guān)為一晶體管開(kāi)關(guān)。
其中，該第一開(kāi)關(guān)為一P型金屬氧化物半導(dǎo)體晶體管開(kāi)關(guān)。
其中，該第二開(kāi)關(guān)為一晶體管開(kāi)關(guān)。
其中，該第二開(kāi)關(guān)為一P型金屬氧化物半導(dǎo)體晶體管開(kāi)關(guān)。
本發(fā)明還提供了一種半導(dǎo)體裝置，其特征在于包括如權(quán)利要求7項(xiàng)所述的電壓提升電路。
本發(fā)明還提供了一種靜態(tài)隨機(jī)存取存儲(chǔ)器，其特征在于包括多個(gè)存儲(chǔ)單元，配置成陣列的形態(tài)；多個(gè)字符線，每一上述字符線對(duì)應(yīng)每一列上述存儲(chǔ)單元；多個(gè)位線對(duì)，每一上述位線對(duì)是對(duì)應(yīng)每一行上述存儲(chǔ)單元；及多個(gè)電壓提升電路，分別提供上述每列存儲(chǔ)單元邏輯狀態(tài)所需要的電壓；其中，每一上述電壓提升電路包括一第一反相器，由一第一電壓源提供工作所需要的電壓，并具有一第一輸入端及一第一輸出端，其中該第一輸入端接收一字符譯碼信號(hào)；一第二反相器，由上述第一電壓源提供工作所需要的電壓，并具有一第二輸入端及一第二輸出端，其中該第一輸入端耦接上述第一反相器的第一輸出端；及一第一開(kāi)關(guān)及一第二開(kāi)關(guān)，具有一共同輸出端，其中，該第一開(kāi)關(guān)耦接于上述第一反相器的第一輸入端，并于對(duì)應(yīng)的上述字符線所接收到的一字符譯碼信號(hào)為致能時(shí)導(dǎo)通，以輸出一第二電壓源提供的電壓于該共同輸出端；該第二開(kāi)關(guān)則耦接于上述第一反相器的第一輸出端及上述第二反相器的第二輸出端間，并于對(duì)應(yīng)的上述字符線所接收到的字符譯碼信號(hào)為非致能時(shí)導(dǎo)通，以輸出該第一電壓源提供的電壓于該共同輸出端；其中該共同輸出端耦接于上述各對(duì)應(yīng)列存儲(chǔ)單元，上述第一電壓源的電位大于上述第二電壓源的電位。
其中，該第一開(kāi)關(guān)為一晶體管開(kāi)關(guān)。
其中，該第一開(kāi)關(guān)為一P型金屬氧化物半導(dǎo)體晶體管開(kāi)關(guān)。
其中，該第二開(kāi)關(guān)為一晶體管開(kāi)關(guān)。
其中，該第二開(kāi)關(guān)為一P型金屬氧化物半導(dǎo)體晶體管開(kāi)關(guān)。


圖1表示現(xiàn)有靜態(tài)隨機(jī)存取存儲(chǔ)器的讀取操作示意圖。
圖2表示現(xiàn)有靜態(tài)隨機(jī)存取存儲(chǔ)器的寫入操作示意圖。
圖3表示本發(fā)明靜態(tài)隨機(jī)存取存儲(chǔ)器的架構(gòu)圖。
圖4表示本發(fā)明電壓提升電路的電路圖。
圖5表示存儲(chǔ)單元的電路圖。
圖6表示改善讀取限度的示意圖。
圖7表示寫入限度的示意圖。
其中，附圖標(biāo)記說(shuō)明如下10～存儲(chǔ)陣列；100～靜態(tài)隨機(jī)存取存儲(chǔ)器；WL1-WLn～字符線；BL1-BLm～位線；BLB1-BLBm～互補(bǔ)位線；MRij～存儲(chǔ)單元；VCT1-VCTn～電壓提升電路。
具體實(shí)施例方式
本發(fā)明主要公開(kāi)了一種電壓提升電路，其可應(yīng)用于半導(dǎo)體裝置，例如圖3揭示的本發(fā)明靜態(tài)隨機(jī)存取存儲(chǔ)器的架構(gòu)圖。如圖3所示，靜態(tài)隨機(jī)存取存儲(chǔ)器100其包括存儲(chǔ)陣列10，其具有多個(gè)字符線WL1-WLn，多個(gè)字符線BL1-BLm，多個(gè)互補(bǔ)位線BLB1-BLBm，多個(gè)存儲(chǔ)單元MRij，多個(gè)電壓提升電路其VCT1-VCTn。多個(gè)存儲(chǔ)單元MRij設(shè)置于多個(gè)字符線WL1-WLn和多個(gè)位線BL1-BLn，多個(gè)互補(bǔ)位線BL1-BLn交錯(cuò)之處，每一多個(gè)存儲(chǔ)單元MRij具有一電壓端用以提供邏輯狀態(tài)所需要的電壓源。字符譯碼信號(hào)用以選擇多個(gè)字符線WL1-WLn。
參照?qǐng)D4，每一電壓提升電路VCTi，1≤i≤n，具有一電壓輸出端VCout，耦接到對(duì)應(yīng)的字符線WLi所耦接的多個(gè)存儲(chǔ)單元MRij的電壓端，并且具有一選擇端耦接到字符線WLi，用以接收字符譯碼信號(hào)，其中當(dāng)字符譯碼信號(hào)致能時(shí)，電壓輸出端VCout提供一高電壓源Vcc，當(dāng)上述字符譯碼信號(hào)非致能時(shí)上述電壓輸出端提供一低電壓源Vdd。
圖4表示本發(fā)明電壓提升電路的電路圖。如圖4所示，電壓提升電路VCTi包括第一反相器、第二反相器，其中第一反相器，由一第一電壓源Vcc提供工作所需要的電壓，并具有一第一輸入端及一第一輸出端Node-1，其中第一輸入端接收一字符譯碼信號(hào)WLi；一第二反相器，由上述第一電壓源Vcc提供工作所需要的電壓，并具有一第二輸入端及一第二輸出端Node-2，其中第一輸入端耦接上述第一反相器的第一輸出端Node-1。
電壓提升電路VCTi還包括由晶體管如第一P型金屬氧化物半導(dǎo)體晶體管構(gòu)成的第一開(kāi)關(guān)MP1，和由晶體管如第二P型金屬氧化物半導(dǎo)體晶體管構(gòu)成的第二開(kāi)關(guān)MP2，然而，上述第一及第二開(kāi)關(guān)實(shí)施例并不以此為限。
對(duì)于上述第一反相器，是包括P型金屬氧化物半導(dǎo)體晶體管MP4，N型金屬氧化物半導(dǎo)體晶體管MN4，其具有一輸入端，也就是選擇端，耦接到字符線WLi，一輸出端Node-1，耦接到第二反相器的輸入端，和一電壓端，也就是P型金屬氧化物半導(dǎo)體晶體管MP4的源極耦接到高電壓源Vcc。
對(duì)于上述第二反相器，包括P型金屬氧化物半導(dǎo)體晶體管MP3，N型金屬氧化物半導(dǎo)體晶體管MN3，其具有一輸入端，其耦接到第一反相器的輸出端；一輸出端Node-2，耦接到第二P型金屬氧化物半導(dǎo)體晶體管MP2的源極，和一電壓端，也就是P型金屬氧化物半導(dǎo)體晶體管MP3的源極耦接到高電壓源Vcc；第一P型金屬氧化物半導(dǎo)體晶體管MP1，其耦接于低電壓源Vdd和電壓提升電路的共同電壓輸出端Vcout之間，其柵極耦接到字符線WLi用以接收字符譯碼信號(hào)；以及第二P型金屬氧化物半導(dǎo)體晶體管MP2，其耦接于上述第二反相器的輸出端和電壓提升電路的共同電壓輸出端Vcout之間，其柵極耦接于上述第一反相器的輸出端。其中高電壓源Vcc由芯片上的充電泵(Charge-pump)(未圖示)提供。
圖5表示存儲(chǔ)單元的電路圖。存儲(chǔ)單元MRij位于字符線WLi，位線BLj，互補(bǔ)位線BLBj交錯(cuò)之處。其包括P型金屬氧化物半導(dǎo)體晶體管PU1、PU2，N型金屬氧化物半導(dǎo)體晶體管PD1、PD2組成的栓鎖電路LRi，N型金屬氧化物半導(dǎo)體晶體管PG1、PG2作為字符開(kāi)關(guān)。P型金屬氧化物半導(dǎo)體晶體管PU1、PU2組成一拉升交叉耦合對(duì)，分別耦接于數(shù)據(jù)端D和互補(bǔ)數(shù)據(jù)端DB。栓鎖電路LRi的電壓端LRV耦接于P型金屬氧化物半導(dǎo)體晶體管PU1、PU2的源極，并且耦接于電壓提升電路VCTi的輸出端VCout。N型金屬氧化物半導(dǎo)體晶體管PD1、PD2組成一拉下交叉耦合對(duì)，分別耦接于數(shù)據(jù)端D和互補(bǔ)數(shù)據(jù)端DB。N型金屬氧化物半導(dǎo)體晶體管PG1耦接于位線BLj和數(shù)據(jù)端D之間，其柵極耦接于字符線WLi。N型金屬氧化物半導(dǎo)體晶體管PG2耦接于互補(bǔ)位線BLBj和數(shù)據(jù)端DB之間，其柵極耦接于字符線WLi。
請(qǐng)參考圖4，當(dāng)字符譯碼信號(hào)未選到電壓提升電路VCTi時(shí)，字符線WLi為低電位，選擇端為低電位，節(jié)點(diǎn)Node-1為高電位，節(jié)點(diǎn)Node-2為低電位，P型金屬氧化物半導(dǎo)體晶體管MP2關(guān)閉，防止低電壓源Vdd耦接到節(jié)點(diǎn)Node-2，P型金屬氧化物半導(dǎo)體晶體管MP1導(dǎo)通，因此電壓提升電路VCTi的輸出端VCout耦接到低電壓源Vdd，存儲(chǔ)單元MRij的栓鎖電路LRi電壓端耦接到低電壓源Vdd，存儲(chǔ)單元MRij的數(shù)據(jù)得以保持。
在讀取操作時(shí)，字符譯碼信號(hào)選到字符線WLi，字符線WLi為高電位，并且選到電壓提升電路VCTi，選擇端為高電位，節(jié)點(diǎn)Node-1為低電位，節(jié)點(diǎn)Node-2為高電位，P型金屬氧化物半導(dǎo)體晶體管MP2導(dǎo)通，P型金屬氧化物半導(dǎo)體晶體管MP1關(guān)閉，因此電壓提升電路VCTi的輸出端VCout通過(guò)P型金屬氧化物半導(dǎo)體晶體管MP2、MP3耦接到高電壓源Vcc，存儲(chǔ)單元MRij的栓鎖電路電壓端耦接到高電壓源Vcc。
假設(shè)位節(jié)點(diǎn)D的數(shù)據(jù)是1，互補(bǔ)位節(jié)點(diǎn)DB的數(shù)據(jù)是0，讀取限度的臨界點(diǎn)是在儲(chǔ)存0的節(jié)點(diǎn)DB。位線BLj和互補(bǔ)位線BLBj都會(huì)充電到低電壓源Vdd，字符線WLi則導(dǎo)通開(kāi)關(guān)晶體管PG1，PG2，位線BLBj通過(guò)晶體管PG2放電，位節(jié)點(diǎn)DB的電壓則決定于開(kāi)關(guān)晶體管PG2、晶體管PD2的阻抗比例，低電壓源Vdd。存儲(chǔ)單元MRij的栓鎖電路LRij電壓端耦接到高電壓源Vcc，提高晶體管M3，M4所組成的反相器臨界電壓Vt，因此節(jié)點(diǎn)DB的電位不易超過(guò)臨界電壓Vt，也就因此增加讀取限度。同樣地，位節(jié)點(diǎn)D的數(shù)據(jù)是0，互補(bǔ)位節(jié)點(diǎn)DB的數(shù)據(jù)是1，讀取限度是在儲(chǔ)存0的節(jié)點(diǎn)D一樣得到改善。
圖6表示改善讀取限度的示意圖。如圖4所示，當(dāng)?shù)碗妷涸碫dd的電壓為1V，低電壓源Vcc的電壓為1V，讀取限度歸一化為1。當(dāng)?shù)碗妷涸碫dd的電壓為1V，低電壓源Vcc的電壓為1.1V，讀取限度增加為120％。當(dāng)?shù)碗妷涸碫dd的電壓為1V，低電壓源Vcc的電壓為1.2V，讀取限度增加為143％。
圖7表示寫入限度的示意圖。如圖5所示，當(dāng)?shù)碗妷涸碫dd的電壓為1V，低電壓源Vcc的電壓為1V，寫入限度為190％。當(dāng)?shù)碗妷涸碫dd的電壓為1V，低電壓源Vcc的電壓為1.1V，寫入限度為163％。當(dāng)?shù)碗妷涸碫dd的電壓為1V，低電壓源Vcc的電壓為1.2V，寫入限度為138％。
存儲(chǔ)單元MRij的栓鎖電路電壓端LRV的電壓耦接到高電壓源Vcc，提高晶體管M3，M4所組成的反相器臨界電壓Vt，因此會(huì)減少寫入限度，但是由于寫入限度已經(jīng)足夠，影響不大。此外，高電壓源Vcc只有在被選擇的字符線導(dǎo)通，因此增加的電力消耗和全部的電力消耗比較相差不多。
雖然本發(fā)明已以較佳實(shí)施例公開(kāi)如上，然其并非用以限定本發(fā)明，本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求書(shū)所界定的保護(hù)范圍為準(zhǔn)。
權(quán)利要求
1.一種電壓提升電路，用以提供存儲(chǔ)單元邏輯狀態(tài)所需要的電壓，其特征在于包括一第一反相器，由一第一電壓源提供工作所需要的電壓，其輸入端接收一字符譯碼信號(hào)；一第二反相器，由上述第一電壓源提供工作所需要的電壓，其輸入端耦接上述第一反相器的輸出端；一第一P型金屬氧化物半導(dǎo)體晶體管，其源極耦接于一第二電壓源，其柵極耦接上述第一反相器的輸入端；一第二P型金屬氧化物半導(dǎo)體晶體管，其耦接于上述第一P型金屬氧化物半導(dǎo)體晶體管的漏極和上述第二反相器的輸出端之間，其柵極耦接于上述第一反相器的輸出端；其中，上述第一電壓源的電位大于上述第二電壓源的電位，當(dāng)上述字符譯碼信號(hào)致能時(shí)，上述第二P型金屬氧化物半導(dǎo)體晶體管導(dǎo)通，使上述第一電壓源提供電壓給上述存儲(chǔ)單元；當(dāng)上述字符譯碼信號(hào)非致能時(shí)，上述第一P型金屬氧化物半導(dǎo)體晶體管導(dǎo)通，使上述第二電壓源提供電壓給上述存儲(chǔ)單元。
2.一種靜態(tài)隨機(jī)存取存儲(chǔ)器，其特征在于包括多個(gè)存儲(chǔ)單元，配置成陣列的形態(tài)；多個(gè)字符線，每一上述字符線對(duì)應(yīng)每一列上述存儲(chǔ)單元；多個(gè)位線對(duì)，每一上述位線對(duì)是對(duì)應(yīng)每一行上述存儲(chǔ)單元；多個(gè)電壓提升電路，分別提供上述每列存儲(chǔ)單元邏輯狀態(tài)所需要的電壓；其中，當(dāng)任一上述字符線所接收到的一字符譯碼信號(hào)為致能時(shí)，對(duì)應(yīng)上述字符線的上述電壓提升電路則通過(guò)一第一電壓源提供電壓給對(duì)應(yīng)列的存儲(chǔ)單元；當(dāng)上述字符譯碼信號(hào)為非致能時(shí)，對(duì)應(yīng)上述字符線的上述電壓提升電路則通過(guò)一第二電壓源提供電壓給上述對(duì)應(yīng)列的存儲(chǔ)單元；上述第一電壓源的電位大于上述第二電壓源的電位。
3.如權(quán)利要求2所述的靜態(tài)隨機(jī)存取存儲(chǔ)器，其特征在于，每一上述電壓提升電路包括一第一反相器，由上述第一電壓源提供工作所需要的電壓，其輸入端接收上述字符譯碼信號(hào)，一第二反相器，由上述第一電壓源提供工作所需要的電壓，其輸入端耦接上述第一反相器的輸出端；一第一P型金屬氧化物半導(dǎo)體晶體管，其源極耦接于上述第二電壓源，其柵極耦接上述第一反相器的輸入端；以及一第二P型金屬氧化物半導(dǎo)體晶體管，其耦接于上述第一P型金屬氧化物半導(dǎo)體晶體管的漏極和上述第二反相器的輸出端之間，其柵極耦接于上述第一反相器的輸出端；當(dāng)上述字符譯碼信號(hào)致能時(shí)，上述第二P型金屬氧化物半導(dǎo)體晶體管導(dǎo)通，使上述第一電壓源提供電壓給上述存儲(chǔ)單元；當(dāng)上述字符譯碼信號(hào)非致能時(shí)，上述第一P型金屬氧化物半導(dǎo)體晶體管導(dǎo)通，使上述第二電壓源提供電壓給上述存儲(chǔ)單元。
4.如權(quán)利要求2所述的靜態(tài)隨機(jī)存取存儲(chǔ)器，其特征在于，每一上述存儲(chǔ)單元包括一第三反相器；一第四反相器，其輸入端耦接上述第三反相器的輸出端，其輸出端耦接上述第三反相器的輸入端；一第三N型金屬氧化物半導(dǎo)體晶體管，耦接于上述第三反相器的輸出端與對(duì)應(yīng)的上述位線對(duì)的正向位線之間，其柵極耦接于對(duì)應(yīng)的上述字符線；一第四N型金屬氧化物半導(dǎo)體晶體管，耦接于上述第四反相器的輸出端與對(duì)應(yīng)的上述位線對(duì)的互補(bǔ)位線之間，其柵極耦接于對(duì)應(yīng)的上述字符線；上述第三、四反相器是由對(duì)應(yīng)的電壓提升電路提供工作所需的電壓。
5.一種靜態(tài)隨機(jī)存取存儲(chǔ)器，其特征在于包括多個(gè)存儲(chǔ)單元，配置成陣列的形態(tài)；多個(gè)字符線，每一上述字符線對(duì)應(yīng)每一列上述存儲(chǔ)單元；多個(gè)位線對(duì)，每一上述位線對(duì)是對(duì)應(yīng)每一行上述存儲(chǔ)單元；多個(gè)電壓提升電路，分別提供上述每列存儲(chǔ)單元邏輯狀態(tài)所需要的電壓；其中，當(dāng)任一上述字符線所接收到的一字符譯碼信號(hào)為致能時(shí)，對(duì)應(yīng)上述字符線的上述電壓提升電路則通過(guò)一第一電壓源提供電壓給對(duì)應(yīng)列的存儲(chǔ)單元；當(dāng)上述字符譯碼信號(hào)為非致能時(shí)，對(duì)應(yīng)上述字符線的上述電壓提升電路則通過(guò)一第二電壓源提供電壓給上述對(duì)應(yīng)列的存儲(chǔ)單元；上述第一電壓源的電位大于上述第二電壓源的電位；其中，每一上述電壓提升電路包括一第一反相器，由上述第一電壓源提供工作所需要的電壓，其輸入端接收上述字符譯碼信號(hào)，一第二反相器，由上述第一電壓源提供工作所需要的電壓，其輸入端耦接上述第一反相器的輸出端；一第一P型金屬氧化物半導(dǎo)體晶體管，其源極耦接于上述第二電壓源，其柵極耦接上述第一反相器的輸入端；以及一第二P型金屬氧化物半導(dǎo)體晶體管，其耦接于上述第一P型金屬氧化物半導(dǎo)體晶體管的漏極和上述第二反相器的輸出端之間，其柵極耦接于上述第一反相器的輸出端；當(dāng)上述字符譯碼信號(hào)致能時(shí)，上述第二P型金屬氧化物半導(dǎo)體晶體管導(dǎo)通，使上述第一電壓源提供電壓給上述存儲(chǔ)單元；當(dāng)上述字符譯碼信號(hào)非致能時(shí)，上述第一P型金屬氧化物半導(dǎo)體晶體管導(dǎo)通，使上述第二電壓源提供電壓給上述存儲(chǔ)單元。
6.如權(quán)利要求5所述的靜態(tài)隨機(jī)存取存儲(chǔ)器，其特征在于，每一上述存儲(chǔ)單元還包括一第三反相器；一第四反相器，其輸入端耦接上述第三反相器的輸出端，其輸出端耦接上述第三反相器的輸入端；一第三N型金屬氧化物半導(dǎo)體晶體管，耦接于上述第三反相器的輸出端與對(duì)應(yīng)的上述位線對(duì)的正向位線之間，其柵極耦接于對(duì)應(yīng)的上述字符線；一第四N型金屬氧化物半導(dǎo)體晶體管，耦接于上述第四反相器的輸出端與對(duì)應(yīng)的上述位線對(duì)的互補(bǔ)位線之間，其柵極耦接于對(duì)應(yīng)的上述字符線；上述第三、四反相器是由對(duì)應(yīng)的電壓提升電路提供工作所需的電壓。
7.一種電壓提升電路，其特征在于包括一第一反相器，由一第一電壓源提供工作所需要的電壓，并具有一第一輸入端及一第一輸出端，其中該第一輸入端接收一字符譯碼信號(hào)；一第二反相器，由上述第一電壓源提供工作所需要的電壓，并具有一第二輸入端及一第二輸出端，其中該第一輸入端耦接上述第一反相器的第一輸出端；及一第一開(kāi)關(guān)及一第二開(kāi)關(guān)，具有一共同輸出端，其中，該第一開(kāi)關(guān)耦接于上述第一反相器的第一輸入端，并于該字符譯碼信號(hào)致能時(shí)導(dǎo)通，以輸出一第二電壓源提供的電壓于該共同輸出端；該第二開(kāi)關(guān)則耦接于上述第一反相器的第一輸出端及上述第二反相器的第二輸出端間，并于該字符譯碼信號(hào)非致能時(shí)導(dǎo)通，以輸出該第一電壓源提供的電壓于該共同輸出端；其中該第一電壓源提供的電壓電位大于該第二電壓源提供的電壓電位。
8.如權(quán)利要求7所述的電壓提升電路，其特征在于，該第一開(kāi)關(guān)為一晶體管開(kāi)關(guān)。
9.如權(quán)利要求8所述的電壓提升電路，其特征在于，該第一開(kāi)關(guān)為一P型金屬氧化物半導(dǎo)體晶體管開(kāi)關(guān)。
10.如權(quán)利要求7所述的電壓提升電路，其特征在于，該第二開(kāi)關(guān)為一晶體管開(kāi)關(guān)。
11.如權(quán)利要求10所述的電壓提升電路，其特征在于，該第二開(kāi)關(guān)為一P型金屬氧化物半導(dǎo)體晶體管開(kāi)關(guān)。
12.一種半導(dǎo)體裝置，其特征在于包括如權(quán)利要求7項(xiàng)所述的電壓提升電路。
13.一種靜態(tài)隨機(jī)存取存儲(chǔ)器，其特征在于包括多個(gè)存儲(chǔ)單元，配置成陣列的形態(tài)；多個(gè)字符線，每一上述字符線對(duì)應(yīng)每一列上述存儲(chǔ)單元；多個(gè)位線對(duì)，每一上述位線對(duì)是對(duì)應(yīng)每一行上述存儲(chǔ)單元；及多個(gè)電壓提升電路，分別提供上述每列存儲(chǔ)單元邏輯狀態(tài)所需要的電壓；其中，每一上述電壓提升電路包括一第一反相器，由一第一電壓源提供工作所需要的電壓，并具有一第一輸入端及一第一輸出端，其中該第一輸入端接收一字符譯碼信號(hào)；一第二反相器，由上述第一電壓源提供工作所需要的電壓，并具有一第二輸入端及一第二輸出端，其中該第一輸入端耦接上述第一反相器的第一輸出端；及一第一開(kāi)關(guān)及一第二開(kāi)關(guān)，具有一共同輸出端，其中，該第一開(kāi)關(guān)耦接于上述第一反相器的第一輸入端，并于對(duì)應(yīng)的上述字符線所接收到的一字符譯碼信號(hào)為致能時(shí)導(dǎo)通，以輸出一第二電壓源提供的電壓于該共同輸出端；該第二開(kāi)關(guān)則耦接于上述第一反相器的第一輸出端及上述第二反相器的第二輸出端間，并于對(duì)應(yīng)的上述字符線所接收到的字符譯碼信號(hào)為非致能時(shí)導(dǎo)通，以輸出該第一電壓源提供的電壓于該共同輸出端；其中該共同輸出端耦接于上述各對(duì)應(yīng)列存儲(chǔ)單元，上述第一電壓源的電位大于上述第二電壓源的電位。
14.如權(quán)利要求13所述的靜態(tài)隨機(jī)存取存儲(chǔ)器，其特征在于，該第一開(kāi)關(guān)為一晶體管開(kāi)關(guān)。
15.如權(quán)利要求14所述的靜態(tài)隨機(jī)存取存儲(chǔ)器，其特征在于，該第一開(kāi)關(guān)為一P型金屬氧化物半導(dǎo)體晶體管開(kāi)關(guān)。
16.如權(quán)利要求13所述的靜態(tài)隨機(jī)存取存儲(chǔ)器，其特征在于，該第二開(kāi)關(guān)為一晶體管開(kāi)關(guān)。
17.如權(quán)利要求16所述的靜態(tài)隨機(jī)存取存儲(chǔ)器，其特征在于，該第二開(kāi)關(guān)為一P型金屬氧化物半導(dǎo)體晶體管開(kāi)關(guān)。
全文摘要
本發(fā)明提供了一種電壓提升電路及包括該電壓提升電路的靜態(tài)隨機(jī)存取存儲(chǔ)器、半導(dǎo)體裝置，該靜態(tài)隨機(jī)存取存儲(chǔ)器包括存儲(chǔ)陣列，多個(gè)字符線，多個(gè)互補(bǔ)位線，多個(gè)存儲(chǔ)單元，以及多個(gè)電壓提升電路，對(duì)應(yīng)于多個(gè)字符線，每一電壓提升電路具有一電壓輸出端，耦接于對(duì)應(yīng)的字符線的多個(gè)存儲(chǔ)單元的電壓端，并且具有一選擇端，用以接收字符譯碼信號(hào)，其中當(dāng)字符譯碼信號(hào)致能時(shí)，電壓輸出端提供的電壓接近一高電壓，當(dāng)字符譯碼信號(hào)非致能時(shí)，電壓輸出端提供的電壓接近一低電壓。
文檔編號(hào)G11C11/419GK1499529SQ20031011485
公開(kāi)日2004年5月26日 申請(qǐng)日期2003年11月7日 優(yōu)先權(quán)日2002年11月8日
發(fā)明者廖忠志 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司