專利名稱：半導(dǎo)體存儲器設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有連續(xù)模式(continuous mode)的半導(dǎo)體存儲器設(shè)備，在所述連續(xù)模式中，讀數(shù)據(jù)以連續(xù)方式輸出，或?qū)憯?shù)據(jù)以連續(xù)方式輸入。
背景技術(shù)：
一般地，時鐘同步型半導(dǎo)體存儲器設(shè)備例如SDRAM具有突發(fā)模式(burst mode)或連續(xù)模式，其中與時鐘同步地以連續(xù)方式輸出讀數(shù)據(jù)或以連續(xù)方式輸入寫數(shù)據(jù)。具有這種操作模式的半導(dǎo)體存儲器設(shè)備包括地址計數(shù)器，其產(chǎn)生跟隨在起始地址之后的內(nèi)部地址，所述起始地址是通過外部接線端接收的。而且，半導(dǎo)體存儲器設(shè)備順序地輸出或輸入由地址計數(shù)器所產(chǎn)生的內(nèi)部地址所表明的數(shù)據(jù)。
突發(fā)模式是這樣的操作模式，其中從連接到一條字線的多個存儲器單元順序地讀取數(shù)據(jù)，或以順序的方式將數(shù)據(jù)寫入這些存儲器單元(例如在日本未實審專利申請公開No.Hei 9-106669中公開的)。在具有突發(fā)模式的半導(dǎo)體存儲器設(shè)備中，輸出數(shù)據(jù)的數(shù)量或輸入數(shù)據(jù)的數(shù)量被預(yù)先設(shè)定為突發(fā)長度。
連續(xù)模式是這樣的操作模式，其中從分別連接到多條字線的存儲器單元順序地讀取數(shù)據(jù)，或以順序的方式將數(shù)據(jù)寫入這些存儲器單元。在連續(xù)模式中未決定突發(fā)長度?？赏ㄟ^保持對芯片的操作而連續(xù)輸入和輸出整個地址的數(shù)據(jù)。
圖1示出了具有連續(xù)模式的半導(dǎo)體存儲器設(shè)備的讀操作和寫操作的示例。
半導(dǎo)體存儲器設(shè)備與時鐘信號CLK的上升沿同步地輸入或輸出數(shù)據(jù)。這種操作模式一般稱為“SDR(單數(shù)據(jù)率)模式”。
在本示例中，通過1位數(shù)據(jù)接線端DQ，從存儲器陣列同時讀取4位并行數(shù)據(jù)，并通過數(shù)據(jù)總線DB鎖存在數(shù)據(jù)鎖存器中。數(shù)據(jù)鎖存器將所接收的并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，并與時鐘同步地、順序地輸出所述數(shù)據(jù)到數(shù)據(jù)接線端DQ。
在連續(xù)讀操作中，首先激活芯片使能信號/CE，然后將表明了讀數(shù)據(jù)的起始地址的地址信號AD(本例中為A05)提供給半導(dǎo)體存儲器設(shè)備(圖1(a))。半導(dǎo)體存儲器設(shè)備的內(nèi)部電路連續(xù)地激活列選擇信號CL兩次，以分別連接存儲器陣列中的預(yù)定位線到數(shù)據(jù)總線DB(DB1、DB2)(圖1(b))。此時，通過激活列選擇信號CL，包括對應(yīng)于地址A05的數(shù)據(jù)D05的四個讀數(shù)據(jù)D04-07，以及對應(yīng)于跟隨在地址A05后的地址A08-11的四個讀數(shù)據(jù)D08-11傳遞到數(shù)據(jù)總線DB1、DB2，然后鎖存在數(shù)據(jù)鎖存器中(圖1(c)和1(d))。即，8個地址的數(shù)據(jù)被逐個數(shù)據(jù)接線端DQ地鎖存在數(shù)據(jù)鎖存器中。
然后，被鎖存的并行讀數(shù)據(jù)被轉(zhuǎn)換為串行數(shù)據(jù)，然后與時鐘信號CLK同步地順序輸出(圖1(e))。讀數(shù)據(jù)D05-07都被輸出后，激活對應(yīng)于接下來的地址A12-15的列選擇信號CL，然后讀數(shù)據(jù)D12-15被鎖存在數(shù)據(jù)鎖存器中(圖1(f))。被鎖存的數(shù)據(jù)被轉(zhuǎn)換為串行數(shù)據(jù)，然后與時鐘信號CLK同步地以順序的方式輸出。
另一方面，在連續(xù)寫操作中，在從提供起始地址A05起的預(yù)定時鐘之后，與時鐘信號CLK同步地將寫數(shù)據(jù)D05、D06、D07等順序地提供給數(shù)據(jù)接線端DQ(圖1(g))。將串行寫數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，然后鎖存在數(shù)據(jù)鎖存器中。當(dāng)預(yù)定數(shù)量的寫數(shù)據(jù)被鎖存在數(shù)據(jù)鎖存器中之后，激活列選擇信號CL，于是寫數(shù)據(jù)通過數(shù)據(jù)總線DB被寫入存儲器單元(圖1(h)和1(i))。在此情形下，數(shù)據(jù)總線DB2包括不定寫數(shù)據(jù)(negativewrite data)D04。但是，數(shù)據(jù)D04并不被寫入存儲器單元，因為對應(yīng)于數(shù)據(jù)D04的列選擇信號CL被禁用，或?qū)?yīng)于數(shù)據(jù)D04的寫放大器被禁用。
圖2示出了連續(xù)讀模式中字線的切換操作的示例。
在連續(xù)模式中，為了從連接到多條字線的存儲器單元連續(xù)讀取數(shù)據(jù)，需要切換字線。在圖2中，附加于時鐘信號CLK的00到n-1是指輸出數(shù)據(jù)的列地址。即，在本例中列地址為n類。
當(dāng)對應(yīng)于列地址的末4位n-4到n-1(末地址)的數(shù)據(jù)Dn-4到Dn-1被鎖存在數(shù)據(jù)鎖存器中(圖2(a))之后，禁用字線WLm(圖2(b))。在從字線WLm禁用起預(yù)定周期之后，激活下一字線WLm+1(圖2(c))。
以尖端(tip)中產(chǎn)生的定時來執(zhí)行字線WLm的禁用和字線WLm+1的激活，因此它并不與時鐘信號CLK同步。以4時鐘為基礎(chǔ)激活列選擇信號CL。WLm的禁用和下一字線WLm+1的激活在所述4時鐘周期之間實現(xiàn)。同時，不論何時激活列選擇信號CL，都以4位為基礎(chǔ)讀取讀數(shù)據(jù)，并將其不中斷地輸出到數(shù)據(jù)接線端DQ。
圖3示出了傳統(tǒng)連續(xù)讀操作中字線的切換操作的另一示例。
在本示例中，提供列地址的末地址n-1作為起始地址(圖3(a))。首先激活對應(yīng)于與列地址一起提供的行地址的字線WLm(圖3(b))。然后激活對應(yīng)于末地址n-1的列選擇信號CL(圖3(c))。從存儲器單元將對應(yīng)于包括末地址n-1的4個地址的讀數(shù)據(jù)Dn-4到Dn-1讀出到數(shù)據(jù)總線DB1，并將其鎖存在數(shù)據(jù)鎖存器中(圖3(d))。
由于起始地址是列地址的末地址n-1，所以必須在字線切換后讀取對應(yīng)于接下來的四個列地址的數(shù)據(jù)。相應(yīng)地，與圖1不同，第二列選擇信號CL不能緊接著第一列選擇信號CL被激活。
以與圖2相同的方式，與第一列選擇信號CL的下降沿同步地禁用字線WLm(圖3(e))。然后激活下一字線WLm+1(圖3(f))。
激活字線WLm+1后，激活第二列選擇信號CL(圖3(g))。而且，將對應(yīng)于列地址00-03(字線WLm+1)的數(shù)據(jù)D00-D03通過數(shù)據(jù)總線DB2鎖存在數(shù)據(jù)鎖存器中(圖3(h))。從字線WL的切換操作直到數(shù)據(jù)輸出需要4個時鐘。因此，通過跳過從輸出數(shù)據(jù)Dn-1的時鐘信號開始的3個時鐘，來輸出對應(yīng)于字線WLm+1的第一讀數(shù)據(jù)D00(圖3(i))。
同樣地，在連續(xù)讀操作中，當(dāng)與列地址的末地址相鄰的地址被指定為起始地址時，從輸出對應(yīng)于第一字線WLm的數(shù)據(jù)時起直到輸出對應(yīng)于對應(yīng)于下一字線WLm+1的數(shù)據(jù)為止，存在無輸出周期。
半導(dǎo)體存儲器設(shè)備必須輸出等待信號/WAIT，以將數(shù)據(jù)的無輸出周期傳輸?shù)娇蓪ζ渥陨磉M(jìn)行訪問的控制器(圖3(j))。相應(yīng)地，該控制器必須包括等待信號/WAIT的控制電路。但是，由所述控制器對半導(dǎo)體存儲器設(shè)備進(jìn)行控制增加了復(fù)雜度。而且，由于在半導(dǎo)體存儲器設(shè)備和控制器中必須有用于等待信號/WAIT的接線端，因此芯片的大小也增加了。
圖4示出了傳統(tǒng)連續(xù)讀操作中字線的切換操作的另一示例。
在本例中，位置比末列地址n-1早1的地址被提供作為起始地址(圖4(a))。此時，需要半導(dǎo)體存儲器設(shè)備輸出兩個時鐘的等待信號/WAIT(圖4(b))。
一般地，在k位并行數(shù)據(jù)從存儲器陣列被讀出一次或立即被寫入存儲器陣列的情況下，當(dāng)起始地址位于末列地址(k-1)之后時，半導(dǎo)體存儲器設(shè)備必須輸出等待信號/WAIT以延遲讀數(shù)據(jù)的輸出。
以下是與本發(fā)明相關(guān)的現(xiàn)有技術(shù)參考文獻(xiàn)。
(專利文獻(xiàn))(1)日本未實審專利申請公開No.Hei 9-106669發(fā)明內(nèi)容本發(fā)明的一個目的在于在連續(xù)模式中不中斷地輸入或輸出數(shù)據(jù)。
本發(fā)明的另一目的在于降低連續(xù)模式中的功耗。
在根據(jù)本發(fā)明的一個實施例的半導(dǎo)體存儲器設(shè)備中，所述半導(dǎo)體存儲器設(shè)備具有連續(xù)模式，其中不同的字線被順序地激活，數(shù)據(jù)被連續(xù)地輸出或輸入。存儲器核心具有分別連接到字線的多個存儲器單元。根據(jù)通過行地址接線端接收的行地址來選擇字線。在連續(xù)模式中，字控制電路首先以重疊方式激活對應(yīng)于起始行地址和下一行地址的字線。因此，即使在起始地址表明連接到字線的末存儲器單元時，字線的切換操作也是不必要的，并且可以順序方式訪問連接到不同字線的存儲器單元。即，嘗試訪問半導(dǎo)體存儲器設(shè)備的控制器可訪問半導(dǎo)體存儲器設(shè)備而不中斷數(shù)據(jù)。于是可防止數(shù)據(jù)傳輸速率的降低。而且，不需要用于將字線正被切換的事實通知控制器的信號和控制電路，從而半導(dǎo)體存儲器設(shè)備的結(jié)構(gòu)和控制器的控制電路可被簡化。這降低了系統(tǒng)成本。
在根據(jù)本發(fā)明另一實施例的半導(dǎo)體存儲器設(shè)備中，在連續(xù)模式中，行地址計數(shù)器產(chǎn)生跟隨在被提供給地址接線端的起始行地址之后的內(nèi)部行地址。相應(yīng)地，字控制電路可根據(jù)行地址和內(nèi)部行地址，以重疊方式很容易地激活字線。
在根據(jù)本發(fā)明另一實施例的半導(dǎo)體存儲器設(shè)備中，字控制電路在連續(xù)模式開始時激活兩條字線，并以順序方式訪問連接到這兩條字線的存儲器單元。然后字控制電路一條接一條地激活字線。在此情形下，應(yīng)注意首先訪問連接到字線的末存儲器單元的情形僅限于連續(xù)模式中的首次訪問。因此，雖然在下一行地址后字線被一條接一條地激活，但是被輸入和輸出的數(shù)據(jù)并未被中斷。激活字線所需的電路數(shù)可被減少，從而可降低半導(dǎo)體存儲器設(shè)備的功耗。
在根據(jù)本發(fā)明另一實施例的半導(dǎo)體存儲器設(shè)備中，存儲器核心由根據(jù)行地址選擇的多個存儲器塊組成。字控制電路包括多個分別對應(yīng)于存儲器塊的地址選擇器。根據(jù)行地址激活每個地址選擇器，并選擇性地輸出起始行地址和下一行地址中的一個。以重疊方式激活從地址選擇器接收起始行地址或下一行地址的存儲器塊。如上所述，起始行地址和下一行地址之一可很容易地通過地址選擇器被提供給預(yù)定存儲器塊。
在根據(jù)本發(fā)明另一實施例的半導(dǎo)體存儲器設(shè)備中，使用行地址的最低位來選擇存儲器塊中的任意一個。因此，當(dāng)字線改變時，可切換訪問的存儲器塊。即，對應(yīng)于起始行地址的存儲器塊和對應(yīng)于下一行地址的存儲器塊總是互不相同的。對應(yīng)于兩個連續(xù)行地址的字線被指定給兩個不同的存儲器塊，從而具有不同行地址的兩條字線在連續(xù)模式中訪問開始時可很容易地以重疊方式被激活。而且，兩條字線的重疊激活不會破壞存儲在存儲器單元中的數(shù)據(jù)。
在根據(jù)本發(fā)明另一實施例的半導(dǎo)體存儲器設(shè)備中，第一控制信號產(chǎn)生器在連續(xù)模式開始時激活重疊信號。當(dāng)接收到重疊信號時，存儲器核心根據(jù)起始行地址和下一行地址，以重疊方式激活一對存儲器塊。相應(yīng)地，存儲器塊可很容易地決定是激活一對存儲器塊還是一個存儲器塊。這使得可以簡單的方式來控制存儲器核心的操作。
在根據(jù)本發(fā)明另一實施例的半導(dǎo)體存儲器設(shè)備中，列地址接線端接收用于選擇連接到字線的存儲器單元的列地址。列地址計數(shù)器順序地產(chǎn)生跟隨在被提供給列地址接線端的起始列地址之后的內(nèi)部列地址。當(dāng)內(nèi)部列地址表明第二次末地址時，第一控制信號產(chǎn)生器禁用重疊信號。相應(yīng)地，存儲器核心可很容易地決定被激活的一對存儲器塊的禁用定時。于是可以簡單的方式控制存儲器核心的操作。
在根據(jù)本發(fā)明另一實施例的半導(dǎo)體存儲器設(shè)備中，數(shù)據(jù)總線傳輸讀數(shù)據(jù)或?qū)憯?shù)據(jù)。多個列開關(guān)分別將存儲器單元連接到數(shù)據(jù)總線。第一控制信號產(chǎn)生器響應(yīng)于對應(yīng)于第二次末地址的列開關(guān)的導(dǎo)通操作而禁用重疊信號。因此，存儲器核心可很精確地決定被激活的一對存儲器塊的禁用定時。這使得可以精確的方式來控制存儲器核心的操作。
在根據(jù)本發(fā)明另一實施例的半導(dǎo)體存儲器設(shè)備中，數(shù)據(jù)總線傳輸讀數(shù)據(jù)或?qū)憯?shù)據(jù)。多個列開關(guān)分別將存儲器單元連接到數(shù)據(jù)總線。根據(jù)由列地址的高位表明的高位地址，同時導(dǎo)通預(yù)定數(shù)量的列開關(guān)。即，只要激活了預(yù)定數(shù)量的列地址，預(yù)定數(shù)量的列開關(guān)就被導(dǎo)通，并且向多個存儲器單元輸入或從多個存儲器單元輸出并行數(shù)據(jù)。而且，當(dāng)高位地址表明第二次末地址時，禁用重疊信號。如上所述，即使當(dāng)在一次對存儲器塊的訪問中輸入或輸出多位并行數(shù)據(jù)時，也可以正確的定時來禁用重疊信號。
在根據(jù)本發(fā)明另一實施例的半導(dǎo)體存儲器設(shè)備中，第二控制信號產(chǎn)生器在連續(xù)模式開始時輸出塊選擇信號。存儲器核心根據(jù)塊選擇信號的邏輯電平，決定存儲器塊輸入或輸出數(shù)據(jù)。相應(yīng)地，存儲器核心可很容易地根據(jù)塊選擇信號決定存儲器塊輸入或輸出數(shù)據(jù)。這使得可很簡單地控制存儲器核心的操作。
在根據(jù)本發(fā)明另一實施例的半導(dǎo)體存儲器設(shè)備中，列地址接線端接收用于選擇連接到字線的存儲器單元的列地址。當(dāng)列地址表明第一次末地址時，第二控制信號產(chǎn)生器將塊選擇信號的邏輯電平反相。相應(yīng)地，存儲器核心可很容易地根據(jù)塊選擇信號來切換存儲器塊輸入或輸出數(shù)據(jù)。這使得可簡單地控制存儲器核心的操作。
在根據(jù)本發(fā)明另一實施例的半導(dǎo)體存儲器設(shè)備中，數(shù)據(jù)總線傳輸讀數(shù)據(jù)或?qū)憯?shù)據(jù)。多個列開關(guān)分別將存儲器單元連接到數(shù)據(jù)總線。第二控制信號產(chǎn)生器響應(yīng)于對應(yīng)于第一次末地址的列開關(guān)的導(dǎo)通操作，將塊選擇信號的邏輯電平反相。因此，存儲器核心可很精確地決定存儲器塊的切換定時。因此，可很精確地控制存儲器核心的操作。
在根據(jù)本發(fā)明另一實施例的半導(dǎo)體存儲器設(shè)備中，數(shù)據(jù)總線傳輸讀數(shù)據(jù)或?qū)憯?shù)據(jù)。多個列開關(guān)分別將存儲器單元連接到數(shù)據(jù)總線。根據(jù)表明列地址的高位的高位地址，同時導(dǎo)通預(yù)定數(shù)量的列開關(guān)。列地址的末地址對應(yīng)于末高位地址。即，只要激活了預(yù)定數(shù)量的列地址，預(yù)定數(shù)量的列開關(guān)就被導(dǎo)通，并且向多個存儲器單元輸入或從多個存儲器單元輸出并行數(shù)據(jù)。而且，當(dāng)高位地址表明末地址時，將塊選擇信號的邏輯電平反相。如上所述，即使當(dāng)在一次對存儲器塊的訪問中輸入和輸出多位并行數(shù)據(jù)時，也可以正確的定時來將塊選擇信號反相。
在根據(jù)本發(fā)明另一實施例的半導(dǎo)體存儲器設(shè)備中，列地址接線端接收用于選擇連接到字線的存儲器單元的列地址。當(dāng)提供給列地址接線端的起始列地址是末地址時，字控制電路以重疊方式激活兩條字線。當(dāng)起始列地址不是末地址時，字控制電路以順序方式一條接一條地激活字線。根據(jù)起始列地址激活字線所需的電路數(shù)可被減少，從而可大大降低半導(dǎo)體存儲器設(shè)備的功耗。
在根據(jù)本發(fā)明另一實施例的半導(dǎo)體存儲器設(shè)備中，當(dāng)起始列地址是末地址時，第一控制信號產(chǎn)生器根據(jù)起始列地址和下一行地址來激活重疊信號。當(dāng)接收到重疊信號時，存儲器核心以重疊方式激活一對存儲器塊。相應(yīng)地，存儲器核心可很容易地決定是激活一對存儲器塊還是一個存儲器塊。于是可以很方便的方式控制存儲器核心的操作。
在根據(jù)本發(fā)明另一實施例的半導(dǎo)體存儲器設(shè)備中，當(dāng)起始列地址是末地址時，第二控制信號產(chǎn)生器輸出塊選擇信號。存儲器核心根據(jù)塊選擇信號的邏輯電平來決定存儲器塊輸入或輸出數(shù)據(jù)。相應(yīng)地，存儲器核心可根據(jù)塊選擇信號，很容易地決定存儲器塊輸入或輸出數(shù)據(jù)。于是可很簡單地控制存儲器核心的操作。
在根據(jù)本發(fā)明另一實施例的半導(dǎo)體存儲器設(shè)備中，第二控制信號產(chǎn)生器響應(yīng)于對應(yīng)于末地址的訪問，將塊選擇信號的邏輯電平反相。因此，存儲器核心可根據(jù)塊選擇信號而很容易地切換存儲器塊輸入或輸出數(shù)據(jù)。這使得可很簡單地控制存儲器核心的操作。
在根據(jù)本發(fā)明另一實施例的半導(dǎo)體存儲器設(shè)備中，數(shù)據(jù)總線傳輸讀數(shù)據(jù)或?qū)憯?shù)據(jù)。多個列開關(guān)分別將存儲器單元連接到數(shù)據(jù)總線。第二控制信號產(chǎn)生器響應(yīng)于對應(yīng)于末地址的列開關(guān)的導(dǎo)通操作，將塊選擇信號的邏輯電平反相。于是，存儲器核心可很精確地決定存儲器塊輸入或輸出數(shù)據(jù)的切換定時。于是，可很精確地控制存儲器核心的操作。
在根據(jù)本發(fā)明另一實施例的半導(dǎo)體存儲器設(shè)備中，數(shù)據(jù)總線傳輸讀數(shù)據(jù)或?qū)憯?shù)據(jù)。多個列開關(guān)分別將存儲器單元連接到數(shù)據(jù)總線。根據(jù)由列地址的高位表明的高位地址，同時導(dǎo)通預(yù)定數(shù)量的列開關(guān)。即，只要激活了預(yù)定數(shù)量的列地址，就導(dǎo)通預(yù)定數(shù)量的列開關(guān)，并且向多個存儲器單元輸入或從多個存儲器單元輸出并行數(shù)據(jù)。相應(yīng)地，即使當(dāng)在一次對存儲器塊的訪問中輸入和輸出多位并行數(shù)據(jù)時，也可不中斷數(shù)據(jù)地輸入和輸出數(shù)據(jù)。
在根據(jù)本發(fā)明另一實施例的半導(dǎo)體存儲器設(shè)備中，列地址接線端接收用于選擇連接到字線的存儲器單元的列地址。存儲器核心由多個根據(jù)行地址選擇的存儲器塊組成。在以連續(xù)模式執(zhí)行讀操作或?qū)懖僮鞯钠胀ú僮髂Ｊ街校灰l(fā)射了訪問命令，就以重疊方式激活根據(jù)行地址選擇的一對存儲器塊。在連續(xù)模式中，當(dāng)起始列地址是末地址時，字控制電路根據(jù)起始行地址激活一個被激活的存儲器塊中的字線之一，并根據(jù)下一起始行地址激活另一被激活的存儲器塊中的另一字線。因此，在其中一對存儲器塊在訪問操作期間保持激活的半導(dǎo)體存儲器設(shè)備中，即使當(dāng)起始列地址表明連接到字線的末存儲器單元時，也可以順序方式訪問連接到具有連續(xù)地址的兩條字線的存儲器單元。換句話說，當(dāng)訪問半導(dǎo)體存儲器設(shè)備時，控制器的訪問可不中斷數(shù)據(jù)。于是可防止數(shù)據(jù)傳輸速率的降低。
在根據(jù)本發(fā)明另一實施例的半導(dǎo)體存儲器設(shè)備中，當(dāng)列地址是末地址時，字控制電路根據(jù)起始行地址和下一行地址，分別激活一對存儲器塊的字線，并以順序方式訪問連接到字線的存儲器單元。然后，字控制電路根據(jù)同一行地址，分別激活一對存儲器塊的字線。首先訪問連接到字線的末存儲器單元的情形僅限于連續(xù)模式中第一次訪問。如上所述，跟隨在下一行地址之后，可以與普通操作模式中相同的方式來根據(jù)同一行地址激活一對存儲器塊的字線。這簡化了字控制電路的結(jié)構(gòu)。
在根據(jù)本發(fā)明另一實施例的半導(dǎo)體存儲器設(shè)備中，當(dāng)起始列地址是末地址時，第一控制信號產(chǎn)生器激活重疊信號。當(dāng)接收到重疊信號時，字控制電路將起始行地址和下一行地址分別提供給一對存儲器塊。相應(yīng)地，字控制電路可很容易地根據(jù)重疊信號來決定被激活的存儲器塊。這使得可很簡單地控制字控制電路的操作。
在根據(jù)本發(fā)明另一實施例的半導(dǎo)體存儲器設(shè)備中，第一控制信號產(chǎn)生器響應(yīng)于對應(yīng)于末地址的訪問而禁用重疊信號。相應(yīng)地，字控制電路可很容易地決定被激活的一對存儲器塊的禁用定時。于是可以簡單的方式來控制字控制電路的操作。
在根據(jù)本發(fā)明另一實施例的半導(dǎo)體存儲器設(shè)備中，數(shù)據(jù)總線傳輸讀數(shù)據(jù)或?qū)憯?shù)據(jù)。多個列開關(guān)分別將存儲器單元連接到數(shù)據(jù)總線。第一控制信號產(chǎn)生器響應(yīng)于對應(yīng)于末地址的列開關(guān)的導(dǎo)通操作而禁用重疊信號。因此，字控制電路可以精確的方式?jīng)Q定被激活的一對存儲器塊的禁用定時。這使得可很精確地控制字控制電路的操作。
在根據(jù)本發(fā)明另一實施例的半導(dǎo)體存儲器設(shè)備中，字控制電路同時激活對應(yīng)于行地址和下一行地址的字線。由于同時激活兩條字線，因此可簡化字控制電路的結(jié)構(gòu)。
在根據(jù)本發(fā)明另一實施例的半導(dǎo)體存儲器設(shè)備中，時鐘接線端接收時鐘。數(shù)據(jù)接線端輸出從存儲器單元輸出的讀數(shù)據(jù)，并將寫數(shù)據(jù)輸入存儲器單元。與時鐘同步地將讀數(shù)據(jù)順序輸出到數(shù)據(jù)接線端，與時鐘同步地將寫數(shù)據(jù)順序輸入到數(shù)據(jù)接線端。即使在時鐘同步模式的半導(dǎo)體存儲器中，也可不中斷數(shù)據(jù)地輸入或輸出數(shù)據(jù)。


圖1的時序圖示出了具有傳統(tǒng)連續(xù)模式的半導(dǎo)體存儲器設(shè)備的讀操作的示例。
圖2的時序圖示出了傳統(tǒng)連續(xù)讀操作中字線的切換操作的示例。
圖3的時序圖示出了傳統(tǒng)連續(xù)讀操作中字線的切換操作的另一示例。
圖4的時序圖示出了傳統(tǒng)連續(xù)讀操作中字線的切換操作的另一示例。
圖5的方框圖示出了根據(jù)本發(fā)明第一實施例的半導(dǎo)體存儲器設(shè)備。
圖6示出了圖5所示的存儲器塊M0到M3的主要元件的詳細(xì)電路圖。
圖7的說明性圖示示出了根據(jù)第一實施例的連續(xù)模式中的操作的概況。
圖8的說明性圖示根據(jù)第一實施例，示出了在連續(xù)模式中提供的起始地址和激活了的存儲器塊之間的關(guān)系。
圖9的時序圖示出了根據(jù)第一實施例的連續(xù)模式中的操作示例。
圖10的時序圖示出了根據(jù)第一實施例的連續(xù)模式中的另一操作示例。
圖11的方框圖示出了根據(jù)本發(fā)明的第二實施例的半導(dǎo)體存儲器設(shè)備。
圖12的時序圖示出了根據(jù)第二實施例的連續(xù)模式的操作示例。
圖13的方框圖示出了根據(jù)本發(fā)明第三實施例的半導(dǎo)體存儲器設(shè)備。
圖14的說明性圖示示出了根據(jù)第三實施例的連續(xù)模式中的操作的概況。
圖15的示例性圖示根據(jù)第三實施例，示出了在連續(xù)模式中提供的起始地址和激活了的存儲器塊之間的關(guān)系。
圖16的時序圖根據(jù)第三實施例，示出了FCRAM的讀操作和寫操作的示例。
圖17的時序圖根據(jù)第三實施例，示出了連續(xù)模式中的操作示例。
圖18的時序圖根據(jù)第一實施例，示出了連續(xù)模式中的另一操作示例。
具體實施例方式
下面參照附圖描述本發(fā)明的實施例。在附圖中，雙圈代表外部接線端。通過外部接線端提供的信號具有與接線端的名字相同的標(biāo)記。而且，在附圖中，由粗線表示的信號線是復(fù)數(shù)的。粗線連接到的塊的一部分由多個電路組成。尾部附有“z”的信號表示正邏輯電平。頭部附有“/”和尾部附有“x”的信號表示負(fù)邏輯電平。
圖5的方框圖示出了根據(jù)本發(fā)明第一實施例的半導(dǎo)體存儲器設(shè)備。
半導(dǎo)體存儲器設(shè)備形成在硅襯底上，例如利用CMOS工藝得到的時鐘同步型FCRAM(Fast Cycle RAM，快速循環(huán)RAM)。FCRAM采用SDR方法，其中與時鐘信號CLK的上升沿同步地輸入/輸出數(shù)據(jù)，如圖1所示。
FCRAM包括時鐘緩沖器10、CE緩沖器12、模式寄存器14、地址緩沖器16和18、數(shù)據(jù)輸入/輸出電路20、控制信號產(chǎn)生器22、地址鎖存器24和26、地址計數(shù)器28和30、存儲器核心32，以及地址選擇電路34。
FCRAM的操作模式包括普通操作模式和連續(xù)模式。在普通操作模式中，只要發(fā)射了讀或?qū)懨?，就?zhí)行一次讀或?qū)懖僮鳌Ｔ谶B續(xù)模式中，根據(jù)與讀或?qū)懨钜黄鹛峁┑钠鹗嫉刂穪磉B續(xù)執(zhí)行多個讀或?qū)懖僮?。接在起始地址之后的地址是由地址計?shù)器28和30順序地產(chǎn)生的。
時鐘緩沖器10通過外部接線端CLK接收時鐘信號CLK，并將所接收的信號輸出為內(nèi)部時鐘信號ICLK。內(nèi)部時鐘信號ICLK被提供給CE緩沖器12和數(shù)據(jù)輸入/輸出電路20等。CE緩沖器12通過外部接線端/CE來接收芯片使能信號/CE，并輸出內(nèi)部芯片使能信號CEX和地址鎖存信號ALATZ。雖然未在圖中示出，但是FCRAM還包括輸入緩沖器，其接收寫使能信號/WE和輸出使能信號/OE。
根據(jù)與模式寄存器設(shè)置命令一起提供的數(shù)據(jù)信號DQ或地址信號AD來設(shè)置模式寄存器14。當(dāng)接收到未在普通操作模式中使用的芯片使能信號/CE、寫使能信號/WE和輸出使能信號/OE的組合時，認(rèn)識到模式寄存器設(shè)置命令。當(dāng)操作模式被設(shè)置為連續(xù)模式時，模式寄存器14激活連續(xù)模式信號CNTMDZ，其中在連續(xù)模式中，連續(xù)輸入和輸出數(shù)據(jù)信號DQ。在模式寄存器14中，除了連續(xù)模式外還設(shè)置了CAS延遲。CAS延遲是從接收到讀命令時到輸出數(shù)據(jù)時之間的時鐘數(shù)。
地址緩沖器16通過地址接線端AD(列地址接線端)來接收由多個位組成的地址信號的低位A00-07(列地址)，并輸出所接收的信號到地址鎖存器24。提供列地址A00-07以選擇連接到下面將描述的圖6所示的字線WL的存儲器單元MC。
地址緩沖器18通過地址接線端AD(行地址接線端)來接收由多個位組成的地址信號的高位A08-19(行地址)，并輸出所接收的信號到地址鎖存器26。提供行地址A08-19以選擇下面將描述的圖6所示的字線WL。根據(jù)本實施例的FCRAM采用非復(fù)用方式的地址，其中行地址和列地址是同時輸入的。
數(shù)據(jù)輸入/輸出電路20通過數(shù)據(jù)總線DB來接收從存儲器核心32讀取的數(shù)據(jù)，并將所接收的讀數(shù)據(jù)輸出到數(shù)據(jù)接線端DQ(DQ0-15)。而且，數(shù)據(jù)輸入/輸出電路20通過數(shù)據(jù)接線端DQ(DQ0-15)來接收寫數(shù)據(jù)，并通過數(shù)據(jù)總線DB將所接收的數(shù)據(jù)輸出到存儲器核心32。
數(shù)據(jù)輸入/輸出電路20包括未示出的并行/串行轉(zhuǎn)換電路和串行/并行轉(zhuǎn)換電路，以及對應(yīng)于這些電路的讀數(shù)據(jù)鎖存器和寫數(shù)據(jù)鎖存器。并行/串行轉(zhuǎn)換電路將從存儲器核心32讀取到數(shù)據(jù)總線DB并鎖存在數(shù)據(jù)鎖存器中的并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)。串行/并行轉(zhuǎn)換電路將從數(shù)據(jù)接線端DQ順序地提供的串行寫數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)以鎖存在數(shù)據(jù)鎖存器中。
控制信號產(chǎn)生器22以連續(xù)模式操作，并根據(jù)芯片使能信號CEX和列地址CA00-07輸出無等待信號NOWAITZ和列選擇信號CLSELZ。當(dāng)同時激活兩個存儲器塊M(M0到M3中的兩個)時，無等待信號NOWAITZ變?yōu)楦唠娖?。根?jù)行地址RA08的邏輯電平輸出列選擇信號CLSELZ，以在同時激活的兩個存儲器塊M中指定輸出或輸入數(shù)據(jù)信號DQ的塊。控制信號產(chǎn)生器22工作為用于激活無等待信號NOWAITZ(重疊信號)的第一控制信號產(chǎn)生器，還工作為用于激活列選擇信號CLSELZ(塊選擇信號)的第二控制信號產(chǎn)生器。
地址鎖存器24與地址鎖存信號ALATZ同步地鎖存列地址A00-07，并將被鎖存的地址輸出到地址計數(shù)器28。地址鎖存器26與地址鎖存信號ALATZ同步地鎖存行地址A08-19，并將被鎖存的地址輸出到地址計數(shù)器28和地址選擇電路34。
在連續(xù)模式開始時和普通操作模式期間，地址計數(shù)器28(列地址計數(shù)器)輸出列地址A00-07作為列地址CA00-07。在連續(xù)模式中(CNTMDZ＝高電平)，地址計數(shù)器28還與內(nèi)部時鐘信號ICLK同步地對列地址CA00-07加“1”，并輸出這些地址作為內(nèi)部列地址。即，地址計數(shù)器28順序地產(chǎn)生跟隨在起始列地址A00-07之后的內(nèi)部列地址。
在連續(xù)模式中，地址計數(shù)器30(行地址計數(shù)器)根據(jù)內(nèi)部芯片使能信號CEX的激活來進(jìn)行操作。地址計數(shù)器30輸出這樣的地址，其中在連續(xù)讀操作或連續(xù)寫操作的開始時，對行地址RA08-19加“1”作為行地址+RA08-19(內(nèi)部行地址)。然后，只要地址計數(shù)器30根據(jù)列地址CA00-07確定末列選擇信號CL已經(jīng)被激活，它就對行地址+RA08-19加“1”。
存儲器核心32由4個存儲器塊M0到M3組成。響應(yīng)于行地址RA的最高位A19和最低位A08來選擇存儲器塊M0到M3。在連續(xù)模式和普通操作模式中，存儲器核心32響應(yīng)于行地址RA0-19、列地址CA00-07和從操作控制電路(未示出)輸出的操作控制信號來執(zhí)行讀操作或?qū)懖僮?。操作控制信號可包括基本定時信號RASZ，其執(zhí)行對存儲器塊M0到M3的訪問操作；字線激活信號WTZ，其激活字線WL；鎖存使能信號LEX和/LEX，其激活讀出放大器；預(yù)充電信號BRSX，其對位線預(yù)充電，等等。在連續(xù)模式中，存儲器核心32響應(yīng)于無等待信號NOWAITZ和列選擇信號CLSELZ進(jìn)行操作。圖6示出了存儲器塊M0到M3的細(xì)節(jié)。
地址選擇電路34具有分別對應(yīng)于存儲器塊M0到M3的地址選擇器SEL0-SEL3。在普通操作模式中，響應(yīng)于行地址RA08和RA19來激活地址選擇器SEL0-SEL3中任意之一。激活的地址選擇器SEL輸出行地址RA09-18作為行地址IRA09-18。在連續(xù)模式開始時，響應(yīng)于行地址RA08和RA19來激活地址選擇器SEL0-SEL3中的兩個。兩個激活的地址選擇器SEL分別輸出行地址RA09-18(或行地址+RA09-18)作為行地址IRA09-18。換句話說，在連續(xù)模式開始時，兩個存儲器塊被同時訪問，而且響應(yīng)于行地址IRA09-18來激活字線WL。這樣，在連續(xù)模式中，地址選擇電路34工作為字控制電路，其根據(jù)起始行地址RA09-18和下一行地址+RA09-18，以重疊方式來激活字線WL。
然后，地址選擇電路34確定末列選擇電路CL已被列地址CA00-07激活兩次后，它禁用地址選擇器SEL0-SEL3中的一個。激活的地址選擇器SEL輸出行地址+RA09-18作為行地址IRA09-18。而且，以順序方式訪問一個存儲器塊。
圖6的詳細(xì)電路圖示出了圖5所示的存儲器塊M0到M3的主要元件。
每個存儲器塊M0到M3包括以矩陣形式排列的多個動態(tài)存儲器單元MC、在圖中縱向排列的多條字線WL，以及在圖中橫向排列的多個位線對BLZ和BLX。存儲器單元MC包括具有連接到字線WL的柵極的傳輸晶體管，以及通過該傳輸晶體管連接到位線BLZ或BLX的電容器。
每個預(yù)充電電路PRE包括用于分別連接位線對BLZ和BLX到預(yù)充電線VPR的nMOS晶體管，還包括用于補(bǔ)償位線對BLZ和BLX的nMOS晶體管。nMOS晶體管的柵極接收位線重置信號BRSX。預(yù)充電線VPR被設(shè)置為例如內(nèi)部供電電壓和地電壓之間的中間電壓。
每個讀放大器SA包括輸入端和輸出端互連的CMOS反相器對。CMOS反相器的輸入端分別連接到位線BLZ和BLX。CMOS反相器的pMOS晶體管的源極連接到鎖存使能信號/LEX，其中鎖存使能信號LEX的邏輯電平被反相。CMOS反相器的nMOS晶體管的源極連接到鎖存使能信號LEX。
當(dāng)鎖存使能信號/LEX和LEX分別是邏輯高電平和邏輯低電平時，讀放大器SA被激活，并工作為放大位線BLZ和BLX之間的電壓差，然后鎖存放大了的邏輯電平。在讀操作期間，由讀放大器SA放大的數(shù)據(jù)通過列開關(guān)CSW被傳送到數(shù)據(jù)總線DB，在寫操作期間，其通過位線BLZ(或BLX)被寫入存儲器單元MC。在根據(jù)列地址信號CA00-07的譯碼信號產(chǎn)生的列選擇信號CL的高電平期間，列開關(guān)CSW被導(dǎo)通。在本實施例中，在每個存儲器塊M0到M3中，對每個數(shù)據(jù)接線端DQ，由列選擇信號CL直接選擇四個列開關(guān)CSW，而且從存儲器單元MC讀出4位并行數(shù)據(jù)到數(shù)據(jù)總線DB，或從數(shù)據(jù)總線DB將4位并行數(shù)據(jù)寫入存儲器單元MC。
圖7根據(jù)第一實施例，示出了連續(xù)模式中操作的概況。
如圖7(a)和圖7(b)所示，當(dāng)連續(xù)模式開始時，如果與訪問命令一起提供的起始行地址RA的最低位A08是“L(低電平)”，則首先訪問存儲器塊M0或M2。即，選擇存儲器塊M0或M2中的預(yù)定字線WL(A)。
在本實施例中，用行地址RA的最低位A08來標(biāo)識存儲器塊M0到M3，從而接下來必須被選擇的字線WL(A+1)存在于右側(cè)的存儲器塊M1或M3中。相應(yīng)地，當(dāng)連續(xù)模式中的訪問開始時，地址選擇電路34同時激活存儲器塊M0和M1中的字線WL(圖7(a))，或者存儲器塊M2和M3中的字線WL(圖7(b))。
當(dāng)起始行地址RA的最低位A08是“H(高電平)”并且其余所有位A09-18都不是“H(高電平)”時，首先訪問存儲器塊M1或M3，如圖7(c)和7(d)所示。換句話說，必須首先被選擇的字線WL(A)存在于存儲器塊M1或M3中，而接下來將要選擇的字線WL(A+1)存在于左側(cè)的存儲器塊M0或M2中。相應(yīng)地，當(dāng)連續(xù)模式的訪問開始時，地址選擇電路34同時激活存儲器塊M1和M0中的字線WL(圖7(c))或存儲器塊M3和M2中的字線WL(圖7(d))。
當(dāng)連續(xù)模式的訪問開始時，當(dāng)起始行地址RA的所有位A08-18都是“H”時，地址選擇電路34以與上面相同的方式同時激活存儲器塊M1和M2中的字線WL(圖7(e))或存儲器塊M3和M0中的字線WL(圖7(f))。
圖8示出了連續(xù)模式中提供的起始地址和激活的存儲器塊之間的關(guān)系。
例如，當(dāng)起始行地址RA的最高位A19是“L”時，同時激活存儲器塊M0和M1中的字線WL，并且執(zhí)行讀操作或?qū)懖僮?對應(yīng)于圖7(a)和7(c))。與上述方式相同，當(dāng)起始行地址RA的最高位A19是“H”時，同時激活存儲器塊M2和M3中的字線WL，并執(zhí)行讀操作或?qū)懖僮?對應(yīng)于圖7(b)和7(d))。
當(dāng)最高位A19從“L”變?yōu)椤癏”時，同時激活存儲器塊M1和M2中的字線WL(對應(yīng)于圖7(e))。當(dāng)最高位A19從“H”變?yōu)椤癓”時，同時激活存儲器塊M3和M0中的字線WL(對應(yīng)于圖7(f))。
圖9根據(jù)第一實施例，示出了連續(xù)模式中操作的示例。
在本例中，在圖5所示的模式寄存器14中預(yù)先存儲表明連續(xù)模式的信息。模式寄存器14工作為激活連續(xù)模式信號CNTMDZ。當(dāng)FCRAM與時鐘信號CLK(未示出)同步地檢測到芯片使能信號/CE變?yōu)榈碗娖綍r，它開始連續(xù)讀操作或連續(xù)寫操作。具體地說，當(dāng)寫使能信號/WE是高電平時，連續(xù)讀操作開始。當(dāng)寫使能信號/WE是低電平時，連續(xù)寫操作開始。
例如，在連續(xù)模式中，當(dāng)FCRAM第一次被訪問時，它接收表明存儲器塊M1的行地址RA08-19＝“A”和列地址CA00-07＝“01”(十六進(jìn)制數(shù))與芯片使能信號/CE(圖9(a))。控制信號產(chǎn)生器22與芯片使能信號/CE的下降沿同步地激活無等待信號NOWAITZ和列選擇信號CLSELZ到高電平(圖9(b)和9(c))。
根據(jù)行地址的最低位RA08的邏輯電平，列選擇信號CLSELZ變?yōu)楦唠娖交虻碗娖?。例如，?dāng)列選擇信號CLSELZ是高電平時，訪問存儲器塊M1或M3。當(dāng)列選擇信號CLSELZ是低電平時，訪問存儲器塊M0或M2。在本例中，起始行地址“A”表明存儲器塊M1，從而列選擇信號CLSELZ在連續(xù)訪問開始時變?yōu)楦唠娖健?br> 由低電平的芯片使能選擇信號CEX和高電平的連續(xù)模式信號CNTMDZ激活地址計數(shù)器30，以輸出行地址“A+1(+RA08-19)”，其中對行地址“A”加“1”(圖9(d))。行地址“A+1”是用于表明存儲器塊M0的地址。地址選擇電路34接收行地址“A”和“A+1”以選擇兩個地址選擇器SEL0和SEL1。地址選擇電路34從地址選擇器SEL1輸出行地址“A(IRA09-18)”，從地址選擇器SEL0輸出行地址“A+1(IRA09-18)”。
存儲器核心32響應(yīng)于控制信號例如從操作控制電路輸出的基本定時信號RASZ而進(jìn)行操作。存儲器核心32接收無等待信號NOWAITZ的激活，并分別激活對應(yīng)于地址選擇器SEL0和SEL1的存儲器塊M0和M1。存儲器塊M1激活對應(yīng)于行地址“A”的字線WL(圖9(e))。存儲器塊M0激活對應(yīng)于行地址“A+1”的字線WL(圖9(f))。存儲器塊M0和M1同時(重疊地)激活字線WL，并同時激活讀放大器SA。例如，當(dāng)連續(xù)訪問是讀訪問時，響應(yīng)于對字線WL的選擇，從存儲器核心MC、在位線BLZ或BLX中讀取數(shù)據(jù)，讀放大器SA放大數(shù)據(jù)的信號量。
然后，存儲器核心32接收高電平的列選擇信號CLSELZ，并激活對應(yīng)于起始列地址00-03(十六進(jìn)制數(shù))的列選擇信號CL(圖9(g))。如圖1所示，列選擇信號CL的一次激活使得每個數(shù)據(jù)接線端DQ的4位讀數(shù)據(jù)與時鐘信號CLK同步地順序地輸出到數(shù)據(jù)接線端DQ(讀操作)。或者，列選擇信號CL的一次激活使得每個數(shù)據(jù)接線端DQ的4位寫數(shù)據(jù)與時鐘信號CLK同步地順序地輸入到1個數(shù)據(jù)接線端DQ(寫操作)。即，響應(yīng)于列地址的高位A02-07，每個數(shù)據(jù)接線端DQ的4個列開關(guān)CSW同時導(dǎo)通。然后，順序地激活對應(yīng)于下列列地址04-07、08-11、…的列選擇信號CL，然后執(zhí)行對存儲器核心M1的訪問(圖9(h))。
當(dāng)控制信號產(chǎn)生器22檢測到對應(yīng)于第一次末列地址FC-FF的列選擇信號CL(末列選擇信號)被激活時，它將列選擇信號CLSELZ的邏輯電平進(jìn)行反相(圖9(i))。換句話說，列選擇信號CLSELZ響應(yīng)于根據(jù)第一次末列選擇信號的列開關(guān)CSW的導(dǎo)通操作，列選擇信號CLSELZ的邏輯電平反相了。當(dāng)列選擇信號CLSELZ變化時，切換輸入或輸出數(shù)據(jù)的存儲器塊M。而且，列選擇信號CL被順序地提供給對應(yīng)于行地址“A+1”的存儲器塊M0(圖9(i))，從存儲器塊M0輸出或向存儲器塊M0輸入數(shù)據(jù)。
如果對應(yīng)于末列地址FC-FF的末列選擇信號CL被再次激活，則到被激活的兩條字線WL(A，A+1)的訪問完成。相應(yīng)地，兩條字線WL都被禁用(圖9(k)和9(1))?？刂菩盘柈a(chǎn)生器22還檢測到對應(yīng)于末列地址FC-FF的列選擇信號CL又被激活，并禁用無等待信號NOWAITZ到低電平(圖9(m))。即，在連續(xù)模式中，控制信號產(chǎn)生器22響應(yīng)于第二次末列選擇信號CL而禁用無等待信號NOWAITZ。
當(dāng)?shù)刂酚嫈?shù)器30檢測到對應(yīng)于末列地址CA00-07的列選擇信號CL被激活兩次，同時無等待信號NOWAITZ被激活時，它對列地址+RA08-19加“1”，從而使其成為“A+2”(圖9(n))。激活對應(yīng)于行地址的行地址“A+2”的存儲器塊M1中的字線WL，并以順序方式從存儲器塊M1輸出或向存儲器塊M1輸入數(shù)據(jù)(圖9(o))。即，當(dāng)連續(xù)方式開始時，激活兩條字線WL，然后一條接一條地激活字線WL。
然后，當(dāng)激活對應(yīng)于末列地址FC-FF的列選擇信號CL時，對行地址+RA08-19加“1”。更詳細(xì)地說，只要對應(yīng)于末列地址CA00-07的列選擇信號CL被激活的同時無等待信號NOWAITZ被激活，地址計數(shù)器30就對行地址+RA08-19加“1”。然后不中斷地向數(shù)據(jù)接線端DQ輸入或從其輸出數(shù)據(jù)。
圖10根據(jù)第一實施例，示出了連續(xù)模式中操作的另一示例。為了簡化，將不再描述與圖9相同的操作。
在本例中，與圖9的方式相同，在連續(xù)模式中當(dāng)其被第一次訪問時所提供的起始行地址RA08-19表明存儲器塊M1。起始列地址CA00-07是對應(yīng)于末列選擇信號CL的FF(十六進(jìn)制數(shù))(圖10(a))。
與圖9的方式相同，在連續(xù)訪問開始時，同時激活不同存儲器塊M1和M2的兩條字線WL(圖10(b)和10(c))。例如，在讀模式中，對應(yīng)于起始行地址“A”的字線WL被激活，對應(yīng)于下一行地址“A+1”的字線WL也被激活。存儲器塊M1和M0的讀放大器SA被激活，并同時放大讀數(shù)據(jù)。
換句話說，即使當(dāng)起始4位讀數(shù)據(jù)位于不同的字線WL上時，也可預(yù)先放大全部讀數(shù)據(jù)。相應(yīng)地，可不中斷地將讀數(shù)據(jù)輸出到數(shù)據(jù)接線端DQ。
同樣在寫操作中，同時激活對應(yīng)于起始行地址“A”的字線WL和對應(yīng)于下一行地址“A+1”的字線WL。因此，即使當(dāng)起始4位寫數(shù)據(jù)位于不同的字線WL上時，也可連貫地輸入寫數(shù)據(jù)。
激活對應(yīng)于存儲器塊M1的末列地址(十六進(jìn)制數(shù)FC-FF)的列選擇信號CLSELZ后，F(xiàn)CRAM以與圖9相同的定時進(jìn)行操作。
如上所述，在本實施例中，在連續(xù)模式中，以重疊的方式激活對應(yīng)于起始行地址RA和下一行地址+RA的字線WL。相應(yīng)地，即使當(dāng)起始列地址CA表明連接到字線WL的末存儲器單元MC時，也無須進(jìn)行字線WL的開關(guān)操作。因此，可訪問控制FCRAM的控制器而不中斷數(shù)據(jù)。因此，可防止數(shù)據(jù)傳輸速率的降低。
由于用于通知控制器字線WL正被切換這一事實的等待信號和其控制電路不是必要的，因此FCRAM的結(jié)構(gòu)和控制器的控制電路可被簡化。這降低了系統(tǒng)成本。
當(dāng)?shù)刂酚嫈?shù)器30順序地產(chǎn)生跟隨在起始行地址RA后面的內(nèi)部行地址+RA時，可響應(yīng)于跟隨在起始行地址RA后面的內(nèi)部行地址+RA，以重疊的方式很容易地激活字線WL。
僅在連續(xù)模式開始時，激活兩條字線WL，然后一條接一條地激活字線WL。被激活的字線WL的數(shù)量被減到最少，以降低FCRAM的功耗。
起始行地址RA或內(nèi)部行地址+RA可由簡化的地址選擇器SEL0-SEL3很容易地選擇，然后被輸出到存儲器塊M。
行地址RA的最低位A08被用于選擇存儲器塊M。因此，對應(yīng)于連續(xù)兩個行地址RA的字線WL可被獨(dú)立地分配給不同的存儲器塊M。因此，在連續(xù)模式中，當(dāng)其被第一次訪問時，行地址RA的兩條不同字線可很容易地以重疊的方式激活。而且，雖然兩條字線WL是被重疊地激活的，但是存儲在存儲器單元MC中的數(shù)據(jù)不大可能被損壞。
存儲器核心32可很容易地決定將被由控制信號產(chǎn)生器22產(chǎn)生的無等待信號NOWAITZ激活的存儲器塊M。這使得可很簡單地控制存儲器核心32的操作。
當(dāng)由地址計數(shù)器28產(chǎn)生的列地址CA表明第二次的末地址時，無等待信號NOWAITZ被禁用。相應(yīng)地，存儲器核心32可很容易地決定被激活的存儲器塊M對的禁用定時。于是，可很簡單地控制存儲器核心32的操作。
以相同的方式，響應(yīng)于對應(yīng)于第二次末地址的列開關(guān)CSW的導(dǎo)通操作，禁用無等待信號NOWAITZ。相應(yīng)地，存儲器核心32可精確地確定被激活的存儲器塊M對的禁用定時。于是可精確地控制存儲器核心32的操作。
根據(jù)由控制信號產(chǎn)生器22產(chǎn)生的列選擇信號CLSEL，存儲器核心32可很容易地決定輸入或輸出數(shù)據(jù)的存儲器塊M。這使得可很簡單地控制存儲器核心32的操作。
當(dāng)列地址CA表明第一次的末地址時，列選擇信號CLSEL的邏輯電平被反相。因此，存儲器核心32可很容易地切換輸入或輸出數(shù)據(jù)的存儲器塊M。結(jié)果，可很方便地控制存儲器核心32的操作。
以相同的方式，響應(yīng)于對應(yīng)于第一次末地址的列開關(guān)CSW的導(dǎo)通操作，列選擇信號CLSELZ的邏輯電平被反相。相應(yīng)地，存儲器核心32可精確地決定存儲器塊M的切換定時。結(jié)果，可很精確地控制存儲器核心32的操作。
當(dāng)同時激活對應(yīng)于起始行地址RA和下一行地址+RA的字線WL時，地址選擇電路34的結(jié)構(gòu)可以簡化。
圖11示出了根據(jù)本發(fā)明第二實施例的半導(dǎo)體存儲器設(shè)備的結(jié)構(gòu)。與第一實施例相同的電路和信號被標(biāo)以相同的標(biāo)號，并省略對其的詳細(xì)描述。
本實施例的半導(dǎo)體存儲器設(shè)備與第一實施例相同，除了包括控制信號產(chǎn)生器22A(第一和第二控制信號產(chǎn)生器)和地址計數(shù)器30A(行地址計數(shù)器)以代替第一實施例的控制信號產(chǎn)生器22和地址計數(shù)器30。換句話說，半導(dǎo)體存儲器設(shè)備形成為具有連續(xù)模式的時鐘同步型FCRAM。存儲器核心32與時鐘信號CLK同步地以4位為基礎(chǔ)輸出讀數(shù)據(jù)到每個數(shù)據(jù)接線端DQ。存儲器核心32與時鐘信號CLK同步地以4位為基礎(chǔ)輸入寫數(shù)據(jù)到每個數(shù)據(jù)接線端DQ。
當(dāng)在連續(xù)模式中第一次被訪問時，僅當(dāng)列地址CA00-07表明末列選擇信號CL時，控制信號產(chǎn)生器22A才輸出無等待信號NOWAITZ(重疊信號)和列選擇信號CLSELZ(塊選擇信號)。即，僅當(dāng)連續(xù)訪問的起始列地址CA00-07是十六進(jìn)制數(shù)FF、FD、FE和FF時，即當(dāng)它們對應(yīng)于末列地址時，無等待信號NOWAITZ和列選擇信號CLSELZ才被激活。
在此情形下，如圖10所示，對應(yīng)于起始行地址A(位A08、A19)及其下一地址A+1(位A08、A19)的存儲器塊M被同時激活。而且，在對應(yīng)于起始行地址A的存儲器塊M中，對應(yīng)于起始行地址A(位A09-18)的字線WL被激活。同時，在對應(yīng)于其下一行地址A+1的存儲器塊M中，對應(yīng)于下一行地址A+1(位A09-18)的字線WL也被激活。
在連續(xù)模式中當(dāng)被第一次訪問時，當(dāng)列地址CA00-07表明末列選擇信號CL時地址計數(shù)器30A對起始行地址A(RA08-19)加“1”，并將信號輸出到下一行地址A+1(+RA08-19)。在連續(xù)模式中當(dāng)被第一次訪問時，當(dāng)列地址CA00-07不表明末列選擇信號CL時，地址計數(shù)器30A輸出起始行地址(RA08-19)作為行地址+RA08-19。然后，只要對應(yīng)于末列地址CA00-07的列選擇信號CL被激活，地址計數(shù)器30A就對行地址+RA08-19加“1”。換句話說，由地址計數(shù)器30A輸出的行地址+RA08-19數(shù)比第一實施例的小1。
圖12示出了根據(jù)第二實施例連續(xù)模式中的操作示例。
在本例中，在連續(xù)模式中當(dāng)被第一次訪問時，被提供的列地址CA00-07(十六進(jìn)制數(shù)的FB)表明末列選擇信號起第二位置的列選擇信號CL(圖12(a))。因此，控制信號產(chǎn)生器22不激活無等待信號NOWAITZ和列選擇信號CLSELZ。
地址計數(shù)器30A輸出起始行地址RA08-19(A)作為行地址+RA08-19(A)，因為起始列地址CA00-07(FB)不對應(yīng)于末列選擇信號CL(圖12(b))。例如，起始行地址RA08-19(A)表明存儲器塊M1。
存儲器核心32接收低電平的無等待信號NOWAITZ，只激活存儲器塊M1，以只激活存儲器塊M1中的字線WL。然后執(zhí)行連續(xù)訪問。只要對應(yīng)于末列地址FF的列選擇信號CL被激活，就切換存儲器塊M和字線WL。以與第一實施例相同的方式執(zhí)行連續(xù)訪問。
而且，當(dāng)在連續(xù)模式開始時提供的列地址CA00-07對應(yīng)于末列選擇信號CL(CA00-07＝“FC”，“FD”，“FE”和“FF”之一)時，F(xiàn)CRAM以與圖10相同的方式進(jìn)行操作。即，兩條字線WL被同時激活。
本實施例還可具有與第一實施例所述相同的效果。而且在本發(fā)明中，當(dāng)連續(xù)模式開始時，如果列地址CA00-07不對應(yīng)于末列選擇信號CL，則一條接一條地激活字線WL。由于防止了同時操作兩個存儲器塊，所以可降低操作中的功耗。
圖13示出了根據(jù)本發(fā)明第三實施例的半導(dǎo)體存儲器設(shè)備的結(jié)構(gòu)。與第一實施例相同的電路和信號將被指定與第一實施例相同的標(biāo)號，并不再給出對其的詳細(xì)描述。
根據(jù)本實施例的結(jié)構(gòu)與第一實施例基本相同，除了使用控制信號產(chǎn)生器22B(第一控制信號產(chǎn)生器)、地址計數(shù)器30B(行地址計數(shù)器)、存儲器核心32B和地址選擇電路34B(字控制電路)來代替第一實施例的控制信號產(chǎn)生器22、地址計數(shù)器30、存儲器核心32和地址選擇電路34。即，半導(dǎo)體存儲器設(shè)備形成為具有連續(xù)模式的時鐘同步型FCRAM。
地址鎖存電路24接收列地址A00、01和03-07，以及行地址A08，并輸出所接收的地址A00、01和03-08作為列地址信號。地址鎖存電路26接收列地址A02和行地址A09-19，并輸出所接收的地址A02、09-19作為行地址RA02和09-19。換句話說，在本實施例中，地址A02被用作行地址，地址A08被用作列地址。
地址計數(shù)器28輸出列地址CA00、01和03-08。地址計數(shù)器30A輸出行地址+RA02和09-19，其中行地址RA02和09-19都加了“1”。
存儲器核心32B由四個存儲器塊M0到M3組成。根據(jù)行地址RA的最高位A19和最低位A02來選擇存儲器塊M0到M3。存儲器核心32B在普通操作模式和連續(xù)模式期間保持激活兩個存儲器塊M，并以連貫的方式激活列選擇信號CL兩次。存儲器塊M0到M3的主要元件與圖6相同。
在讀操作中，只要列選擇信號CL被激活，就從被激活的存儲器塊M以2位為基礎(chǔ)輸出數(shù)據(jù)。以與第一實施例相同的方式，與時鐘信號CLK同步地以4位為基礎(chǔ)向每個數(shù)據(jù)接線端DQ輸出讀數(shù)據(jù)。在寫操作中，只要激活了時鐘信號CLK，就以2位為基礎(chǔ)而向被激活的存儲器塊M輸入數(shù)據(jù)。與時鐘信號CLK同步地以4位為基礎(chǔ)向每個數(shù)據(jù)接線端DQ輸入寫數(shù)據(jù)。
地址選擇電路34B保持激活對應(yīng)于兩個被激活的存儲器塊M的兩個地址選擇器SEL，并分別輸出行地址IRA09-18到存儲器塊M。地址選擇電路34B在無等待信號NOWAITZ被激活時，輸出不同的行地址IRA09-18和+IRA09-18到兩個被訪問的存儲器塊M，在無等待信號NOWAITZ被禁用時，輸出相同的行地址IRA09-18到兩個存儲器塊M。
控制信號產(chǎn)生器22B以連續(xù)模式操作，并根據(jù)芯片使能信號CEX和列地址CA00-07來輸出無等待信號NOWAITZ。控制信號產(chǎn)生器22B不輸出列選擇信號CLSELZ。在連續(xù)模式中第一次被訪問時，僅當(dāng)列地址CA00-07表明末列選擇信號CL或從末列選擇信號CL起第二位置的列選擇信號CL時，無等待信號NOWAITZ才變?yōu)楦唠娖健?br> 圖14示出了根據(jù)第三實施例的連續(xù)模式中操作的概況。
當(dāng)在連續(xù)模式開始時與訪問命令一起提供的起始地址信號的位A02-08(列地址CA03-08和行地址RA02)全是“H”，而其它位A09-18中的一個是“L”時，首先訪問存儲器塊M1或M3，如圖14(a)和14(b)所示。即，選擇存儲器塊M1或M3中預(yù)定字線WL(A)。
在本實施例中，使用行地址RA的最低位A02來標(biāo)識存儲器塊M0到M3。這樣，下一必須被選擇的字線WL(A+1)存在于左側(cè)的存儲器塊M0或M2中。相應(yīng)地，當(dāng)連續(xù)模式中的訪問開始時，地址選擇電路34B同時激活存儲器塊M0和M1中的字線WL(圖14(a))或者存儲器塊M2和M3中的字線WL(圖14(b))。
當(dāng)起始地址信號的位A02-08(列地址CA03-08，以及行地址RA02和09-18)都是“H”時，首先訪問存儲器塊M1或M3，如圖14(c)或14(d)所示。即，選擇存儲器塊M1或M3中的預(yù)定字線WL(A)。
接下來必須被選擇的字線WL(A+1)存在于存儲器塊M2或M0中。當(dāng)連續(xù)模式中的訪問開始時，地址選擇電路34B同時激活存儲器塊M1和M2中的字線WL(圖14(c))或者存儲器塊M3和M0中的字線WL(圖14(d))。
圖15根據(jù)第三實施例，示出了連續(xù)模式中提供的起始地址和被激活的存儲器塊之間的關(guān)系。
例如，當(dāng)起始地址AD的位A02-08是“H”而位A19是“L”時，同時激活存儲器塊M1和M0的字線WL，并執(zhí)行讀操作或?qū)懖僮?對應(yīng)于圖14(a))。以相同的方式，當(dāng)起始地址AD的位A02-08和19是“H”時，同時激活存儲器塊M3和M2的字線WL，并執(zhí)行讀操作或?qū)懖僮?對應(yīng)于圖14(b))。
當(dāng)起始地址AD的位A02-18是“H”而位A19是“L”時，同時激活存儲器塊M1和M2的字線WL，并執(zhí)行讀操作或?qū)懖僮?對應(yīng)于圖14(c))。當(dāng)起始地址AD的位A02-19是“H”時，同時激活存儲器塊M3和M0的字線WL，并執(zhí)行讀操作或?qū)懖僮?對應(yīng)于圖14(d))。
圖16根據(jù)第三實施例，示出了FCRAM的讀操作和寫操作的示例。
在讀操作期間，對于1位數(shù)據(jù)接線端DQ來說，只要列選擇信號CL被激活，F(xiàn)CRAM就以2位為基礎(chǔ)而從不同的存儲器塊M讀出數(shù)據(jù)(4位并行數(shù)據(jù))，并通過數(shù)據(jù)總線DB將該數(shù)據(jù)鎖存在數(shù)據(jù)鎖存器中。數(shù)據(jù)鎖存器將所接收的并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，并與時鐘同步地將它們順序地輸出到數(shù)據(jù)接線端DQ。
在連續(xù)讀操作中，激活芯片使能信號/CE，并將起始地址AD(本例中為A05)提供給FCRAM(圖16(a))。FCRAM以連貫方式激活列選擇信號CL兩次(圖16(b))。于是，只要列選擇信號CL被激活，就以2位為基礎(chǔ)將數(shù)據(jù)輸出到數(shù)據(jù)總線DB1和DB2(圖16(c))。而且，包括對應(yīng)于地址A05的數(shù)據(jù)D05的8個讀數(shù)據(jù)D04-11被鎖存在數(shù)據(jù)鎖存器中。即，對應(yīng)于8個地址的數(shù)據(jù)被逐個數(shù)據(jù)接線端DQ地鎖存在數(shù)據(jù)鎖存器中。被鎖存的并行讀數(shù)據(jù)被轉(zhuǎn)換為串行數(shù)據(jù)，并與時鐘信號CLK同步地以順序方式輸出(圖16(d))。
然后，F(xiàn)CRAM每8個時鐘激活列選擇信號CL兩次(圖16(e))，并以2位為基礎(chǔ)從兩個存儲器塊M讀取數(shù)據(jù)兩次(圖16(f))。讀并行數(shù)據(jù)被鎖存在數(shù)據(jù)鎖存器中，被轉(zhuǎn)換為串行數(shù)據(jù)，然后以順序方式與時鐘信號CLK同步地輸出(圖16(g))。
同時，在連續(xù)寫操作中，在從提供起始地址A05起預(yù)定個時鐘之后，寫數(shù)據(jù)D05、06、07等與時鐘信號CLK同步地被提供給數(shù)據(jù)接線端DQ(圖16(h))。串行寫數(shù)據(jù)被轉(zhuǎn)換為并行數(shù)據(jù)，然后鎖存在數(shù)據(jù)鎖存器中。當(dāng)預(yù)定數(shù)量的寫數(shù)據(jù)被鎖存在數(shù)據(jù)鎖存器后，列選擇信號CL被連貫地激活兩次(圖16(i))。以4位為基礎(chǔ)將寫數(shù)據(jù)寫入存儲器單元MC(圖16(j))。此時，數(shù)據(jù)總線DB2中存在不定寫數(shù)據(jù)D04。但是，數(shù)據(jù)D04未被寫入存儲器單元，因為對應(yīng)于數(shù)據(jù)D04的列選擇信號CL被禁用，或因為對應(yīng)于數(shù)據(jù)D04的寫放大器被禁用。
圖17根據(jù)第三實施例，示出了連續(xù)模式中操作的示例。
在本例中，圖13所示的模式寄存器14所具有預(yù)先設(shè)定在這里的表明連續(xù)模式的信息。當(dāng)FCRAM與時鐘信號CLK(未示出)同步地檢測到芯片使能信號/CE變?yōu)榈碗娖綍r，它就開始連續(xù)讀操作或連續(xù)寫操作。
在本例中，在連續(xù)模式中，當(dāng)?shù)谝淮伪辉L問時，F(xiàn)CRAM接收表明存儲器塊M1的行地址RA02、09-19＝“A”以及列地址CA00、01和03-08＝“FC”(十六進(jìn)制數(shù))與芯片使能信號/CE(圖17(a))。因為起始列地址是“FC”，因此對應(yīng)于被連貫地激活兩次的列選擇信號CL的列地址是“FC”、“FD”、“FE”和“FF”。即，起始列地址FC包括末列地址FF。因此，控制信號產(chǎn)生器22B與芯片使能信號/CE的下降沿同步地激活無等待信號NOWAITZ到高電平(圖17(b))。
地址計數(shù)器30B輸出行地址“A+1(+RA02，09-19)”，其中對行地址“A”加了1，因為起始列地址FC表明以連貫方式被激活兩次的末列選擇信號CL(圖17(c))。行地址“A”是用于表明例如存儲器塊M1的地址。地址選擇電路34B接收無等待信號NOWAITZ的激活，并根據(jù)行地址“A”選擇兩個地址選擇器SEL1和SEL0。而且，地址選擇電路34B接收無等待信號NOWAITZ的激活，從地址選擇器SEL1輸出行地址“A”，從地址選擇器SEL0輸出行地址“A+1”。
存儲器核心32B響應(yīng)于例如從操作控制電路輸出的基本定時信號RASZ進(jìn)行操作。存儲器核心32B激活分別對應(yīng)于所選擇的地址選擇器SEL0和SEL1的存儲器塊M1和M0。存儲器塊M1激活對應(yīng)于行地址“A”的字線WL(圖17(d))。存儲器塊M0激活對應(yīng)于行地址“A+1”的字線WL(圖17(e))。存儲器塊M0和M1同時激活字線WL，并同時激活讀放大器SA。例如，當(dāng)連續(xù)訪問是讀訪問時，由于字線WL的激活，數(shù)據(jù)從存儲器單元MC被讀出到位線BLZ或BLX，其信號量由讀放大器SA放大。
然后，存儲器核心32B激活存儲器塊M0和M1的列選擇信號CL(圖17(f)和17(g))。如圖16所示，列選擇信號CL的一次激活使得可以2位為基礎(chǔ)，從存儲器塊M0和M1讀取數(shù)據(jù)(讀操作)，或者列選擇信號CL的一次激活使得可以2位為基礎(chǔ)，向存儲器塊M0和M1寫入數(shù)據(jù)(寫操作)。
響應(yīng)于對應(yīng)于末列地址FF的列選擇信號CL的激活(列開關(guān)CSW的導(dǎo)通操作)，存儲器塊M0和M1禁用字線WL(圖17(h)和17(i))。響應(yīng)于對應(yīng)于末列地址FF的存儲器單元MC的訪問(列選擇信號CL的激活)，控制信號產(chǎn)生器22B禁用無等待信號NOWAITZ。
地址選擇電路34B接收無等待信號NOWAITZ的禁用，然后輸出相同的行地址A+1到兩個嘗試訪問的存儲器塊M0和M1。然后，以與普通操作模式相同的方式，兩個存儲器塊M0和M1激活對應(yīng)于相同的行地址A+1的字線WL(圖17(k)和17(l))。還與列選擇信號CL同步地以2位為基礎(chǔ)從存儲器塊M0和M1讀取數(shù)據(jù)，或與列選擇信號CL同步地以2位為基礎(chǔ)向存儲器塊M0和M1寫入數(shù)據(jù)。即，執(zhí)行連續(xù)訪問而不中斷數(shù)據(jù)。
圖18根據(jù)第三實施例，示出了連續(xù)模式中操作的另一示例。為了簡明起見，與圖17相同的操作將不再詳細(xì)描述。
在本例中，在連續(xù)模式中，當(dāng)?shù)谝淮伪辉L問時，F(xiàn)CRAM接收表明存儲器塊M1的行地址RA02、09-19＝“A”以及列地址CA00、01和03-08＝“FB”(十六進(jìn)制數(shù))與芯片使能信號/CE(圖18(a))。起始列地址FB不對應(yīng)于以連貫方式被激活兩次的末列選擇信號CL。因此，控制信號產(chǎn)生器32B不激活無等待信號NOWAITZ(圖18(b))。
因為起始列地址CA00、01和03-08(FB)不對應(yīng)于以連貫方式被激活兩次的末列選擇信號CL，所以地址計數(shù)器30B輸出起始行地址RA02和09-19(A)作為行地址+RA02、09-19(A)(圖18(c))。行地址“A”是用于表明例如存儲器塊M1的地址。以與普通操作模式相同的方式，地址選擇電路34B根據(jù)行地址“A”選擇兩個地址選擇器SEL1和SEL0。地址選擇電路34B還從地址選擇器SEL1和地址選擇器SEL0輸出行地址“A”。
存儲器核心32B激活分別對應(yīng)于所選擇的地址選擇器SEL0和SEL1的存儲器塊M1和M0。存儲器塊M1和M0同時激活對應(yīng)于行地址“A”的字線WL(圖18(d)和18(e))。然后激活存儲器塊M0和M1的列選擇信號CL，以順序方式讀取讀數(shù)據(jù)(圖18(f)和18(g))，或順序地將寫數(shù)據(jù)寫入存儲器塊M0和M1。
響應(yīng)于對應(yīng)于末列地址FF的列選擇信號CL的激活，禁用存儲器塊M0和M1中的字線WL(圖18(h)和18(i))。響應(yīng)于對應(yīng)于末列地址FF的列選擇信號CL的激活，地址計數(shù)器30B對行地址+RA02和09-19(＝A)加“1”，將它們變?yōu)椤癆+1”(圖18(i))。然后，以與普通操作模式相同的方式，兩個存儲器塊M0和M1激活對應(yīng)于同一行地址A+1的字線WL(圖18(k)和18(l))。而且，與列選擇信號CL同步地以2位為基礎(chǔ)從存儲器塊M0和M1讀取數(shù)據(jù)，或與列選擇信號CL同步地以2位為基礎(chǔ)將數(shù)據(jù)寫入存儲器塊M0和M1。即，執(zhí)行連續(xù)訪問而不中斷數(shù)據(jù)。
本發(fā)明也可具有與第一和第二實施例相同的效果。而且，在本發(fā)明中，即使在其兩個存儲器塊M在普通操作模式中被同時激活的FCRAM中，也可執(zhí)行連續(xù)訪問而不中斷讀數(shù)據(jù)或?qū)憯?shù)據(jù)。
更具體地說，當(dāng)列地址CA對應(yīng)于末地址時，根據(jù)起始行地址RA和下一行地址+RA來激活一對存儲器塊M的字線WL。于是可輸入或輸出數(shù)據(jù)而不中斷數(shù)據(jù)。以與普通操作模式相同的方式，可根據(jù)同一行地址+RA，通過激活一對存儲器塊M的字線WL來執(zhí)行接下來的操作。這簡化了地址選擇電路34B的結(jié)構(gòu)。
在上述實施例中，描述了將本發(fā)明應(yīng)用于FCRAM的示例，但是本發(fā)明并不限于這些實施例。例如本發(fā)明可應(yīng)用于SDRAM或時鐘同步型閃存。
而且，在上述實施例中描述了將本發(fā)明應(yīng)用于SDR模式的FCRAM的示例，但本發(fā)明并不限于這些實施例。例如，本發(fā)明可應(yīng)用于DDR(雙數(shù)據(jù)速率)模式的FCRAM、SDRAM或閃存，其中數(shù)據(jù)是與時鐘信號CLK的上升沿和下降沿兩者同步地輸入或輸出的。
本發(fā)明并不限于上述實施例，可作出各種修改而不偏離本發(fā)明的精神和范圍。可在部分或全部組件中作出任何改進(jìn)。
工業(yè)可用性根據(jù)本發(fā)明的半導(dǎo)體存儲器設(shè)備，即使在起始地址表明連接到字線的末存儲器單元的情形下，字線的切換操作也是不必要的，可以順序方式訪問連接到不同字線的存儲器單元。即，嘗試訪問半導(dǎo)體存儲器設(shè)備的控制器可訪問半導(dǎo)體存儲器設(shè)備而不中斷數(shù)據(jù)。因此可防止降低數(shù)據(jù)傳輸速率。而且，也不需要用于通知控制器數(shù)據(jù)線正被切換這一事實的信號和控制電路，從而可簡化半導(dǎo)體存儲器設(shè)備和控制器的控制電路的結(jié)構(gòu)。這降低了系統(tǒng)成本。
根據(jù)本發(fā)明的半導(dǎo)體存儲器設(shè)備，可減少在下一行地址后激活字線所需的電路數(shù)，從而可降低半導(dǎo)體存儲器設(shè)備的功耗。
根據(jù)本發(fā)明的半導(dǎo)體存儲器設(shè)備，當(dāng)起始列地址不是末地址時順序地逐條激活字線使得可降低半導(dǎo)體存儲器設(shè)備的功耗。
根據(jù)本發(fā)明的半導(dǎo)體存儲器設(shè)備，可通過地址選擇器很容易地將起始行地址和下一行地址之一提供給預(yù)定存儲器塊。
根據(jù)本發(fā)明的半導(dǎo)體存儲器設(shè)備，將對應(yīng)于兩個連續(xù)行地址的字線指定給兩個不同的存儲器塊，從而在連續(xù)模式的訪問開始時，具有不同行地址的兩條字線可以重疊的方式很容易地被激活。
根據(jù)本發(fā)明的半導(dǎo)體存儲器設(shè)備，在連續(xù)模式開始時激活重疊信號，于是存儲器核心可很容易地決定是激活一對存儲器塊還是一個存儲器塊。這使得可以很簡單的方式來控制存儲器核心的操作。
根據(jù)本發(fā)明的半導(dǎo)體存儲器設(shè)備，當(dāng)內(nèi)部列地址表明第二次的末地址時，重疊信號被禁用，于是存儲器核心可很容易地決定被激活的一對存儲器塊的禁用定時。于是可以很簡單的方式來控制存儲器核心的操作。
根據(jù)本發(fā)明的半導(dǎo)體存儲器設(shè)備，響應(yīng)于對應(yīng)于第二次末地址的列開關(guān)的導(dǎo)通操作，禁用重疊信號。因此，存儲器核心可精確地決定被激活的一對存儲器塊的禁用定時。這使得可以很精確的方式來控制存儲器核心的操作。
根據(jù)本發(fā)明的半導(dǎo)體存儲器設(shè)備，根據(jù)塊選擇信號的邏輯電平，決定用于數(shù)據(jù)輸入或輸出數(shù)據(jù)的存儲器塊。相應(yīng)地，存儲器核心可很容易地根據(jù)塊選擇信號來決定用于輸入或輸出數(shù)據(jù)的存儲器塊。于是可很簡單地控制存儲器核心的操作。
根據(jù)本發(fā)明的半導(dǎo)體存儲器設(shè)備，當(dāng)列地址表明第一次末地址時，塊選擇信號的邏輯電平被反相。相應(yīng)地，存儲器核心可很容易地根據(jù)塊選擇信號來切換存儲器塊以輸入或輸出數(shù)據(jù)。這使得可很簡單地控制存儲器核心的操作。
根據(jù)本發(fā)明的半導(dǎo)體存儲器設(shè)備，響應(yīng)于對應(yīng)于第一次末地址的列開關(guān)的導(dǎo)通操作，塊選擇信號的邏輯電平被反相。因此，存儲器核心可精確地決定存儲器塊的切換定時。結(jié)果，可很精確地控制存儲器核心的操作。
根據(jù)本發(fā)明的半導(dǎo)體存儲器設(shè)備，即使在具有在訪問操作中總是被激活的存儲器塊的產(chǎn)品中，也可實現(xiàn)不被中斷的數(shù)據(jù)輸入或輸出，從而防止了數(shù)據(jù)傳輸速率的下降。
權(quán)利要求
1.一種具有連續(xù)模式的半導(dǎo)體存儲器設(shè)備，在所述連續(xù)模式中，不同的字線被順序地激活而且數(shù)據(jù)被連續(xù)地輸出或輸入，所述半導(dǎo)體存儲器設(shè)備包括存儲器核心，其具有分別連接到字線的多個存儲器單元；行地址接線端，其接收用于選擇所述字線的行地址；以及字控制電路，所述字控制電路在所述連續(xù)模式中，以重疊的方式激活對應(yīng)于起始行地址和下一行地址的字線。
2.如權(quán)利要求1所述的半導(dǎo)體存儲器設(shè)備，還包括行地址計數(shù)器，在所述連續(xù)模式中，所述行地址計數(shù)器順序地產(chǎn)生跟隨在所述起始行地址之后的內(nèi)部行地址，所述起始行地址被提供給所述地址接線端，其中所述字控制電路以重疊的方式激活對應(yīng)于所述行地址和所述內(nèi)部行地址的字線。
3.如權(quán)利要求1所述的半導(dǎo)體存儲器設(shè)備，其中在所述連續(xù)模式開始時，所述字控制電路激活所述字線中的兩條，以順序地訪問連接到所述兩條字線的存儲器單元，然后一條接一條地激活所述字線。
4.如權(quán)利要求1所述的半導(dǎo)體存儲器設(shè)備，其中所述存儲器核心由多個根據(jù)所述行地址選擇的存儲器塊組成；所述字控制電路包括多個分別對應(yīng)于所述存儲器塊的地址選擇器，所述地址選擇器根據(jù)所述行地址而被激活，并選擇性地輸出所述行地址和所述下一行地址之一；并且從所述地址選擇器接收所述行地址或所述下一行地址的存儲器塊以重疊方式被激活。
5.如權(quán)利要求4所述的半導(dǎo)體存儲器設(shè)備，其中使用所述行地址的最低位來選擇所述存儲器塊。
6.如權(quán)利要求4所述的半導(dǎo)體存儲器設(shè)備，還包括在所述連續(xù)模式開始時激活重疊信號的第一控制信號產(chǎn)生器，其中當(dāng)接收所述重疊信號時，所述存儲器核心根據(jù)所述起始行地址和所述下一行地址，以重疊方式激活一對存儲器塊。
7.如權(quán)利要求6所述的半導(dǎo)體存儲器設(shè)備，還包括列地址接線端，所述列地址接線端接收用于選擇連接到所述字線的存儲器單元的列地址；以及列地址計數(shù)器，所述列地址計數(shù)器產(chǎn)生跟隨在被提供到所述列地址接線端的起始列地址之后的內(nèi)部列地址，其中當(dāng)所述內(nèi)部列地址表明第二次末地址時，所述第一控制信號產(chǎn)生器禁用所述重疊信號。
8.如權(quán)利要求7所述的半導(dǎo)體存儲器設(shè)備，還包括傳輸讀數(shù)據(jù)或?qū)憯?shù)據(jù)的數(shù)據(jù)總線；以及分別將所述存儲器單元連接到所述數(shù)據(jù)總線的多個列開關(guān)，其中所述第一控制信號產(chǎn)生器響應(yīng)于對應(yīng)于第二次末地址的列開關(guān)的導(dǎo)通操作而禁用所述重疊信號。
9.如權(quán)利要求7所述的半導(dǎo)體存儲器設(shè)備，還包括傳輸讀數(shù)據(jù)或?qū)憯?shù)據(jù)的數(shù)據(jù)總線；以及分別將所述存儲器單元連接到所述數(shù)據(jù)總線的多個列開關(guān)，其中根據(jù)由所述列地址的高位表明的高位地址，同時導(dǎo)通預(yù)定數(shù)量的列開關(guān)；以及所述列地址的末地址對應(yīng)于末高位地址。
10.如權(quán)利要求4所述的半導(dǎo)體存儲器設(shè)備，還包括在所述連續(xù)模式開始時，輸出塊選擇信號的第二控制信號產(chǎn)生器，其中所述存儲器核心根據(jù)所述塊選擇信號的邏輯電平?jīng)Q定輸入/輸出數(shù)據(jù)的存儲器塊。
11.如權(quán)利要求10所述的半導(dǎo)體存儲器設(shè)備，還包括列地址接線端，所述列地址接線端接收用于選擇連接到所述字線的存儲器單元的列地址，其中當(dāng)所述列地址表明第一次末地址時，所述第二控制信號產(chǎn)生器將所述塊選擇信號的邏輯電平反相。
12.如權(quán)利要求11所述的半導(dǎo)體存儲器設(shè)備，還包括傳輸讀數(shù)據(jù)或?qū)憯?shù)據(jù)的數(shù)據(jù)總線；以及分別將所述存儲器單元連接到所述數(shù)據(jù)總線的多個列開關(guān)，其中所述第二控制信號產(chǎn)生器響應(yīng)于對應(yīng)于所述第一次末地址的列開關(guān)的導(dǎo)通操作，將所述塊選擇信號的邏輯電平反相。
13.如權(quán)利要求11所述的半導(dǎo)體存儲器設(shè)備，還包括傳輸讀數(shù)據(jù)或?qū)憯?shù)據(jù)的數(shù)據(jù)總線；以及分別將所述存儲器單元連接到所述數(shù)據(jù)總線的多個列開關(guān)，其中根據(jù)由所述列地址的高位表明的高位地址，同時導(dǎo)通預(yù)定數(shù)量的列開關(guān)；并且所述列地址的末地址對應(yīng)于末高位地址。
14.如權(quán)利要求1所述的半導(dǎo)體存儲器設(shè)備，還包括列地址接線端，所述列地址接線端接收用于選擇連接到所述字線的存儲器單元的列地址，其中所述字控制電路當(dāng)提供給所述列地址接線端的起始列地址是末地址時，以重疊方式激活所述字線中的兩條，當(dāng)所述起始列地址不是所述末地址時，一條接一條地順序激活所述字線。
15.如權(quán)利要求14所述的半導(dǎo)體存儲器設(shè)備，還包括當(dāng)所述起始列地址是所述末地址時，激活重疊信號的第一控制信號產(chǎn)生器，其中所述存儲器核心由多個根據(jù)所述行地址選擇的存儲器塊組成，并在接收到所述重疊信號時，根據(jù)所述起始行地址和下一行地址以重疊方式激活一對存儲器塊。
16.如權(quán)利要求15所述的半導(dǎo)體存儲器設(shè)備，還包括列地址計數(shù)器，所述列地址計數(shù)器產(chǎn)生跟隨在被提供到所述列地址接線端的所述起始列地址之后的內(nèi)部列地址，其中當(dāng)所述內(nèi)部列地址表明第二次末地址時，所述第一控制信號產(chǎn)生器禁用所述重疊信號。
17.如權(quán)利要求16所述的半導(dǎo)體存儲器設(shè)備，還包括傳輸讀數(shù)據(jù)或?qū)憯?shù)據(jù)的數(shù)據(jù)總線；以及分別將所述存儲器單元連接到所述數(shù)據(jù)總線的多個列開關(guān)，其中所述第一控制信號產(chǎn)生器響應(yīng)于對應(yīng)于所述第二次末地址的列開關(guān)的導(dǎo)通操作，禁用所述重疊信號。
18.如權(quán)利要求14所述的半導(dǎo)體存儲器設(shè)備，還包括當(dāng)所述起始列地址是所述末地址時，輸出塊選擇信號的第二控制信號產(chǎn)生器，其中所述存儲器核心由根據(jù)所述行地址選擇的多個存儲器塊組成，并根據(jù)所述塊選擇信號的邏輯電平來決定輸入/輸出數(shù)據(jù)的存儲器塊。
19.如權(quán)利要求18所述的半導(dǎo)體存儲器設(shè)備，其中所述第二控制信號產(chǎn)生器響應(yīng)于對應(yīng)于所述末地址的訪問，將所述塊選擇信號的邏輯電平反相。
20.如權(quán)利要求19所述的半導(dǎo)體存儲器設(shè)備，還包括傳輸讀數(shù)據(jù)或?qū)憯?shù)據(jù)的數(shù)據(jù)總線；以及分別將所述存儲器單元連接到所述數(shù)據(jù)總線的多個列開關(guān)，其中所述第二控制信號產(chǎn)生器響應(yīng)于對應(yīng)于所述末地址的列開關(guān)的導(dǎo)通操作，將所述塊選擇信號的邏輯電平反相。
21.如權(quán)利要求14所述的半導(dǎo)體存儲器設(shè)備，還包括傳輸讀數(shù)據(jù)或?qū)憯?shù)據(jù)的數(shù)據(jù)總線；以及分別將所述存儲器單元連接到所述數(shù)據(jù)總線的多個列開關(guān)，其中根據(jù)由所述列地址的高位表明的高位地址，同時導(dǎo)通預(yù)定數(shù)量的列開關(guān)；并且所述列地址的末地址對應(yīng)于末高位地址。
22.如權(quán)利要求1所述的半導(dǎo)體存儲器設(shè)備，還包括列地址接線端，所述列地址接線端接收用于選擇連接到所述字線的存儲器單元的列地址，其中所述存儲器核心由根據(jù)所述行地址選擇的多個存儲器塊組成；在連續(xù)模式和普通操作模式中，以重疊方式激活根據(jù)所述行地址選擇的一對存儲器塊，其中在所述普通操作模式中，基于每條訪問命令執(zhí)行讀操作或?qū)懖僮?；以及在所述連續(xù)模式中，當(dāng)起始列地址是末地址時，所述字控制電路激活所述一對存儲器塊當(dāng)中根據(jù)所述起始行地址而激活的一個存儲器塊的字線之一，并激活所述一對存儲器塊當(dāng)中根據(jù)下一行地址而激活的另一存儲器塊的字線之一。
23.如權(quán)利要求22所述的半導(dǎo)體存儲器設(shè)備，其中當(dāng)所述列地址是所述末地址時，所述字控制電路分別根據(jù)所述起始行地址和所述下一行地址來激活所述一對存儲器塊的所述字線，順序地訪問連接到所述字線的存儲器單元，然后根據(jù)同一行地址來激活所述一對存儲器塊的字線。
24.如權(quán)利要求22所述的半導(dǎo)體存儲器設(shè)備，還包括當(dāng)所述起始列地址是所述末地址時，激活重疊信號的第一控制信號產(chǎn)生器，其中當(dāng)接收所述重疊信號時，所述字控制電路將所述起始行地址和所述下一行地址分別提供給所述一對存儲器塊。
25.如權(quán)利要求24所述的半導(dǎo)體存儲器設(shè)備，其中所述第一控制信號產(chǎn)生器響應(yīng)于對應(yīng)于所述末地址的訪問，禁用所述重疊信號。
26.如權(quán)利要求25所述的半導(dǎo)體存儲器設(shè)備，還包括傳輸讀數(shù)據(jù)或?qū)憯?shù)據(jù)的數(shù)據(jù)總線；以及分別將所述存儲器單元連接到所述數(shù)據(jù)總線的多個列開關(guān)，其中所述第一控制信號產(chǎn)生器響應(yīng)于對應(yīng)于所述末地址的列開關(guān)的導(dǎo)通操作，禁用所述重疊信號。
27.如權(quán)利要求22所述的半導(dǎo)體存儲器設(shè)備，其中使用所述行地址的最低位來選擇所述存儲器塊。
28.如權(quán)利要求1所述的半導(dǎo)體存儲器設(shè)備，其中所述字控制電路同時激活對應(yīng)于所述行地址和所述下一行地址的字線。
29.如權(quán)利要求1所述的半導(dǎo)體存儲器設(shè)備，還包括接收時鐘的時鐘接線端；以及從所述存儲器單元輸出讀數(shù)據(jù)并向所述存儲器單元輸入寫數(shù)據(jù)的數(shù)據(jù)接線端，其中與所述時鐘同步地將所述讀數(shù)據(jù)順序輸出到所述數(shù)據(jù)接線端，與所述時鐘同步地將所述寫數(shù)據(jù)順序輸入到所述數(shù)據(jù)接線端。
全文摘要
在連續(xù)模式中，字控制電路重疊地激活對應(yīng)于起始行地址和下一行地址的字線。相應(yīng)地，即使在起始地址表明連接到字線的末存儲器單元的情形下，字線的切換操作也變得不必要。因此可以順序方式訪問連接到不同字線的存儲器單元。即，訪問半導(dǎo)體存儲器設(shè)備的控制器可不中斷數(shù)據(jù)地訪問存儲器。這可防止數(shù)據(jù)傳輸速率的降低。而且，也不必形成用于將字線正被切換的事實通知控制器的信號和控制電路，于是半導(dǎo)體存儲器設(shè)備的結(jié)構(gòu)和控制器的控制電路可被簡化。這降低了系統(tǒng)成本。
文檔編號G11C11/4076GK1701387SQ0382525
公開日2005年11月23日 申請日期2003年6月30日 優(yōu)先權(quán)日2003年6月30日
發(fā)明者池田仁史, 藤岡伸也, 澤村貴寬 申請人:富士通株式會社