專利名稱：半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)裝置，特別涉及到設(shè)有存儲(chǔ)單元及讀出放大器的半導(dǎo)體存儲(chǔ)裝置。
背景技術(shù)：
DRAM(dynamic random access memory，動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器)是必須要有刷新動(dòng)作的RAM，是根據(jù)電容器電荷的有無進(jìn)行數(shù)據(jù)存儲(chǔ)的存儲(chǔ)器。DRAM的存儲(chǔ)數(shù)據(jù)由于電容器的泄漏電流，隨時(shí)間的過去而消失。因此，必須每隔一定的時(shí)間，讀出數(shù)據(jù)，進(jìn)行再次寫入(重寫)。這被稱為刷新動(dòng)作。DRAM與SRAM(static random access memory，靜態(tài)隨機(jī)訪問存儲(chǔ)器)相比較，能夠使存儲(chǔ)單元面積變小，因此可以得到大容量、經(jīng)濟(jì)型的存儲(chǔ)器。
SRAM是不需要有刷新動(dòng)作的RAM，存儲(chǔ)單元由觸發(fā)器構(gòu)成，曾經(jīng)寫入的信息不隨電源的切斷而消失。SRAM由于動(dòng)作定時(shí)控制簡單，又不需要刷新動(dòng)作，所以使用方便，且可以容易地得到高速性能。
模擬SRAM，其存儲(chǔ)單元是DRAM構(gòu)造，內(nèi)置有進(jìn)行自動(dòng)刷新的刷新電路。與DRAM不同，沒有必要從外部進(jìn)行刷新動(dòng)作的控制，所以控制簡單。外部接口和SRAM相同。
模擬SRAM，由于在內(nèi)部進(jìn)行自動(dòng)刷新，所以無法從外部知道刷新動(dòng)作的定時(shí)。刷新時(shí)，不能從存儲(chǔ)單元讀取(讀出)數(shù)據(jù)。其結(jié)果就是，在進(jìn)行刷新動(dòng)作時(shí)，若從外部輸入讀取命令，則會(huì)等到刷新動(dòng)作結(jié)束后才進(jìn)行讀取動(dòng)作。因此，讀取時(shí)的訪問時(shí)間(一直到數(shù)據(jù)輸出的時(shí)間)，最壞情況下是刷新時(shí)間與讀取時(shí)間相加的時(shí)間。因此，縮短刷新時(shí)間成為縮短訪問時(shí)間的重要因素。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種可以進(jìn)行高速訪問的半導(dǎo)體存儲(chǔ)裝置。
根據(jù)本發(fā)明的一種觀點(diǎn)，提供一種半導(dǎo)體存儲(chǔ)裝置，該裝置包括進(jìn)行數(shù)據(jù)存儲(chǔ)的存儲(chǔ)單元；與存儲(chǔ)單元相連接，可以對存儲(chǔ)單元進(jìn)行數(shù)據(jù)輸入或輸出的位線；與位線相連接，對位線上的數(shù)據(jù)進(jìn)行放大的讀出放大器；與連接于存儲(chǔ)單元的位線和連接于讀出放大器的位線進(jìn)行連接或斷開的開關(guān)晶體管。開關(guān)晶體管在第1存儲(chǔ)單元訪問動(dòng)作和第2存儲(chǔ)單元訪問動(dòng)作中的動(dòng)作不同。
在第1以及第2存儲(chǔ)單元訪問動(dòng)作中，與開關(guān)晶體管的動(dòng)作相同時(shí)的情況相比，利用開關(guān)晶體管的動(dòng)作的不同，可以高速進(jìn)行第1或第2存儲(chǔ)單元訪問動(dòng)作。據(jù)此，可以整體提高半導(dǎo)體存儲(chǔ)裝置的訪問速度。例如，在讀取動(dòng)作和刷新動(dòng)作時(shí)，通過使開關(guān)晶體管的動(dòng)作不同，可以高速進(jìn)行刷新動(dòng)作。


圖1是根據(jù)本發(fā)明實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成示例的框圖。
圖2是命令譯碼器內(nèi)部構(gòu)成示例的示意圖。
圖3是刷新動(dòng)作以及讀取動(dòng)作的時(shí)序圖。
圖4是模擬SRAM基本動(dòng)作的的流程圖。
圖5是讀出放大器電路及存儲(chǔ)單元構(gòu)成示例的電路圖。
圖6是模擬SRAM讀取動(dòng)作示例的時(shí)序圖。
圖7是模擬SRAM刷新動(dòng)作示例的時(shí)序圖。
圖8是生成讀出放大器電路內(nèi)晶體管柵極線信號的電路示例圖。
圖9A是讀取動(dòng)作及寫入動(dòng)作示例的時(shí)序圖，圖9B是刷新動(dòng)作示例的時(shí)序圖。
圖10是生成讀出放大器電路內(nèi)晶體管柵極線信號的電路示例圖。
圖11A是讀取動(dòng)作及寫入動(dòng)作示例的時(shí)序圖，圖11B是刷新動(dòng)作示例的時(shí)序圖。
具體實(shí)施例方式
圖1示出了根據(jù)本發(fā)明實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成示例。這個(gè)半導(dǎo)體存儲(chǔ)裝置是模擬SRAM(static random access memory)。模擬SRAM的存儲(chǔ)單元是DRAM構(gòu)造，內(nèi)置有對存儲(chǔ)單元自動(dòng)且定期進(jìn)行刷新動(dòng)作的刷新電路。
從外部可以輸入地址ADR以及命令CMD，進(jìn)行數(shù)據(jù)DT的輸入輸出。例如，在讀取動(dòng)作時(shí)，可以通過輸入讀取命令作為命令CMD，輸入讀取地址作為地址ADR，從存儲(chǔ)單元陣列108讀出數(shù)據(jù)，作為數(shù)據(jù)DT輸出讀取數(shù)據(jù)。寫入動(dòng)作時(shí)，可以通過輸入寫入命令作為命令CMD，輸入寫入地址作為地址ADR，輸入寫入數(shù)據(jù)作為數(shù)據(jù)DT，向存儲(chǔ)單元陣列108寫入數(shù)據(jù)。
命令譯碼器103對命令CMD進(jìn)行譯碼，向地址鎖存器104以及定時(shí)發(fā)生器105輸出控制信號。地址鎖存器104根據(jù)該控制信號，鎖存地址ADR，向行譯碼器106輸出行地址，向列譯碼器107輸出列地址。行譯碼器106對行地址進(jìn)行譯碼，列譯碼器107對列地址進(jìn)行譯碼。存儲(chǔ)單元陣列108有2維排列的多個(gè)存儲(chǔ)單元。各存儲(chǔ)單元能夠存儲(chǔ)數(shù)據(jù)。例如可以通過行譯碼器106及列譯碼器107的譯碼，選擇16位的存儲(chǔ)單元。
定時(shí)發(fā)生器105根據(jù)輸入的控制信號，生成定時(shí)信號，輸出到讀出放大器電路109。讀出放大器電路109從被選擇的存儲(chǔ)單元中讀出數(shù)據(jù)進(jìn)行放大，作為數(shù)據(jù)DT進(jìn)行輸出。并且，讀出放大器電路109將輸入的數(shù)據(jù)作為數(shù)據(jù)DT寫入到被選擇的存儲(chǔ)單元中。
刷新控制器102以振蕩器101生成的振蕩信號為基礎(chǔ)，定期向命令譯碼器103輸出刷新命令RQ，向地址鎖存器104輸出刷新地址。據(jù)此，讀出放大器電路109將被選擇的存儲(chǔ)單元內(nèi)的數(shù)據(jù)進(jìn)行放大，重寫到該存儲(chǔ)單元中(重新寫入)。
刷新動(dòng)作在內(nèi)部自動(dòng)進(jìn)行。在刷新動(dòng)作的進(jìn)行中，不能進(jìn)行讀取動(dòng)作以及寫入動(dòng)作。在刷新動(dòng)作的進(jìn)行中，輸入讀取命令或?qū)懭朊顣r(shí)，要等刷新動(dòng)作結(jié)束后再進(jìn)行讀取動(dòng)作或?qū)懭雱?dòng)作。并且，在讀取、寫入動(dòng)作的進(jìn)行中，也不能進(jìn)行刷新。要等讀取、寫入動(dòng)作結(jié)束后，再進(jìn)行刷新動(dòng)作。這些控制由命令譯碼器103進(jìn)行。下面將對此進(jìn)行詳細(xì)說明。
圖2是命令譯碼器103的內(nèi)部構(gòu)成示例。命令譯碼器201對讀取/寫入的命令CMD進(jìn)行譯碼，輸出到鎖存器205。鎖存器205對讀取/寫入命令進(jìn)行鎖存，輸出到與門電路206以及比較器204。鎖存器202將刷新命令RQ進(jìn)行鎖存，輸出到比較器204及與門電路208。與門電路208輸出刷新命令CMD2。刷新時(shí)間測定電路203輸入刷新命令CMD2，執(zhí)行刷新命令RQ，經(jīng)過預(yù)定的刷新時(shí)間后，鎖存器202復(fù)位。當(dāng)讀取/寫入命令早于刷新命令輸入時(shí)，比較器204輸出低電平，除此之外，輸出高電平。與門電路206，輸入鎖存器205的輸出信號以及比較器204的輸出信號，將這些邏輯與信號作為讀取/寫入命令CMD1進(jìn)行輸出。即，與門電路206若在刷新動(dòng)作進(jìn)行中，則不輸出鎖存器205中的讀取/寫入命令，若不在刷新動(dòng)作進(jìn)行中，則輸出鎖存器205中的讀取/寫入命令CMD1。
反相器207將比較器204的輸出信號進(jìn)行反相，然后輸出。與門電路208輸入反相器207的輸出信號以及鎖存器202的輸出信號，將這些邏輯與信號作為刷新命令CMD2進(jìn)行輸出。即，與門電路208若在讀取/寫入動(dòng)作進(jìn)行中，則不輸出刷新命令，若不在讀取/寫入動(dòng)作進(jìn)行中，則輸出鎖存器202中的刷新命令CMD2。
當(dāng)刷新動(dòng)作進(jìn)行中時(shí)，若輸入讀取/寫入命令，則與門電路206不輸出讀取/寫入命令。若刷新動(dòng)作結(jié)束，則刷新時(shí)間測定電路203將鎖存器202復(fù)位。據(jù)此，比較器204輸出高電平，與門電路206輸出鎖存器205中的讀取/寫入命令。讀取/寫入時(shí)間測定電路209輸入讀取/寫入命令CMD1，讀取/寫入結(jié)束后，鎖存器205復(fù)位。
當(dāng)讀取/寫入動(dòng)作進(jìn)行中時(shí)，若輸入刷新命令，則與門電路208不輸出刷新命令。若讀取/寫入動(dòng)作結(jié)束，則讀取/寫入時(shí)間測定電路209將鎖存器205復(fù)位。據(jù)此，比較器204輸出低電平，與門電路208輸出鎖存器202中的刷新命令CMD2。于是，刷新結(jié)束后，鎖存器202復(fù)位。
圖3是刷新動(dòng)作以及讀取動(dòng)作的時(shí)序圖。刷新命令RQ定期在內(nèi)部產(chǎn)生命令301、311、321。若產(chǎn)生刷新命令301，則字線WL(參照圖5)變成高電平303，進(jìn)行刷新動(dòng)作。在預(yù)定時(shí)間之后，產(chǎn)生刷新命令311，字線WL變成高電平312，進(jìn)行刷新動(dòng)作。
外部命令CMD在任意定時(shí)從外部輸入讀取命令302、313。由于讀取命令313是在沒有進(jìn)行刷新動(dòng)作時(shí)輸入的，所以在讀取命令313之后，字線WL立即變成高電平314，進(jìn)行讀取動(dòng)作，并將讀取數(shù)據(jù)315作為數(shù)據(jù)DT進(jìn)行輸出。時(shí)間T2是從輸入讀取命令313到輸出數(shù)據(jù)315的時(shí)間，相當(dāng)于讀取動(dòng)作時(shí)間。
與之相對，由于讀取命令302是輸入到由刷新命令301產(chǎn)生的刷新動(dòng)作中，所以讀取動(dòng)作是在刷新動(dòng)作結(jié)束后進(jìn)行。即，若產(chǎn)生刷新命令301，則字線WL變成高電平303，進(jìn)行刷新動(dòng)作。若在該刷新動(dòng)作進(jìn)行中輸入讀取命令302，則在刷新動(dòng)作結(jié)束后，字線WL變成高電平304，進(jìn)行讀取動(dòng)作，將讀取數(shù)據(jù)305作為數(shù)據(jù)DT進(jìn)行輸出。時(shí)間T1是從輸入讀取命令302到輸出數(shù)據(jù)305的時(shí)間，相當(dāng)于刷新動(dòng)作時(shí)間以及讀取動(dòng)作時(shí)間的合計(jì)時(shí)間。
圖4是示出模擬SRAM基本動(dòng)作的流程圖。在步驟S401中，切換地址ADR，輸入命令CMD等，請求讀取/寫入動(dòng)作。接著，在步驟S402中，將所述的讀取/寫入請求和內(nèi)部自動(dòng)產(chǎn)生的刷新動(dòng)作進(jìn)行比較。若在刷新動(dòng)作的進(jìn)行中，則進(jìn)入步驟S403，若不在刷新動(dòng)作的進(jìn)行中，則進(jìn)入步驟S404。在步驟S403中等待，直到內(nèi)部自動(dòng)產(chǎn)生的刷新動(dòng)作結(jié)束。之后，進(jìn)入步驟S404。在步驟S404中，暫時(shí)停止內(nèi)部自動(dòng)產(chǎn)生的刷新動(dòng)作，開始進(jìn)行讀取/寫入動(dòng)作。下一步，在步驟S405中，結(jié)束讀取/寫入動(dòng)作后，再開始內(nèi)部自動(dòng)產(chǎn)生的刷新，進(jìn)入輸入讀取/寫入命令的待機(jī)狀態(tài)。
圖5是圖1的讀出放大器電路109以及存儲(chǔ)單元的構(gòu)成示例。讀出放大器電路500相當(dāng)于圖1的讀出放大器電路109。n溝道MOS晶體管501以及電容器502，相當(dāng)于圖1存儲(chǔ)單元陣列108內(nèi)的一個(gè)存儲(chǔ)單元。n溝道MOS晶體管501的柵極和字線WL連接，漏極和位線BL1連接。電容器502連接在晶體管501的源極以及接線端503之間。向接線端503供給存儲(chǔ)單元極板電位。若字線WL變成高電平，則晶體管501導(dǎo)通，該存儲(chǔ)單元被選擇。其結(jié)果就是位線BL1連接到電容器502上。
下面對讀出放大器電路500的構(gòu)成進(jìn)行說明。讀出放大器506a以及506b是反相器，輸出對輸入信號進(jìn)行反相的放大信號。驅(qū)動(dòng)信號線PSA以及NSA與讀出放大器506a以及506b相連接。讀出放大器506a以及506b具有p溝道MOS晶體管以及n溝道MOS晶體管。驅(qū)動(dòng)信號線PSA連接到p溝道MOS晶體管的源極。驅(qū)動(dòng)信號線NSA連接到n溝道MOS晶體管的源極。驅(qū)動(dòng)信號線PSA以及NSA同是中間電位時(shí)，讀出放大器506a以及506b不激活。與之相對，若驅(qū)動(dòng)信號線PSA成為電源電位，驅(qū)動(dòng)信號線NSA成為地電位，則讀出放大器506a以及506b激活，進(jìn)入驅(qū)動(dòng)狀態(tài)。讀出放大器506a的輸入接線端和位線BL2相連接，輸出接線端和位線/BL2相連接。讀出放大器506b的輸入接線端和位線/BL2相連接，輸出接線端和位線BL2相連接。一對位線BL2以及/BL2提供相互反相的信號。
n溝道MOS晶體管505a的柵極和選擇信號線SASEL相連接，源極和數(shù)據(jù)總線DT相連接，漏極和位線BL2相連接。n溝道MOS晶體管505b的柵極和選擇信號線SASEL相連接，源極和數(shù)據(jù)總線/DT相連接，漏極和位線/BL2相連接。一對數(shù)據(jù)總線DT以及/DT是相互反相的信號的總線，或向外部輸出讀取數(shù)據(jù)，或從外部輸入寫入數(shù)據(jù)。
n溝道MOS晶體管504a的柵極和柵極線BTG1相連接，源極以及漏極和位線BL1以及BL2相連接。n溝道MOS晶體管504b的柵極和柵極線BTG1相連接，源極以及漏極和位線/BL1以及/BL2相連接。
n溝道MOS晶體管507a的柵極和柵極線BTG2相連接，源極以及漏極和位線BL2以及BL3相連接。n溝道MOS晶體管507b的柵極和柵極線BTG2相連接，源極以及漏極和位線/BL2以及/BL3相連接。
有多個(gè)存儲(chǔ)單元和位線BL1、/BL1相連接。多個(gè)存儲(chǔ)單元也和位線BL3、/BL3相連接。若選擇和位線BL1或/BL1相連接的存儲(chǔ)單元，則晶體管504a、504b導(dǎo)通，晶體管507a、507b關(guān)斷。結(jié)果，從與位線BL1或/BL1相連接的存儲(chǔ)單元中讀出的位線BL1或/BL1上的數(shù)據(jù)經(jīng)由讀出放大器506a、506b進(jìn)行放大。
相反，若選擇和位線BL3或/BL3相連接的存儲(chǔ)單元，則晶體管507a、507b導(dǎo)通，晶體管504a、504b關(guān)斷。結(jié)果，從與位線BL3、/BL3相連接的存儲(chǔ)單元中讀出的位線BL3或/BL3上的數(shù)據(jù)經(jīng)由讀出放大器506a、506b進(jìn)行放大。
圖6是示出模擬SRAM讀取動(dòng)作示例的時(shí)序圖。初始時(shí)，柵極線BTG1以及BTG2是電源電位VCC。晶體管504a、504b、507a、507b導(dǎo)通，位線BL1、BL2、BL3相連接，位線/BL1、/BL2、/BL3相連接。驅(qū)動(dòng)信號線PSA以及NSA是電源電位VCC和地電位的中間電位，讀出放大器506a、506b處在非激活狀態(tài)。位線BL1、/BL1、BL2、/BL2預(yù)充電到中間電位。字線WL是地電位，晶體管501導(dǎo)通。
首先，若輸入讀取命令，則位線BTG2從電源電位VCC下降到地電位，晶體管507a、507b導(dǎo)通。接著，字線WL上升到高電位VPP時(shí)，晶體管501導(dǎo)通，電容器502的電壓傳給位線BL1。高電位VPP是高于電源電位VCC的電位。存儲(chǔ)單元可以根據(jù)電容器502有無電荷的蓄積，進(jìn)行數(shù)據(jù)的存儲(chǔ)。例如，假設(shè)電容器502蓄積有電荷，則位線BL1以及BL2的電位上升。
下一步，向驅(qū)動(dòng)信號線PSA供給電源電位VCC，向驅(qū)動(dòng)信號線NSA供給地電位，激活讀出放大器506a、506b。這樣，讀出放大器506a將位線BL2的數(shù)據(jù)進(jìn)行反相放大，輸出到位線/BL2。讀出放大器506b將位線/BL2的數(shù)據(jù)進(jìn)行反相放大，輸出到位線BL2。結(jié)果，位線BL2上升至電源電位VCC附近，位線/BL2下降至地電位附近。并且，在晶體管504a的影響下，位線BL1被限制在相對于柵極線BTG1的電位低晶體管閾值電壓Vth的電位。
位線BL2以及/BL2之間的電位差變成預(yù)定電位差601以上之后，選擇信號線SASEL變成高電平，晶體管505a、505b導(dǎo)通。這樣，位線BL2以及/BL2的電位就可以輸出到數(shù)據(jù)總線DT以及/DT，從而可以向外部輸出讀取數(shù)據(jù)。
接著，為了在存儲(chǔ)單元中重寫數(shù)據(jù)，柵極線BTG1設(shè)為高電位VPP。這樣，位線BL1上升至電源電位VCC附近，電源電位VCC向電容器502充電。據(jù)此，可以在電容器502中重寫位線BL1上的數(shù)據(jù)。
圖7是模擬SRAM刷新動(dòng)作示例的時(shí)序圖。與圖6的讀取動(dòng)作相比較，刷新動(dòng)作只是柵極線BTG1信號的控制定時(shí)不同。初始時(shí)的信號狀態(tài)和圖6相同。位線BTG2下降到地電位之后，且在字線WL上升到高電位VPP之前，柵極線BTG1從電源電位VCC上升到高電位VPP。除此之外，刷新動(dòng)作和讀取動(dòng)作的控制方法相同。刷新動(dòng)作和讀取動(dòng)作相同，從存儲(chǔ)單元的電容器502中讀出數(shù)據(jù)，放大，然后重寫到電容器502中。
在圖6的讀取動(dòng)作中，分別向驅(qū)動(dòng)信號線PSA以及NSA供給電源電位VCC以及地電位，激活讀出放大器506a、506b之后，在晶體管504a的影響下，位線BL1被限制在比電源電位VCC低晶體管閾值電壓Vth的電位。之后，通過向柵極線BTG1供給高電位VPP，位線BL1上升到電源電位VCC附近。由于要經(jīng)過這樣的一個(gè)過程，所以讀取時(shí)間需要一個(gè)比較長的時(shí)間。
與之相對，在圖7的刷新動(dòng)作中，在向字線WL供給高電位VPP之前，預(yù)先向位線BTG1供給高電位VPP。由此，若分別向驅(qū)動(dòng)信號線PSA以及NSA供給電源電位VCC以及地電位，激活讀出放大器506a、506b，則位線BL1沒有電位上升的限制，和位線BL2一起直接上升至電源電位VCC附近。因此，相對于讀取動(dòng)作(圖6)，刷新動(dòng)作可在短時(shí)間內(nèi)結(jié)束。具體來說，刷新動(dòng)作與讀取動(dòng)作相比，位線BL1可在短時(shí)間內(nèi)上升到電源電位VCC附近。重寫結(jié)束，讀取動(dòng)作以及刷新動(dòng)作也隨之結(jié)束。
并且，在圖6的讀取動(dòng)作中，當(dāng)讀出放大器506a、506b的驅(qū)動(dòng)進(jìn)行中時(shí)，采用將柵極線BTG1設(shè)為電源電位VCC的屏蔽讀出方式。由于柵極線BTG1設(shè)定為電源電位VCC而不是高電位VPP，所以晶體管504a、504b沒有完全導(dǎo)通，位線BL2沒有完全與位線BL1連接。其結(jié)果就是，可以減小位線BL2的電容，讀出放大器506a、506b可以進(jìn)行高速放大，可以高速提高位線BL2的電位。
一般地，可以考慮利用圖6所示的控制來進(jìn)行讀取動(dòng)作以及刷新動(dòng)作。與之相比，若讀取動(dòng)作進(jìn)行圖6的控制，刷新動(dòng)作進(jìn)行圖7的控制，則可以縮短刷新動(dòng)作時(shí)間。其結(jié)果如圖3所示，由于在讀取命令302以及刷新命令301的定時(shí)重疊時(shí)，刷新動(dòng)作也能在短時(shí)間內(nèi)結(jié)束，所以可以縮短讀取時(shí)間T1。
圖8是產(chǎn)生柵極線BTG1以及BTG2的信號的電路示例。讀出放大器電路800與圖5的讀出放大器電路500相對應(yīng)。第1存儲(chǔ)單元陣列801是與圖5的位線BL1相連接的存儲(chǔ)單元陣列。第2存儲(chǔ)單元陣列802是與圖5的位線BL3相連接的存儲(chǔ)單元陣列?？梢赃x擇第1以及第2存儲(chǔ)單元陣列801及802中的任何一個(gè)。選擇信號線SEL1是用于選擇第1存儲(chǔ)單元陣列801的信號線。選擇信號線SEL2是用于選擇第2存儲(chǔ)單元陣列802的信號線。例如，與上述情況相同，以選擇第1存儲(chǔ)單元陣列801時(shí)的情況為例進(jìn)行說明。這種情況下，選擇信號線SEL1成為電源電位VCC，選擇信號線SEL2成為地電位。讀出放大器電路800被第1存儲(chǔ)單元陣列801以及802共有。重寫開始信號線ST是用于開始重寫動(dòng)作的信號線。
電路803是用于產(chǎn)生柵極線BTG1信號的電路。與非門(NAND)電路811的2個(gè)輸入接線端與選擇信號線SEL1以及重寫開始信號線ST相連接，進(jìn)行與非計(jì)算，通過反相器812以及813，輸出到p溝道MOS晶體管814的柵極。晶體管814的源極和高電位VPP相連接，漏極和柵極線BTG1相連接。選擇信號線SEL2通過反相器815以及816與n溝道MOS晶體管818的柵極相連接。晶體管818的源極和地電位相連接，漏極和柵極線BTG1相連接。與非門電路817輸入與非門電路811的輸出信號以及反相器815的輸出信號，進(jìn)行與非計(jì)算，輸出到p溝道MOS晶體管819的柵極。晶體管819的源極與電源電位VCC相連接，漏極與柵極線BTG1相連接。
另外，所述反相器將輸入信號反相后輸出。并且，由于晶體管814將高電位VPP傳達(dá)給柵極線BTG1，所以反相器813有電平移動(dòng)器。即，反相器813可以向晶體管814的柵極供給高于高電位VPP的電位。
電路804是產(chǎn)生柵極線BTG2的信號的電路，與電路803的基本構(gòu)成相同。下面就電路804和電路803的不同之處進(jìn)行說明。與非門電路811的2個(gè)輸入接線端和選擇信號線SEL2以及重寫開始信號線ST相連接。反相器815的輸入接線端和選擇信號線SEL1相連接。晶體管814、晶體管819以及晶體管818的漏極的相互連接點(diǎn)與柵極線BTG2相連接。
圖9A是讀取動(dòng)作以及寫入動(dòng)作示例的時(shí)序圖。首先，為選擇第一個(gè)存儲(chǔ)單元陣列801，向選擇信號線SEL1供給電源電位VCC，向選擇信號線SEL2供給地電位。接著，向驅(qū)動(dòng)信號線PSA供給電源電位VCC，向驅(qū)動(dòng)信號線NSA供給地電位。然后，重寫開始信號線ST從地電位上升到電源電位VCC。于是，柵極線BTG1從電源電位VCC上升到高電位VPP。接下來，將驅(qū)動(dòng)信號PSA及NSA設(shè)為中間電位。然后，重寫開始信號線ST下降至地電位，選擇信號線SEL1下降至地電位。還有，寫入動(dòng)作時(shí)，在分別向驅(qū)動(dòng)信號線PSA以及NSA供給電源電位VCC以及地電位之后，且在向重寫開始信號線ST供給電源電位VCC之前，可以從外部向圖5的數(shù)據(jù)總線DT、/DT輸入寫入數(shù)據(jù)，將選擇信號SASEL設(shè)為高電平。
圖9B是刷新動(dòng)作示例的時(shí)序圖。刷新動(dòng)作和圖9A的動(dòng)作基本相同，但是和重寫開始信號線ST的信號控制定時(shí)不同。在圖9B的刷新動(dòng)作中，在向選擇信號線SEL1供給電源電位VCC之后，且分別向驅(qū)動(dòng)信號線PSA以及NSA供給電源電位VCC以及地電位之前，向重寫開始信號線ST供給電源電位VCC。若向重寫開始信號線ST供給電源電位VCC，則柵極線BTG1上升至高電位VPP。
在圖6的讀取動(dòng)作中，在時(shí)間T3將柵極線BTG1控制在低于電源電位VCC的電位V1(參照圖11A)，可以達(dá)到更好的屏蔽讀出效果。例如，電位V1是電源電位VCC以及地電位的中間電位，也可以是地電位或地電位以下的電位。
屏蔽時(shí)間T3中，由于柵極線BTG1設(shè)在中間電位V1，晶體管504a、504b沒有完全導(dǎo)通，位線BL2沒有完全連接到位線BL1上。其結(jié)果就是，位線BL2的電容稍微變小，讀出放大器506a、5056b可以進(jìn)行高速放大，位線BL2的電位可以高速上升。
圖10是將位線BTG1設(shè)定為中間電位V1的電路示例。圖10的電路是由電路1003以及1004代替圖8的電路803以及804，追加了屏蔽信號線CL的電路，其他和圖8相同。
電路1003是生成柵極線BTG1的信號的電路。NAND電路1011的2個(gè)輸入接線端與選擇信號線SEL1以及重寫開始信號線ST相連接，進(jìn)行與非計(jì)算，經(jīng)過反相器1012以及1013輸出到p溝道MOS晶體管1019的柵極。晶體管1019的源極和高電位VPP相連接，漏極和柵極線BTG1相連接。NAND電路1014的2個(gè)輸入接線端與選擇信號線SEL1以及屏蔽信號線CL相連接，進(jìn)行與非計(jì)算后輸出?；蚍情T(NOR)電路1015輸入反相器1012的輸出信號以及NAND電路1014的輸出信號，進(jìn)行或非計(jì)算后，輸出到n溝道MOS晶體管1020的柵極。晶體管1020的源極連接到中間電位V1，漏極連接到柵極線BTG1。
選擇信號線SEL2通過反相器1016以及1018與n溝道MOS晶體管1022的柵極相連接。晶體管1022的源極和地電位相連接，漏極和柵極線BTG1相連接。NAND電路1017輸入NAND電路1011的輸出信號、NAND電路1014的輸出信號以及反相器1016的輸出信號，進(jìn)行與非計(jì)算后，輸出到p溝道MOS晶體管1021的柵極。晶體管1021的源極和電源電位VCC相連接，漏極和柵極線BTG1相連接。
電路1004是用于生成柵極線BTG2的信號的電路，同電路1003的基本結(jié)構(gòu)相同。下面就電路1004和電路1003的不同之處進(jìn)行說明。NAND電路1011的2個(gè)輸入接線端和選擇信號線SEL2以及重寫開始信號線ST相連接。NAND電路1014的2個(gè)輸入接線端和選擇信號線SEL2以及屏蔽信號線CL相連接。反相器1016的輸入接線端和選擇信號線SEL1相連接。晶體管1019、1020、1021、1022的漏極的相互連接點(diǎn)與柵極線BTG2相連接。
圖11A是讀取動(dòng)作以及寫入動(dòng)作示例的時(shí)序圖。首先，由于選擇第一個(gè)存儲(chǔ)單元陣列801，向選擇信號線SEL1供給電源電位VCC，向選擇信號線SEL2供給地電位。于是，柵極線BTG2從電源電位VCC下降到地電位。下一步，屏蔽信號線CL從地電位上升至電源電位VCC。于是，柵極線BTG1從電源電位VCC下降至中間電位V1。然后，向驅(qū)動(dòng)信號線PSA供給電源電位VCC，向驅(qū)動(dòng)信號線VSA供給地電位。接著，重寫開始信號線ST從地電位上升至電源電位VCC。于是，柵極線BTG1從中間電位V1上升至高電位VPP。下一步，將驅(qū)動(dòng)信號PSA以及NSA設(shè)為中間電位。然后，信號選擇線SEL1、重寫開始信號線ST以及屏蔽信號線CL下降至地電位。于是，柵極線BTG1下降到電源電位VCC，柵極線BTG2上升到電源電位VCC。如上所示，由于柵極線BTG1設(shè)為中間電位V1，使得高速進(jìn)行讀取動(dòng)作以及寫入動(dòng)作成為可能。
圖11B是刷新動(dòng)作示例的時(shí)序圖。刷新動(dòng)作和圖11A的動(dòng)作基本相同，但和重寫開始信號線ST的信號控制定時(shí)不同。在圖11B的刷新動(dòng)作中，在給選擇信號線SEL1供給電源電位VCC之后，且在向屏蔽信號線CL提供電源電位VCC之前，向重寫開始信號線ST供給電源電位VCC。若向重寫開始信號線ST供給電源電位VCC，則柵極線BTG1從電源電位VCC上升至高電位VPP。不是向柵極線BTG1供給中間電位V1，而是供給電源電位VCC后供給高電位VPP。由此，可以進(jìn)行高速刷新動(dòng)作。
如上所示，若根據(jù)本實(shí)施方式，則在圖5中，位線BL1和存儲(chǔ)單元相連接，可以對存儲(chǔ)單元進(jìn)行數(shù)據(jù)的輸入或輸出。讀出放大器506a、506b和位線BL2、/BL2相連接，對位線BL2、/BL2上的數(shù)據(jù)進(jìn)行放大。開關(guān)晶體管504a、504b與連接在存儲(chǔ)單元上的位線BL1等和連接在讀出放大器上的位線BL2等連接或斷開。開關(guān)晶體管504a、504b在第一個(gè)存儲(chǔ)單元訪問動(dòng)作(讀取動(dòng)作)和第2存儲(chǔ)單元訪問動(dòng)作(刷新動(dòng)作)中的動(dòng)作不相同。具體來說，與讀取動(dòng)作時(shí)相比，提高柵極線的電壓在刷新動(dòng)作時(shí)要更快。
存儲(chǔ)單元根據(jù)字線WL的電壓水平進(jìn)行選擇。開關(guān)晶體管504a、504b在讀取動(dòng)作時(shí)，是在選擇存儲(chǔ)單元之后提高柵極的電壓，而在刷新動(dòng)作時(shí)，是在選擇存儲(chǔ)單元之前提高柵極的電壓。
并且，讀出放大器506a、506b一供給電源電壓就會(huì)激活。開關(guān)晶體管504a、504b在讀取動(dòng)作時(shí)，是在激活讀出放大器506a、506b之后提高柵極的電壓，而在刷新動(dòng)作時(shí)，是在激活讀出放大器506a、506b之前提高柵極的電壓。
與對開關(guān)晶體管504a、504b的柵極線BTG1的控制在讀取動(dòng)作和刷新動(dòng)作中相同的情況相比，在讀取動(dòng)作(圖6)以及刷新動(dòng)作(圖7)中，利用如上所述柵極線BTG1控制的不同，可以高速進(jìn)行刷新動(dòng)作。其結(jié)果如圖3所示，讀取命令302以及刷新命令301的定時(shí)相重疊時(shí)，由于刷新動(dòng)作在短時(shí)間內(nèi)結(jié)束，所以也能縮短讀取時(shí)間T1。據(jù)此，可以整體提高模擬SRAM的訪問速度。
還有，上述實(shí)施方式都只不過是對本發(fā)明進(jìn)行具體化實(shí)施的示例，不可以根據(jù)這些示例對本發(fā)明的技術(shù)范圍進(jìn)行限定性解釋。即，在不脫離本發(fā)明技術(shù)思想或主要特征的條件下，可以以各種方式進(jìn)行實(shí)施。
工業(yè)實(shí)用性在第1以及第2存儲(chǔ)單元訪問動(dòng)作中，在開關(guān)晶體管的動(dòng)作相同時(shí)的情況下進(jìn)行比較，根據(jù)開關(guān)晶體管的動(dòng)作的不同，可以高速進(jìn)行第1或第2存儲(chǔ)單元訪問動(dòng)作。據(jù)此，可以整體提高半導(dǎo)體存儲(chǔ)裝置的訪問速度。例如，通過在讀取動(dòng)作和刷新動(dòng)作時(shí)使開關(guān)晶體管的動(dòng)作不同，可以高速進(jìn)行刷新動(dòng)作。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，包括用于存儲(chǔ)數(shù)據(jù)的存儲(chǔ)單元；與所述存儲(chǔ)單元相連接，可以對所述存儲(chǔ)單元進(jìn)行數(shù)據(jù)輸入或輸出的位線；與所述位線相連接，對所述位線上的數(shù)據(jù)進(jìn)行放大的讀出放大器；和與連接于所述存儲(chǔ)單元的位線和連接于所述讀出放大器的位線相連接或斷開的開關(guān)晶體管，其中，所述開關(guān)晶體管在第一存儲(chǔ)單元訪問動(dòng)作和在第二存儲(chǔ)單元訪問動(dòng)作中的動(dòng)作不同。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其中所述第一以及第二存儲(chǔ)單元訪問動(dòng)作是讀取動(dòng)作以及刷新動(dòng)作。
3.如權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)裝置，其中所述開關(guān)晶體管具有柵極、源極以及漏極，所述源極以及漏極和所述位線相連接，與讀取動(dòng)作時(shí)相比，刷新動(dòng)作時(shí)更快速地提高所述柵極的電壓。
4.如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)裝置，其中根據(jù)字線的電壓電平選擇所述存儲(chǔ)單元，所述開關(guān)晶體管在讀取動(dòng)作時(shí)，是在選擇所述存儲(chǔ)單元之后，提高所述柵極的電壓，而在刷新動(dòng)作時(shí)，是在選擇所述存儲(chǔ)單元之前，提高所述柵極的電壓。
5.如權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)裝置，其中所述開關(guān)晶體管在讀取動(dòng)作時(shí)，是在選擇所述存儲(chǔ)單元之后，將所述柵極的電壓提高到比所述讀出放大器的電源電壓高的電壓，而在刷新動(dòng)作時(shí)，是在選擇所述存儲(chǔ)單元之前，將所述柵極的電壓提高到比所述讀出放大器的電源電壓高的電壓。
6.如權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)裝置，其中所述開關(guān)晶體管在讀取動(dòng)作時(shí)，是在選擇所述存儲(chǔ)單元之后，將所述柵極的電壓從所述讀出放大器的電源電壓開始提高到比該電源電壓高的電壓，而在刷新動(dòng)作時(shí)，是在選擇所述存儲(chǔ)單元之前，將所述柵極的電壓從所述讀出放大器的電源電壓開始提高到比該電源電壓高的電壓。
7.如權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)裝置，其中所述開關(guān)晶體管在讀取動(dòng)作時(shí)，是在所述柵極的電壓提高到比所述讀出放大器的電源電壓高的電壓之前，將所述柵極的電壓降低到比所述讀出放大器的電源電壓低的電壓。
8.如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)裝置，其中所述開關(guān)晶體管在讀取動(dòng)作時(shí)，是在激活所述讀出放大器之后提高所述柵極的電壓，而在刷新動(dòng)作時(shí)，是在激活所述讀出放大器之前提高所述柵極的電壓。
9.如權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其中所述開關(guān)晶體管在讀取動(dòng)作時(shí)，是在激活所述讀出放大器之后，將所述柵極的電壓提高到比所述讀出放大器的電源電壓高的電壓，而在刷新動(dòng)作時(shí)，是在激活所述讀出放大器之前，將所述柵極的電壓提高到比所述讀出放大器的電源電壓高的電壓。
10.如權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其中所述開關(guān)晶體管在讀取動(dòng)作時(shí)，是在激活所述讀出放大器之后，將所述柵極的電壓從所述讀出放大器的電源電壓開始提高到比該電源電壓高的電壓，而在刷新動(dòng)作時(shí)，是在激活所述讀出放大器之前，將所述柵極的電壓從所述讀出放大器的電源電壓開始提高到比該電源電壓高的電壓。
11.如權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，其中所述開關(guān)晶體管在讀取動(dòng)作時(shí)，是在所述柵極的電壓提高到比所述讀出放大器的電源電壓高的電壓之前，將所述柵極的電壓降低到比所述讀出放大器的電源電壓低的電壓。
12.如權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，其中所述開關(guān)晶體管在讀取動(dòng)作以及刷新動(dòng)作時(shí)，將所述柵極的電壓提高到比所述讀出放大器的電源電壓高的電壓，將所述位線上的數(shù)據(jù)重寫到所述存儲(chǔ)單元中。
13.如權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，其中所述讀出放大器若被供給電源電壓就被激活。
14.如權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，其中還包括對所述存儲(chǔ)單元進(jìn)行刷新動(dòng)作的刷新電路。
15.如權(quán)利要求14所述的半導(dǎo)體存儲(chǔ)裝置，其中所述刷新電路定期進(jìn)行刷新動(dòng)作。
16.如權(quán)利要求15所述的半導(dǎo)體存儲(chǔ)裝置，其中所述存儲(chǔ)單元包括晶體管以及電容器。
17.如權(quán)利要求16所述的半導(dǎo)體存儲(chǔ)裝置，其中所述半導(dǎo)體存儲(chǔ)裝置是模擬靜態(tài)隨機(jī)訪問存儲(chǔ)器。
18.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其中所述第一存儲(chǔ)單元訪問動(dòng)作是讀取動(dòng)作。
19.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其中所述第二存儲(chǔ)單元訪問動(dòng)作是刷新動(dòng)作。
20.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其中所述半導(dǎo)體存儲(chǔ)裝置是模擬靜態(tài)隨機(jī)訪問存儲(chǔ)器。
全文摘要
半導(dǎo)體存儲(chǔ)裝置包括以下裝置用于存儲(chǔ)數(shù)據(jù)的存儲(chǔ)單元(501、502)；與存儲(chǔ)單元相連接，對存儲(chǔ)單元可以進(jìn)行數(shù)據(jù)輸入或輸出的位線(BL1、BL2)；與位線相連接，對位線上的數(shù)據(jù)進(jìn)行放大的讀出放大器(506a)；與連接于存儲(chǔ)單元的位線和連接于讀出放大器的位線進(jìn)行連接或斷開的開關(guān)晶體管(505a)。開關(guān)晶體管在第一存儲(chǔ)單元訪問動(dòng)作和第二存儲(chǔ)單元訪問動(dòng)作中的動(dòng)作不同。
文檔編號G11C11/406GK1695202SQ0382510
公開日2005年11月9日 申請日期2003年5月13日 優(yōu)先權(quán)日2003年5月13日
發(fā)明者富田浩由, 內(nèi)田敏也 申請人:富士通株式會(huì)社