專利名稱：半導體存儲裝置的制作方法
技術領域：
本發(fā)明一般涉及半導體存儲裝置，具體地說，涉及通過熔絲設定有缺陷地址的根據(jù)冗余存儲單元的置換的半導體存儲裝置。
背景技術：
當半導體存儲裝置中存在有缺陷的存儲單元時，用作為預備的存儲單元的冗余存儲單元置換該存儲單元，從而將對有缺陷的存儲單元的地址進行的訪問調換到冗余存儲單元，由此來對缺陷存儲單元的地址進行補救處理。在大容量的半導體存儲器中，為補救盡可能多的缺陷而要求提高冗余效率(缺陷補救率)。僅通過單純增加備用件(冗余單元)的數(shù)量等方法，就可以提高冗余效率。但另一方面卻要求減小冗余單元或冗余電路等缺陷補救系統(tǒng)所占的面積，并提高冗余系統(tǒng)可靠性。
為了用冗余存儲單元置換有缺陷的存儲單元，需要存儲有缺陷的存儲單元的地址。通常的冗余系統(tǒng)通過設置熔絲來實現(xiàn)所述功能。在各熔絲中，與其對應地設置有用于表示熔絲的狀態(tài)(切斷/非切斷)的鎖存電路。例如，作為補救有缺陷的存儲單元的方式，準備備用列選線和備用字線，并分別用備用列選線和備用字線置換與有缺陷的存儲單元對應的列選線和字線。為實現(xiàn)這個功能，對于與缺陷存儲單元相對應的列選線和字線，需要設置用于存儲各自的地址的熔絲鎖存電路。
例如，若列選地址為五比特，則需要設置五個熔絲鎖存電路和一個用于冗余判定的熔絲鎖存電路。若字選地址是五比特，則需要設置五個熔絲鎖存電路和一個用于冗余判定的熔絲鎖存電路。這里，用于冗余判定的熔絲鎖存電路是用來指定是否使用相應的備用列選線或相應的備用字線。以后，將用于存儲地址的熔絲鎖存電路和用于冗余判定的熔絲鎖存電路合稱為熔絲組。
對應于有缺陷的地址而切斷熔絲。被切斷的熔絲的信息通過熔絲鎖存電路被提供給冗余電路，進而從冗余電路被傳遞到關于列選線或字線的譯碼電路或驅動電路。基于該信息，與有缺陷地址對應的列選線或字線被備用列選線或備用字線所置換，從而對有缺陷的存儲單元進行補救。
為了提高冗余效率(缺陷補救率)，如果例如將備用列選線和備用字線分別設為兩倍，則需要兩倍數(shù)量的熔絲組，熔絲鎖存電路的數(shù)量也要變成兩倍。這些熔絲鎖存電路一般被配置成一列，相對應的熔絲也被配置成一列。熔絲鎖存電路的排列間隔大致由熔絲間距來決定。
如果設置更多的熔絲組，則可以與其相應地提高冗余效率。但是也會有熔絲及熔絲鎖存電路的數(shù)量相應地增加，且面積增大的結果。由于熔絲鎖存電路的配置間隔一般是由熔絲的間距來決定，所以若減小熔絲的間距的話，就能夠相應地減小損失(penalty)面積。但是，由于使用激光束來切斷熔絲，所以熔絲間距越小，被切斷的熔絲和相鄰熔絲短路的危險性就越高。因此，雖然可通過減小熔絲間距來提高冗余效率，并減小損失面積，但會導致熔絲的可靠性下降。

發(fā)明內容
鑒于以上情況，本發(fā)明的目的在于解決相關技術的一個或一個以上的問題。
并且，本發(fā)明更為具體的目的在于，在半導體存儲裝置中減小熔絲間距，并確保熔絲的可靠性。
根據(jù)本發(fā)明的半導體存儲裝置的特征在于，其包括多個第一熔絲鎖存電路，用于對第一地址進行冗余；多個第二熔絲鎖存電路，用于對第二地址進行冗余；以及無效電路，用于使多個第二熔絲鎖存電路無效；與多個第一熔絲鎖存電路對應的多個第一熔絲位置并不相互相鄰，而是由與多個第二熔絲鎖存電路對應的第二熔絲位置介于其間。
一般在半導體存儲裝置的制造中，與試制(評價)階段相比，工廠批量生產時的成品率要高，并且有缺陷的數(shù)量要少。因此，在試制時為補救經常發(fā)生的缺陷而需提高冗余效率，但在缺陷少的工廠批量生產時，則無需提高冗余效率，重要的是要提高熔絲的可靠性。在上述半導體存儲裝置中，例如在批量生產時若將第二熔絲鎖存電路設為無效，從而將熔絲每隔一根設為未使用(無效)，則可使使用熔絲(有效熔絲)的間距在實際效果上變成兩倍。由此，可避免在使用熔絲之間發(fā)生短路等的由于間距小而引起的故障，從而可提高熔絲的可靠性。
這樣，通過以電路方式選擇使用/不使用熔絲，可減小熔絲間距，通過可確保熔絲的可靠性。


圖1是適用本發(fā)明的半導體存儲裝置的概略結構示意圖；圖2是存儲區(qū)塊的第一實施例的結構示意圖；圖3是熔絲陣列的結構示意圖；圖4是示出熔絲鎖存電路結構的一個例子的電路圖；圖5是示出下述電路的一個例子的電路圖，該電路生成用于控制熔絲鎖存電路的有效/無效的信號；圖6是存儲區(qū)塊的第二實施例的結構示意圖；圖7是存儲區(qū)塊的第二實施例的字系統(tǒng)結構示意圖；圖8是示出熔絲鎖存電路結構的一個例子的電路圖；圖9是示出下述電路的一個例子的電路圖，該電路生成用于控制熔絲鎖存電路的有效/無效的信號；圖10是存儲區(qū)塊的第三實施例的結構示意圖。
具體實施例方式
下面，利用附圖來詳細說明本發(fā)明的實施例。
圖1是適用本發(fā)明的半導體存儲裝置的概略結構示意圖。
圖1的半導體存儲裝置10包括控制輸入電路11、地址輸入電路12、數(shù)據(jù)輸入輸出電路13、邏輯電路14、預譯碼器15、讀出放大器16、以及存儲區(qū)塊17。
邏輯電路14是通過控制輸入電路11，從外部接收控制信號(芯片啟動/CE、允許輸出/OE、允許寫入/WE)，并根據(jù)這些控制信號來控制半導體存儲裝置10的各部分的控制電路。具體來說，邏輯電路14將這些控制信號進行譯碼，并根據(jù)譯碼結果來控制數(shù)據(jù)輸入輸出電路13、預譯碼器15以及存儲區(qū)塊17。
地址輸入電路12從外部接收并鎖存地址信號，然后提供給預譯碼器15。預譯碼器15在邏輯電路14的控制下，將地址信號進行預譯碼，并將預譯碼的結果提供給存儲區(qū)塊17。在存儲區(qū)塊17中，對預譯碼結果進一步進行譯碼，從而對由該譯碼地址表示的存儲單元執(zhí)行讀出/寫入訪問。
數(shù)據(jù)輸入輸出電路13向外部提供從存儲區(qū)塊17的存儲器陣列讀出的數(shù)據(jù)，并且將從外部所提供的寫入數(shù)據(jù)提供給存儲區(qū)塊17。在數(shù)據(jù)輸入輸出電路13和存儲區(qū)塊17之間傳送數(shù)據(jù)時，由讀出放大器16將信號放大。
圖2是存儲區(qū)塊的第一實施例的結構示意圖。
圖2的存儲區(qū)塊17包括字驅動器21、列驅動器22、字線的備用驅動器23-1及23-2、列選線的備用驅動器24-1及24-2、字線的冗余電路25-1及25-2、列選線的冗余電路26-1及26-2、字譯碼器27、列譯碼器28、多個熔絲鎖存電路29、熔絲陣列30、熔絲陣列31、以及存儲器核心電路32。
字譯碼器27從圖1的預譯碼器15接收地址高位比特(例如A5至A9)的預譯碼信號，對接收的預譯碼信號進行譯碼。表示選擇字的譯碼結果，被提供給冗余電路25-1和25-2以及字譯碼器21。列譯碼器28從圖1的預譯碼器15接收地址低位比特(例如A0至A4)的預譯碼信號，對接收的預譯碼信號進行譯碼。表示選擇列的譯碼結果，被提供給冗余電路26-1和26-2以及列譯碼器22。
字驅動器21選擇觸發(fā)被指定的字的字線WL。列驅動器22選擇觸發(fā)被指定的列的列選線CL。由此，在與觸發(fā)字線相連的存儲單元中由觸發(fā)列選線所指定的地址的數(shù)據(jù)，在與圖1的讀出放大器16之間被進行存取。由此針對指定地址的存儲單元執(zhí)行數(shù)據(jù)讀取/寫入操作。
在與字地址的冗余有關的熔絲陣列30中，多個熔絲被配置成一列，并與這些多個熔絲對應地設置有多個熔絲鎖存電路29。例如，第奇數(shù)個的熔絲鎖存電路29作為一個熔絲組與冗余電路25-1相連，第偶數(shù)個的熔絲鎖存電路29作為一個熔絲組與冗余電路25-2相連。冗余電路25-1在由字譯碼器27所提供的字地址譯碼結果與第奇數(shù)個的熔絲鎖存電路29所示的字地址一致時，執(zhí)行冗余處理。即，冗余電路25-1以使字驅動器21不選擇該字地址的字線地進行控制，并且使備用驅動器23-1選擇觸發(fā)備用字線SWL01。此外，冗余電路25-2在由字譯碼器27所提供的字地址譯碼結果與第偶數(shù)個的熔絲鎖存電路29所示的字地址一致時，執(zhí)行冗余處理。即，冗余電路25-2以使字驅動器21不選擇該字地址的字線地進行控制，并且使備用驅動器23-2選擇觸發(fā)備用字線SWL00。
與列地址有關的冗余處理也一樣，冗余電路26-1在列地址的譯碼結果和第奇數(shù)個的熔絲鎖存電路29所示的列地址一致時，執(zhí)行冗余處理。此外，冗余電路26-2在列地址的譯碼結果和第偶數(shù)個的熔絲鎖存電路29所示的列地址一致時，執(zhí)行冗余處理。
圖3是熔絲陣列30的結構示意圖。熔絲陣列31也具有與圖3所示相同的結構。
圖3所示的熔絲陣列30中熔絲40與熔絲41交替配置。第奇數(shù)個的熔絲40與第奇數(shù)個的熔絲鎖存電路29相對應，第偶數(shù)個的熔絲41與第偶數(shù)個的熔絲鎖存電路29相對應。作為相鄰熔絲間間隔的熔絲間距是L/2。
圖4是示出熔絲鎖存電路29的結構的一個例子的電路圖。
圖4的熔絲鎖存電路29包括PMOS晶體管51至55、NMOS晶體管56至60、反相器61、以及NAND電路62。PMOS晶體管51和NMOS晶體管57之間設置有熔絲40(或41)。PMOS晶體管54及55和NMOS晶體管59及60構成儲存1比特的熔絲切斷信息的鎖存器。
將信號frstz設為LOW(低)，并將信號ftrz設為HIGH(高)。之后，將信號fsetpx設為LOW，并將信號fsetpdx設為HIGH。由此，在熔絲40未被切斷的情況下，節(jié)點N為HIGH的數(shù)據(jù)被儲存到鎖存器中，在熔絲40被切斷的情況下，節(jié)點N為LOW的數(shù)據(jù)被儲存到鎖存器中。鎖存器中所儲存的數(shù)據(jù)在信號fpx為HIGH時經NAND電路62被提供給冗余電路。這里，信號fpx是圖2所示的fp0、fp1、fp2或fp3中的任一信號。從圖2可知，在排成一列的熔絲鎖存電路29中每隔一個就有相同的信號fpx提供。
fpx信號是在不選擇熔絲鎖存電路29的熔絲時變?yōu)長OW電平的信號。由于在一列的熔絲鎖存電路29中每隔一個就有相同的fpx信號輸入，所以，例如若在圖2中將fp0及fp1中的某一個設為LOW電平，則就列地址選擇而言，熔絲鎖存電路29僅每隔一個有效。即，在圖3中排成一列的熔絲40及熔絲41中，有效熔絲(使用熔絲)是熔絲40或熔絲41中的某一方，此時的熔絲間距為L。
若熔絲間距為L，則與熔絲間距為L/2的情況相比，減小了切斷熔絲時切斷熔絲與相鄰熔絲短路的危險。因此，可確保熔絲的高可靠性。希望確保高冗余效率時(例如出廠前裝置的試制·評價階段)，可以設定成可使用所有的熔絲。即，將所有的fpx信號設定為HIGH就可以。相反，希望確保熔絲的高可靠性時(例如批量生產階段)，可以將一部分fpx信號設為LOW，從而每隔一個設一個有效熔絲(使用熔絲)。
這樣，可根據(jù)需要來選擇是使用所有的熔絲還是隔一個使用一個。此外在以上的說明中，盡管示出了準備兩個備用驅動器，從而使熔絲每隔一個有效(使用狀態(tài))的結構，但也可以是準備三個或三個以上的備用驅動器，從而使熔絲每隔兩個以上的預定數(shù)目有效的結構。
圖5是示出用于生成控制熔絲鎖存電路的有效/無效的信號fpx的電路的一個例子的電路圖。
圖5的fpx信號生成電路包括選擇開關71及72和反相器73及74。若切斷選擇開關71，則輸出信號fpx被設定為LOW。相反，若切斷選擇開關72，則輸出信號fpx被設定為HIGH。選擇開關71及72用與形成熔絲的金屬相同的材料(同一層)形成。
試驗品的測試結束后，被選擇為不使用(無效)熔絲的熔絲，也可以在批量生產階段從電路設計中刪掉。此時，例如與用于制造實驗品的中間掩模(reticule)不同，需另外重新制作用于批量生產的中間掩模。而且還需重新制作替換了選擇開關的中間掩模。如上所述，若使熔絲和選擇開關為同一層的相同材料構成，則新制作的中間掩模就一張，從而可將此時的成本抑制地很低。
圖6是存儲區(qū)塊17的第二實施例的結構示意圖。圖6中，與圖2相同的構成要素標注相同的標號，并省略其說明。
圖6的存儲區(qū)塊17包括列驅動器22、列選線的備用驅動器24-1、列選線的冗余電路83-1及83-2、列譯碼器28、多個熔絲鎖存電路84、熔絲陣列31、以及行區(qū)塊81及82。在圖6中，僅示出存儲區(qū)塊17的列系統(tǒng)的結構。字系統(tǒng)的結構被包含在各個行區(qū)塊81及82中。
圖7是存儲區(qū)塊17的第二實施例的字系統(tǒng)結構示意圖。圖7所示的是對應于一個行區(qū)塊的結構，在各個行區(qū)塊81及82中均設置了圖7所示的結構。
圖7的行區(qū)塊包括字驅動器21、字線的備用驅動器23-1及23-2、字線的冗余電路25-1及25-2、字譯碼器27、多個熔絲鎖存電路29、以及熔絲陣列30。圖7所示的結構與圖2所示的存儲區(qū)塊17的字系統(tǒng)結構相同。對于與圖2相同的構成要素標注相同的標號，并省略其說明。
在圖6及圖7所示的第二實施例中，列選線CL通過兩個行區(qū)塊81及82而延伸，并根據(jù)地址A10來選擇行區(qū)塊81以及82中的任一個。備用列選線SCL也同樣通過兩個行區(qū)塊81及82而延伸，可執(zhí)行每個行區(qū)塊的冗余處理。即，例如在行區(qū)塊81中，用備用列選線替換列選線CL01，在行區(qū)塊82中，用備用列選線替換另外的列選線CL30。此時，為每個行區(qū)塊存儲一個地址，從而對于兩個行區(qū)塊81及82需存儲共計兩個地址。
因此，與第一實施例的有2條備用列選線SCL的情況相比，需要同樣數(shù)目的熔絲鎖存電路84。在圖6的第二實施例中，用于行區(qū)塊81的熔絲鎖存電路84和用于行區(qū)塊82的熔絲鎖存電路84成交替排列的結構。與此相對應，在圖3中，例如熔絲40對應于行區(qū)塊81，熔絲41對應于行區(qū)塊82，并且這些熔絲40和熔絲41成交替排列的配置。
冗余電路83-1與第奇數(shù)個的熔絲鎖存電路84相連，從而在列地址的譯碼結果與第奇數(shù)個的熔絲鎖存電路84所示的列地址一致時，執(zhí)行冗余處理。此外，冗余電路83-2與第偶數(shù)個的熔絲鎖存電路84相連，從而在列地址的譯碼結果與第偶數(shù)個的熔絲鎖存電路84所示的列地址一致時，執(zhí)行冗余處理。這里，第奇數(shù)個的熔絲鎖存電路84僅在選擇了行區(qū)塊81的時候有效，第偶數(shù)個的熔絲鎖存電路84僅在選擇了行區(qū)塊82的時候有效。
圖8是示出熔絲鎖存電路84的結構的一個例子的電路圖。
圖8的熔絲鎖存電路84包括PMOS晶體管91至96、NMOS晶體管97至102、以及反相器103至105。在PMOS晶體管91和NMOS晶體管98之間設置有熔絲40(或41)。PMOS晶體管94及95和NMOS晶體管100及101構成儲存1比特的熔絲切斷信息的鎖存器。
PMOS晶體管96和NMOS晶體管102通過并聯(lián)連接構成傳輸門，由該傳輸門控制是否將上述鎖存器中存儲的數(shù)據(jù)輸出。傳輸門的開閉由信號rbx(x＝1或2)來控制。這樣，除了由傳輸門控制輸出之外，熔絲鎖存電路84的操作與圖4的熔絲鎖存電路29的操作相同。
圖9是示出用于生成控制熔絲鎖存電路的有效/無效信號rbx的電路的一個例子的電路圖。
圖9的rbx信號生成電路包括選擇開關111及112和反相器113及114。若切斷選擇開關111并連接選擇開關112，則輸出信號rb0及rb1分別被固定為LOW及HIGH。相反，若連接選擇開關111并切斷選擇開關112，則輸出信號rb0及rb1依賴于地址信號A10。若地址信號A10為HIGH，則輸出信號rb0及rb1分別被設定為HIGH及LOW。若地址信號A10為LOW，則輸出信號rb0及rb1分別被設定為LOW及HIGH。與圖5的情況相同，選擇開關111以及112用與形成熔絲的金屬相同的材料(同一層)構成。
這樣，在第二實施例中，當希望確保高冗余效率時，可以將所有的熔絲設為有效并使用地址信號A10來進行選擇，當希望確保熔絲的高可靠性時，可以切斷選擇開關111并連接選擇開關112，從而僅使第偶數(shù)個的熔絲為有效。
從以上的第一實施例及第二實施例的說明可知，在本發(fā)明中，可以將屬于某一熔絲組的多個熔絲每隔預定數(shù)目進行配置，而不用依賴于備用件的數(shù)目或具體的冗余處理的構成。由此，可對每個熔絲組以電路方式選擇使用/不使用，從而可根據(jù)需要降低冗余效率來提高熔絲的可靠性。
圖10是存儲區(qū)塊17的第三實施例的結構示意圖。在圖10中，對于與圖2相同的構成要素標注相同的標號，并省略其說明。
就列系統(tǒng)的結構而言，圖10的存儲區(qū)塊17與圖2的存儲區(qū)塊相同。圖10的存儲區(qū)塊17的字系統(tǒng)包括字驅動器121、字線的備用驅動器123、字線的冗余電路125、字譯碼器127、多個熔絲鎖存電路29、以及熔絲陣列130。這樣，在第三實施例中，字系統(tǒng)中僅設置了一組備用件。此時，由于熔絲組也為1組，所以能夠以熔絲間距L配置熔絲140。但在第三實施例中，在以間距L配置的熔絲140之間配置了不使用的虛擬熔絲141。
通過配置該虛擬熔絲141，在激光切斷時虛擬熔絲141起到墻壁的作用，從而可避免切斷熔絲140與相鄰的熔絲140短路。此外，若將所述虛擬熔 141設定為不連接任何電源的浮動狀態(tài)，則即使與熔絲140短路，也不會發(fā)生故障。這樣，就可以在不降低熔絲的可靠性的情況下提高熔絲切斷時的切斷余量。
以上，基于實施例對本發(fā)明進行了說明，但本發(fā)明不僅限于上述實施例，可在權利要求書的范圍內的進行各種變更。
權利要求
1.一種半導體存儲裝置，其特征在于，包括多個第一熔絲鎖存電路，用于對第一地址進行冗余；多個第二熔絲鎖存電路，用于對第二地址進行冗余；以及無效電路，用于使所述多個第二熔絲鎖存電路無效，與所述多個第一熔絲鎖存電路對應的多個第一熔絲位置交替地介于與所述多個第二熔絲鎖存電路對應的第二熔絲位置之間。
2.如權利要求1所述的半導體存儲裝置，其特征在于，還包括設置于所述第一熔絲位置上的熔絲，和設置于所述第二熔絲位置上的熔絲。
3.如權利要求1所述的半導體存儲裝置，其特征在于，還包括設置于所述第一熔絲位置上的熔絲，所述第二熔絲位置上不存在熔絲。
4.如權利要求3所述的半導體存儲裝置，其特征在于，所述無效電路包括選擇是否生成使所述多個第二熔絲鎖存電路無效的信號的開關，所述開關由與所述熔絲相同的材料形成。
5.如權利要求1所述的半導體存儲裝置，其特征在于，所述第一熔絲位置和所述第二熔絲位置在一列內交替配置。
6.如權利要求1所述的半導體存儲裝置，其特征在于，還包括多個第三熔絲鎖存電路，用于對第三地址進行冗余；多個第三熔絲，與所述多個第三熔絲鎖存電路對應；和多個虛擬熔絲，與所述多個第三熔絲在一列內交替配置。
7.如權利要求6所述的半導體存儲裝置，其特征在于，所述多個虛擬熔絲處于不與其它電路部分電連接的浮動狀態(tài)。
8.如權利要求1所述的半導體存儲裝置，其特征在于，所述無效電路將所述多個第二熔絲鎖存電路的輸出固定為預定電平。
9.如權利要求1所述的半導體存儲裝置，其特征在于，所述無效電路包括用于選擇是否生成使所述多個第一熔絲鎖存電路無效的信號的電路，和用于選擇是否生成使所述多個第二熔絲鎖存電路無效的信號的電路。
全文摘要
一種半導體存儲裝置，其特征在于，包括用于對第一地址進行冗余的多個第一熔絲鎖存電路、用于對第二地址進行冗余的多個第二熔絲鎖存電路、以及用于使多個第二熔絲鎖存電路無效的無效電路，與多個第一熔絲鎖存電路對應的多個第一熔絲位置并不相互相鄰，而是由與多個第二熔絲鎖存電路對應的第二熔絲位置介于其間。
文檔編號G11C7/00GK1695205SQ03825070
公開日2005年11月9日 申請日期2003年4月23日 優(yōu)先權日2003年4月23日
發(fā)明者菊竹陽, 伊藤成真, 川畑邦范 申請人:富士通株式會社