專利名稱：：非易失性存儲電路及其驅(qū)動方法和使用該存儲電路的半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明是涉及非易失性存儲電路及其驅(qū)動方法以及使用該存儲電路的半導(dǎo)體裝置，特別是涉及作為制造后可重寫電路連接信息，且切斷電源后仍能夠保持電路連接信息的作為可重構(gòu)(Reconfigurable)LSI的重要元件的非易失性存儲電路及其驅(qū)動方法以及使用該存儲電路的半導(dǎo)體裝置。
背景技術(shù)：
：近幾年隨著電子領(lǐng)域新產(chǎn)品開發(fā)的加速，占領(lǐng)電子產(chǎn)品中心位置的LSI的開發(fā)周期也縮短了。此外，在所開發(fā)的新產(chǎn)品中，因為要求LSI功能擴(kuò)大以及性能改善，各種LSI的壽命也變短了。提高了對適用于產(chǎn)品的新功能的要求，LSI的設(shè)計完成后，即使是在已進(jìn)入生產(chǎn)步驟也會有變更規(guī)格的要求。另一方面，由于在這樣的環(huán)境下，LSI設(shè)計后沒有充分的時間驗證，所以也存在有帶有缺陷(不適當(dāng))的硬件或軟件直接進(jìn)入生產(chǎn)步驟的可能性，這種情況下也需要變更。鑒于這些要求，制作后可變更電路連接信息的現(xiàn)場可編程門陣列FPGA(FieldProgrammableGateArray現(xiàn)場可編程門陣列)等的可重構(gòu)LSI受到關(guān)注。在可編程門陣列FPGA中，電路連接信息或LUT(查找表look-up-table)內(nèi)的設(shè)定信息、即參數(shù)等收納在SRAM內(nèi)。SRAM若切斷電源停止供電后，存儲內(nèi)容會消失。因此，使用可編程門陣列FPGA構(gòu)成系統(tǒng)時，要具備與可編程門陣列FPGA不同的EEPROM等非易失性存儲器，每當(dāng)接通電源開始供電時，都要從非易失性存儲器中下載電路連接信息或LUT參數(shù)。類似這樣的構(gòu)成，由于系統(tǒng)在接通電源后從非易失性存儲器中下載完電路連接信息或LUT參數(shù)之前不會運(yùn)作，因此不適用于接通電源后要求馬上運(yùn)作的系統(tǒng)。此外為了降低消耗的電力，希望對LSI內(nèi)的各區(qū)域進(jìn)行供電管理，但如上述若在斷開電源后再次開始供電每次都需要下載電路連接信息或LUT參數(shù)，則不能進(jìn)行各區(qū)域的斷電，很難實現(xiàn)降低消耗的電力。因此，作為電路連接信息或LUT參數(shù)在斷電后仍能保持的可編程門陣列FPGA，開發(fā)了EEPROM內(nèi)藏型的裝置。但是，要使EEPROM內(nèi)藏在可編程門陣列FPGA芯片內(nèi)，存在有制造過程復(fù)雜，成本高的問題。此外，EEPROM的重寫動作慢，即還有重寫數(shù)據(jù)需要很長時間的問題。近幾年為了克服這些問題，如圖19所示，在由6晶體管構(gòu)成的現(xiàn)有的SRAM上附加兩個鐵電體電容器實現(xiàn)非易失性。提出了如圖20所示的電路(T.Miwaetal.ProceedingsofSymposiumonVLSICircuits(2001))。如圖20所示的電路，具有作為構(gòu)成現(xiàn)有SRAM的N型晶體管的第一、第三、第五、第六晶體管951、953、955、956，作為P型晶體管的第二及第四晶體管952、954的6個晶體管，以及第一及第二鐵電體電容器964、965。這些電容器分別插入作為SRAM的存儲節(jié)點的第一節(jié)點962以及第二節(jié)點963和鐵電體極化控制線966之間。在切斷如圖20所示的電源之前，向鐵電體極化控制線966施加規(guī)定的脈沖電壓，兩個鐵電體電容器964、965的極化方向相反。接通電源時，以μs級或亞μs級使電源線960的電壓緩慢地上升。此時隨著電源線960的電壓上升，第一節(jié)點962以及第二節(jié)點963的電壓慢慢上升。鐵電體電容器964、965的任意一方，因為鐵電體電容器的反向比另一方需要更多的電荷，因此第一節(jié)點962和第二節(jié)點963的電壓上升速度不同。一旦第一節(jié)點962和第二節(jié)點963的電壓不相同，電壓快速上升一方的節(jié)點上升到與電源線960的電源電壓相同的電壓，其他節(jié)點下降到接地線961的接地電壓，保持穩(wěn)定。即在電源斷開前，通過向鐵電體極化控制線966施加規(guī)定的脈沖電壓，在該時刻存儲在SRAM的內(nèi)容作為第一及第二的鐵電體電容器964、965的極化狀態(tài)保存。由此接通電源后可將電源斷開前的存儲內(nèi)容再現(xiàn)到SRAM中。之后如圖20所示的電路，進(jìn)行與通常的SRAM同樣的運(yùn)作，第一及第二鐵電體電容器964、965與存儲器的讀取、寫入控制無直接關(guān)系。但是所述的現(xiàn)有技術(shù)存在有如下問題。第一是存儲單元待機(jī)時的泄漏電流增大的問題。一般鐵電體易流過泄漏電流。電源接通時，由于SRAM的特征，第一及第二節(jié)點962、963有一方成為電源電壓，另一方成為接地電壓。因此通過鐵電體極化控制線966串聯(lián)連接的兩個鐵電體電容器964、965的兩端，即第一及第二節(jié)點962、963之間一直施加電源電壓。這成為存儲單元在待機(jī)時泄漏電流增大的原因。SRAM的特征是待機(jī)時泄漏電流少，但在圖20的電路中，該特征有可能受到損害。第二是存儲單元的寫入·讀取時消耗電力增大的問題。如上所述，兩個鐵電體電容器964、965通過鐵電體極化控制線966連接于第二及第二節(jié)點962、963之間。所以，這些鐵電體電容器964、965，在通過第一比特線955、以及是第一比特線955的相反的電壓水平的第二比特線956向存儲單元進(jìn)行數(shù)據(jù)的存儲·讀取時，會作為寄生電容器而作用，必需多余的電荷，因而存儲單元的存儲·讀取時消耗的電量增大。
發(fā)明內(nèi)容本發(fā)明是為了解決上述問題而提出，其目的在于，提供一種在待機(jī)時漏泄電流或?qū)懭搿ぷx取時消耗的電量不會增大，電路連接信息或LUT參數(shù)等的設(shè)定狀態(tài)在切斷電源后仍能保存的非易失性存儲電路及其驅(qū)動方法以及使用該存儲電路的半導(dǎo)體裝置。為了達(dá)到上述目的，本發(fā)明的非易失性存儲電路，具有由各柵極相互連接、且各漏極將第一節(jié)點夾于其間而連接的第一晶體管與第二晶體管構(gòu)成的第一逆變器；由各柵極相互連接、且各漏極將第二節(jié)點夾于其間而連接的第三晶體管與第四晶體管構(gòu)成的第二逆變器；字碼線連接于柵極，連接于第一比特線和所述第一節(jié)點之間的第五晶體管；以及所述字碼線連接于柵極，連接于第二比特線和所述第二節(jié)點之間的第六晶體管，所述第一節(jié)點連接于所述第三晶體管的柵極及第四晶體管的柵極，所述第二節(jié)點連接于所述第一晶體管的柵極和第二晶體管的柵極，所述第一晶體管的源極及所述第三晶體管的源極連接于接地線上，所述第二晶體管的源極及所述第四晶體管的源極連接于電源線，還具有電阻值可電變換的第一電阻元件和第二電阻元件，所述第一電阻元件以及所述第二電阻元件是指滿足由以下位置關(guān)系中選出的從第一至第四的任一位置關(guān)系所述第一電阻元件連接于所述第一晶體管的源極和所述接地線之間，所述第二電阻元件連接于所述第三晶體管的源極和所述接地線之間的第一位置關(guān)系；所述第一電阻元件連接于所述第二晶體管的源極和所述電源線之間，所述第二電阻元件連接于所述第四晶體管的源極和所述電源線之間的第二位置關(guān)系；所述第一電阻元件連接于所述第一節(jié)點和所述第一晶體管的漏極之間，所述第二電阻元件連接于所述第二節(jié)點和所述第三晶體管的漏極之間的第三位置關(guān)系；以及所述第一電阻元件連接于所述第一節(jié)點和所述第二晶體管的漏極，所述第二電阻元件連接于所述第二節(jié)點和所述第四晶體管的漏極之間的第四位置關(guān)系。這里的連接不是僅限于直接連接，還包括中間有間接物的間接連接。為了達(dá)到所述目的，本發(fā)明的非易失性存儲電路的驅(qū)動方法，是關(guān)于所述本發(fā)明的非易失性電路的驅(qū)動方法，包括存儲步驟，該存儲步驟具有在停止向所述非易失性存儲電路供電前使所述第一及第二電阻元件為低電阻狀態(tài)的第一步驟，及在所述第一步驟之后將所述第一以及第二電阻元件的任一方為高電阻狀態(tài)的第二步驟；和調(diào)用步驟，其中，在開始向所述非易失性存儲電路供電后，向所述字碼線、所述第一及第二比特線，以及在所述電源線在規(guī)定的時刻施加電壓。為了達(dá)到所述目的，第一方面的使用了本發(fā)明的非易失性存儲電路的半導(dǎo)體裝置，在查找表的參數(shù)用存儲器使用上述本發(fā)明的非易失存儲電路。為了達(dá)到所述目的，第二方面的使用了本發(fā)明的非易失性存儲電路的半導(dǎo)體裝置，在電路連接信息控制用存儲器中使用有關(guān)所述本發(fā)明的非易失存儲電路。為了達(dá)到所述目的，第三方面的使用了本發(fā)明的非易失性存儲電路的半導(dǎo)體裝置，具有所述本發(fā)明的非易失存儲電路，使用于加密處理用。圖1是表示本發(fā)明實施方式的非易失性存儲電路的電路圖。圖2是為了說明圖1所示的非易失性存儲電路的驅(qū)動方法的電路圖。圖3是表示使用于圖1所示的非易失性存儲電路的晶體管的電流電壓特性的圖。圖4是圖1所示的非易失性存儲電路的存儲控制的第一步驟的時序圖。圖5是表示圖1所示的非易失性存儲電路的存儲控制的第一步驟中電阻元件中流動的電流的模擬結(jié)果的圖。圖6是圖1所示的非易失性存儲電路的存儲控制的第二步驟的時序圖。圖7是表示圖1所示的非易失性存儲電路的存儲控制的第二步驟中電阻元件中流動的電流的模擬結(jié)果的圖。圖8是圖1所示的非易失性存儲電路的調(diào)用控制的時序圖。圖9是表示圖1所示有關(guān)非易失性存儲電路的調(diào)用控制的存儲節(jié)點電壓的模擬結(jié)果的圖。圖10是圖1所示的非易失性存儲電路中變更電阻元件位置的電路圖。圖11是圖1所示非易失性存儲電路中進(jìn)而附加電阻元件的電路圖。圖12的(a)、(b)是圖1所示的非易失性存儲電路中再次變更電阻元件位置的電路圖。圖13(a)是圖1所示非易失性存儲電路中使用TMR元件作為電阻元件的電路圖，(b)是表示電阻元件部分概略結(jié)構(gòu)的立體圖。圖14是表示如圖13(a)中所示的非易失性存儲電路中還附加有磁場控制線的電阻元件部分的概略結(jié)構(gòu)的立體圖。圖15是圖1所示的非易失性存儲電路中將串聯(lián)連接的N型晶體管及電阻元件由有浮游柵極的N型晶體管置換的電路圖。圖16是圖1所示的非易失性存儲電路中將串聯(lián)連接的N型晶體管及電阻元件用有鐵電體電容器的N型晶體管置換的電路圖。圖17是應(yīng)用了本發(fā)明的實施方式的非易失性存儲電路的LUT的電路圖。圖18(a)是將本發(fā)明的實施方式的非易失性存儲電路應(yīng)用于配線間的連接控制的電路圖，(b)是將本發(fā)明的實施方式的非易失性存儲電路應(yīng)用于三態(tài)緩沖器的電路圖。圖19是表示現(xiàn)有的SRAM電路圖。圖20是表示具有鐵電體的現(xiàn)有的SRAM電路圖。具體實施例方式以下參照附圖詳細(xì)說明有關(guān)本發(fā)明的半導(dǎo)體裝置的實施方式。圖1是有關(guān)本發(fā)明實施方式的所示的非易失性存儲電路的電路圖。本發(fā)明的實施方式的非易失性存儲電路，具有構(gòu)成第一逆變器的第一晶體管101以及第二晶體管102；構(gòu)成第二的逆變器的第三晶體管103以及第四晶體管104；作為旁路晶體管的第五晶體管105以及第六晶體管106；字碼線107；第一比特線108及第二比特線109；電源線110；接地線111；以及第一電阻元件114和第二電阻元件115。在此，構(gòu)成第一逆變器的第一及第二晶體管101、102，以及構(gòu)成第二逆變器的第三及第四晶體管103、104，分別為互補(bǔ)型晶體管。以下對第一、第三、第五以及第六晶體管101、103、105、106為N型晶體管，第二及第四晶體管102、104為P型晶體管的情況加以說明。第三晶體管103以及第四晶體管104相互連接的柵極(第二逆變器的輸入端子)，連接于相互連接第一晶體管101以及第二晶體管102的漏極的第一節(jié)點112(第一交換器的輸出端子)上。第一晶體管101以及第二晶體管102的相互連接的柵極(第一逆變器的輸入端子)，連接于相互連接第三晶體管103以及第四晶體管104的漏極的第二節(jié)點113(第二的逆變器的輸出端子)，這些構(gòu)成觸發(fā)電路。圖1所示的電路與現(xiàn)有的SRAM(圖19)不同的是，第一及第二電阻元件114、115分別配置在第一晶體管101的源極和地線111之間、以及第三晶體管103的源極和地線111之間。這里，第一及第二電阻元件114、115是作為電阻元件形成后成為其電阻值可變化的可變電阻元件，例如，使用GeSbTe等的硫族化合物的相變材料的可變電阻元件，或根據(jù)施加的磁場而使電阻值變化的GMR(巨磁電阻GiantMagneticResistance)元件、TMR(隧道磁性電阻TunnelingMagneticResistance)元件等可變電阻元件。接著，對圖1所示的非易失性存儲電路的非易失性，即切斷電源后仍保存存儲內(nèi)容功能進(jìn)行說明。詳細(xì)內(nèi)容后敘，在此僅說明其概要。如圖1所示的非易失性存儲電路的非易失功能，通過在切斷電源前將存儲內(nèi)容保存在電阻元件中(以下記為存儲(Store)控制)，通過接通電源后再現(xiàn)原有的存儲內(nèi)容(以下記為調(diào)用(Recall)控制)來實現(xiàn)。首先在存儲控制中，使用與作為第一及第二電阻元件114、115而用的可變電阻元件相應(yīng)的規(guī)定的部件，將第一及第二電阻元件114、115任一方的電阻值改變?yōu)榇笥谄渌娮柚?，該變化后的電阻值分別由各電阻變換元件保存。例如假設(shè)將第二電阻元件115的電阻值變?yōu)榈谝浑娮柙?14電阻值的2倍。接著，在調(diào)用控制中，將字碼線107的電壓設(shè)為低電平(通常為0V)而去除來自第一及第二比特線108、109的影響，之后，電源線110的電壓由0V逐漸變大。此時由于第一及第二電阻元件114、115分別連接于第一晶體管101的源極和接地線111之間，以及第三晶體管103的源極和接地線111之間，所以在第一及第三晶體管101、103開始流入電流時，由于第一及第二電阻元件114、115會產(chǎn)生電壓下降，第一及第三晶體管101、103的源極電壓上升。這樣第一及第三晶體管101、103的閾值(Vt)看上去上升。由于假設(shè)了第二電阻元件115的電阻值為第一電阻元件114的電阻值的2倍，所以第三晶體管103的源極電位比第一晶體管101的源極電位還要上升，第三晶體管103與第一晶體管101相比電流變得不易流動。因此，根據(jù)流入第一晶體管101的電流，第一節(jié)點112的電壓接近接地電壓。由于第一節(jié)點112與第三晶體管103柵極是電氣連接，所以第三晶體管103電流就更不易流動，最終第一節(jié)點112達(dá)到接地電壓，相反第二節(jié)點113達(dá)到電源電壓而穩(wěn)定。這樣若第二電阻元件115的電阻值比第一電阻元件114的電阻值大，則第一節(jié)點112達(dá)到接地電壓，反之，由于第二節(jié)點113達(dá)到電源電壓，在切斷電源前若根據(jù)規(guī)定的大小關(guān)系設(shè)定第一及第二電阻元件114、115的電阻值，電源接通后存儲單元的數(shù)據(jù)可再次回到規(guī)定的值。即圖1所示的非易失性存儲電路具有非易失性功能。所述存儲控制根據(jù)第一及第二電阻元件114、115所使用的可變電阻元件的種類而不同。作為一例，用圖2、3說明第一及第二電阻元件114、115使用具有GeSbTe等相變材料的電阻元件時的情況。圖2是在圖1中所示的非易失性存儲電路的電路圖中，在存儲控制時記載了電壓、電流的一部分。圖3(a)所示的是第一及第三晶體管101、103的漏極電流-漏極電壓(Id-Vd)特征的一部分，(b)是表示存儲控制時對字碼線107的脈沖電壓Vword的施加時刻，以及第一及第三晶體管101、103的漏極電流Ia、Ib的大小的圖。首先，為了去除第二晶體管102和第四晶體管104的影響，切斷電源線110的電源供電，字碼線107的電壓為低電平(通常為0V)。接著，對第一比特線108加電壓Va，同時給第二比特線109加電壓Vb，字碼線107為高電平。這樣第一及第三晶體管101、103柵極電壓Vg分別為Va、Vb。也可使加于字碼線107的電壓與電源電壓相同，為了避免以字碼線107為柵極電極的第五、第六晶體管105、106的基板偏壓效果，也可施加比第一及第二比特線108、109的電壓Va、Vb的大的一方還大的電壓。字碼線107為高電平時，向第一節(jié)點112施加電壓Va，向第二節(jié)點113施加電壓Vb。這樣第一晶體管101中柵極電壓Vg＝Vb，漏極電壓Vd＝Va。另一方面，第三晶體管103中，柵極電壓Vg＝Va，漏極電壓Vd＝Vb。圖3(a)中所示Id-Vd的特征是向第一晶體管101中流入電流Ia，向第三晶體管103中流入電流Ib。此時，由于第一及第二電阻元件114、115由GeSbTe等的相變材料所形成，電阻值隨施加的電流值和其變化模式而變化。即，相變材料施加復(fù)位電流Iy以上的電流，迅速切斷電流急冷卻后為非晶體狀態(tài)，成為高電阻。另一方面，由于施加設(shè)定電流Ix以上且小于復(fù)位電流Iy的電流，逐漸減少電流緩慢冷卻而結(jié)晶化，成為低電阻。而且，相變材料保持該狀態(tài)。所以，向第一晶體管101流入比復(fù)位電流Iy還要大的電流Ia而設(shè)定電壓Va，向第三晶體管103流入設(shè)定電流Ix以上且小于復(fù)位電流Iy的電流Ib而設(shè)定電壓Vb，若向字碼線107施加電壓脈沖Vword，第一電阻元件114可為高電阻，第二電阻元件115可為低電阻。下面詳細(xì)說明圖1所示的非易失性存儲電路的驅(qū)動方法。如上所述，本驅(qū)動方法包括存儲控制及調(diào)用控制。以下假定第一及第二電阻元件114、115由GeSbTe等的硫族化合物的相變材料構(gòu)成。(存儲控制)首先詳細(xì)說明存儲控制。存儲控制包括兩步驟。存儲控制的第一步驟中，第一及第二電阻元件114、115均為晶體狀態(tài)，低電阻。第二步驟中，第一或第二電阻元件114、115中僅一方為非晶體狀態(tài)，高電阻。根據(jù)所述兩個步驟，存儲在非易失性存儲電路的信息，即是將作為存儲節(jié)點的第一及第二節(jié)點112、113的電壓狀態(tài)保存為第一及第二電阻元件114、115的電阻值。(第一步驟)圖4是在存儲控制的第一步驟中，向圖1所示的非易失性存儲電路的各線施加電壓的時序圖。WT、B1、B2、DD分別表示字碼線107、第一比特線108、第二比特線109、電源線110的電壓。在向第一比特線108、第二比特線109、電源線110施加電源電壓Vdd的狀態(tài)下，向字碼線107施加使第五及第六晶體管105、106為接通的高電平電壓Vbt(WT＝Vbt)。在此，電壓Vbt也可以比電源電壓Vdd大。在維持該狀態(tài)為時間Ta期間之后，字碼線107的電壓Wt＝Vbt急速回到第五及第六晶體管105、106為斷開的低電壓，例如急速回到0V。這樣，第五及第六晶體管105、106為導(dǎo)通狀態(tài)，第一及第二節(jié)點112、113的電壓增加到電源電壓Vdd附近。因此第一及第三晶體管101、103為導(dǎo)通狀態(tài)，第一及第二電阻元件114、115中流入電流。如上所述，如果給予相變材料某一規(guī)定以上的焦耳熱后緩慢冷卻，成為晶體狀態(tài)而為低電阻。例如，已知的有，要使使用SiO2作為絕緣膜的直徑φ190nm的相變材料成為晶體狀態(tài)，單位體積需要的焦耳熱為1.6pJ(S.Tysonetal.，AerospaceConferenceProceedings、2000IEEEvol.5pp385-390)。關(guān)于圖1所示的非易失性存儲電路，舉一例，分析了第一步驟在向字碼線107施加的電壓WT＝Vbt為3.9V，施加時間Ta為100ns，第一及第二電阻元件114、115的直徑為φ190nm，使用SiO2作為絕緣膜，在初期狀態(tài)下第二電阻元件115的電阻值為第一電阻元件114的10倍，在按照圖4所示的時序圖施加電壓的條件下進(jìn)行模擬。圖5是表示向各個第一及第二電阻元件114、115流入電流Ia、Ib的模擬結(jié)果的圖。圖5中時間軸(橫坐標(biāo))是以向字碼線107施加的脈沖電壓(WT＝Vbt)的開始時刻為0。如圖5所示可知，流入第一電阻元件114及第二電阻元件115的電流分別為Ia＝100(μA)、Ib＝17(μA)。由此，發(fā)生在第一及第二電阻元件114、115的焦耳熱分別為11pJ、1.6pJ，任何一個如果緩慢冷卻則成為晶體狀態(tài)的充分的熱量(參照S.Tysonetal.的所述文獻(xiàn))。如上所述，在存儲控制的第一步驟中，通過向第一比特線108、第二比特線109、電源線110施加電源電壓Vdd的狀態(tài)下，通過向字碼線107施加高電平的電壓Vbt，能夠使非易失性存儲電路的第一及第三晶體管101、103為導(dǎo)通狀態(tài)，給予為了使第一及第二電阻元件114、115為晶體狀態(tài)(低電阻)所需要的焦耳熱。(第二步驟)圖6是在存儲控制的第二步驟中，如圖1所示向非易失性存儲電路的各線施加電壓的時序圖。符號的含義與圖4相同。假設(shè)第一及第二電阻元件114、115均在第一步驟形成晶體狀態(tài)(低電阻)，其電阻值基本相等。向第一比特線108及電源線110施加電源電壓Vdd，向第二比特線109施加比電源電壓Vdd小的電壓Vbb2的狀態(tài)下，向字碼線107施加高電平的電壓Vbt(WT＝Vbt)。此時電壓Vbt比電源電壓Vdd大。在時間Tb期間內(nèi)維持該狀態(tài)，之后將字碼線107的電壓WT急速回到低電平，例如急速回到0V。由此，在時間Tb期間，第五及第六晶體管105、106為導(dǎo)通狀態(tài)，第一節(jié)點112的電壓增大到施加給第一比特線108的電源電壓Vdd附近的電壓Va，第二節(jié)點113的電壓增大到施加給第二比特線109的電源電壓Vbb2附近的電壓Vb。由此，第一及第三晶體管101、103為導(dǎo)通狀態(tài)，第一及第二電阻元件114、115分別流入電流Ia、Ib。時間Tb之后如果WT＝0時，則Ia＝Ib＝0。如上所述，給予構(gòu)成第一及第二電阻元件114、115的相變材料一定的焦耳熱達(dá)到融點以上后，如急速冷卻，成為非晶體狀態(tài)、高電阻。為了使在絕緣膜中使用SiO2的直徑為φ190nm的相變材料成為非晶體狀態(tài)，單位體積需要的焦耳熱為約3.6pJ(參照S.Tysonetal.的所述文獻(xiàn))。因此，為了使電流Ia大于等于非晶體狀態(tài)需要的復(fù)位電流Iy，電流Ib小于等于結(jié)晶狀態(tài)需要的設(shè)定電流Ix，設(shè)定產(chǎn)生在第一及第二節(jié)點112、113的電壓Va、Vb，即設(shè)定施加給第一及第二比特線108、109的電壓為適當(dāng)值，之后將電流Ia、Ib急速變?yōu)?。這樣，可保持僅第一電阻元件114為非晶狀態(tài)，即高電阻，第二電阻元件115為晶體狀態(tài)極，即保持低電阻狀態(tài)。關(guān)于圖1所示的非易失性存儲電路，作為一例，分析了第二步驟，其中，在向字碼線107施加的電壓WT＝Vbt為3.9V，施加時間Tb為30ns，第一比特線108的電壓B1為電源電壓Vdd，第二比特線109的電壓B2＝Vbb2為1.5V，第一步驟后的第一及第二電阻元件114、115的電阻值均為10kΩ，按照圖6所示的時序圖施加電壓的條件下進(jìn)行模擬。圖7是流入第一及第二電阻元件114、115電流Ia、Ib的模擬結(jié)果，是與圖5所示同樣的圖。如圖7所示可知，在穩(wěn)定狀態(tài)下，流入第一電阻元件114及第二電阻元件115的電流分別為Ia＝109(μA)、Ib＝31(μA)。由此發(fā)生在第一及第二電阻元件114、115的焦耳熱分別為3.7pJ、0.35pJ。因此，在電流急劇變?yōu)?，急速冷卻的情況下，可維持第一電阻元件114為非晶狀態(tài)(高電阻)，而第二電阻元件115為晶體狀態(tài)(低電阻)(參照S.Tysonetal.的上述文獻(xiàn))。以上，在存儲控制的第二步驟，向第一比特線108施加電源電壓Vdd，向第二比特線109施加1.5V電壓的狀態(tài)下，通過向字碼線110施加高電平的電壓，非易失性存儲電路的N型MOS晶體管101、103為導(dǎo)通狀態(tài)，可施加僅使第一電阻元件114成為非晶狀態(tài)(低電阻)所需要的焦耳熱。與上述相反，若維持第一電阻元件114為低電阻(晶體狀態(tài))，第二電阻元件115為高電阻(非晶體狀態(tài))，則施加給第一比特線108、第二比特線109的電壓也與上述相反，即設(shè)定為B1＝Vbb2、B2＝Vdd，向字碼線107施加高電平脈沖電壓Vbt即可。這樣，通過存儲控制的第一及第二步驟，可將存儲在非易失性存儲電路中的信息，作為第一及第二電阻元件114、115的電阻值保存。(調(diào)用控制)接著，使用圖8、9說明調(diào)用控制。這里，所述存儲控制的結(jié)果，假設(shè)第一電阻元件114的電阻值為第二電阻元件115的電阻值的10倍。圖8是在調(diào)用控制中，對圖1所示的非易失性存儲電路的各線施加電壓的時序圖。將施加于電源線110的電壓DD由0V緩慢上升，從上升開始到時間Tc后成為Vdd之后，保持該狀態(tài)。分別施加于第一及第二比特線108、109的電壓B1、B2也與電壓DD在同一時刻，在時間Tc內(nèi)由0V上升到Vdd。在時間Tc內(nèi)，向字碼線107施加高電平的電壓Vdd。這樣第五及第六的MOS晶體管105、106為導(dǎo)通狀態(tài)，第一及第二節(jié)點112、113的電壓上升到電源電壓附近。因此，第一及第三晶體管101、103為導(dǎo)通狀態(tài)，第一及第二電阻元件114、115中流入電流。由于此時第一電阻元件114的電阻值是第二電阻元件115的電阻值的10倍，所以第一及第三晶體管101、103的源極電壓產(chǎn)生差異，第一晶體管101的源極電壓大于第三晶體管103的源極電壓。因為第一及第三晶體管101、103的基板連接接地線111，所以第一及第三晶體管101、103產(chǎn)生基板偏壓效果。由于源極電壓大的一方因基板偏壓效果而晶體管的實效閾值也大，所以在這樣的條件下，第一晶體管101比第三晶體管103的閾值要大。因此第一晶體管101不易接通，第三晶體管103容易接通，保持第一節(jié)點112為高電平，第二節(jié)點113為低電平。作為一例，以圖1中MOS晶體管101～106的最小柵極長為0.35μm，電源電壓Vdd為3.3V，電源恢復(fù)時施加給電源線110的電壓DD的上升時間Tc為100ns，第二電阻元件115的電阻值與MOS晶體管的接通電阻值為同程度的10kΩ，第一電阻元件114的電阻值是第二電阻元件115的電阻值10倍的100kΩ，在按照圖8所示的時序圖施加電壓的條件下進(jìn)行模擬，分析了調(diào)用控制。圖9是在第一及第二節(jié)點112、113產(chǎn)生的電壓Va、Vb的模擬結(jié)果圖。如圖9所示，第一及第二節(jié)點112、113的電壓Va、Vb，從開始控制至一段時間，均同樣上升，但上升到2V之后，第一及第二節(jié)點112、113的電壓Va、Vb產(chǎn)生壓差。從開始控制到約100ns之后的穩(wěn)定狀態(tài)，第一節(jié)點112的電壓Va成為電源電壓Vdd(3.3V)，第二節(jié)點113的電壓Vb下降到0V。這樣根據(jù)模擬，第一及第二電阻元件114、115的電阻值若有差異，則第一及第三晶體管101、103內(nèi)，連接更小電阻值的電阻元件的一方先接通，這樣可確認(rèn)第一及第二節(jié)點112、113的電壓已分別決定。在上述中，表示了第一電阻元件114的電阻值為第二電阻元件115的電阻值的10倍的模擬結(jié)果，但即使以2倍左右的條件進(jìn)行模擬，也得到了與圖9所示的同樣的結(jié)果。該結(jié)果是，在如圖1所示的非易失性存儲電路中，第一及第二電阻元件114、115的電阻比至少為2倍～10倍，若設(shè)定在較廣的范圍內(nèi)，所述調(diào)用控制是可能的，即意味著關(guān)于所述調(diào)用控制，第一及第二電阻元件114、115的電阻比的界限非常大。如上所述，有關(guān)本實施方式的非易失性存儲電路的調(diào)用控制，通過使第五及第六晶體管105、106為接通狀態(tài)，向電阻值不同的第一及第二電阻元件114、115流入電流，使第一及第三晶體管101、103的閾值產(chǎn)生差異，可將作為第一及第二電阻元件114、115的電阻值的不同而保存的信息，可作為第一及第二節(jié)點112、113的電壓而再現(xiàn)。此外在調(diào)用控制中，第一及第二電阻元件114、115的電阻比的界限非常大，只要第一及第二電阻元件114、115的電阻值的大小關(guān)系不反向，就可進(jìn)行正常的調(diào)用控制，即使有電阻值的偏差或變動，其動作也穩(wěn)定。在所述調(diào)用控制中，說明了第一及第二比特線108、109，電源線110的電壓B1、B2、DD緩慢上升的情況，但并不僅限于此，在非易失性存儲電路開始動作的電源電壓附近，只要使第一及第三晶體管101、103的閾值有充分差異即可。也可將第一及第二比特線108、109的電壓B1、B2固定在規(guī)定的電壓，僅使電源線110的電壓DD緩慢上升，或者，也可以使字碼線107的電壓WT及電源線110的電壓DD緩慢上升。此外，調(diào)用A控制中的時間Tc不僅限于100ns，也可以是約1ns左右的短時間。如圖1所示的非易失性存儲電路，在提供有電源電壓Vdd的通常動作時，進(jìn)行讀取存儲器的存儲信息的讀(READ)動作及向存儲器中寫入信息的寫(WRITE)動作。在讀(READ)動作中，使作為分流晶體管的第五及第六晶體管105、106為接通狀態(tài)，通過作為存儲節(jié)點的第一及第二節(jié)點112、113的電壓通過第一及第二比特線108、109而檢測。而且，在寫(WRITE)動作中，通過第一及第二比特線108、109設(shè)定作為存儲節(jié)點的第一及第二節(jié)點112、113為規(guī)定電壓。此時，由于第一及第二電阻元件114、115分別連接于第一及第三晶體管101、103的源極，在讀(READ)動作及寫(WRITE)動作中不作為寄生電阻運(yùn)作。因此，消耗的電量幾乎不會增大。而且，作為存儲節(jié)點的第一及第二節(jié)點112、113分別保持為0V或電源電壓Vdd，兩個逆變器(第一晶體管101及第二晶體管102，以及第三晶體管103及第四晶體管104)中幾乎不會有貫通電流。因此在待機(jī)時幾乎不會有泄漏電流。在讀(READ)動作時，根據(jù)1pF的負(fù)荷電容的放電，將電流由第一晶體管101流入第一電阻元件114時的焦耳熱，與所述模擬相同條件進(jìn)行模擬，第一電阻元件114的電阻值為低電阻(晶體狀態(tài))時約為2.3pJ，高電阻(非晶體狀態(tài))時約為0.015pJ。該結(jié)果與產(chǎn)生相變的所述焦耳熱(晶體狀態(tài)約為1.6pJ，非晶體狀態(tài)約為3.6pJ)相比可知，第一及第二電阻元件114、115的電阻值無論是高電阻或是低電阻，根據(jù)讀(READ)動作，第一及第二電阻元件114、115的狀態(tài)不會變化，即第一及第二電阻元件114、115的電阻值不會因讀(READ)動作而發(fā)生變化。如上所述，根據(jù)本發(fā)明實施方式的非易失性存儲電路，通過使用了相變材料的兩個電阻元件，在存儲控制的第一步驟成為晶體狀態(tài)，在第二步驟僅一方電阻元件成為非晶體狀態(tài)，可將存儲信息作為兩個電阻元件的電阻值保持，這樣可實現(xiàn)非易失性。此外，本發(fā)明實施方式的非易失性存儲電路，在待機(jī)時幾乎無泄漏電流，與現(xiàn)有的SRAM相比，在寫(WRITE)運(yùn)作、讀(READ)運(yùn)作中消耗的電量幾乎不增大。此外在調(diào)用控制中，通過向存儲節(jié)點施加比特線電壓，可實現(xiàn)非常穩(wěn)定的運(yùn)作。晶體管的數(shù)量與現(xiàn)有的SRAM同樣是6個，由于沒有增加，所以不會產(chǎn)生因增加新晶體管而增大消耗電量。以上說明了第一及第二電阻元件114、115分別連接于第一晶體管101的源極和接地線111，以及第三晶體管103的源極和接地線111之間的非易失性存儲電路(參照圖1)，但并不限于此。例如，也可以如圖10所示，第一及第二電阻元件114、115分別連接于第二晶體管102的源極和電源線110之間、以及第四晶體管104的源極和電源線110之間。這樣結(jié)構(gòu)情況與如上述同樣，第一及第二電阻元件114、115，開始向第二及第四晶體管102、104流入電流后，由各電阻產(chǎn)生電壓下降，使源極電壓下降。由此，P型晶體管閾值(Vt)看上去上升，根據(jù)第一電阻元件114和第二電阻元件115的電阻值的不同，第一節(jié)點112和第二節(jié)點113的電壓上升速度也不同。例如，假定第二電阻元件115的電阻值是第一電阻元件114的電阻值的2倍，則第四晶體管104的源極電壓比第二晶體管102的源極電壓低(P型與N型為相反方向)，第四晶體管104與第二晶體管102相比，電流不易流動。這樣，根據(jù)流入第二晶體管102的電流，第一節(jié)點112的電壓成為接近電源電壓的值。由于第一節(jié)點112與第四晶體管104的柵極電連接，所以第四晶體管104電流更難流動，最終第一節(jié)點112達(dá)到電源電壓，相反第二節(jié)點113達(dá)到接地電壓而穩(wěn)定。這樣，如圖1所示的電路同樣，通過控制第一及第二電阻元件114、115的電阻值，可決定接通電源后的非易失性存儲電路的數(shù)據(jù)。即如圖10所示在非易失性存儲電路中有非易失性功能。在圖10所示的電路的情況下，如上所述，將根據(jù)第一及第二電阻元件114、115的電阻值不同而第一及第二節(jié)點112、113的電壓上升速度也不同作為動作原理而使用。這樣即使在第一及第二電阻元件114、115的電阻值有差距，但只要第一電阻元件114的電阻值與第二電阻元件115的電阻值的大小關(guān)系不顛倒，就能夠正常發(fā)揮上述非易失性功能。這樣，如圖10所示的非易失性電路，構(gòu)成不易受第一及第二電阻元件114、115的電阻值偏差或變動影響的電路。如圖10所示的非易失性存儲電路的驅(qū)動方法，與上述圖1中所示的非易失性存儲電路的驅(qū)動方法相同，但施加于第一比特線108、第二比特線109的電壓不同。即在存儲控制的第一步驟中，第一及第二比特線108、109均維持0V的狀態(tài)下，向字碼線107施加高電平脈沖電壓，在第二步驟中第一及第二比特線108、109的任一方為0V，另一方為比0V高的電壓狀態(tài)下，向字碼線107施加高電平脈沖電壓即可。調(diào)用控制的時序圖與圖8同樣。在圖1、圖10所示的非易失性電路中，是僅第一及第三晶體管101、103的源極或第二及第四晶體管102、104的源極中的任一方與第一及第二電阻元件114、115連接，但也可以是如圖11所示，第一及第三晶體管101、103的源極以及第二及第四晶體管102、104的源極，與第一～第四電阻元件114～117連接。圖11所示的非易失性電路，電源電壓低，且電阻元件的電阻值的可變范圍小，但要想確保動作界限大時，或晶體管特性的差別大時有效。在這種情況下，第一及第二電阻元件114、115的電阻值的大小關(guān)系，需要設(shè)定為與第三及第四電阻元件116、117的電阻值的大小關(guān)系相反。例如，在第二電阻元件115的電阻值設(shè)定為比第一電阻元件114的電阻值大的情況下，第三電阻元件116的電阻值需要設(shè)定為大與第四電阻元件117的電阻值。圖11所示的非易失性存儲電路驅(qū)動方法的調(diào)用控制，與所述圖1所是的非易失性存儲電路調(diào)用控制相同，但在存儲控制中，可進(jìn)行將圖1及圖10的非易失性存儲電路的存儲控制加以組合的控制。即在關(guān)于說明有關(guān)圖1的非易失性存儲電路的存儲控制中，設(shè)定第一及第二電阻元件114、115的電阻值，在關(guān)于說明有關(guān)圖10的非易失性存儲電路的存儲控制中，設(shè)定第三及第四電阻元件116、117的電阻值。而且，圖1、圖10、圖11所示的電路是使用了N型晶體管和P型晶體管雙方的CMOS型的非易失性存儲電路，但并不僅限于此。例如也可使用耗盡型的N型晶體管或由非攙雜多晶硅等所形成的高電阻元件，取代作為P型晶體管的第二晶體管102及第四晶體管104。此外，也可以將構(gòu)成非易失性存儲電路的N型晶體管全部替換為P型晶體管。而且，以上說明了第一及第三晶體管101、103在將僅比接地線111高基于第一及第二電阻元件114、115而產(chǎn)生的電壓下降部分的電壓作為源極電壓運(yùn)作的情況，但并不僅限于此。只要在第一及第二電阻元件114、115的任何一方流入大于復(fù)位電流Iy的電流，另一方流入設(shè)定電流Ix以上且小于復(fù)位電流Iy的條件下，任意的電壓組合均可。例如考慮到有通過組合第一及第二電阻元件114、115的特性與第一及3晶體管101、103的特性而不能適當(dāng)進(jìn)行向如圖1所示的非易失性存儲電路中的數(shù)據(jù)寫入、即存儲控制的情況。在這種情況下，如圖12(a)所示，將第一及第二電阻元件114、115分別連接于第一晶體管101和第一節(jié)點112之間、和第三晶體管103和第二節(jié)點113之間是有效的。根據(jù)這樣的連接，在地線111作為源極而動作時，由于源極電壓不受第一及第二電阻元件114、115的影響，所以電流Ia及電流Ib也不受第一及第二電阻元件114、115的影響。圖12的(a)所示的非易失性存儲電路的驅(qū)動方法，與圖1所示的非易失性存儲電路的驅(qū)動方法相同。而且，如圖12的(b)所示，第一及第二電阻元件114、115分別連接于第一節(jié)點112和第二晶體管102之間、和第二節(jié)點113和第四晶體管104之間同樣有效。圖12的(b)所示的非易失性存儲電路的驅(qū)動方法，與圖10所示的非易失性存儲電路的驅(qū)動方法相同。而且，以上說明了作為第一及第二電阻元件114、115使用GeSbTe等的相變材料的情況，但并不僅限于此。也可以使用含有As等的其他硫族化合物等的相變材料，也可以使用鈣鈦礦系的強(qiáng)關(guān)聯(lián)電子材料。還可以使用施加磁場以變化電阻值的元件、例如GMR元件、TMR元件等。圖13(a)是使用TMR元件的非易失性存儲電路的電路圖。圖13(b)是第一及第二電阻元件114、115，以及第一及第二的磁場控制線154、155附近的三維結(jié)構(gòu)的立體模式圖。圖13(b)是(a)所示電路圖的上下反向的圖。在圖13(b)中，第一及第二電阻元件114、115具有由選旋轉(zhuǎn)方向可變更的自由磁性體層、以及旋轉(zhuǎn)在固定在規(guī)定的方向固定磁性體層的兩個磁場體層夾持絕緣層的3層構(gòu)造(均未圖示)。這里，作為TMR元件的第一及第二電阻元件114、115的自由磁性體層，根據(jù)施加的磁場的方向而變化旋轉(zhuǎn)的方向，根據(jù)兩個磁性體層(自由磁性體層及固定磁性體層)的旋轉(zhuǎn)是平行或反平行而變化電阻值。更進(jìn)一步具體說明，例如在接地線111和第一磁場控制線154中分別流入一定方向的電流，根據(jù)這些電流發(fā)生的磁場的合成磁場，可設(shè)定第一電阻元件114的自由磁性體層的旋轉(zhuǎn)方向。此時，設(shè)定的第一電阻元件114的自由磁性體層的旋轉(zhuǎn)方向與固定磁性體層的旋轉(zhuǎn)方向平行時，第一電阻元件114的電阻值變小。如果流入接地線111和第一磁場控制線154的電流的方向相反，則第一電阻元件114的自由磁性體層的旋轉(zhuǎn)方向與固定磁性體層的旋轉(zhuǎn)方向平行，第一電阻元件114的電阻值變大。同樣，如果使用接地線111及第二的磁場控制線155，可設(shè)定第二電阻元件115的電阻值。因此通過控制流入設(shè)置線111、第一及第二的磁場控制線154、155的各電流的方向，可將第一及第二電阻元件114、115的電阻值設(shè)定為規(guī)定的大小關(guān)系。圖13(b)所示的非易失性存儲電路中，設(shè)置有第一及第二的磁場控制線154、155，在磁場控制中使用與這些交叉的接地線111，但也可以如圖14所示，具有與接地線111平行的第三的磁場控制線156。如果由圖14所示的非易失性存儲電路中構(gòu)成存儲單元陣列，向某存儲單元中的數(shù)據(jù)輸入可使用利用了第一～第三的磁場控制線154～156的磁場控制來實現(xiàn)，同時可通過字碼線107、第一及第二比特線108、109從其他存儲單元中讀取數(shù)據(jù)。以上是設(shè)置有第一及第二電阻元件114、115，通過控制這些電阻值，在接通電源后再現(xiàn)非易失性存儲電路的數(shù)據(jù)，但并不僅限于此。如果能做出由圖1的第一晶體管101及第二晶體管102構(gòu)成的第一逆變器和由第三晶體管103及第四晶體管104構(gòu)成的第二逆變器的特性差，在接通電源后可實現(xiàn)數(shù)據(jù)的再現(xiàn)。例如，也可以是圖15所示的構(gòu)成的存儲電路。圖15所示的存儲電路是將圖1中的第一晶體管101及第一電阻元件114、以及第三及晶體管103及第二電阻元件115，分別變更為各有浮游柵極的第一及第三晶體管201、203的非易失性存儲電路。該非易失性存儲電路與現(xiàn)有的SRAM的電路構(gòu)成相同，是由具有浮游柵極的第一及第三晶體管201、203與第五及第六晶體管105、106和第二及第四晶體管102、104所構(gòu)成，與由具有浮游柵極的第一晶體管201及第二晶體管102構(gòu)成的逆變器和由具有浮游柵極的第三晶體管203及第四晶體管104構(gòu)成的逆變器的兩個逆變器有關(guān)，該兩個逆變器構(gòu)成為各個輸入端子與其他輸出端子相連接。有浮游柵極的第一及第三晶體管201、203通過FN(FowlerNordheim弗勞爾)電流或隧道熱電子(CHEChannelHotElectron)等向各浮游柵極注入電子，有效地變換閾值。例如，在僅向有浮游柵極的第一晶體管201的浮游柵極中注入電子有效地提高了閾值的情況下，由于有浮游柵極的第一晶體管201的在電源接通時流入的漏極電流，與具有浮游柵極的第三晶體管203相比要小，所以第一節(jié)點112保持比第二節(jié)點113高的電壓，達(dá)到電源電壓而穩(wěn)定。結(jié)果是，如果有浮游柵極的第一晶體管201的閾值，比有浮游柵極的第三晶體管203的閾值大，則第二節(jié)點113達(dá)到接地電壓，另一方面，為了使第一節(jié)點112達(dá)到電源電壓，通過控制有浮游柵極的第一及第三晶體管201、203的閾值，接通電源后可再現(xiàn)切斷電源前的數(shù)據(jù)。這意味著圖15所示的存儲電路有非易失性功能。這時，浮游柵極的形狀可以是現(xiàn)有的平板狀，也可是圓點狀。浮游柵極配置也可以在上部控制柵極的整個下面配置，也可以僅局部地配置在源極、漏極近旁的與閾值控制相關(guān)而必要的部分。而且，如圖16所示，即使是圖1的非易失性存儲電路中第一晶體管101及第一電阻元件114、與第三晶體管103及第二電阻元件115，分別用在柵極上部有鐵電體電容器的第一及第三MFIS型晶體管301、303置換構(gòu)成的存儲電路，也可得到與上述同樣的結(jié)果。進(jìn)而，第一及第三MFIS型晶體管301、303也可以是MFMIS型晶體管。關(guān)于本發(fā)明的非易失性存儲電路，有各種應(yīng)用的可能。圖17是將本發(fā)明的非易失性存儲電路作為查找表的存儲器使用時的電路圖。在圖17所示的查找表中，與4比特的輸入信號In0～I(xiàn)n3相比，根據(jù)設(shè)定在存儲單元SRAM中的各個值，可決定輸出信號Out。這時，通過在存儲單元SRAM中使用本發(fā)明的非易失性存儲電路，可使查找表具有非易失性功能。有關(guān)本發(fā)明的非易失性存儲電路，如圖18(a)所示，根據(jù)設(shè)定在配線A、B之間的分流晶體管的接通、斷開，在進(jìn)行配線A、B的連接、非連接的切換電路中，也可作為控制分流晶體管的柵極電極的電路連接信息控制用的存儲器使用。進(jìn)而，關(guān)于本發(fā)明的非易失性存儲電路，如圖18(b)所示，也可作為用于雙方向的數(shù)據(jù)流控制的三態(tài)緩沖器控制用的存儲。因此，將本發(fā)明的非易失性存儲電路作為查找表或電路連接信息控制用的存儲器的半導(dǎo)體裝置，可電氣改變電路連接信息及任何數(shù)據(jù)，且從外部觀察中不能辨別出電路構(gòu)成(布線間連接的有無)或存儲內(nèi)容，所以可作為高度加密處理用半導(dǎo)體裝置來使用。還有，在圖1、圖10、圖11、圖12(a)及圖12(b)中所示的非易失性存儲電路中，第一晶體管101與接地線111之間，第三晶體管103和接地線111之間，均不存在由晶體管等形成的開關(guān)元件。產(chǎn)業(yè)上利用的可能性本發(fā)明可實現(xiàn)一種非易失性存儲電路，可將存儲內(nèi)容作為兩個電阻變化元件的電阻值的差異保存，接通電源后可再現(xiàn)存儲內(nèi)容，不會產(chǎn)生待機(jī)時泄漏電流、或?qū)懭搿ぷx取時消耗的電量增大，可提供一種半導(dǎo)體裝置，電路連接信息或查找表的參數(shù)設(shè)定在切斷電源后仍可保存。權(quán)利要求1.一種非易失性存儲電路，其特征在于，包括由相互連接各自的柵極、且將第一節(jié)點夾在其間而連接各自的漏極的第一晶體管與第二晶體管構(gòu)成的第一逆變器；由相互連接各自的柵極、且將第二節(jié)點夾于其間而連接各自的漏極的第三晶體管與第四晶體管構(gòu)成的第二逆變器；字碼線連接于柵極，連接于第一比特線和所述第一節(jié)點之間的第五晶體管；和所述字碼線連接于柵極，連接于第二比特線和所述第二節(jié)點之間的第六晶體管，所述第一節(jié)點與所述第三晶體管的柵極及第四晶體管的柵極連接，所述第二節(jié)點與所述第一晶體管的柵極和第二晶體管的柵極連接，所述第一晶體管的源極及所述第三晶體管的源極連接于接地線，所述第二晶體管的源極及所述第四晶體管的源極連接于電源線，還具有電阻值可電氣變更的第一電阻元件和第二電阻元件，所謂所述第一電阻元件以及所述第二電阻元件是指滿足從以下位置關(guān)系中選出的第一至第四位置關(guān)系中任意一個第一位置關(guān)系，其中，所述第一電阻元件連接于所述第一晶體管的源極和所述接地線之間，所述第二電阻元件連接于所述第三晶體管的源極和所述接地線之間；第二位置關(guān)系，其中，所述第一電阻元件連接于所述第二晶體管的源極和所述電源線之間，所述第二電阻元件連接于所述第四晶體管的源極和所述電源線之間；第三位置關(guān)系，其中，所述第一電阻元件連接于所述第一節(jié)點和所述第一晶體管的漏極之間，所述第二電阻元件連接于所述第二節(jié)點和所述第三晶體管的漏極之間；和第四位置關(guān)系，其中，所述第一電阻元件連接于所述第一節(jié)點和所述第二晶體管的漏極之間，所述第二電阻元件連接于所述第二節(jié)點和所述第四晶體管的漏極之間。2.根據(jù)權(quán)利要求1所述的非易失性存儲電路，其特征在于所述位置關(guān)系滿足所述第一位置關(guān)系。3.根據(jù)權(quán)利要求1所述的非易失性存儲電路，其特征在于所述位置關(guān)系滿足所述第二位置關(guān)系。4.根據(jù)權(quán)利要求1所述的非易失性存儲電路，其特征在于所述位置關(guān)系滿足所述第三位置關(guān)系。5.根據(jù)權(quán)利要求1所述的非易失性存儲電路，其特征在于所述位置關(guān)系滿足所述第四位置關(guān)系。6.根據(jù)權(quán)利要求1所述的非易失性存儲電路，其特征在于所述位置關(guān)系滿足所述第一位置關(guān)系，還具有第三電阻元件以及第四電阻元件，所述第三電阻元件連接于所述第二晶體管的源極和所述電源線之間，所述第四電阻元件連接于所述第四晶體管的源極和所述電源線之間。7.根據(jù)權(quán)利要求1所述的非易失性存儲電路，其特征在于所述第一及第三晶體管為N型晶體管，所述第二及第四晶體管為P型晶體管。8.根據(jù)權(quán)利要求1所述的非易失性存儲電路，其特征在于所述第一及第二晶體管為閾值相互不同的N型晶體管或閾值相互不同的P型晶體管，所述第三及第四晶體管為閾值相互不同的N型晶體管或閾值相互不同的P型晶體管。9.根據(jù)權(quán)利要求1所述的非易失性存儲電路，其特征在于所述第一及第二電阻元件是由因基于電流的發(fā)熱而改變電阻值的材料所構(gòu)成。10.根據(jù)權(quán)利要求9所述的非易失性存儲電路，其特征在于所述第一及第二電阻元件是由硫族化合物的相變材料或鈣鈦礦系的強(qiáng)關(guān)聯(lián)電子材料所形成。11.根據(jù)權(quán)利要求1所述的非易失性存儲電路，其特征在于所述第一及第二電阻元件，是由通過施加磁場而改變電阻值的磁性材料所形成，具有通過電流的流入而使所述第一電阻元件的磁性材料的磁化方向變化的第一磁場控制線、和使所述第二電阻元件的磁性材料的磁化方向變化的第二磁場控制線。12.根據(jù)權(quán)利要求11所述的非易失性存儲電路，其特征在于所述第一及第二電阻元件，是由根據(jù)TMR效應(yīng)或GMR效應(yīng)而變化電阻值的材料所形成。13.一種非易失性存儲電路的驅(qū)動電路的驅(qū)動方法，其特征為，具有由相互連接各自的柵極、且將第一節(jié)點夾在其間而連接各自的漏極的第一晶體管與第二晶體管構(gòu)成的第一逆變器；由相互連接各自的柵極、且將第二節(jié)點夾于其間而連接各自的漏極的第三晶體管與第四晶體管構(gòu)成的第二逆變器；字碼線連接于柵極，連接于第一比特線和所述第一節(jié)點之間的第五晶體管；和所述字碼線連接于柵極，連接于第二比特線和所述第二節(jié)點之間的第六晶體管，所述第一節(jié)點與所述第三晶體管的柵極及第四晶體管的柵極連接，所述第二節(jié)點與所述第一晶體管的柵極和第二晶體管的柵極連接，所述第一晶體管的源極及所述第三晶體管的源極連接于接地線，所述第二晶體管的源極及所述第四晶體管的源極連接于電源線，還具有電阻值可電氣變更的第一電阻元件和第二電阻元件，所謂所述第一電阻元件以及所述第二電阻元件是指滿足從以下位置關(guān)系中選出的第一至第四位置關(guān)系中任意一個第一位置關(guān)系，其中，所述第一電阻元件連接于所述第一晶體管的源極和所述接地線之間，所述第二電阻元件連接于所述第三晶體管的源極和所述接地線之間；第二位置關(guān)系，其中，所述第一電阻元件連接于所述第二晶體管的源極和所述電源線之間，所述第二電阻元件連接于所述第四晶體管的源極和所述電源線之間；第三位置關(guān)系，其中，所述第一電阻元件連接于所述第一節(jié)點和所述第一晶體管的漏極之間，所述第二電阻元件連接于所述第二節(jié)點和所述第三晶體管的漏極之間；和第四位置關(guān)系，其中，所述第一電阻元件連接于所述第一節(jié)點和所述第二晶體管的漏極之間，所述第二電阻元件連接于所述第二節(jié)點和所述第四晶體管的漏極之間，該驅(qū)動方法包括以下的步驟存儲步驟，其中，該步驟具有在停止向所述非易失性存儲電路供電前，所述第一及第二電阻元件為低電阻狀態(tài)的第一步驟；和在該第一步驟后使所述第一及第二電阻元件的任一方為高電阻狀態(tài)的第二步驟；和調(diào)用步驟，其中，向所述非易失性存儲電路開始供電后，對所述字碼線、所述第一及第二比特線、以及所述電源線在規(guī)定的時間施加電壓。14.根據(jù)權(quán)利要求13所述的非易失性存儲電路的驅(qū)動方法，其特征在于所述調(diào)用步驟包括設(shè)定所述字碼線為高電平，使施加給所述電源線、所述第一比特線以及所述第二比特線的電壓緩慢上升到電源電壓的步驟。15.根據(jù)權(quán)利要求13所述的非易失性存儲電路的驅(qū)動方法，其特征在于所述調(diào)用步驟包括在分別向所述第一及第二比特線施加規(guī)定電壓的狀態(tài)下，將所述字碼線設(shè)定為高電平，使施加于所述電源線的電壓緩慢地上升到電源電壓的步驟。16.根據(jù)權(quán)利要求13所述的非易失性存儲電路的驅(qū)動方法，其特征在于所述調(diào)用步驟包括在分別向所述第一及第二比特線施加規(guī)定電壓的狀態(tài)下，使施加給所述字碼線的電壓緩慢地上升到高電平的電壓，且使施加給所述電源線的電壓緩慢地上升到電源電壓的步驟。17.根據(jù)權(quán)力要求13中所述的非易失性存儲電路的驅(qū)動方法，其特征在于所述位置關(guān)系是所述第一位置關(guān)系或所述第三位置關(guān)系的任一個，所述第一及第二電阻元件是由因基于電流的發(fā)熱而改變電阻值的材料所形成，所述第一步驟包括在向所述第一及第二比特線施加電源電壓后的狀態(tài)下，使所述字碼線由低電平變?yōu)楦唠娖?，在第一時間后使所述字碼線由高電平變?yōu)榈碗娖降牡谌襟E，所述第二步驟包括在向所述第一比特線施加電源電壓、向所述第二比特線施加比電源電壓低的電壓后的狀態(tài)下，使所述字碼線由低電平變?yōu)楦唠娖?，在第二時間后使所述字碼線由高電平變?yōu)榈碗娖降牡谒牟襟E。18.根據(jù)權(quán)力要求13中所述的非易失性存儲電路的驅(qū)動方法，其特征在于所述位置關(guān)系是所述第二位置關(guān)系或所述第四位置關(guān)系的任一個，所述第一及第二電阻元件是由因基于電流的發(fā)熱而改變電阻值的材料所形成，所述第一步驟包括在向所述第一及第二比特線施加接地電壓后的狀態(tài)下，使所述字碼線由低電平變?yōu)楦唠娖?，在第一時間后使所述字碼線由高電平變?yōu)榈碗娖降牡谌襟E，所述第二步驟包括在向所述一比特線施加接地電壓、向所述第二比特線施加比接地電壓高的電壓后的狀態(tài)下，使所述字碼線由低電平變?yōu)楦唠娖?，在第二時間后使所述字碼線由高電平變?yōu)榈碗娖降牡谒牟襟E。19.根據(jù)權(quán)力要求13中所述的非易失性存儲電路的驅(qū)動方法，其特征在于所述位置關(guān)系是所述第一位置關(guān)系，還具有第三電阻元件和第四電阻元件，所述第三電阻元件連接于所述第二晶體管的源極和所述電源線之間，所述第四電阻元件連接于第四晶體管的源極和所述電源線之間，所述第一～第四電阻元件是由因基于電流的發(fā)熱而改變電阻值的材料所形成，所述第一步驟包括在向所述第一及第二比特線施加電源電壓后的狀態(tài)下，使所述字碼線由低電平變?yōu)楦唠娖?，在第一時間后使所述字碼線由高電平變?yōu)榈碗娖降牡谌襟E；和在向所述第一及第二比特線施加接地電壓后的狀態(tài)下，使所述字碼線由低電平變?yōu)楦唠娖?，在第二時間后使所述字碼線由高電平變?yōu)榈碗娖降牡谒牟襟E，所述第二步驟包括在向所述第二比特線施加電源電壓、向所述第一比特線施加比電源電壓低的電壓后的狀態(tài)下，將所述字碼線由低電平變?yōu)楦唠娖?，在第三時間后使所述字碼線由高電平變?yōu)榈碗娖降牡谖宀襟E；和在向所述第一比特線施加接地電壓、向所述第二比特線施加比接地電壓高的電壓后的狀態(tài)下，使所述字碼線由低電平變?yōu)楦唠娖剑诘谒臅r間后使所述字碼線由高電平變?yōu)榈碗娖降牡诹襟E。20.一種半導(dǎo)體裝置，其特征在于，在查找表的參數(shù)用存儲器中使用權(quán)利要求1所述的非易失性存儲電路。21.一種半導(dǎo)體裝置，其特征在于，在配線連接信息控制用存儲器中使用權(quán)利要求1所述的非易失性存儲電路。22.一種加密處理用半導(dǎo)體裝置，其特征在于，具有權(quán)利要求1所述的非易失性存儲電路。全文摘要本發(fā)明涉及一種非易失性存儲電路，其特征在于，具有各自的柵極和漏極連接而構(gòu)成第一逆變器的第一和第二晶體管(101、102)；各自的柵極和漏極相互連接而構(gòu)成第二逆變器的第三和第四晶體管(103、104)；字碼線(107)連接?xùn)艠O、且連接在第一比特線(108)和第二逆變器的輸入端子之間的第五晶體管(105)；字碼線(107)連接?xùn)艠O、且連接在第二比特線(109)和第一逆變器的輸入端子之間的第六晶體管(106)；和分別和第一及第二逆變器串聯(lián)連接的第一及第二電阻元件(114、115)，第一逆變器的輸入和輸出端子分別和第二逆變器的輸入和輸出端子連接，與接地線(111)連接的第一及第二電阻元件(114、115)的電阻值可電氣變化。文檔編號G11C14/00GK1659660SQ0381283公開日2005年8月24日申請日期2003年6月2日優(yōu)先權(quán)日2002年6月5日發(fā)明者豐田健治,森田清之申請人:松下電器產(chǎn)業(yè)株式會社