專利名稱：存儲(chǔ)系統(tǒng)和數(shù)據(jù)傳輸方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有能夠高速操作的配置的存儲(chǔ)系統(tǒng)，并具體涉及用于存儲(chǔ)系統(tǒng)的數(shù)據(jù)傳輸方法。
背景技術(shù)：
常規(guī)的，在這種類型的存儲(chǔ)系統(tǒng)中，已經(jīng)研究了接口，允許高速操作并具有低信號(hào)幅度。作為這樣的接口標(biāo)準(zhǔn)，已經(jīng)提出了SSTL(串行線腳終端邏輯，Stub Series Terminated Transceiver Logic)。進(jìn)而，相對(duì)于具有DRAM作為存儲(chǔ)設(shè)備的存儲(chǔ)系統(tǒng)，已經(jīng)提出了采用DDR(雙倍數(shù)據(jù)速率)系統(tǒng)的這樣的存儲(chǔ)系統(tǒng)，其中通過時(shí)鐘的上升沿(前沿)和下降沿(后沿)同時(shí)進(jìn)行數(shù)據(jù)的輸入/輸出，數(shù)據(jù)傳輸速度可以被加倍，從而高速操作DRAM。
常規(guī)的，作為采用前述的SSTL和DDR的存儲(chǔ)系統(tǒng)，已經(jīng)提出了這樣的一種存儲(chǔ)系統(tǒng)，其中多個(gè)存儲(chǔ)模塊安裝在主板上，并且這些存儲(chǔ)模塊由稱作芯片組的存儲(chǔ)控制器來控制。在這種情況下，多個(gè)DRAM安裝在每個(gè)存儲(chǔ)模塊上。
作為這種類型的存儲(chǔ)系統(tǒng)，JP-A-2001-256772(以下稱為“文獻(xiàn)1”)公開了一種存儲(chǔ)系統(tǒng)，其中多個(gè)存儲(chǔ)模塊安裝在主板上，每個(gè)存儲(chǔ)模塊安裝有多個(gè)DRAM。公開的存儲(chǔ)模塊包括多個(gè)DRAM，它們?cè)陂L(zhǎng)度方向上平行排列在矩形的存儲(chǔ)模塊上；用于將時(shí)鐘分配到DRAM的PLL芯片和命令/地址緩沖器，它們置于DRAM之間。存儲(chǔ)模塊板上的每個(gè)DRAM連接到沿模塊板的短邊方向延伸的模塊數(shù)據(jù)布線，而命令/地址緩沖器和PLL芯片連接到沿模塊板的短邊方向延伸的模塊時(shí)鐘布線和模塊命令/地址緩沖器。進(jìn)一步，為了將命令/地址和時(shí)鐘從命令/地址緩沖器和PLL芯片分配到DRAM，模塊命令/地址分配布線和模塊時(shí)鐘分配布線在模塊板的長(zhǎng)度方向伸出。
在這種配置中，數(shù)據(jù)信號(hào)直接從主板上的存儲(chǔ)控制器提供到每個(gè)存儲(chǔ)模塊上的DRAM，而命令/地址信號(hào)和時(shí)鐘信號(hào)從存儲(chǔ)控制器分別經(jīng)由命令/地址緩沖器和PLL芯片給到每個(gè)存儲(chǔ)模塊上的DRAM。在使用上述存儲(chǔ)模塊的存儲(chǔ)系統(tǒng)中，幾乎不需要相對(duì)于在主板上的信號(hào)布線在存儲(chǔ)模塊上形成分支布線。因此，優(yōu)點(diǎn)是有可能減少由于由分支布線導(dǎo)致的非期望信號(hào)反射造成的波形失真或干擾。進(jìn)一步，還有一個(gè)優(yōu)點(diǎn)是減少了訪問時(shí)間。
JP-A-H10-293635(以下稱為“文獻(xiàn)2”)公開了一種存儲(chǔ)系統(tǒng)，其中存儲(chǔ)控制器和多個(gè)存儲(chǔ)模塊安裝在主板上。公開的存儲(chǔ)系統(tǒng)確保了每個(gè)存儲(chǔ)模塊的設(shè)置時(shí)間和保持時(shí)間，以允許高速信號(hào)傳遞，通過匹配從存儲(chǔ)控制器輸出的時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)的傳播時(shí)間。進(jìn)一步，文獻(xiàn)2還描述了穩(wěn)定反饋時(shí)鐘的方法。特別的，產(chǎn)生了兩倍于輸入時(shí)鐘頻率的時(shí)鐘，并且在存儲(chǔ)模塊或存儲(chǔ)LSI中以產(chǎn)生的時(shí)鐘同步地控制SDRAM的時(shí)鐘和輸出。以這種連接，文獻(xiàn)2的圖28顯示了一種配置，其中在存儲(chǔ)控制器產(chǎn)生了頻率為2Φ的時(shí)鐘，并且該時(shí)鐘被分頻以成為頻率為Φ的時(shí)鐘，然后傳輸?shù)酱鎯?chǔ)模塊。
進(jìn)一步，文獻(xiàn)2的圖34顯示了一種配置，其中來自存儲(chǔ)控制器的時(shí)鐘頻率被加倍并反饋到存儲(chǔ)模塊中的存儲(chǔ)器。因此，文獻(xiàn)2公開了一種技術(shù)，其中預(yù)定頻率的時(shí)鐘在存儲(chǔ)控制器和存儲(chǔ)模塊之間傳輸/接收，并且時(shí)鐘頻率在諸如SDRAM的存儲(chǔ)器或存儲(chǔ)模塊中被增加為兩倍。換言之，文獻(xiàn)2描述了在存儲(chǔ)模塊和存儲(chǔ)控制器之間傳輸/接收低于存儲(chǔ)器中的時(shí)鐘頻率的頻率。
在文獻(xiàn)1中，在模塊板的短邊方向延伸的模塊數(shù)據(jù)布線、和DRAM上從命令/地址緩沖器和PLL芯片伸出的模塊命令/地址分配布線和模塊時(shí)鐘分配布線相互之間具有不同的長(zhǎng)度。因此，數(shù)據(jù)在不同于命令/地址和時(shí)鐘信號(hào)的到達(dá)時(shí)序的時(shí)序到達(dá)每個(gè)DRAM，并由此很難調(diào)整它們之間的時(shí)序。
另一方面，在文獻(xiàn)2中，只要在存儲(chǔ)控制器和存儲(chǔ)模塊之間傳輸/接收的時(shí)鐘的頻率低于存儲(chǔ)模塊中的時(shí)鐘頻率，就延長(zhǎng)了數(shù)據(jù)傳遞時(shí)間。進(jìn)一步，在文獻(xiàn)2的配置中，由于數(shù)據(jù)傳遞速度不能超過存儲(chǔ)器的操作速度，在增加速度和能夠安裝的存儲(chǔ)模塊之間出現(xiàn)了限制。另外，文獻(xiàn)1和2都沒有教導(dǎo)在存儲(chǔ)控制器和存儲(chǔ)模塊之間高速傳輸數(shù)據(jù)的技術(shù)。

發(fā)明內(nèi)容
因此，本發(fā)明的一個(gè)目的是提供能夠在每個(gè)存儲(chǔ)模塊中的數(shù)據(jù)信號(hào)、和命令/地址和時(shí)鐘信號(hào)之間容易地調(diào)整時(shí)序的存儲(chǔ)系統(tǒng)。
本發(fā)明的另一目的是提供能夠減少由分支和阻抗不匹配引起的反射信號(hào)并由此能夠高速操作的存儲(chǔ)系統(tǒng)。
本發(fā)明的再一個(gè)目的是提供能夠在模塊中的兩個(gè)電路之間高速傳遞數(shù)據(jù)的一種數(shù)據(jù)傳遞方法。
本發(fā)明的具體目的是提供一種數(shù)據(jù)傳遞方法，其能夠在存儲(chǔ)模塊的緩沖器和DRAM之間高速傳遞數(shù)據(jù)。
根據(jù)本發(fā)明，得到了一存儲(chǔ)系統(tǒng)，其中具有預(yù)定功能的緩沖器安裝在存儲(chǔ)模塊上，并且在存儲(chǔ)控制器和存儲(chǔ)模塊以及在存儲(chǔ)模塊之間提供了點(diǎn)到點(diǎn)連接。根據(jù)這種配置，可提高高頻下的信號(hào)質(zhì)量。進(jìn)一步，存儲(chǔ)模塊上的緩沖器和DRAM之間的信號(hào)布線可以使用布線布局來連接，該布局僅包括電氣可忽略的分支且不具有電氣感應(yīng)的分支，這樣的連接導(dǎo)致了信號(hào)質(zhì)量的提高。
進(jìn)一步，根據(jù)本發(fā)明，通過在每個(gè)存儲(chǔ)模塊上使用采用雙向數(shù)據(jù)相位信號(hào)的數(shù)據(jù)傳輸/接收方式，可以實(shí)現(xiàn)高速存儲(chǔ)系統(tǒng)。
這里，將給出根據(jù)本發(fā)明的緩沖器的解釋。在存儲(chǔ)器上提供緩沖器或多個(gè)緩沖器。存儲(chǔ)控制器和存儲(chǔ)模塊之間或存儲(chǔ)模塊之間的數(shù)據(jù)布線以分組形式連接到存儲(chǔ)模塊上的緩沖器。在具有多個(gè)存儲(chǔ)模塊的存儲(chǔ)系統(tǒng)中，相鄰存儲(chǔ)模塊上的緩沖器經(jīng)由數(shù)據(jù)線路以點(diǎn)到點(diǎn)的方式相互連接。在這種情況下，數(shù)據(jù)信號(hào)以n倍于DRAM數(shù)據(jù)頻率的速度傳遞到數(shù)據(jù)線路。進(jìn)一步，當(dāng)壓縮為分組以及復(fù)用時(shí)，數(shù)據(jù)線路的數(shù)目減少到大約1/n(因?yàn)閷?shí)際上存在不可分割的情況等，所以不必為1/n)。
另一方面，命令/地址布線以每數(shù)據(jù)布線組連接到存儲(chǔ)控制器以及存儲(chǔ)模塊的緩沖器之間，并且類似于數(shù)據(jù)布線，在存儲(chǔ)控制器和存儲(chǔ)模塊之間以及在存儲(chǔ)模塊之間為點(diǎn)到點(diǎn)連接。命令/地址信號(hào)以m倍于DRAM命令/地址信號(hào)頻率的速度進(jìn)行傳遞，當(dāng)壓縮到分組中時(shí)，信號(hào)線路的數(shù)目減少為大約1/m(因?yàn)閷?shí)際上存在不可分割的情況等，所以也不必為1/m)。
每個(gè)存儲(chǔ)模塊上的緩沖器的功能是從前一級(jí)的存儲(chǔ)控制器或存儲(chǔ)模塊接收數(shù)據(jù)信號(hào)或命令/地址信號(hào)，對(duì)數(shù)據(jù)分組或命令/地址信號(hào)進(jìn)行編碼以提供對(duì)應(yīng)于目標(biāo)存儲(chǔ)模塊上的DRAM的數(shù)據(jù)數(shù)目，以及以1/n或1/m倍頻率將它們傳輸?shù)紻RAM。進(jìn)一步，緩沖器的功能還包括將命令/地址信號(hào)傳遞或傳輸?shù)郊?jí)聯(lián)連接的存儲(chǔ)模塊的下一級(jí)，以及相對(duì)于下一級(jí)存儲(chǔ)模塊雙向傳輸/接收數(shù)據(jù)信號(hào)。存儲(chǔ)模塊的相應(yīng)信號(hào)由僅具有可被電氣忽略分支的布線布局來連接。采用模塊ID信號(hào)來攜帶數(shù)據(jù)或命令/地址信號(hào)的分組傳輸目的地的識(shí)別。
本發(fā)明的特征部分或模式將列舉如下。
根據(jù)本發(fā)明的第一模式，得到了一種存儲(chǔ)系統(tǒng)，其具有安裝了多個(gè)存儲(chǔ)電路的模塊以及用于控制多個(gè)存儲(chǔ)電路的控制器，其特征在于，該模塊安裝了通過用于數(shù)據(jù)傳輸?shù)臄?shù)據(jù)布線連接至控制器的至少一個(gè)緩沖器，并且緩沖器和多個(gè)存儲(chǔ)電路通過模塊中的內(nèi)部數(shù)據(jù)布線互相連接。
根據(jù)本發(fā)明的第二模式，得到了根據(jù)第一模式的存儲(chǔ)系統(tǒng)，其中模塊安裝了多個(gè)緩沖器，并且多個(gè)緩沖器通過數(shù)據(jù)布線連接至控制器。
根據(jù)本發(fā)明的第三模式，得到了根據(jù)第一或第二模式的存儲(chǔ)系統(tǒng)，其中緩沖器進(jìn)一步通過命令/地址布線和時(shí)鐘布線連接至控制器。
根據(jù)本發(fā)明的第四模式，得到了根據(jù)第三模式的存儲(chǔ)系統(tǒng)，其中緩沖器通過分別對(duì)應(yīng)于命令/地址布線和時(shí)鐘布線的內(nèi)部命令/地址布線和內(nèi)部時(shí)鐘布線連接至存儲(chǔ)電路。
根據(jù)本發(fā)明的第五模式，得到了根據(jù)第四模式的存儲(chǔ)系統(tǒng)，其中內(nèi)部命令/地址布線和內(nèi)部時(shí)鐘布線通常用于存儲(chǔ)電路。
根據(jù)本發(fā)明的第六模式，得到了根據(jù)第一至第五模式的任一模式的存儲(chǔ)系統(tǒng)，其中每一存儲(chǔ)電路是DRAM，并且數(shù)據(jù)在控制器和緩沖器之間的數(shù)據(jù)布線中雙向地傳輸/接收。
根據(jù)本發(fā)明的第七模式，得到了一種存儲(chǔ)系統(tǒng)，其具有每一個(gè)都安裝了多個(gè)存儲(chǔ)電路的多個(gè)模塊和用于控制多個(gè)模塊的存儲(chǔ)電路的控制器，其特征在于，每一模塊至少具有一個(gè)緩沖器，并且每一模塊的緩沖器通過用于數(shù)據(jù)傳輸?shù)臄?shù)據(jù)布線連接至控制器和/或連接至另一模塊的緩沖器。
根據(jù)本發(fā)明的第八模式，得到了根據(jù)第七模式的存儲(chǔ)系統(tǒng)，其中每一模塊的緩沖器通過命令/地址布線和時(shí)鐘布線連接至控制器和/或連接至另一模塊的緩沖器。
根據(jù)本發(fā)明的第九模式，得到了根據(jù)第七或第八模式的存儲(chǔ)系統(tǒng)，其中數(shù)據(jù)布線通過將多個(gè)模塊的緩沖器和控制器級(jí)聯(lián)連接而形成菊花鏈。
根據(jù)本發(fā)明的第十模式，得到了根據(jù)第七模式的存儲(chǔ)系統(tǒng)，其中多個(gè)模塊的每一緩沖器通過數(shù)據(jù)布線直接連接至控制器。
根據(jù)本發(fā)明的第十一模式，得到了根據(jù)第十模式的存儲(chǔ)系統(tǒng)，其中多個(gè)模塊的每一緩沖器進(jìn)一步通過命令/地址布線和時(shí)鐘布線直接連接至控制器。
根據(jù)本發(fā)明的第十二模式，得到了根據(jù)第十一模式的存儲(chǔ)系統(tǒng)，進(jìn)一步包括在其它模塊上的緩沖器，并且每一緩沖器通過數(shù)據(jù)布線、命令/地址布線和時(shí)鐘布線級(jí)聯(lián)連接至一個(gè)緩沖器。
根據(jù)本發(fā)明的第十三模式，得到了根據(jù)第八至第十二模式的任一模式的存儲(chǔ)系統(tǒng)，其中每一模塊的存儲(chǔ)電路被分組為多個(gè)等級(jí)，并且多個(gè)模塊的屬于同一等級(jí)的存儲(chǔ)電路可同時(shí)訪問。
根據(jù)本發(fā)明的第十四模式，得到了根據(jù)第十二或第十三模式的存儲(chǔ)系統(tǒng)，其中數(shù)據(jù)布線上的數(shù)據(jù)傳輸速度高于在每一模塊上的緩沖器和各個(gè)存儲(chǔ)電路之間的內(nèi)部數(shù)據(jù)布線上的數(shù)據(jù)傳輸速度。
根據(jù)本發(fā)明的第十五模式，得到了根據(jù)第十四模式的存儲(chǔ)系統(tǒng)，其中在命令/地址布線和時(shí)鐘布線上的傳輸速度高于在內(nèi)部命令/地址布線和內(nèi)部時(shí)鐘布線上的傳輸速度，其中內(nèi)部命令/地址布線和內(nèi)部時(shí)鐘布線在各模塊上的緩沖器和存儲(chǔ)電路之間且對(duì)應(yīng)于命令/地址布線和時(shí)鐘布線。
根據(jù)本發(fā)明的第十六模式，得到了根據(jù)第十四模式的存儲(chǔ)系統(tǒng)，其中用于多個(gè)模塊的緩沖器的數(shù)據(jù)以分組的形式在數(shù)據(jù)布線中傳輸，并且緩沖器分離分組形式的數(shù)據(jù)。
根據(jù)本發(fā)明的第十七模式，得到了根據(jù)第十五模式的存儲(chǔ)系統(tǒng)，其中用于多個(gè)模塊的緩沖器的命令/地址和時(shí)鐘以分組的形式在命令/地址布線和時(shí)鐘布線中傳輸，并且每一緩沖器具有分離命令/地址并對(duì)時(shí)鐘分頻的功能。
根據(jù)本發(fā)明的第十八模式，得到了一種存儲(chǔ)系統(tǒng)，其具有安裝了緩沖器和連接至緩沖器的存儲(chǔ)電路的一模塊以及連接至模塊上的緩沖器的一存儲(chǔ)控制器，其特征在于，存儲(chǔ)控制器和緩沖器之間的傳輸速度高于模塊上的緩沖器和連接至緩沖器的存儲(chǔ)電路之間的傳輸速度。
根據(jù)本發(fā)明的第十九模式，得到了根據(jù)第十八模式的存儲(chǔ)系統(tǒng)，其中提供了每一個(gè)都具有緩沖器和存儲(chǔ)電路的多個(gè)模塊，并且各模塊的緩沖器通過數(shù)據(jù)布線、命令/地址布線和時(shí)鐘布線相對(duì)于存儲(chǔ)控制器順序級(jí)聯(lián)，并且其中存儲(chǔ)電路和緩沖器通過內(nèi)部數(shù)據(jù)布線、內(nèi)部命令/地址布線和內(nèi)部時(shí)鐘布線在各模塊上互相連接，并且時(shí)鐘布線高于在內(nèi)部數(shù)據(jù)布線、內(nèi)部命令/地址布線和內(nèi)部時(shí)鐘布線上的傳輸速度。
根據(jù)本發(fā)明的第二十模式，得到了根據(jù)第十九模式的存儲(chǔ)系統(tǒng)，其中各模塊的存儲(chǔ)電路是DRAM，數(shù)據(jù)相位信號(hào)在各模塊上的緩沖器和DRAM之間以避免在其間發(fā)生沖突的時(shí)序雙向傳輸，并且每一DRAM和緩沖器根據(jù)接收的數(shù)據(jù)相位信號(hào)生成內(nèi)部時(shí)鐘，并根據(jù)內(nèi)部時(shí)鐘執(zhí)行數(shù)據(jù)的接收/傳輸。
根據(jù)本發(fā)明的第二十一模式，得到了一種數(shù)據(jù)傳輸方法，用于在第一和第二設(shè)備之間雙向地傳輸/接收數(shù)據(jù)，第一設(shè)備根據(jù)第一內(nèi)部時(shí)鐘接收數(shù)據(jù)，并且第二設(shè)備根據(jù)第二內(nèi)部時(shí)鐘接收數(shù)據(jù)，其特征在于，第一和第二時(shí)鐘相位信號(hào)在第一和第二設(shè)備之間以避免在器件發(fā)生沖突的時(shí)序在同一布線上持續(xù)雙向地傳輸，第一設(shè)備參考第一數(shù)據(jù)相位信號(hào)的時(shí)序以將數(shù)據(jù)傳輸至第二設(shè)備，而第二設(shè)備參考第二數(shù)據(jù)相位信號(hào)的時(shí)序以將數(shù)據(jù)傳輸至第一設(shè)備。
根據(jù)本發(fā)明的第二十二模式，得到了根據(jù)第二十一模式的數(shù)據(jù)傳輸方法，其中第二設(shè)備根據(jù)接收的第一數(shù)據(jù)相位信號(hào)生成第二內(nèi)部時(shí)鐘，并根據(jù)第二內(nèi)部時(shí)鐘接收來自第一設(shè)備的數(shù)據(jù)，而第一設(shè)備根據(jù)接收的第二數(shù)據(jù)相位信號(hào)生成第一內(nèi)部時(shí)鐘，根據(jù)第一內(nèi)部時(shí)鐘生成第二數(shù)據(jù)相位信號(hào)，并根據(jù)第一內(nèi)部時(shí)鐘接收來自第二設(shè)備的數(shù)據(jù)。
根據(jù)本發(fā)明的第二十三模式，得到了根據(jù)第二十一或二十二模式的數(shù)據(jù)傳輸方法，其中在雙向傳輸?shù)牡谝缓偷诙?shù)據(jù)相位信號(hào)中，第一設(shè)備抑制從第一設(shè)備輸出的第一數(shù)據(jù)相位信號(hào)，而第二設(shè)備抑制從第二設(shè)備輸出的第二數(shù)據(jù)相位信號(hào)。
根據(jù)本發(fā)明的第二十四模式，得到了根據(jù)第二十一至二十三模式中任一模式的數(shù)據(jù)傳輸方法，其中第一和第二設(shè)備分別是緩沖器和DRAM，并且向DRAM提供外部時(shí)鐘，且DRAM根據(jù)外部時(shí)鐘和接收的第一數(shù)據(jù)相位信號(hào)生成第二內(nèi)部時(shí)鐘。
根據(jù)本發(fā)明的第二十五模式，得到了根據(jù)第二十一至二十三模式中任一模式的數(shù)據(jù)傳輸方法，其中第一和第二設(shè)備使用DLL生成來自第二和第一數(shù)據(jù)相位信號(hào)的第一和第二內(nèi)部時(shí)鐘。
根據(jù)本發(fā)明的第二十六模式，得到了一種數(shù)據(jù)傳輸系統(tǒng)，用于在第一和第二設(shè)備之間傳輸/接收數(shù)據(jù)，其特征在于，第一和第二設(shè)備的傳輸側(cè)具有用于不考慮數(shù)據(jù)的傳輸而持續(xù)地在數(shù)據(jù)傳輸時(shí)傳輸代表數(shù)據(jù)的預(yù)定相位的數(shù)據(jù)相位信號(hào)的裝置，并且第一和第二設(shè)備的接收側(cè)具有用于根據(jù)數(shù)據(jù)相位信號(hào)復(fù)制接收側(cè)的內(nèi)部時(shí)鐘并根據(jù)復(fù)制的內(nèi)部時(shí)鐘接收數(shù)據(jù)的裝置。
根據(jù)本發(fā)明的第二十七模式，得到了一種數(shù)據(jù)傳輸系統(tǒng)，用于在第一和第二設(shè)備之間雙向地傳輸/接收數(shù)據(jù)，其特征在于，每一第一和第二設(shè)備具有傳輸裝置和接收裝置，傳輸裝置用于在數(shù)據(jù)的傳輸時(shí)不考慮數(shù)據(jù)的傳輸而持續(xù)地傳輸代表數(shù)據(jù)的預(yù)定相位的數(shù)據(jù)相位信號(hào)，并根據(jù)數(shù)據(jù)相位信號(hào)傳輸數(shù)據(jù)；接收裝置用于根據(jù)數(shù)據(jù)相位信號(hào)復(fù)制數(shù)據(jù)接收內(nèi)部時(shí)鐘并根據(jù)復(fù)制的內(nèi)部時(shí)鐘接收數(shù)據(jù)。
根據(jù)本發(fā)明的第二十八模式，得到了根據(jù)第二十七模式的數(shù)據(jù)傳輸系統(tǒng)，其中第一和第二設(shè)備分別是緩沖器和DRAM，緩沖器的傳輸裝置具有用于將寫數(shù)據(jù)相位信號(hào)作為數(shù)據(jù)相位信號(hào)輸出至DRAM的裝置，緩沖器的接收裝置具有用于將來自DRAM的讀數(shù)據(jù)相位信號(hào)作為數(shù)據(jù)相位信號(hào)而接收的裝置，DRAM的接收裝置具有用于復(fù)制來自寫數(shù)據(jù)相位信號(hào)的數(shù)據(jù)接收內(nèi)部時(shí)鐘，以及用于根據(jù)復(fù)制的內(nèi)部時(shí)鐘接收數(shù)據(jù)的裝置，并且DRAM的傳輸裝置具有用于以依賴于接收的寫數(shù)據(jù)相位信號(hào)而將讀數(shù)據(jù)相位信號(hào)作為數(shù)據(jù)相位信號(hào)輸出的裝置。
根據(jù)本發(fā)明的第二十九模式，得到了根據(jù)第二十八模式的數(shù)據(jù)傳輸系統(tǒng)，其中寫數(shù)據(jù)相位信號(hào)和讀數(shù)據(jù)相位信號(hào)以相互不同的時(shí)序雙向地在同一信號(hào)線上傳輸。
根據(jù)本發(fā)明的第三十模式，得到了根據(jù)第二十八模式的數(shù)據(jù)傳輸系統(tǒng)，其中寫數(shù)據(jù)相位信號(hào)和讀數(shù)據(jù)相位信號(hào)以相互不同的時(shí)序雙向地在互不相同的信號(hào)線上傳輸。
根據(jù)本發(fā)明的第三十一模式，得到了根據(jù)第二十八至三十模式的任一模式的數(shù)據(jù)傳輸系統(tǒng)，其中緩沖器的讀數(shù)據(jù)相位信號(hào)接收裝置具有用于根據(jù)緩沖器內(nèi)部時(shí)鐘和讀數(shù)據(jù)相位信號(hào)復(fù)制數(shù)據(jù)接收緩沖器內(nèi)部時(shí)鐘的裝置，并且DRAM的讀數(shù)據(jù)相位信號(hào)輸出裝置具有用于根據(jù)外部時(shí)鐘和寫數(shù)據(jù)相位信號(hào)復(fù)制用于輸出讀數(shù)據(jù)相位信號(hào)的DRAM內(nèi)部時(shí)鐘的裝置。
在對(duì)前面所述的存儲(chǔ)系統(tǒng)進(jìn)行提速時(shí)，考慮到在每一存儲(chǔ)模塊上的時(shí)滯優(yōu)選地使用下面的配置。
特別的，根據(jù)本發(fā)明的一種模式，得到了具有多個(gè)存儲(chǔ)電路和一緩沖器的存儲(chǔ)模塊，其中命令/地址信號(hào)從緩沖器傳輸至多個(gè)存儲(chǔ)單元，并且伴隨命令/地址信號(hào)的數(shù)據(jù)信號(hào)在緩沖器和多個(gè)存儲(chǔ)電路之間傳輸/接收，其特征在于，多個(gè)存儲(chǔ)電路中的至少一個(gè)以及緩沖器具有時(shí)滯吸收裝置，用于吸收依賴于存儲(chǔ)電路的安裝位置而在命令/地址信號(hào)和數(shù)據(jù)信號(hào)之間生成的時(shí)滯。當(dāng)每一個(gè)存儲(chǔ)電路是DRAM時(shí)，優(yōu)選地將命令/地址信號(hào)與從緩沖器輸出的緩沖器時(shí)鐘同步地輸出至存儲(chǔ)電路。
當(dāng)使用這種配置時(shí)，時(shí)滯吸收裝置優(yōu)選地分別具有多個(gè)存儲(chǔ)電路和一緩沖器，并且數(shù)據(jù)信號(hào)在緩沖器和多個(gè)DRAM之間與代表數(shù)據(jù)信號(hào)的相位的數(shù)據(jù)相位信號(hào)同步地傳輸/接收。
這里，優(yōu)選地，每一DRAM具有來自緩沖器的與緩沖器時(shí)鐘同步的命令/地址信號(hào)，并且進(jìn)一步具有來自緩沖器的寫數(shù)據(jù)相位信號(hào)(WDPS)作為數(shù)據(jù)相位信號(hào)，并且DRAM的時(shí)滯吸收裝置具有用于產(chǎn)生用于根據(jù)緩沖器時(shí)鐘接收命令/地址信號(hào)的多個(gè)相位時(shí)鐘的裝置，用于生成來自WDPS的數(shù)據(jù)接收DRAM內(nèi)部相位時(shí)鐘的裝置，和用于將與相位時(shí)鐘同步接收的命令/地址信號(hào)域交叉為數(shù)據(jù)接收DRAM內(nèi)部相位時(shí)鐘的裝置。
另一方面，DRAM將讀數(shù)據(jù)相位信號(hào)(RDPS)作為數(shù)據(jù)相位信號(hào)輸出至緩沖器，并且緩沖器的時(shí)滯吸收裝置具有用于生成從DRAM接收的來自RDPS的數(shù)據(jù)接收緩沖器內(nèi)部相位時(shí)鐘的裝置，用于根據(jù)WDPS生成緩沖器內(nèi)部相位時(shí)鐘的裝置，和用于使與RDPS同步輸入的讀數(shù)據(jù)信號(hào)匹配緩沖器內(nèi)部相位時(shí)鐘的裝置。
根據(jù)本發(fā)明的另一個(gè)模式，得到了一種存儲(chǔ)模塊，其中DRAM具有來自緩沖器的寫數(shù)據(jù)相位信號(hào)(WDPS)作為數(shù)據(jù)相位信號(hào)，并且數(shù)據(jù)信號(hào)與WDPS同步地輸入DRAM，并且DRAM的時(shí)滯吸收裝置具有用于生成來自WDPS的數(shù)據(jù)接收DRAM內(nèi)部相位時(shí)鐘的裝置，用于生成來自緩沖器時(shí)鐘的多個(gè)相位時(shí)鐘的裝置，和用于將與數(shù)據(jù)接收DRAM內(nèi)部相位時(shí)鐘同步接收的數(shù)據(jù)信號(hào)域交叉為多個(gè)相位時(shí)鐘的裝置。
這里，優(yōu)選地，DRAM根據(jù)緩沖器時(shí)鐘輸出讀數(shù)據(jù)相位信號(hào)(RDPS)，并且緩沖器的時(shí)滯吸收裝置具有用于根據(jù)RDPS生成數(shù)據(jù)接收緩沖器內(nèi)部相位時(shí)鐘的裝置，用于根據(jù)全局時(shí)鐘生成緩沖器內(nèi)部相位時(shí)鐘的裝置，和用于使根據(jù)數(shù)據(jù)接收緩沖器內(nèi)部相位時(shí)鐘而從DRAM讀取并接收的數(shù)據(jù)與緩沖器內(nèi)部相位時(shí)鐘匹配從而執(zhí)行域交叉的裝置。
根據(jù)本發(fā)明的再一個(gè)模式，得到了一種具有多個(gè)存儲(chǔ)電路和一緩沖器的存儲(chǔ)模塊，其中命令/地址信號(hào)從上述緩沖器傳輸至上述多個(gè)存儲(chǔ)電路，并且伴隨上述命令/地址信號(hào)的數(shù)據(jù)信號(hào)在緩沖器和多個(gè)存儲(chǔ)電路之間傳輸/接收，其特征在于，數(shù)據(jù)信號(hào)在多個(gè)存儲(chǔ)單元和緩沖器之間，與交替地來自存儲(chǔ)電路和緩沖器并在同一信號(hào)線上傳輸?shù)臄?shù)據(jù)相位信號(hào)同步地傳輸/接收，并且緩沖器具有用于輸出控制信號(hào)的裝置，該控制信號(hào)用于定義數(shù)據(jù)相位信號(hào)在每一存儲(chǔ)電路和緩沖器中的傳輸時(shí)間。


圖1是用于解釋根據(jù)本發(fā)明的第一優(yōu)選實(shí)施例的存儲(chǔ)系統(tǒng)的框圖；圖2是用于解釋圖1所示的存儲(chǔ)系統(tǒng)的實(shí)際結(jié)構(gòu)的示意立體布線圖；圖3是用于更明確地解釋圖1和2所示的存儲(chǔ)系統(tǒng)的布線的剖面圖；圖4是顯示根據(jù)本發(fā)明的第二優(yōu)選實(shí)施例的存儲(chǔ)系統(tǒng)的框圖；圖5是顯示圖4所示的存儲(chǔ)系統(tǒng)的示意立體布線圖；圖6是顯示根據(jù)本發(fā)明的第三優(yōu)選實(shí)施例的存儲(chǔ)系統(tǒng)的框圖；圖7是顯示根據(jù)本發(fā)明的第三優(yōu)選實(shí)施例的存儲(chǔ)系統(tǒng)的第一變型的框圖；圖8是顯示根據(jù)本發(fā)明的第三優(yōu)選實(shí)施例的存儲(chǔ)系統(tǒng)的第二變型的框圖；圖9是顯示根據(jù)本發(fā)明的第三優(yōu)選實(shí)施例的存儲(chǔ)系統(tǒng)的第三變型的框圖；圖10是顯示根據(jù)本發(fā)明的第三優(yōu)選實(shí)施例的存儲(chǔ)系統(tǒng)的第四變型的框圖；圖11是用于解釋在本發(fā)明的第一至第三優(yōu)選實(shí)施例中的存儲(chǔ)控制器和緩沖器之間的傳輸方式的框圖；圖12是用于解釋圖11所示的傳輸方式的操作的時(shí)序圖；圖13是用于解釋圖11所示的傳輸方式的寫操作的時(shí)序圖；圖14是用于解釋圖11所示的傳輸方式的讀操作的時(shí)序圖；圖15是用于解釋圖11所示的傳輸方式的域命令/地址信號(hào)聯(lián)合的操作的時(shí)序圖；圖16是用于解釋緩沖器和DRAM之間的傳輸方式的框圖，該傳輸方式用于根據(jù)本發(fā)明的第一至第三優(yōu)選實(shí)施例的存儲(chǔ)系統(tǒng)中；圖17A是用于解釋在圖16的傳輸方式中的寫操作的時(shí)序圖；
圖17B是用于解釋在圖16的傳輸方式中的讀操作的時(shí)序圖；圖18是用于解釋本發(fā)明的傳輸方式的框圖，該傳輸方式能夠提高參考圖16和圖17解釋的傳輸方式的速度；圖19是顯示使用圖18的傳輸方式的緩沖器和DRAM的驅(qū)動(dòng)部分的結(jié)構(gòu)的電路圖；圖20是顯示使用圖18的傳輸方式的緩沖器和DRAM的驅(qū)動(dòng)部分的另一例的結(jié)構(gòu)的電路圖；圖21A是用于解釋當(dāng)使用圖20的傳輸方式時(shí)的寫操作的時(shí)序圖；圖21B是用于解釋當(dāng)使用圖20的傳輸方式時(shí)的讀操作的時(shí)序圖；圖22是用于示意性解釋圖18的傳輸方式中信號(hào)間的時(shí)序關(guān)系的時(shí)序圖；圖23是用于解釋可以實(shí)現(xiàn)圖18中顯示的傳輸方式的DRAM的結(jié)構(gòu)的框圖；圖24是用于解釋可以實(shí)現(xiàn)圖18中所示的傳輸方式的緩沖器的結(jié)構(gòu)的框圖；圖25是用于解釋在圖23中顯示的DRAM開始操作時(shí)的時(shí)序關(guān)系的時(shí)序圖；圖26是用于解釋在圖23所示的DRAM中正常操作期間的時(shí)序關(guān)系的時(shí)序圖；圖27是用于解釋在圖24所示的緩沖器中讀操作時(shí)的時(shí)序關(guān)系的時(shí)序圖；圖28是顯示可以實(shí)現(xiàn)根據(jù)本發(fā)明的傳輸方式的DRAM例子的框圖；圖29是可以執(zhí)行涉及圖28所示的DRAM的信號(hào)的傳輸/接收的緩沖器的框圖；圖30是用于解釋圖28所示的DRAM的操作的時(shí)序圖；圖31是用于解釋緩沖器和DRAM之間的傳輸方式的變型的框圖；圖32是用于解釋圖31所示的DRAM的讀操作的時(shí)序圖；圖33是用于解釋圖31所示的DRAM的寫操作的時(shí)序圖；
圖34是用于具體解釋圖31所示的DRAM的結(jié)構(gòu)的框圖；圖35是用于具體解釋圖31所示的緩沖器的結(jié)構(gòu)的框圖；圖36是用于解釋圖34和35所示的DRAM和緩沖器中的時(shí)序關(guān)系的時(shí)序圖；圖37是用于解釋圖34所示的DRAM的操作的時(shí)序圖；圖38是用于解釋圖35所示的緩沖器的操作的時(shí)序圖；圖39是顯示適用于圖31所示的傳輸方式的DRAM的另一個(gè)例子的框圖；圖40是顯示可以與圖39所示的DRAM協(xié)調(diào)工作的緩沖器的例子的框圖；圖41是用于解釋根據(jù)本發(fā)明的例子的存儲(chǔ)模塊的框圖；圖42是用于解釋在根據(jù)本發(fā)明的第一個(gè)例子的存儲(chǔ)模塊中使用的DRAM的框圖；圖43是用于具體解釋圖42所示的DRAM中的域交叉電路的框圖；圖44是用于解釋形成根據(jù)第一個(gè)例子的與圖43所示的DRAM協(xié)作的存儲(chǔ)模塊的緩沖器的框圖；圖45是顯示在圖44所示的緩沖器中的域交叉電路的框圖；圖46是用于解釋在圖42和44所示的存儲(chǔ)系統(tǒng)中使用的緩沖器和近端DRAM的寫操作的時(shí)序圖；圖47是用于解釋在圖42和44所示的存儲(chǔ)系統(tǒng)中使用的緩沖器和遠(yuǎn)端DRAM的寫操作的時(shí)序圖；圖48是用于解釋在遠(yuǎn)端DRAM和緩沖器之間的讀操作的時(shí)序圖；圖49是用于解釋緩沖器的讀操作的時(shí)序圖；圖50是用于解釋當(dāng)從近端和遠(yuǎn)端DRAM讀出讀數(shù)據(jù)時(shí)緩沖器的操作的時(shí)序圖；圖51是顯示在根據(jù)本發(fā)明的第二例子的存儲(chǔ)系統(tǒng)中使用的DRAM的框圖；圖52是顯示圖51所示的DRAM中使用的域交叉電路的具體結(jié)構(gòu)的框圖；圖53是顯示形成本發(fā)明的第二例子并與圖51所示的DRAM協(xié)作的緩沖器的框圖；圖54是顯示在圖53所示的緩沖器中使用的域交叉電路的具體結(jié)構(gòu)的框圖；圖55是用于解釋在第二例子中的緩沖器和近端DRAM之間的寫操作的時(shí)序圖；圖56是用于解釋在第二例子中的緩沖器和遠(yuǎn)端DRAM之間的寫操作的時(shí)序圖；圖57是用于解釋在第二例子中的緩沖器和遠(yuǎn)端DRAM之間的讀操作的時(shí)序圖；圖58是用于解釋當(dāng)處理來自近端和遠(yuǎn)端DRAM的讀數(shù)據(jù)信號(hào)時(shí)緩沖器的操作的時(shí)序圖；圖59是用于解釋根據(jù)本發(fā)明的第三例子的存儲(chǔ)系統(tǒng)的框圖；圖60是顯示在圖59所示的例子中使用的DRAM的結(jié)構(gòu)的框圖；圖61是顯示在第三例子中使用的緩沖器的結(jié)構(gòu)的框圖；圖62是用于解釋第三例子中的操作的時(shí)序圖；圖63是用于解釋在第三例子中，當(dāng)DRAM初始化期間的操作與其正常操作期間的操作互不相同的情況的時(shí)序圖；圖64是用于解釋根據(jù)本發(fā)明的第四例子的存儲(chǔ)系統(tǒng)的框圖；圖65是用于解釋圖64所示的存儲(chǔ)系統(tǒng)中的寫操作的時(shí)序圖；圖66是用于解釋圖64所示的存儲(chǔ)系統(tǒng)中的讀操作的時(shí)序圖；圖67是用于解釋根據(jù)本發(fā)明的第五例子的存儲(chǔ)系統(tǒng)的框圖；圖68是用于解釋在圖67所示的存儲(chǔ)系統(tǒng)中的第一DQ通道部分的寫操作的時(shí)序圖；圖69是用于解釋第一DQ通道部分的讀操作的時(shí)序圖；圖70是用于解釋在圖67所示的存儲(chǔ)系統(tǒng)中的第二DQ通道部分的寫操作的時(shí)序圖；和圖71是用于解釋第二DQ通道部分的讀操作的時(shí)序圖。
具體實(shí)施例方式
參考圖1和圖2，它們分別示出了根據(jù)本發(fā)明的第一優(yōu)選實(shí)施例的存儲(chǔ)系統(tǒng)的布線圖和立體圖。進(jìn)一步，圖3是存儲(chǔ)系統(tǒng)的部分剖視圖，用于詳細(xì)解釋圖1和圖2的一部分的布線。
從圖中可見，根據(jù)本發(fā)明的第一優(yōu)選實(shí)施例的存儲(chǔ)系統(tǒng)包括存儲(chǔ)控制器101和時(shí)鐘發(fā)生器102(圖1)，它們安裝在主板100上。進(jìn)一步，在主板100上，經(jīng)由模塊連接器104(圖3)安裝了多個(gè)存儲(chǔ)模塊103(圖2和3中的4個(gè)存儲(chǔ)模塊103a、103b、103c和103d)。
每個(gè)存儲(chǔ)模塊103(省略了下標(biāo))具有安裝在模塊板上的緩沖器105，并且如圖1和2所示，還具有多個(gè)DRAM 110。在所示的例子中，每個(gè)存儲(chǔ)模塊103具有一個(gè)緩沖器105，并且存儲(chǔ)控制器101和緩沖器105經(jīng)由數(shù)據(jù)布線(DQ)111、命令/地址布線(Cmd/Add)112和時(shí)鐘布線(CLK/CLKB)113連接到一起。由此清晰可見，圖1和2中所示的數(shù)據(jù)布線111經(jīng)由緩沖器105直接連接到存儲(chǔ)控制器101，即不連接到各DRAM 110。
如圖3所示，數(shù)據(jù)布線111、命令/地址布線112和時(shí)鐘布線(CLK/CLKB)113從存儲(chǔ)控制器101連接到存儲(chǔ)模塊103a的緩沖器105，然后再?gòu)脑摯鎯?chǔ)模塊103a連接到下一級(jí)的存儲(chǔ)模塊103b的緩沖器105。類似的，這些布線依次連接到隨后的存儲(chǔ)模塊103c和103d的緩沖器105，并且由端接阻抗端接到它們的端接端，從而形成菊花鏈。換言之，諸如數(shù)據(jù)布線111的布線連接到存儲(chǔ)控制器101和存儲(chǔ)模塊103a之間、存儲(chǔ)模塊103a和103b之間、存儲(chǔ)模塊103b和103c之間、以及存儲(chǔ)模塊103c和103d之間的緩沖器105，并且相對(duì)于級(jí)聯(lián)的前級(jí)和后級(jí)的緩沖器105來說為點(diǎn)對(duì)點(diǎn)連接。
如圖2所示，數(shù)據(jù)布線(DQ)111、命令/地址布線(Cmd/Add)112和時(shí)鐘布線113可以分別區(qū)分為主板上的布線部分和存儲(chǔ)模塊中的模塊布線部分。進(jìn)一步，在所示的存儲(chǔ)系統(tǒng)中，用于傳輸模塊識(shí)別信號(hào)MID的模塊識(shí)別布線114也布置在存儲(chǔ)控制器101和緩沖器105之間以及緩沖器105之間，其中模塊識(shí)別信號(hào)MID識(shí)別存儲(chǔ)模塊103a至103d中的一個(gè)。
如圖1所示，每個(gè)存儲(chǔ)模塊103中的緩沖器105和安裝在目標(biāo)存儲(chǔ)模塊103中的DRAM 110經(jīng)由內(nèi)部數(shù)據(jù)布線111’、內(nèi)部命令/地址布線112’、和內(nèi)部時(shí)鐘布線113’連接到一起。這里，內(nèi)部數(shù)據(jù)布線111’單獨(dú)連接到存儲(chǔ)模塊103上的各個(gè)DRAM 110，而內(nèi)部命令/地址布線112’、和內(nèi)部時(shí)鐘布線113’分別共同連接到布置在緩沖器105的左側(cè)和右側(cè)的DRAM。
假定顯示的DRAM 110是能夠每8比特進(jìn)行寫入和讀出數(shù)據(jù)的x-8配置，在每個(gè)存儲(chǔ)模塊103中，每個(gè)DRAM 110和緩沖器105之間執(zhí)行8比特單位的數(shù)據(jù)傳輸/接收。
下面將更詳細(xì)的描述示出的存儲(chǔ)系統(tǒng)。存儲(chǔ)模塊103a和103b每個(gè)具有8個(gè)DRAM 110，其中四個(gè)放置在緩沖器105的左邊，四個(gè)放置在緩沖器105的右邊。進(jìn)一步，在存儲(chǔ)控制器101和緩沖器105之間以及在緩沖器105之間的數(shù)據(jù)布線111為32比特寬。當(dāng)由命令/地址信號(hào)和模塊識(shí)別信號(hào)MID選擇存儲(chǔ)模塊103a和103b的任一個(gè)時(shí)，例如，選擇的存儲(chǔ)模塊103a的8個(gè)DRAM 110被激活，從而設(shè)置狀態(tài)，其中在8個(gè)DRAM 110和緩沖器105之間可以傳輸/接收總共64比特寬的數(shù)據(jù)。
另一方面，當(dāng)在圖1和2中以虛線指示的DRAM 110增加到每個(gè)存儲(chǔ)模塊103中時(shí)，4個(gè)DRAM 110布置在緩沖器105的左邊，而5個(gè)DRAM 110布置在緩沖器105的右邊，并且存儲(chǔ)控制器101和緩沖器105之間以及緩沖器105之間的數(shù)據(jù)布線111為36比特寬。在這種配置中，當(dāng)命令/地址信號(hào)和模塊識(shí)別信號(hào)MID選擇存儲(chǔ)模塊103a和103b的任一個(gè)時(shí)，例如，選擇的存儲(chǔ)模塊103a的9個(gè)DRAM 110被激活，從而設(shè)置狀態(tài)，其中在9個(gè)DRAM 110和緩沖器105之間可以傳輸/接收總共72比特寬的數(shù)據(jù)。
如上所述，可以看出每個(gè)存儲(chǔ)模塊103a和103b上的8個(gè)或9個(gè)DRAM 110在圖1和2所示的存儲(chǔ)系統(tǒng)中形成一同時(shí)訪問的等級(jí)。
現(xiàn)在，參考圖1和2，將進(jìn)一步描述存儲(chǔ)控制器101和存儲(chǔ)模塊103a之間的布線以及相鄰存儲(chǔ)模塊103之間的布線。首先，描述數(shù)據(jù)布線111。盡管在緩沖器105和DRAM 110之間經(jīng)由內(nèi)部布線111’傳輸/接收64比特或72比特的數(shù)據(jù)，但是如圖1和2所示，在存儲(chǔ)控制器101和緩沖器105之間以及在緩沖器105之間的數(shù)據(jù)布線111為32比特寬或36比特寬。
這意味著復(fù)用或壓縮為分組的數(shù)據(jù)信號(hào)以高于DRAM 110的數(shù)據(jù)頻率即操作速度的傳輸速度，在數(shù)據(jù)布線111上傳輸/接收。在顯示的例子中，數(shù)據(jù)以n(n是正整數(shù))倍于DRAM 110的操作速度的速度在數(shù)據(jù)布線111上傳遞。因此，當(dāng)壓縮為分組時(shí)，數(shù)據(jù)線的數(shù)目減少至約1/n(因?yàn)閷?shí)際上存在不可分割的情況等，所以不必為1/n)。
與數(shù)據(jù)布線111類似，命令/地址布線112點(diǎn)對(duì)點(diǎn)連接在存儲(chǔ)控制器101和存儲(chǔ)模塊103之間以及相鄰的存儲(chǔ)模塊103之間。在命令/地址布線112中，命令/地址信號(hào)以m(m為正整數(shù))倍于DRAM 110的命令/地址信號(hào)頻率的速度傳遞，并且當(dāng)壓縮為分組時(shí)，信號(hào)線的數(shù)目減少至約1/m(因?yàn)閷?shí)際上存在不可分割的情況等，所以也不必為1/m)。
在每一存儲(chǔ)模塊103上的緩沖器105具有從存儲(chǔ)控制器101或前一級(jí)的存儲(chǔ)模塊103接收數(shù)據(jù)信號(hào)或命令/地址信號(hào)，并對(duì)數(shù)據(jù)分組或命令/地址信號(hào)進(jìn)行編碼的功能，以提供對(duì)應(yīng)于目標(biāo)存儲(chǔ)模塊103上的DRAM 110的信號(hào)數(shù)。進(jìn)一步，緩沖器105具有將編碼的數(shù)據(jù)或命令/地址信號(hào)的頻率分為頻率的1/n或1/m并將它們發(fā)送至DRAM 110的功能。
進(jìn)一步，緩沖器105還具有將命令/地址信號(hào)傳遞或傳輸至下一級(jí)的級(jí)聯(lián)的存儲(chǔ)模塊103的功能，相對(duì)于下一級(jí)存儲(chǔ)模塊雙向地傳輸/接收數(shù)據(jù)信號(hào)的功能，以及識(shí)別代表數(shù)據(jù)或命令/地址信號(hào)的分組目的地的模塊識(shí)別信號(hào)MID的功能。由于緩沖器105中的分頻、識(shí)別等功能可以使用通常的技術(shù)而容易地得到，所以這里沒有給出它的細(xì)節(jié)。無論如何，存儲(chǔ)模塊103的相應(yīng)布線僅與只具有可被電氣忽略的分支的布線布局連接。
現(xiàn)在，參考圖2，描述各布線中的傳輸速度。首先，假設(shè)各存儲(chǔ)模塊103上的DRAM 110是SDRAM并且使用在時(shí)鐘的前沿和后沿都同步執(zhí)行數(shù)據(jù)輸入/輸出的DDR(雙倍數(shù)據(jù)速率)系統(tǒng)。進(jìn)一步，假設(shè)每一存儲(chǔ)模塊103中的緩沖器105和各DRAM 110之間的內(nèi)部時(shí)鐘布線113’的內(nèi)部時(shí)鐘頻率為666MHz，數(shù)據(jù)以1.33Gbps的數(shù)據(jù)傳輸速度在內(nèi)部數(shù)據(jù)布線111’中傳遞，即數(shù)據(jù)頻率為1.33GHz，并且在內(nèi)部命令/地址布線112’中，從緩沖器105提供666Mbps的命令/地址信號(hào)。
在這個(gè)例子中，假設(shè)位于主板100上的時(shí)鐘布線113具有來自存儲(chǔ)控制器101的1.33GHz時(shí)鐘頻率的時(shí)鐘，該時(shí)鐘頻率二倍于內(nèi)部時(shí)鐘頻率。如圖2所示，數(shù)據(jù)和命令/地址信號(hào)以二倍于時(shí)鐘頻率的2.66Gbps傳輸速度流入數(shù)據(jù)布線111和命令/地址布線112，而內(nèi)部數(shù)據(jù)布線111’和內(nèi)部命令/地址布線112’的傳輸速度分別是1.33Gbps和666Mbps。于是，可以看到在顯示的例子中，n＝2且m＝4。
如上所述，通過復(fù)用主板上的信號(hào)以實(shí)現(xiàn)高頻傳輸，可以減少主板上的線路數(shù)。通過加倍信號(hào)可以將數(shù)據(jù)布線111減至1/2，而通過四倍信號(hào)可以將命令/地址布線112減至1/4。進(jìn)一步，通過加倍數(shù)據(jù)，數(shù)據(jù)布線寬32比特(或數(shù)據(jù)布線寬36比特)的存儲(chǔ)系統(tǒng)可以作為64比特(或72比特)結(jié)構(gòu)的存儲(chǔ)系統(tǒng)而操作。
圖1至3所示的存儲(chǔ)系統(tǒng)需要用于從模塊連接器104(圖3)向緩沖器105輸入/輸出32比特或36比特寬數(shù)據(jù)信號(hào)的布局結(jié)構(gòu)。如上所述，存儲(chǔ)模塊103上的內(nèi)部數(shù)據(jù)布線111’和內(nèi)部時(shí)鐘布線113’以及命令/地址布線112’與僅具有電氣可忽略的分支的布線布局相連接。然而，由于連接至內(nèi)部數(shù)據(jù)布線111’的DRAM的數(shù)目和連接至內(nèi)部時(shí)鐘布線113’以及命令/地址布線112’的DRAM的數(shù)目互不相同，所以可以認(rèn)為由負(fù)載變化引起的信號(hào)傳播時(shí)間的差異可能對(duì)于高頻操作是個(gè)問題。進(jìn)一步，從圖1和2可以清楚地看到，由于對(duì)每一存儲(chǔ)模塊103上的所有DRAM 110提供了時(shí)鐘和命令/地址信號(hào)，所以總的輸入負(fù)載大，并且由此可以得知可能在高頻操作時(shí)發(fā)生問題。
參到圖4和5，根據(jù)本發(fā)明的第二優(yōu)選實(shí)施例的存儲(chǔ)系統(tǒng)的結(jié)構(gòu)可以減少與第一優(yōu)選實(shí)施例相關(guān)的上述問題。顯示的存儲(chǔ)系統(tǒng)與根據(jù)第一優(yōu)選實(shí)施例的存儲(chǔ)系統(tǒng)的不同之處在于，每一存儲(chǔ)模塊103a至103d(圖5)具有兩個(gè)緩沖器105a和105b。特別的，每一存儲(chǔ)模塊103a和103b的每一緩沖器105a和105b通過內(nèi)部數(shù)據(jù)布線(DQ)111’、內(nèi)部命令/地址布線112’和內(nèi)部時(shí)鐘布線113’連接至排列在其左右兩側(cè)的多個(gè)DRAM 110a。
在顯示的例子中，每一存儲(chǔ)模塊103內(nèi)部的DRAM 110a分別通過內(nèi)部數(shù)據(jù)布線(DQ)111’連接至緩沖器105a或105b，并且進(jìn)一步，通常通過內(nèi)部命令/地址布線112’和內(nèi)部時(shí)鐘布線113’連接至緩沖器105a或105b的左側(cè)或右側(cè)。
進(jìn)一步，與第一實(shí)施例類似，每一存儲(chǔ)模塊103內(nèi)的緩沖器105a和105b通過數(shù)據(jù)布線111、命令/地址布線112和時(shí)鐘布線113連接至存儲(chǔ)控制器101或下一級(jí)的存儲(chǔ)模塊。這一結(jié)構(gòu)與圖3所示的連接關(guān)系相同，所以每一存儲(chǔ)模塊103的緩沖器105a和105b點(diǎn)到點(diǎn)地連接至其它存儲(chǔ)模塊103的緩沖器105a和105b。即，數(shù)據(jù)布線111、命令/地址布線112和時(shí)鐘布線113順序級(jí)聯(lián)連接至下一級(jí)的緩沖器105a和105b，從而形成菊花鏈。
在圖5顯示的例子中，每一個(gè)都以每8比特輸入/輸出數(shù)據(jù)的x-8配置DRAM 110a安裝在各存儲(chǔ)模塊103上，并且各DRAM 110a根據(jù)具有666MHz時(shí)鐘頻率的時(shí)鐘執(zhí)行輸入/輸出操作，該時(shí)鐘頻率是通過內(nèi)部時(shí)鐘布線113’提供的。結(jié)果，命令/地址信號(hào)和數(shù)據(jù)分別以666MHz和1.33GHz的傳輸速度在內(nèi)部命令/地址布線112’和內(nèi)部數(shù)據(jù)布線111’中傳輸。
另一方面，存儲(chǔ)控制器101和存儲(chǔ)模塊103a的緩沖器105a和105b通過數(shù)據(jù)布線111、命令/地址布線112、時(shí)鐘布線113以及模塊識(shí)別布線114連接在一起。進(jìn)一步，這些布線延伸至下一級(jí)的存儲(chǔ)模塊103b的緩沖器105a和105b，并進(jìn)一步連接至在圖5中存儲(chǔ)模塊103b之后顯示的存儲(chǔ)模塊103c和103d的緩沖器105a和105b。以這種方式，數(shù)據(jù)布線111與命令/地址布線112和時(shí)鐘布線113一起，集中連接至兩個(gè)緩沖器105a和105b，即連接成組。
在圖5中，向時(shí)鐘布線113提供頻率為1.33GHz的時(shí)鐘，并且命令/地址信號(hào)和數(shù)據(jù)以2.66Gbps的傳輸速度在命令/地址布線112和數(shù)據(jù)布線111上輸入/輸出。于是，可以看出，每一緩沖器105a和105b可以通過將來自存儲(chǔ)控制器101的時(shí)鐘、命令/地址信號(hào)和數(shù)據(jù)轉(zhuǎn)換為兩個(gè)或四個(gè)并行信號(hào)，而產(chǎn)生內(nèi)部時(shí)鐘、內(nèi)部命令/地址信號(hào)和內(nèi)部數(shù)據(jù)。
在這種結(jié)構(gòu)中，通過同時(shí)操作各存儲(chǔ)模塊103的緩沖器105a和105b，有可能與第一優(yōu)選實(shí)施例類似，構(gòu)造以32比特或36比特寬輸入/輸出數(shù)據(jù)的存儲(chǔ)系統(tǒng)。在用于傳輸/接收32比特寬的數(shù)據(jù)的存儲(chǔ)系統(tǒng)的情況下，兩個(gè)x-8配置的DRAM 110a分別位于存儲(chǔ)模塊103的每一緩沖器105a和105b的兩側(cè)。當(dāng)選擇每一存儲(chǔ)模塊103時(shí)，緩沖器105a和105b啟動(dòng)在每一存儲(chǔ)模塊103上的八個(gè)DRAM 110a，以使64比特寬的數(shù)據(jù)可以在緩沖器105a和105b以及八個(gè)DRAM 110a之間傳輸/接收。在顯示的例子中，存儲(chǔ)控制器101和每一緩沖器105a和105b由16比特寬的數(shù)據(jù)布線111連接，并且這些數(shù)據(jù)布線111也連接至下一級(jí)的存儲(chǔ)模塊的緩沖器。由此可以清楚地看到，多路復(fù)用的數(shù)據(jù)與第一優(yōu)選實(shí)施例中類似地在數(shù)據(jù)布線111上傳輸。
另一方面，在存儲(chǔ)系統(tǒng)傳輸/接收36比特寬的數(shù)據(jù)的情況下，72比特寬的數(shù)據(jù)可以在每一存儲(chǔ)模塊103上的九個(gè)DRAM 110a和緩沖器105a及105b之間傳輸/接收。在圖5顯示的例子中，40比特寬的數(shù)據(jù)在緩沖器105a和位于緩沖器105a兩側(cè)的五個(gè)DRAM 110a之間傳輸/接收，而32比特寬的數(shù)據(jù)在緩沖器105b和位于緩沖器105b兩側(cè)的四個(gè)DRAM 110a之間傳輸/接收。
在這種情況中，存儲(chǔ)控制器101和緩沖器105a之間的數(shù)據(jù)布線111為20比特寬，而存儲(chǔ)控制器101和緩沖器105b之間的數(shù)據(jù)布線111為16比特寬，并且與第一優(yōu)選實(shí)施例類似，被多路復(fù)用即壓縮成分組的數(shù)據(jù)和命令/地址信號(hào)分別在數(shù)據(jù)布線111和命令/地址布線112上傳輸/接收。
在顯示的存儲(chǔ)系統(tǒng)中，與第一優(yōu)選實(shí)施例相比，由每一緩沖器105a和105b驅(qū)動(dòng)的DRAM 110a的數(shù)目可以減半，并且因此可以減少在存儲(chǔ)模塊103上的每一緩沖器105a和105b中的線路數(shù)目并且可以縮短布線長(zhǎng)度。進(jìn)一步，由于可以減少每一緩沖器105a和105b的形成負(fù)載即DRAM 110a的數(shù)目，所以可以減少在內(nèi)部數(shù)據(jù)布線111’和內(nèi)部命令/地址布線112’以及內(nèi)部時(shí)鐘布線113’處的輸入負(fù)載的差異，使得可以構(gòu)造適于高頻操作的存儲(chǔ)系統(tǒng)。
在圖4顯示的存儲(chǔ)系統(tǒng)中，在存儲(chǔ)系統(tǒng)在存儲(chǔ)控制器101和緩沖器105a和105b之間傳輸/接收36比特寬的數(shù)據(jù)的情況下，容易理解，由圖4中的虛線圍繞的DRAM 110a在每一存儲(chǔ)模塊103中連接，這從圖5中也可清楚地看出。
可以對(duì)根據(jù)圖4和5所示的第二優(yōu)選實(shí)施例的存儲(chǔ)系統(tǒng)進(jìn)行多種改進(jìn)。例如，除了x-8配置DRAM，每4比特輸入/輸出數(shù)據(jù)的x-4配置DRAM或每16比特輸入/輸出數(shù)據(jù)的x-16配置DRAM也可以位于兩個(gè)緩沖器的兩側(cè)。進(jìn)一步，本發(fā)明不僅可應(yīng)用于具有僅排列在每一存儲(chǔ)模塊的模塊板一側(cè)的DRAM的存儲(chǔ)系統(tǒng)，還可應(yīng)用于具有排列在模塊板前后兩側(cè)的DRAM的存儲(chǔ)系統(tǒng)。而且，本發(fā)明同樣可應(yīng)用于排列在每一存儲(chǔ)模塊上的多個(gè)DRAM被分類為多個(gè)等級(jí)的系統(tǒng)。
在根據(jù)前面所述優(yōu)選實(shí)施例的存儲(chǔ)系統(tǒng)中，提供給每一存儲(chǔ)模塊的命令/地址信號(hào)單獨(dú)地提供給多個(gè)緩沖器，并且因此命令/地址信號(hào)引腳的數(shù)目以緩沖器數(shù)目的倍數(shù)增加。然而，由于命令/地址信號(hào)被多路復(fù)用，所以增量不是很大。
參考圖6，顯示了根據(jù)本發(fā)明的第三優(yōu)選實(shí)施例的存儲(chǔ)系統(tǒng)的一個(gè)例子。顯示的存儲(chǔ)系統(tǒng)具有可以減少模塊連接器104(圖3)和緩沖器之間的內(nèi)部數(shù)據(jù)線數(shù)目而不增加每一存儲(chǔ)模塊中的緩沖器數(shù)目的結(jié)構(gòu)。特別地，圖6所示的存儲(chǔ)系統(tǒng)包括存儲(chǔ)控制器101和多個(gè)存儲(chǔ)模塊103(圖中僅顯示了103a和103b)，其中16個(gè)DRAM 110(省略下標(biāo))安裝在每一存儲(chǔ)模塊103的前側(cè)和后側(cè)。假設(shè)顯示的DRAM 110是每8比特執(zhí)行讀/寫的x-8配置DRAM。在存儲(chǔ)模塊103a和103b的中心，分別放置緩沖器105(11)和105(21)。緩沖器105(11)連接16比特寬數(shù)據(jù)布線(DQ)111、命令/地址布線(Cmd/Add)112、時(shí)鐘布線(CLK)113和模塊識(shí)別布線(MID)114，并且緩沖器105(21)同樣連接16比特寬數(shù)據(jù)布線(DQ)111、命令/地址布線(Cmd/Add)112、時(shí)鐘布線(CLK)113和模塊識(shí)別布線(MID)114。每一緩沖器105(11)和105(21)的這些布線連接至未顯示的存儲(chǔ)模塊的緩沖器，從而形成菊花鏈。
在該實(shí)施例中，兩個(gè)存儲(chǔ)模塊103a和103b的所有32個(gè)DRAM 110被分類為四組，每一組包括八個(gè)DRAM且作為等級(jí)1至4而操作。在這種連接中，在存儲(chǔ)模塊103a、103b中從緩沖器105(11)、105(21)到DRAM 110的布線對(duì)于在存儲(chǔ)模塊103a、103b的前側(cè)和后側(cè)的相應(yīng)DRAM 110是公用的，并通過存儲(chǔ)模塊103a、103b內(nèi)的通路連接在一起，并連接至緩沖器105(11)、105(21)的同一DQ端。特別地，等級(jí)1和等級(jí)3中使用的DRAM 110位于每一存儲(chǔ)模塊103a和103b的前側(cè)和后側(cè)上的相應(yīng)位置，而等級(jí)2和等級(jí)4中使用的DRAM 110同樣位于每一存儲(chǔ)模塊103a和103b的前側(cè)和后側(cè)上的相應(yīng)位置，并且同一等級(jí)的DRAM通過用于選擇等級(jí)的地址比特的使用而啟動(dòng)?？紤]到這點(diǎn)，在圖6中，為屬于等級(jí)1的DRAM 110分配下標(biāo)r1，并且類似地，等級(jí)2至4的DRAM 110由r2至r4標(biāo)出。
在這種結(jié)構(gòu)中，在操作等級(jí)1的DRAM 110的情況下，當(dāng)選擇了每一存儲(chǔ)模塊103a和103b的四個(gè)DRAM 110r1時(shí)，將狀態(tài)設(shè)置為通過內(nèi)部數(shù)據(jù)布線111’在存儲(chǔ)模塊103a和103b的緩沖器105(11)和105(21)以及DRAM 110r1之間傳輸/接收32比特寬的數(shù)據(jù)。在這種狀態(tài)中，緩沖器105(11)和105(21)分別通過各自具有16比特寬的數(shù)據(jù)布線111連接至存儲(chǔ)控制器101，并且因此執(zhí)行數(shù)據(jù)傳輸/接收，整體相對(duì)于存儲(chǔ)控制器101作為32比特?cái)?shù)據(jù)布線。
以這種方式，通過將兩個(gè)存儲(chǔ)模塊103a和103b用作一對(duì)而形成四個(gè)等級(jí)，使得在每一存儲(chǔ)模塊103a和103b中，等級(jí)1和3的布線可以公用，并且等級(jí)2和4的布線同樣公用，從而減少了在存儲(chǔ)模塊103a和103b內(nèi)的線路數(shù)目。
這里，圖6所示的存儲(chǔ)系統(tǒng)與根據(jù)第一優(yōu)選實(shí)施例的存儲(chǔ)系統(tǒng)的不同之處在于，每一緩沖器105(11)和105(21)直接連接至存儲(chǔ)控制器101，并進(jìn)一步與根據(jù)第二優(yōu)選實(shí)施例的存儲(chǔ)系統(tǒng)的不同之處在于，存儲(chǔ)模塊103a、103b的單個(gè)緩沖器105(11)、105(21)通過16比特寬的數(shù)據(jù)布線111相連。
在圖6所示的結(jié)構(gòu)中，片選信號(hào)(CS)用于識(shí)別等級(jí)1至4。然而，可以單獨(dú)地增加用于識(shí)別等級(jí)1至4的比特。
現(xiàn)在給出關(guān)于圖6所示的存儲(chǔ)系統(tǒng)的操作的說明。當(dāng)從存儲(chǔ)控制器101輸出一個(gè)命令/地址信號(hào)時(shí)，在本例中，這個(gè)命令/地址信號(hào)輸入到兩個(gè)存儲(chǔ)模塊103a和103b。在這種情況下，自然命令/地址信號(hào)是與時(shí)鐘同步地從存儲(chǔ)控制器101輸出的。命令/地址信號(hào)啟動(dòng)兩個(gè)存儲(chǔ)模塊103a和103b中的同一等級(jí)的八個(gè)DRAM，例如等級(jí)1的DRAM110r1，以使在存儲(chǔ)模塊103a和103b內(nèi)的啟動(dòng)的八個(gè)DRAM 110r1以及緩沖器105(11)和105(21)之間實(shí)現(xiàn)數(shù)據(jù)的寫/讀操作。在這種情況下，啟動(dòng)存儲(chǔ)模塊103a上的四個(gè)DRAM 110r1，以使32比特寬的數(shù)據(jù)可以相對(duì)于緩沖器105(11)而傳輸/接收，而啟動(dòng)存儲(chǔ)模塊103b上的四個(gè)DRAM 110r1，以使32比特寬的數(shù)據(jù)可以同樣相對(duì)于緩沖器105(21)而傳輸/接收。
由于緩沖器105(11)和105(21)通過16比特寬數(shù)據(jù)布線111分別連接至存儲(chǔ)控制器101，所以被復(fù)用的數(shù)據(jù)在存儲(chǔ)控制器101和緩沖器105(11)和105(21)之間傳輸，這與前面所述的優(yōu)選實(shí)施例相同。
存儲(chǔ)模塊103a和103b的緩沖器105(11)和105(21)可以分別連接至未顯示的其它存儲(chǔ)模塊的緩沖器，從而形成菊花鏈。于是，顯示的存儲(chǔ)系統(tǒng)的緩沖器可以表示為105(12～1k)和105(22～2k)(k是大于等于3的正整數(shù))。由此可以清楚地看出，如果需要，可以增加顯示的存儲(chǔ)系統(tǒng)的存儲(chǔ)模塊。
在根據(jù)圖6所示的第三優(yōu)選實(shí)施例的存儲(chǔ)系統(tǒng)中，如果提供了與根據(jù)第一優(yōu)選實(shí)施例的存儲(chǔ)系統(tǒng)中的DRAM相同的DRAM 110，則DRAM 110的等級(jí)數(shù)目從2增至4。本實(shí)施例有一個(gè)優(yōu)點(diǎn)是，由于通過在每一存儲(chǔ)模塊中提供DRAM的等級(jí)配置，使得每一存儲(chǔ)模塊中的布線可以是公共的，所以可以提高在每一存儲(chǔ)模塊103上的布局的自由度，并且進(jìn)一步，與第二優(yōu)選實(shí)施例相比，緩沖器芯片的數(shù)目可以得到減少。進(jìn)一步，如圖6所示，由于從存儲(chǔ)控制器101到存儲(chǔ)模塊103b的數(shù)據(jù)直接提供給存儲(chǔ)模塊103b的緩沖器105(21)，即無需經(jīng)過其它緩沖器，所以與通過兩個(gè)緩沖器105傳輸/接收數(shù)據(jù)的第一和第二優(yōu)選實(shí)施例相比，由于緩沖器引起的邏輯延遲可以減少。
參考圖7，顯示了根據(jù)本發(fā)明的第三優(yōu)選實(shí)施例的存儲(chǔ)系統(tǒng)的改型。該存儲(chǔ)系統(tǒng)僅包括兩個(gè)存儲(chǔ)模塊103a和103b，并且是不考慮存儲(chǔ)模塊增加的存儲(chǔ)系統(tǒng)。在這個(gè)例子中，在存儲(chǔ)模塊103a和103b中分別提供的緩沖器105不形成相對(duì)于其它存儲(chǔ)模塊的菊花鏈，但是由端接阻抗端接。換言之，在顯示的例子中，由于沒有級(jí)聯(lián)連接的其它存儲(chǔ)模塊，所以在圖7中，存儲(chǔ)模塊103a和103b的緩沖器分別由標(biāo)注數(shù)字105(1)和105(2)代表。另一方面，每一存儲(chǔ)模塊103a和103b的前側(cè)和后側(cè)上提供的16個(gè)DRAM 110分為四個(gè)等級(jí)，并且在每一存儲(chǔ)模塊103a和103b中，等級(jí)1和等級(jí)3的布線是公共的且等級(jí)2和等級(jí)4的布線同樣是公共的，這與圖6相同。
參考圖8，顯示了根據(jù)本發(fā)明的第三優(yōu)選實(shí)施例的存儲(chǔ)系統(tǒng)的另一改型。這個(gè)改型包括四個(gè)存儲(chǔ)模塊103a至103d，每一存儲(chǔ)模塊具有單個(gè)緩沖器105，并且這些存儲(chǔ)模塊的緩沖器105(1)至105(4)(緩沖器105(3)和105(4)未顯示)直接連接至存儲(chǔ)控制器101，這與圖6和7的存儲(chǔ)系統(tǒng)不同。因此，圖8所示的存儲(chǔ)系統(tǒng)的每一緩沖器105連接至存儲(chǔ)控制器101，數(shù)據(jù)線的數(shù)目對(duì)應(yīng)32比特寬的四分之一，并且每一存儲(chǔ)模塊103a至103d上的x-8配置的DRAM 110被分為八個(gè)等級(jí)，從而提高了每一存儲(chǔ)模塊103a至103d的布局的自由度。
如上所述，在本實(shí)施例中，通過使用四個(gè)存儲(chǔ)模塊103a至103d作為一個(gè)集而形成8等級(jí)的結(jié)構(gòu)。16個(gè)DRAM 110安裝在存儲(chǔ)模塊103a至103d的每一個(gè)中，其中配列在每一存儲(chǔ)模塊的前側(cè)的右面上的四個(gè)DRAM被分為等級(jí)1至4，配列在每一存儲(chǔ)模塊的后側(cè)的右面上的四個(gè)DRAM被分為等級(jí)5至8，配列在每一存儲(chǔ)模塊的前側(cè)的左面上的四個(gè)DRAM被分為等級(jí)1至4，配列在每一存儲(chǔ)模塊的后側(cè)的左面上的四個(gè)DRAM被分為等級(jí)1至4。等級(jí)1和等級(jí)5、等級(jí)2和等級(jí)6、等級(jí)3和等級(jí)7、已經(jīng)等級(jí)4和等級(jí)8位于每一存儲(chǔ)模塊的前側(cè)和后側(cè)的相應(yīng)位置，并且從緩沖器105(1)至105(4)的每一個(gè)到這些等級(jí)的DRAM的布線是公共的并且通過通路相連。圖8所示的存儲(chǔ)系統(tǒng)與圖6所示的存儲(chǔ)系統(tǒng)的不同之處在于，在圖8的存儲(chǔ)系統(tǒng)中，到存儲(chǔ)模塊103(a)至103(d)的每一條數(shù)據(jù)布線是8比特的，從而在整個(gè)存儲(chǔ)系統(tǒng)上形成32比特?cái)?shù)據(jù)布線。
如上所述，存儲(chǔ)模塊103a至103b的每一個(gè)的DRAM 110被分為八個(gè)等級(jí)，并且為了清楚，在圖8中，等級(jí)1至8的DRAM分別由標(biāo)識(shí)符號(hào)110r1至110r8代表。
在這種結(jié)構(gòu)中，當(dāng)從存儲(chǔ)控制器101提供地址信號(hào)作為命令/地址信號(hào)(Cmd/Add)時(shí)，激活存儲(chǔ)模塊103a至103d的每一個(gè)中的同一等級(jí)的兩個(gè)DRAM，例如，每一存儲(chǔ)模塊中的等級(jí)1的兩個(gè)DRAM110r1，于是，狀態(tài)被設(shè)置為相對(duì)于緩沖器105(1)至105(4)的每一個(gè)可傳輸/接收16比特寬數(shù)據(jù)，從而總共64比特寬的數(shù)據(jù)可以在四個(gè)緩沖器105(1)至105(4)上傳輸/接收。如圖所示，存儲(chǔ)模塊103a至103d的每一個(gè)的數(shù)據(jù)布線111是8比特的，并且復(fù)用的數(shù)據(jù)在存儲(chǔ)模塊103a至103d的每一個(gè)的數(shù)據(jù)線111上，在存儲(chǔ)控制器101和緩沖器105(1)至105(4)的每一個(gè)之間傳輸/接收。
參考圖9，顯示了根據(jù)本發(fā)明的第三優(yōu)選實(shí)施例的存儲(chǔ)系統(tǒng)的另一變形，其中通過使用作為一對(duì)的兩個(gè)存儲(chǔ)模塊103a和103b，形成2等級(jí)存儲(chǔ)系統(tǒng)。圖9的存儲(chǔ)系統(tǒng)與圖6的存儲(chǔ)系統(tǒng)的不同之處在于，位于兩個(gè)存儲(chǔ)模塊103a和103b的前側(cè)上的16個(gè)DRAM形成等級(jí)1，而位于兩個(gè)存儲(chǔ)模塊103a和103b的后側(cè)上的16個(gè)DRAM形成等級(jí)2，并且每一DRAM 110是x-4配置DRAM。進(jìn)一步，在圖9中，安裝在存儲(chǔ)模塊103a和103b的每一個(gè)的前側(cè)上的八個(gè)DRAM 110形成等級(jí)1，而安裝在存儲(chǔ)模塊103a和103b的每一個(gè)的后側(cè)上的八個(gè)DRAM 110形成等級(jí)2。在這種連接中，在圖9中，屬于等級(jí)1并排列在存儲(chǔ)模塊103a和103b中的16個(gè)DRAM 110由標(biāo)識(shí)符號(hào)110r1標(biāo)識(shí)，而屬于等級(jí)2并排列在存儲(chǔ)模塊103a和103b中的16個(gè)DRAM 110由標(biāo)識(shí)符號(hào)110r2標(biāo)識(shí)。進(jìn)一步，排列在存儲(chǔ)模塊103a和103b的每一個(gè)的前側(cè)和后側(cè)上的等級(jí)1和2的DRAM 110r1和110r2通過4比特寬的內(nèi)部數(shù)據(jù)布線互相公共連接。
另一方面，存儲(chǔ)模塊103a和103b的每一個(gè)的緩沖器105通過16比特寬數(shù)據(jù)布線111連接至存儲(chǔ)控制器101，并且復(fù)用的數(shù)據(jù)在每一數(shù)據(jù)布線111上傳輸，這與其它例子相同。即使對(duì)于這種結(jié)構(gòu)，與圖6所示的存儲(chǔ)系統(tǒng)相似，32比特寬數(shù)據(jù)在存儲(chǔ)模塊103a、103b的八個(gè)DRAM 110r1、110r2和緩沖器105之間傳輸，并且進(jìn)一步，16比特寬的復(fù)用的數(shù)據(jù)在每一緩沖器105和存儲(chǔ)控制器101之間傳輸。
參考圖10，顯示了具有奇偶校驗(yàn)比特的36比特總線寬的例子，作為根據(jù)本發(fā)明的第三優(yōu)選實(shí)施例的存儲(chǔ)系統(tǒng)的再一個(gè)改型。
這個(gè)例子與圖9所示的存儲(chǔ)系統(tǒng)的不同之處在于，九個(gè)x-4配置DRAM 110安裝在存儲(chǔ)模塊103a和103b的每一個(gè)的每一前側(cè)和后側(cè)上，并且存儲(chǔ)控制器101和存儲(chǔ)模塊103a及103b的每一個(gè)的緩沖器105之間的數(shù)據(jù)布線111具有18比特寬。特別地，在圖10所示的存儲(chǔ)模塊103a和 103b的每一個(gè)中，四個(gè)DRAM 110排列在緩沖器105的每一前側(cè)和后側(cè)的左面上，而五個(gè)DRAM 110排列在緩沖器105的每一前側(cè)和后側(cè)的右面上。這里，假設(shè)位于存儲(chǔ)模塊103a和103b的每一個(gè)的每一前側(cè)和后側(cè)上的最右邊的DRAM 110用作奇偶校驗(yàn)的DRAM。
與圖9相似，這個(gè)例子也是將兩個(gè)存儲(chǔ)模塊103a和103b用作一對(duì)的2等級(jí)存儲(chǔ)系統(tǒng)。進(jìn)一步，排列在兩個(gè)存儲(chǔ)模塊103a和103b的前側(cè)上的18個(gè)DRAM 110形成等級(jí)1，而排列在兩個(gè)存儲(chǔ)模塊103a和103b的后側(cè)上的18個(gè)DRAM 110形成等級(jí)2。在這種連接中，等級(jí)1和2的DRAM分別由標(biāo)識(shí)符號(hào)110r1和110r2標(biāo)識(shí)。進(jìn)一步，排列在每一存儲(chǔ)模塊的前側(cè)和后側(cè)上的等級(jí)1和2的DRAM 110r1和110r2的內(nèi)部數(shù)據(jù)布線是公共的，這也與圖9相同。
進(jìn)一步，存儲(chǔ)模塊103a和103b的每一個(gè)的緩沖器105通過對(duì)應(yīng)于18比特寬的數(shù)據(jù)布線111連接至存儲(chǔ)控制器101，并級(jí)聯(lián)連接至未顯示的存儲(chǔ)模塊的緩沖器，從而形成菊花鏈。
在這種結(jié)構(gòu)中，具有奇偶校驗(yàn)的復(fù)用數(shù)據(jù)在存儲(chǔ)控制器101和存儲(chǔ)模塊103a或103b之間傳輸/接收。
下面給出第一和第二優(yōu)選實(shí)施例以及第三優(yōu)選實(shí)施例之間的比較。在第一和第二優(yōu)選實(shí)施例中，由于在級(jí)聯(lián)連接的第二存儲(chǔ)模塊上的DRAM和存儲(chǔ)控制器之間的數(shù)據(jù)的傳輸/接收是通過兩個(gè)緩沖器芯片實(shí)現(xiàn)的，所以在緩沖器芯片處的接收/傳輸處理所需的邏輯延遲為第三優(yōu)選實(shí)施例的二倍。另一方面，在第三優(yōu)選實(shí)施例中，盡管有減少了要經(jīng)過的緩沖器的數(shù)目的優(yōu)點(diǎn)，但是需要增加存儲(chǔ)模塊上的DRAM的等級(jí)數(shù)目。
參考圖11，將給出關(guān)于前述存儲(chǔ)系統(tǒng)中在存儲(chǔ)控制器(MC)101和每一存儲(chǔ)模塊103之間的信號(hào)傳輸系統(tǒng)的具體說明。在顯示的例子中，為了說明的簡(jiǎn)便，假設(shè)存儲(chǔ)模塊103a和103b的緩沖器105a和105b為級(jí)聯(lián)連接。在該系統(tǒng)中，存儲(chǔ)控制器101與時(shí)鐘信號(hào)同步地傳輸命令/地址信號(hào)(CA)，并且這些命令/地址信號(hào)(CA)和時(shí)鐘信號(hào)在存儲(chǔ)模塊103a和103b的緩沖器105a和105b處被順序接收。
另一方面，在緩沖器105a和105b以及存儲(chǔ)控制器101處與多對(duì)雙向時(shí)鐘信號(hào)(互補(bǔ)的)CLK和CLKB同步地傳輸/接收數(shù)據(jù)(DQ)信號(hào)。特別地，當(dāng)將數(shù)據(jù)從存儲(chǔ)控制器101寫入存儲(chǔ)模塊103a和103b的DRAM時(shí)，數(shù)據(jù)與從存儲(chǔ)控制器101輸出的時(shí)鐘同步地傳輸至緩沖器105a和105b，而當(dāng)從存儲(chǔ)模塊103a和103b讀數(shù)據(jù)時(shí)，存儲(chǔ)模塊103a和103b的緩沖器105a和105b從DRAM的內(nèi)部時(shí)鐘生成時(shí)鐘，并與生成的時(shí)鐘同步地將讀取的數(shù)據(jù)從DRAM輸出至存儲(chǔ)控制器101。在分組傳輸命令/地址信號(hào)和數(shù)據(jù)信號(hào)時(shí)，模塊識(shí)別信號(hào)MID被與這些命令/地址信號(hào)和數(shù)據(jù)信號(hào)同步地從存儲(chǔ)控制器101傳輸，并且緩沖器105a和105b使用信號(hào)MID識(shí)別信號(hào)的有效標(biāo)題數(shù)據(jù)以及一接收/傳輸目的地存儲(chǔ)模塊。
參考圖12，顯示了圖11所示的系統(tǒng)中的時(shí)序關(guān)系。在顯示的例子中，頻率為1.33GHz(即周期為0.75ns)的時(shí)鐘是由存儲(chǔ)控制器(MC)101產(chǎn)生的(見圖12中的第一條線)，并且與時(shí)鐘的前沿和后沿同步，數(shù)據(jù)從存儲(chǔ)控制器(MC)101傳輸至緩沖器(見第三條線)。結(jié)果，以2.66Gbps的傳輸速度將數(shù)據(jù)從存儲(chǔ)控制器(MC)101傳輸至緩沖器105a和105b。
另一方面，頻率為666MHz(周期為1.5ns)的內(nèi)部時(shí)鐘是由相對(duì)于DRAM的緩沖器105a和105b產(chǎn)生的(見第二條線)，并且經(jīng)過緩沖器內(nèi)部等待時(shí)間后，以1.33Gbps的傳輸速度將在緩沖器處接收的數(shù)據(jù)與內(nèi)部時(shí)鐘的前沿和后沿同步地寫入DRAM(見第四條線)。
然后，命令/地址信號(hào)(CA)從存儲(chǔ)控制(MC)101與頻率為1.33GHz的時(shí)鐘的前沿和后沿同步地輸出至緩沖器105a和105b(見第五條線)。在緩沖器內(nèi)部延遲時(shí)間后，從緩沖器將命令/地址信號(hào)(CA)與內(nèi)部時(shí)鐘的前沿同步地輸出至DRAM(見第六條線)。于是，命令/地址信號(hào)被以2.66Gbps的傳輸速度從存儲(chǔ)控制器(MC)輸出至緩沖器105a和105b，并以666Mbps的傳輸速度從緩沖器輸出至DRAM。進(jìn)一步，以2.66Gbps的傳輸速度，將模塊識(shí)別信號(hào)MID與1.33GHz的時(shí)鐘的前沿和后沿同步地從存儲(chǔ)控制器(MC)輸出至緩沖器。
由此可清楚地看到，在存儲(chǔ)控制器(MC)101和緩沖器105a和105b之間，數(shù)據(jù)以二倍于DRAM的數(shù)據(jù)頻率的頻率傳遞，而命令/地址信號(hào)(CA)以四倍的頻率傳遞。因此，在每一存儲(chǔ)模塊上的緩沖器通過使用分頻器等，將數(shù)據(jù)和命令/地址信號(hào)的頻率分別減至1/2和1/4，并將它們傳輸至DRAM。
這里，假設(shè)存儲(chǔ)系統(tǒng)處理8比特連續(xù)數(shù)據(jù)(脈沖串)。特別地，假設(shè)在32比特總線上以2.66Gbps的傳輸速度將16比特連續(xù)數(shù)據(jù)從存儲(chǔ)控制器(MC)101輸出至緩沖器，并且每一緩沖器以1.33Gbps的傳輸速度將16比特連續(xù)數(shù)據(jù)交替輸出至DRAM的兩個(gè)DQ引腳，作為8比特連續(xù)數(shù)據(jù)。
進(jìn)一步，以2.66Gbps的傳輸速度將命令/地址信號(hào)從存儲(chǔ)控制器(MC)輸出至緩沖器，并且例如將一個(gè)命令/地址信號(hào)線的4比特?cái)?shù)據(jù)分配至緩沖器處的四條命令/地址信號(hào)線，從而以666Mbps的傳輸速度供應(yīng)給DRAM。
現(xiàn)在，將通過將前面所述操作分為數(shù)據(jù)寫及讀操作和命令/地址信號(hào)傳遞操作，給出關(guān)于它的進(jìn)一步的具體說明。圖13顯示了從存儲(chǔ)控制器(MC)到DRAM的數(shù)據(jù)寫操作。如上所述，存儲(chǔ)控制器(MC)101將1.33GHz的時(shí)鐘輸出至緩沖器105(見第一條線)。模塊識(shí)別信號(hào)MID和數(shù)據(jù)DQ0m與該時(shí)鐘同步地由存儲(chǔ)控制器(MC)101輸出(見第三和第四條線)。
這里，模塊識(shí)別信號(hào)MID包括有效數(shù)據(jù)標(biāo)題識(shí)別信號(hào)和目的地地址，而數(shù)據(jù)DQ0m包括要分配至DRAM的兩個(gè)DQ引腳的兩個(gè)數(shù)據(jù)序列DQ0和DQ1。這里，數(shù)據(jù)序列DQ0變成連續(xù)的8比特?cái)?shù)據(jù)DQ00、10、20、30……70，而數(shù)據(jù)序列DQ1變成連續(xù)的8比特?cái)?shù)據(jù)DQ01、11、21、31……71。如圖13的第四條線所示，在數(shù)據(jù)DQ0m中，數(shù)據(jù)序列DQ0和DQ1的單位數(shù)據(jù)與第一條線所示的時(shí)鐘的前沿和后沿同步地交替放置。數(shù)據(jù)DQ0m與時(shí)鐘同步地從存儲(chǔ)控制器(MC)101輸出至緩沖器105a。這里，當(dāng)從存儲(chǔ)控制器(MC)到緩沖器的數(shù)據(jù)線的數(shù)目總共為32時(shí)，由于數(shù)據(jù)從各數(shù)據(jù)線提供給DRAM的兩個(gè)DQ端子，所以系統(tǒng)作為一個(gè)整體以64比特寬處理8比特的連續(xù)數(shù)據(jù)。當(dāng)?shù)谝患?jí)緩沖器105a從模塊識(shí)別信號(hào)MID判斷出沒有訪問緩沖器105a所屬的存儲(chǔ)模塊103a時(shí)，模塊識(shí)別信號(hào)MID與數(shù)據(jù)DQ0m一同傳遞至下一級(jí)存儲(chǔ)模塊103b(見第三和第四條線)。
然后，如第二條線所示，存儲(chǔ)模塊103a中的緩沖器105a通過將1.33GHz的時(shí)鐘分為兩半而生成666MHz的內(nèi)部時(shí)鐘，并將它們輸出至DRAM。如果存儲(chǔ)模塊103a是由前面所述的模塊識(shí)別信號(hào)MID指定的，則顯示的數(shù)據(jù)DQ0m在緩沖器延遲時(shí)間后與內(nèi)部時(shí)鐘同步地被寫入給定的DRAM。在顯示的例子中，如第五和第六條線所示，數(shù)據(jù)序列DQ0和DQ1與內(nèi)部時(shí)鐘的前沿和后沿同步地從緩沖器105a輸出至兩個(gè)DRAM。
現(xiàn)在，參考圖14，說明有關(guān)從DRAM讀取數(shù)據(jù)DQ0m時(shí)的操作。在這種情況下，假設(shè)通過緩沖器105a從存儲(chǔ)模塊103a的DRAM將數(shù)據(jù)DQ0m讀至存儲(chǔ)控制器(MC)101。首先，緩沖器105a正將666MHz的內(nèi)部時(shí)鐘輸出至DRAM(見圖14的第二條線)，同時(shí)將1.33GHz頻率的時(shí)鐘輸出至存儲(chǔ)控制器(MC)101(見第一條線)。在這種狀態(tài)下，假設(shè)數(shù)據(jù)序列DQ0和DQ1是從DRAM的兩個(gè)DQ端子讀取的。這里，假設(shè)數(shù)據(jù)序列DQ0和DQ1分別包括單位數(shù)據(jù)D00、10、20、……70和單位數(shù)據(jù)D01、11、21……71(見第五和第六條線)。這些單位數(shù)據(jù)被與內(nèi)部時(shí)鐘同步地從兩個(gè)DQ端子發(fā)送至緩沖器105a。緩沖器105a將代表緩沖器105a所屬的存儲(chǔ)模塊103a的模塊識(shí)別信號(hào)MID作為有效數(shù)據(jù)標(biāo)題識(shí)別信號(hào)輸出至存儲(chǔ)控制器(MC)(見第三條線)。然后，緩沖器105a交替地聯(lián)合來自兩個(gè)DQ端子的數(shù)據(jù)序列DQ0和DQ1的連續(xù)8比特單位數(shù)據(jù)，以復(fù)用它們，并將復(fù)用的數(shù)據(jù)作為16比特讀數(shù)據(jù)DQ0m，與緩沖器105a和存儲(chǔ)控制器101之間的時(shí)鐘同步地輸出至存儲(chǔ)控制器101。在緩沖器位于緩沖器105a的隨后級(jí)處類似緩沖器105b的情況下，通過前一級(jí)的緩沖器105a向存儲(chǔ)控制器(MC)提供數(shù)據(jù)DQ0m。
如上所述，可以看出，存儲(chǔ)控制器(MC)101和緩沖器105a及105b之間的數(shù)據(jù)傳輸速度和時(shí)鐘頻率大于緩沖器105a及105b和DRAM之間的數(shù)據(jù)傳輸速度和時(shí)鐘頻率。在這種結(jié)構(gòu)中，通過減少存儲(chǔ)控制器(MC)101和緩沖器之間的線路數(shù)目，可以以依賴于DRAM的操作速度的傳輸速度實(shí)現(xiàn)數(shù)據(jù)的讀/寫。
進(jìn)一步，參考圖15，顯示了當(dāng)將命令/地址信號(hào)從存儲(chǔ)控制器(MC)101提供給存儲(chǔ)模塊時(shí)的操作。如上所述，假設(shè)頻率為1.33GHz的時(shí)鐘從存儲(chǔ)控制器(MC)101提供給緩沖器105a和105b(見第一條線)，在每一緩沖器105和DRAM 110之間使用666MHz的內(nèi)部時(shí)鐘(見第二條線)。在這種情況中，模塊識(shí)別信號(hào)MID包括命令/地址信號(hào)CA0m的目的地地址信號(hào)和標(biāo)題識(shí)別信號(hào)，從存儲(chǔ)控制器(MC)101將命令/地址信號(hào)CA0m的目的地地址信號(hào)和標(biāo)題識(shí)別信號(hào)與1.33GHz的時(shí)鐘的前沿和后沿同步地輸出(見第三條線)，并且信號(hào)MID被傳遞至前一級(jí)存儲(chǔ)模塊103a的緩沖器105a以及下一級(jí)存儲(chǔ)模塊103b的緩沖器105b。
在這個(gè)例子中，地址信號(hào)A0至A3被與模塊識(shí)別信號(hào)MID同步地以復(fù)用的模式從存儲(chǔ)控制器(MC)101輸出至緩沖器105a，作為與1.33GHz時(shí)鐘的前沿和后沿同步的命令/地址信號(hào)CA0m，并且隨后被傳遞至緩沖器105b(見第四條線)。由前述模塊識(shí)別信號(hào)MID指定的存儲(chǔ)模塊103的緩沖器105將地址信號(hào)A0至A3與內(nèi)部時(shí)鐘同步地提供給安裝在指定的存儲(chǔ)模塊103上的DRAM。在圖15中，盡管只顯示了一個(gè)命令/地址信號(hào)，但是提供給緩沖器的多個(gè)命令/地址信號(hào)被分別轉(zhuǎn)換為四個(gè)命令/地址信號(hào)，例如RAS、CAS、WE和帶地址，以及殘留地址信號(hào)等。通過這個(gè)，選擇了指定的存儲(chǔ)模塊內(nèi)的DRAM中的操作模式、DRAM和存儲(chǔ)單元。
前面的說明主要是關(guān)于在存儲(chǔ)控制器(MC)101和存儲(chǔ)模塊103之間的信號(hào)傳輸。然而，希望在每一存儲(chǔ)模塊103和目標(biāo)存儲(chǔ)模塊103內(nèi)的DRAM之間也能夠得到高速的信號(hào)傳輸。
為此，本發(fā)明提供了在緩沖器105和DRAM之間高速傳輸數(shù)據(jù)的方法。下面，將給出關(guān)于根據(jù)本發(fā)明的數(shù)據(jù)傳輸方法應(yīng)用于本發(fā)明的前述第一至第三優(yōu)選實(shí)施例的存儲(chǔ)系統(tǒng)的情況的說明，但不限于此。
參考圖16，顯示了在前述存儲(chǔ)系統(tǒng)的存儲(chǔ)模塊103中的DRAM 110和緩沖器105。
在圖16中，DRAM 110使用數(shù)據(jù)選通信號(hào)DQS(和互補(bǔ)的DQS*)(下面僅說明DQS)執(zhí)行相對(duì)于緩沖器105的數(shù)據(jù)接收/傳輸。在這種情況中，數(shù)據(jù)選通信號(hào)DQS是與時(shí)鐘同步地生成的，并且當(dāng)雙向傳輸數(shù)據(jù)DQ時(shí)，數(shù)據(jù)選通信號(hào)DQS以數(shù)據(jù)DQ的傳輸方向傳輸。例如，當(dāng)在從DRAM 110到緩沖器105的方向上傳輸數(shù)據(jù)DQ時(shí)，數(shù)據(jù)選通信號(hào)DQS也是從DRAM 110輸出至緩沖器105的。這也應(yīng)用于數(shù)據(jù)從緩沖器105傳輸至DRAM 110的情況。
參考圖17A，顯示了圖16中當(dāng)從緩沖器105將數(shù)據(jù)寫入DRAM 110時(shí)的操作，而圖17B顯示了當(dāng)從DRAM 110讀數(shù)據(jù)時(shí)的操作。首先，如圖17A所示，在寫數(shù)據(jù)的情況下，在從緩沖器向DRAM提供寫命令(WRT)和地址(Add)之后，由數(shù)據(jù)選通信號(hào)DQS與時(shí)鐘的前沿和后沿同步地實(shí)現(xiàn)數(shù)據(jù)寫操作，并且只要提供選通信號(hào)DQS，這個(gè)寫操作就持續(xù)。于是，在生成命令/地址信號(hào)之后，數(shù)據(jù)在預(yù)定的延遲時(shí)間之后被寫入(圖中的WL＝4)。
進(jìn)一步，如圖17B所示，也是在讀數(shù)據(jù)的情況，從緩沖器向DRAM提供讀命令(RED)和地址(Add)，并且由數(shù)據(jù)選通信號(hào)DQS與時(shí)鐘的前沿和后沿同步地實(shí)現(xiàn)讀數(shù)據(jù)。
如上所述，當(dāng)使用數(shù)據(jù)選通信號(hào)DQS時(shí)，數(shù)據(jù)以匹配數(shù)據(jù)選通信號(hào)DQS的時(shí)序傳輸，并由數(shù)據(jù)選通信號(hào)DQS接收。因此，在使用數(shù)據(jù)選通信號(hào)的傳輸/接收系統(tǒng)中，接收側(cè)設(shè)備內(nèi)部的數(shù)據(jù)選通信號(hào)DQS和數(shù)據(jù)DQ的邏輯和布局延遲需要互相匹配。然而，當(dāng)延遲由于溫度變化或電壓變化而改變時(shí)，設(shè)備可接收的信號(hào)的設(shè)置和保持時(shí)間被惡化。為了更高頻率的操作，需要更短的設(shè)置和保持時(shí)間。因此，在雙向傳輸數(shù)據(jù)選通信號(hào)的系統(tǒng)中的加速是有限制的。
為了以更高的速度在DRAM 110和緩沖器105之間實(shí)現(xiàn)數(shù)據(jù)傳輸/接收，本發(fā)明建議使用被持續(xù)以數(shù)據(jù)信號(hào)的時(shí)序雙向傳輸并在DRAM110和緩沖器105處傳輸/接收的信號(hào)(這里稱為“數(shù)據(jù)相位信號(hào)DPS”)，代替前述的數(shù)據(jù)選通信號(hào)DQS。通過使用雙向傳輸/接收的數(shù)據(jù)相位信號(hào)DPS，可以使用各設(shè)備中的DLL復(fù)制傳輸/接收時(shí)鐘。進(jìn)一步，當(dāng)使用DLL時(shí)，有可能利用復(fù)制的延遲消除溫度變化或電壓變化，并且進(jìn)一步，由于可以將時(shí)鐘設(shè)置為最優(yōu)時(shí)序，所以有可能不使用延遲邏輯便完成數(shù)據(jù)接收。因此，可以得到更短的設(shè)置和保持時(shí)間。
參考圖18，顯示了一種數(shù)據(jù)傳輸系統(tǒng)的示意結(jié)構(gòu)，在該系統(tǒng)中使用前述數(shù)據(jù)相位信號(hào)DPS在DRAM 110和緩沖器105之間執(zhí)行數(shù)據(jù)傳輸。與圖16對(duì)比可以清楚地看出，在圖18所示的數(shù)據(jù)傳輸系統(tǒng)中，數(shù)據(jù)相位信號(hào)DPS代替了數(shù)據(jù)選通信號(hào)DQS，被雙向地在緩沖器105和DRAM 110之間傳輸/接收，并且數(shù)據(jù)相位信號(hào)作為從緩沖器105或DRAM 110傳輸?shù)臄?shù)據(jù)DQ的時(shí)序信號(hào)，被提供給其它設(shè)備。特別地，當(dāng)將數(shù)據(jù)DQ從緩沖器105寫入DRAM 110時(shí)，寫數(shù)據(jù)相位信號(hào)DPS被以預(yù)定的寫時(shí)序，與寫數(shù)據(jù)DQ一同從緩沖器105提供給DRAM 110，而當(dāng)從DRAM讀數(shù)據(jù)DQ時(shí)，在不同于前述寫時(shí)序的時(shí)序生成的讀數(shù)據(jù)相位信號(hào)DPS與讀數(shù)據(jù)DQ一同從DRAM 110提供給緩沖器105。
通過識(shí)別寫時(shí)序和讀時(shí)序，DRAM 110和緩沖器105分別提取寫數(shù)據(jù)相位信號(hào)和讀數(shù)據(jù)相位信號(hào)(DPS)，并使用提取的寫數(shù)據(jù)相位信號(hào)和讀數(shù)據(jù)相位信號(hào)(DPS)執(zhí)行數(shù)據(jù)DQ的讀寫。從此可清楚地看出，緩沖器105和DRAM 110除了前述的DLL外，還具有用于識(shí)別寫數(shù)據(jù)相位信號(hào)和讀數(shù)據(jù)相位信號(hào)(DPS)的時(shí)序的電路。
參考圖19，顯示了當(dāng)在1等級(jí)配置中的緩沖器105和DRAM 110之間傳輸/接收數(shù)據(jù)相位信號(hào)DPS時(shí)使用的緩沖器105和DRAM 110的驅(qū)動(dòng)電路和接收電路(即傳輸/接收電路)。如圖所示，緩沖器105和DRAM 110的每一驅(qū)動(dòng)器都具有漏極開路N溝道MOS晶體管。DRAM 110的N溝道MOS晶體管的漏極與作為端接阻抗的可變電阻相連，而緩沖器105的N溝道MOS晶體管的漏極與作為端接阻抗的固定電阻相連。當(dāng)連接了可變電阻時(shí)，可以通過DRAM側(cè)的等級(jí)配置調(diào)整電阻值。盡管端接阻抗在每一DRAM 110和緩沖器105內(nèi)，但是容易理解，它可以在設(shè)備外部。連接至DRAM 110和緩沖器105的兩個(gè)晶體管的漏極且用于數(shù)據(jù)相位信號(hào)DPS傳輸?shù)男盘?hào)線通過放大器分別連接至DRAM 110和緩沖器105的內(nèi)部電路。
在圖19所示的配置中，以預(yù)定的時(shí)序和周期將定時(shí)信號(hào)提供給緩沖器105的N溝道MOS晶體管的柵極，從而打開/關(guān)斷緩沖器105的N溝道MOS晶體管，使得寫數(shù)據(jù)相位信號(hào)DPS從緩沖器105提供給DRAM 110以及緩沖器105的內(nèi)部。另一方面，與緩沖器105的時(shí)序信號(hào)在同周期生成但相位不同的時(shí)序信號(hào)提供給DRAM 110的N溝道MOS晶體管的柵極，從而打開/關(guān)斷DRAM 110的N溝道MOS晶體管，使得讀數(shù)據(jù)相位信號(hào)DPS從DRAM 110提供給緩沖器105以及DRAM 110的內(nèi)部。如圖所示，由于每一DRAM 110和緩沖器105內(nèi)的驅(qū)動(dòng)器都是漏極開路模式的，所以總線是所謂的線或(wired OR)結(jié)構(gòu)，并且進(jìn)一步，由于來自DRAM 110和緩沖器105的數(shù)據(jù)相位信號(hào)DPS以不同的時(shí)序輸出，所以即使兩個(gè)信號(hào)是在同一信號(hào)線上輸出的，也不可能在其間發(fā)生沖突。
參考圖20，顯示了在2等級(jí)結(jié)構(gòu)中的兩個(gè)DRAM連接至緩沖器105的情況下，用于數(shù)據(jù)相位信號(hào)DPS傳輸/接收的驅(qū)動(dòng)電路。從圖中可清楚地看出，圖20的結(jié)構(gòu)與圖19的結(jié)構(gòu)的不同之處在于，兩個(gè)DRAM 110的驅(qū)動(dòng)器連接至數(shù)據(jù)相位信號(hào)DPS的一個(gè)信號(hào)線，而在每一DRAM 110中的結(jié)構(gòu)是相同的。可變電阻連接至每一DRAM 110內(nèi)的N溝道MOS晶體管的漏極，并且在這個(gè)例子中，將可變電阻調(diào)節(jié)至適合DRAM 110的2等級(jí)結(jié)構(gòu)的電阻值。
與圖18一起參考圖21A和21B，說明關(guān)于相對(duì)于DRAM 110寫數(shù)據(jù)DQ時(shí)的操作(即，寫操作)以及當(dāng)從DRAM 110讀數(shù)據(jù)DQ時(shí)的操作(即，讀操作)。如圖21A所示，在寫操作時(shí)，緩沖器105與時(shí)鐘同步地將寫命令(WRT)和地址信號(hào)(Add)提供給DRAM 110。在這種情況中，寫數(shù)據(jù)相位信號(hào)WDPS被從緩沖器105傳輸至DRAM110，作為數(shù)據(jù)相位信號(hào)DPS(見第四條線)。顯示的寫數(shù)據(jù)相位信號(hào)WDPS的特征是脈沖流中每一脈沖的前沿的時(shí)序的頻率是時(shí)鐘的1/4。
另一方面，在同一信號(hào)線上，在避免與寫數(shù)據(jù)相位信號(hào)WDPS沖突的時(shí)序(這里，時(shí)序移位了兩個(gè)時(shí)鐘)，以復(fù)用的模式將讀數(shù)據(jù)相位信號(hào)RDPS從DRAM 110傳輸至緩沖器105。如圖21B的第四條線所示，讀數(shù)據(jù)相位信號(hào)RDPS與寫數(shù)據(jù)相位信號(hào)WDPS類似，特征在于脈沖流的前(上升)沿的時(shí)序的頻率是時(shí)鐘的1/4，并且它的時(shí)序發(fā)生在寫數(shù)據(jù)相位信號(hào)WDPS的時(shí)序之間。以這種方式，通過偏離寫數(shù)據(jù)相位信號(hào)WDPS和讀數(shù)據(jù)相位信號(hào)RDPS之間的時(shí)序，防止了在一條信號(hào)線上的兩個(gè)信號(hào)之間的沖突。在顯示的例子中，寫數(shù)據(jù)相位信號(hào)WDPS和讀數(shù)據(jù)相位信號(hào)RDPS之間的時(shí)序移位了兩個(gè)時(shí)鐘。然而，只要可以避免兩個(gè)信號(hào)的沖突，時(shí)序當(dāng)然不限于此。
進(jìn)一步參考圖21A，在來自緩沖器105的寫操作中，緩沖器105處的時(shí)鐘和寫數(shù)據(jù)相位信號(hào)(WDPS)的相位互相一致，而從DRAM傳輸?shù)淖x數(shù)據(jù)相位信號(hào)(RDPS)的相位不與它們一致。在寫延遲時(shí)間(WL＝4)之后寫入數(shù)據(jù)DQ，使得時(shí)鐘的上升(前)沿和下降(后)沿位于信號(hào)有效寬度的中央。
在圖21B所示的讀操作時(shí)，DRAM 110從讀數(shù)據(jù)相位信號(hào)(RDPS)復(fù)制DRAM 110中的時(shí)鐘。數(shù)據(jù)DQ與復(fù)制的時(shí)鐘的時(shí)序相匹配，被從DRAM 110傳輸至緩沖器105。在顯示的例子中，數(shù)據(jù)的時(shí)序與時(shí)鐘沿相一致。然而，有效寬度的中央可能與時(shí)鐘沿相匹配。
在前述例子中，DRAM 110和緩沖器105在正常操作期間，即除節(jié)電模式以外的操作期間，在同一信號(hào)線上持續(xù)地雙向傳輸數(shù)據(jù)相位信號(hào)DPS。進(jìn)一步，DRAM 110和緩沖器105的驅(qū)動(dòng)器在移位了兩個(gè)時(shí)鐘的時(shí)序操作，并且如圖19和20所示，使用了漏極開路模式。因此，總線是所謂的線或結(jié)構(gòu)，并且由此不可能有總線爭(zhēng)用。
參考圖21A和21B，說明了在寫操作和讀操作時(shí)，關(guān)于時(shí)鐘和讀及寫數(shù)據(jù)相位信號(hào)WDPS及RDPS之間的時(shí)序關(guān)系，以及數(shù)據(jù)、時(shí)鐘和數(shù)據(jù)相位信號(hào)(WDPS、RDPS)之間的時(shí)序關(guān)系。在已經(jīng)接收了數(shù)據(jù)相位信號(hào)(WDPS、RDPS)的DRAM 110和緩沖器105中，需要在其中從數(shù)據(jù)相位信號(hào)(WDPS、RDPS)中復(fù)制數(shù)據(jù)傳輸/接收時(shí)鐘。
現(xiàn)在，參考圖22，說明在存儲(chǔ)系統(tǒng)操作開始時(shí)，從根據(jù)本發(fā)明的數(shù)據(jù)相位信號(hào)DPS(寫或讀數(shù)據(jù)相位信號(hào)WDPS、RDPS)在DRAM110和緩沖器105內(nèi)部復(fù)制數(shù)據(jù)接收/傳輸時(shí)鐘的步驟。
首先，緩沖器105將時(shí)鐘傳輸至DRAM 110(見第一條線)。在這個(gè)例子中，緩沖器105生成頻率為666MHz的時(shí)鐘。在這種狀態(tài)下，緩沖器105與時(shí)鐘同步地傳輸寫數(shù)據(jù)相位信號(hào)WDPS(見第二條線)。通過對(duì)時(shí)鐘頻率四分頻生成顯示的寫數(shù)據(jù)相位信號(hào)WDPS，于是，寫數(shù)據(jù)相位信號(hào)WDPS的頻率為666/4MHz(即，時(shí)鐘的1/4)，且寫數(shù)據(jù)相位信號(hào)WDPS經(jīng)時(shí)間延遲而輸入DRAM 110(見第三條線)。
DRAM 110使用其內(nèi)部提供的DLL從寫數(shù)據(jù)相位信號(hào)WDPS生成內(nèi)部時(shí)鐘，作為復(fù)制的時(shí)鐘，用于確定數(shù)據(jù)(DQ)接收時(shí)序(見第四條線)。顯示的內(nèi)部時(shí)鐘的頻率為666MHz。
進(jìn)一步，如圖22所示，在復(fù)制了作為內(nèi)部時(shí)鐘的數(shù)據(jù)(DQ)接收時(shí)鐘之后，DRAM 110根據(jù)寫數(shù)據(jù)相位信號(hào)WDPS和內(nèi)部時(shí)鐘，通過將內(nèi)部時(shí)鐘移位兩個(gè)時(shí)鐘而生成以實(shí)線顯示的讀數(shù)據(jù)相位信號(hào)RDPS，并且將讀數(shù)據(jù)相位信號(hào)RDPS傳輸至緩沖器105(見第五條線)。如圖22所示，讀數(shù)據(jù)相位信號(hào)RDPS的頻率為內(nèi)部時(shí)鐘的1/4，并被復(fù)制，以免與以虛線顯示的寫數(shù)據(jù)相位信號(hào)WDPS相沖突。
讀數(shù)據(jù)相位信號(hào)RDPS在緩沖器105處經(jīng)過一時(shí)間延遲而被接收(見第六條線)，并且緩沖器105從接收的讀數(shù)據(jù)相位信號(hào)RDPS中復(fù)制666MHz的數(shù)據(jù)(DQ)接收時(shí)鐘，用于從緩沖器105中的DRAM110接收數(shù)據(jù)(見第七條線)。圖22所示的時(shí)序圖在概念上解釋了數(shù)據(jù)相位信號(hào)DPS和時(shí)鐘之間的時(shí)序關(guān)系，但實(shí)際上如下面說明的，用于數(shù)據(jù)接收和數(shù)據(jù)輸出的DRAM內(nèi)部時(shí)鐘分別以最優(yōu)內(nèi)部時(shí)序生成。進(jìn)一步，顯示的時(shí)鐘的周期不必為數(shù)據(jù)相位信號(hào)DPS的周期的1/4，而且可以是多相位時(shí)鐘。
在任一種情況中，所示的傳輸系統(tǒng)的特征在于，DRAM 110和緩沖器105內(nèi)部的接收/傳輸時(shí)鐘是從時(shí)鐘相位信號(hào)WDPS和RDPS復(fù)制的。
參考圖23，說明執(zhí)行前述操作的DRAM 110的具體構(gòu)造。在圖中，僅顯示了用于相對(duì)于緩沖器105傳輸/接收數(shù)據(jù)相位信號(hào)DPS和數(shù)據(jù)(DQ)的一個(gè)接口，圖23中省略了用于寫入和讀取數(shù)據(jù)(DQ)的存儲(chǔ)單元區(qū)域。附帶地，DRAM 110的存儲(chǔ)單元區(qū)域連接至數(shù)據(jù)(DQ)輸出驅(qū)動(dòng)器201和數(shù)據(jù)接收器202，從而執(zhí)行數(shù)據(jù)(DQ)的讀取和寫入。進(jìn)一步，所示的DRAM 110具有由DLL組成的時(shí)鐘復(fù)制相位調(diào)節(jié)及頻率放大器電路205。寫數(shù)據(jù)相位信號(hào)WDPS輸入到DLL205，而來自DLL 205的讀數(shù)據(jù)相位信號(hào)RDPS通過DPS輸出驅(qū)動(dòng)器207輸出。由此可清楚地看出，假設(shè)所示的DLL 205具有包括多個(gè)延遲單元、相位檢測(cè)器、積分器和頻率放大器的延遲線。
特別地，DLL 205具有包括寫和讀數(shù)據(jù)相位信號(hào)WDPS和RDPS的數(shù)據(jù)相位信號(hào)DPS，并且數(shù)據(jù)相位信號(hào)DPS也被提供給接收相位比較電路206和輸出相位比較電路209。DLL 205從寫數(shù)據(jù)相位信號(hào)WDPS復(fù)制數(shù)據(jù)接收DRAM內(nèi)部時(shí)鐘，并生成數(shù)據(jù)接收反饋時(shí)鐘。數(shù)據(jù)接收DRAM內(nèi)部時(shí)鐘被提供給數(shù)據(jù)接收器202，以用于寫入數(shù)據(jù)DQ，而數(shù)據(jù)接收反饋時(shí)鐘被提供給對(duì)時(shí)鐘進(jìn)行四分頻的接收復(fù)制器208，使得接收的寫數(shù)據(jù)相位信號(hào)WDPS的復(fù)制信號(hào)輸出至接收相位比較電路206。接收相位比較電路206利用來自接收復(fù)制器208的復(fù)制信號(hào)抑制讀數(shù)據(jù)相位信號(hào)RDPS，從而將接收相位調(diào)整信號(hào)輸出至DLL 205，該接收相位調(diào)整信號(hào)與僅考慮寫數(shù)據(jù)相位信號(hào)WDPS的DPS輸出DRAM內(nèi)部時(shí)鐘相關(guān)。
進(jìn)一步，所示的DLL 205將數(shù)據(jù)接收DRAM內(nèi)部時(shí)鐘延遲兩個(gè)時(shí)鐘，從而輸出用于輸出讀數(shù)據(jù)相位信號(hào)RDPS、數(shù)據(jù)輸出反饋時(shí)鐘、和數(shù)據(jù)輸出DRAM內(nèi)部時(shí)鐘的DRAM內(nèi)部時(shí)鐘。其中，DPS輸出DRAM內(nèi)部時(shí)鐘被提供給DPS輸出驅(qū)動(dòng)器207和輸出相位比較電路209，而數(shù)據(jù)輸出DRAM內(nèi)部時(shí)鐘提供給數(shù)據(jù)輸出驅(qū)動(dòng)器201。進(jìn)一步，數(shù)據(jù)輸出反饋時(shí)鐘提供給輸出復(fù)制器210，并且輸出復(fù)制器210將讀數(shù)據(jù)相位信號(hào)RDPS的復(fù)制信號(hào)輸出至輸出相位比較電路209。DPS輸出驅(qū)動(dòng)器207響應(yīng)DPS輸出DRAM內(nèi)部時(shí)鐘，將讀數(shù)據(jù)相位信號(hào)RDPS發(fā)送至緩沖器105。
在利用從輸出復(fù)制器210提供的讀復(fù)制信號(hào)來抑制寫數(shù)據(jù)相位信號(hào)WDPS的時(shí)序的同時(shí)，輸出相位比較電路209比較DLL 205的輸出和讀數(shù)據(jù)相位信號(hào)RDPS的相位，并將依賴于比較結(jié)果的輸出相位調(diào)整信號(hào)輸出至DLL 205。結(jié)果，讀數(shù)據(jù)相位信號(hào)RDPS從所示的DRAM110傳輸至緩沖器105。
如上所述，在顯示的DRAM 110中，當(dāng)DRAM 110傳輸讀數(shù)據(jù)相位信號(hào)RDPS時(shí)，輸出DPS輸出DRAM內(nèi)部時(shí)鐘，以不執(zhí)行相位比較，并且，當(dāng)接收到寫數(shù)據(jù)相位信號(hào)WDPS時(shí)，DPS輸出DRAM內(nèi)部時(shí)鐘被輸入到接收相位比較電路206，從而執(zhí)行一操作，禁止向DLL 205反饋比較值。
參考圖24，說明執(zhí)行相對(duì)于圖23中所示的DRAM 110的數(shù)據(jù)傳輸/接收的緩沖器105的具體結(jié)構(gòu)。與圖23中所示的DRAM 110類似，緩沖器105具有用于向DRAM 110輸出數(shù)據(jù)的DQ輸出驅(qū)動(dòng)器301，和用于接收來自DRAM 110的讀數(shù)據(jù)的數(shù)據(jù)接收器302，并進(jìn)一步具有為數(shù)據(jù)相位信號(hào)DPS傳輸/接收而形成時(shí)鐘復(fù)制相位調(diào)整及頻率放大電路的DLL 305。進(jìn)一步，在所示的緩沖器105中，DPS輸出緩沖器內(nèi)部時(shí)鐘由未顯示的時(shí)鐘發(fā)生器生成，并提供給DPS輸出驅(qū)動(dòng)器307和接收相位比較電路306。DPS輸出驅(qū)動(dòng)器307將提供的時(shí)鐘四分頻，以將寫數(shù)據(jù)相位信號(hào)DPS(即WDPS)輸出至DRAM 110，并且寫數(shù)據(jù)相位信號(hào)WDPS也被提供給緩沖器105內(nèi)的DLL 305和接收相位比較電路306。
在這種狀態(tài)下，當(dāng)從DRAM 110接收讀數(shù)據(jù)相位信號(hào)RDPS時(shí)，緩沖器105的DLL 305生成數(shù)據(jù)接收緩沖器內(nèi)部時(shí)鐘和數(shù)據(jù)接收反饋時(shí)鐘，并將它們分別輸出至數(shù)據(jù)接收器302和接收復(fù)制器308。接收復(fù)制器308從數(shù)據(jù)接收反饋時(shí)鐘生成讀數(shù)據(jù)反饋信號(hào)RDPS的復(fù)制信號(hào)，并將其輸出至接收相位比較電路306。結(jié)果，接收相位比較電路306忽略從DPS輸出驅(qū)動(dòng)器307輸出的寫數(shù)據(jù)相位信號(hào)WDPS，并將與讀數(shù)據(jù)相位信號(hào)RDPS有關(guān)的接收相位調(diào)整信號(hào)輸出至DLL 305。
在所示的緩沖器105中，為了從來自DRAM 110的讀數(shù)據(jù)相位信號(hào)RDPS中復(fù)制時(shí)鐘，將DPS輸出緩沖器內(nèi)部時(shí)鐘信號(hào)輸入到接收相位比較電路306，從而禁止向DLL反饋比較值。
圖25顯示了圖23所示的DRAM 110開始工作時(shí)的時(shí)序圖，圖26顯示了在DRAM 110正常工作期間的時(shí)序圖。在圖25所示的工作開始時(shí)，讀數(shù)據(jù)相位信號(hào)RDPS沒有從DRAM 110輸出至緩沖器105。在圖25中，與圖22類似，緩沖器105中生成666MHz的DPS輸出緩沖器內(nèi)部時(shí)鐘，并且該時(shí)鐘在DPS輸出驅(qū)動(dòng)器307(圖24)處被四分頻，使得寫數(shù)據(jù)相位信號(hào)WDPS與時(shí)鐘同步地被輸出(見圖25中的第二條線)。寫數(shù)據(jù)相位信號(hào)WDPS經(jīng)過時(shí)延輸入到DRAM 110(見第三條線)。在DRAM 110中，在DLL 205處生成數(shù)據(jù)接收反饋時(shí)鐘(見第四條線)，該時(shí)鐘具有相對(duì)于接收的WDPS的超前相位，并被輸出至接收復(fù)制器208，并且WDPS的復(fù)制信號(hào)從接收復(fù)制器208輸出至接收相位比較電路206(見第五條線)。
在來自接收相位比較電路206的接收相位調(diào)整信號(hào)和接收的WDPS之后，DRAM 110的DLL 205將數(shù)據(jù)接收DRAM內(nèi)部時(shí)鐘輸出至數(shù)據(jù)接收器202(見第六條線)。進(jìn)一步，DRAM 110的DLL 205將具有相對(duì)于內(nèi)部時(shí)鐘的超前相位的數(shù)據(jù)輸出反饋時(shí)鐘輸出至輸出復(fù)制器210(見第七條線)，并將數(shù)據(jù)輸出DRAM內(nèi)部時(shí)鐘與數(shù)據(jù)輸出反饋時(shí)鐘同步地輸出至DQ輸出驅(qū)動(dòng)器201(見第九條線)。進(jìn)一步，如圖25中第八條線所示，數(shù)據(jù)輸出反饋信號(hào)被作為來自輸出復(fù)制器210的復(fù)制信號(hào)而提供給輸出相位比較電路209，并且在存在該復(fù)制信號(hào)的情況下執(zhí)行相位比較，以使如第十條線所示的DPS輸出DRAM內(nèi)部時(shí)鐘輸出至DPS輸出驅(qū)動(dòng)器207。
現(xiàn)在，參考圖26，說明圖23所示的DRAM 110的正常操作。在這種情況中，如圖26中第二和第三條線所示，寫數(shù)據(jù)相位信號(hào)WDPS從緩沖器105輸出，而讀數(shù)據(jù)相位信號(hào)RDPS(見粗線)從DRAM 110輸出。在這種情況中，在緩沖器105處，生成DPS輸出時(shí)鐘，并且與DPS輸出時(shí)鐘同步的寫數(shù)據(jù)相位信號(hào)WDPS被傳輸至DRAM 110，而在DRAM 110處，生成數(shù)據(jù)接收反饋時(shí)鐘、數(shù)據(jù)接收反饋時(shí)鐘的復(fù)制信號(hào)、數(shù)據(jù)接收DRAM內(nèi)部時(shí)鐘、數(shù)據(jù)輸出反饋時(shí)鐘和數(shù)據(jù)輸出DRAM內(nèi)部時(shí)鐘，這與圖25相同(見第四至第八條線)。進(jìn)一步，如第九條線所示，當(dāng)生成數(shù)據(jù)輸出DRAM內(nèi)部時(shí)鐘時(shí)，DLL 205通過將內(nèi)部時(shí)鐘延遲兩個(gè)時(shí)鐘而生成DPS輸出DRAM內(nèi)部時(shí)鐘，并且根據(jù)DPS輸出DRAM內(nèi)部時(shí)鐘，從DPS輸出驅(qū)動(dòng)器207生成讀數(shù)據(jù)相位信號(hào)RDPS，如第十條線的粗線所示，并且該讀數(shù)據(jù)相位信號(hào)RDPS在緩沖器105處被接收，如第二條線所示。
圖27顯示了當(dāng)前述RDPS被接收時(shí)，緩沖器105 (圖24)中的時(shí)序圖。假設(shè)從DRAM 110傳輸?shù)臄?shù)據(jù)在相位上與本實(shí)施例的讀數(shù)據(jù)相位信號(hào)RDPS的沿相匹配。在這種連接中，緩沖器105將接收緩沖器內(nèi)部時(shí)鐘的相位相對(duì)于復(fù)制信號(hào)的相位移位1/4，所述復(fù)制信號(hào)來自接收復(fù)制器308且由數(shù)據(jù)接收反饋時(shí)鐘得到。
在前述例子中，已經(jīng)顯示了當(dāng)由數(shù)據(jù)相位信號(hào)復(fù)制內(nèi)部時(shí)鐘信號(hào)時(shí)，時(shí)鐘是由數(shù)據(jù)相位信號(hào)直接復(fù)制的系統(tǒng)。
參考圖28和29，顯示了圖23和24中分別顯示的DRAM 110和緩沖器105的改型。圖28中所示的DRAM 110與圖23所示的DRAM110的不同之處在于，時(shí)鐘CLK是由外部提供給DLL 205的，并且數(shù)據(jù)相位信號(hào)DPS沒有提供給DLL 205。在這種連接中，所示的DLL 205不僅作為時(shí)鐘復(fù)制相位調(diào)整電路工作，而且作為用于對(duì)時(shí)鐘進(jìn)行分頻的分頻器而工作。在這種結(jié)構(gòu)中，可以看出，在時(shí)鐘復(fù)制時(shí)，外部時(shí)鐘信號(hào)CLK作為是時(shí)鐘源提供給DLL 205，在DLL 205處僅調(diào)整信號(hào)CLK的相位。以這種方式，通過向DLL 205提供外部時(shí)鐘CLK并利用DLL 205調(diào)整時(shí)鐘的相位，也有可能從接收的寫數(shù)據(jù)相位信號(hào)WDPS中復(fù)制數(shù)據(jù)接收DRAM內(nèi)部時(shí)鐘和數(shù)據(jù)接收反饋時(shí)鐘，并進(jìn)一步可能生成DPS輸出DRAM內(nèi)部時(shí)鐘，從而將讀數(shù)據(jù)相位信號(hào)RDPS傳輸至緩沖器105。
圖29所示的緩沖器105與圖24所示的緩沖器105的不同之處在于，緩沖器內(nèi)部時(shí)鐘信號(hào)提供給作為時(shí)鐘相位調(diào)整電路而工作的DLL305。當(dāng)使用具有圖29所示的結(jié)構(gòu)的緩沖器105時(shí)，DLL 305根據(jù)來自接收相位比較電路306的接收相位調(diào)整信號(hào)調(diào)整時(shí)鐘的相位，從而生成數(shù)據(jù)接收緩沖器內(nèi)部時(shí)鐘和數(shù)據(jù)接收反饋時(shí)鐘。
參考圖30，給出圖28和29所示的緩沖器105和DRAM 110的操作的說明。在這個(gè)例子中，顯示了DRAM 110的初始狀態(tài)中的操作，其中DRAM 110不輸出讀數(shù)據(jù)相位信號(hào)RDPS。與圖25相比，圖30所示的例子與其不同之處在于，666MHz的外部時(shí)鐘在DRAM 110中與在緩沖器105中類似的生成(見第三條線)。其它的操作與圖25中的相同，只是操作是參考該外部時(shí)鐘執(zhí)行的，并且因此在這里省略對(duì)它們的說明。
參考圖31至33，說明在根據(jù)本發(fā)明的存儲(chǔ)系統(tǒng)中的緩沖器105和DRAM 110之間的傳輸系統(tǒng)的另一個(gè)例子。在前述例子中，已經(jīng)描述了數(shù)據(jù)相位信號(hào)DPS作為讀寫數(shù)據(jù)相位信號(hào)WDPS和RDPS而從緩沖器105和DRAM 110雙向輸出的情況。在圖31中，可以看出寫數(shù)據(jù)相位信號(hào)WDPS和讀數(shù)據(jù)相位信號(hào)RDPS從緩沖器105和DRAM110輸出至不同的信號(hào)線上。其它時(shí)鐘(CLK)、命令/地址(Cmd/Add)和數(shù)據(jù)DQ與圖18中的相同。通過使用這種結(jié)構(gòu)，不必在單個(gè)信號(hào)線上多路傳輸兩個(gè)數(shù)據(jù)相位信號(hào)WDPS和RDPS，使得可以簡(jiǎn)化在每一緩沖器105和DRAM 110中使用的DLL的結(jié)構(gòu)。
參考圖32，說明在寫數(shù)據(jù)時(shí)圖31所示的DRAM 110的操作。在這種情況下，寫命令WRT和地址(Add)與時(shí)鐘同步地從緩沖器105輸出至DRAM 110。在這種情況下，寫數(shù)據(jù)相位信號(hào)WDPS在通過將時(shí)鐘CLK四分頻而被獲得時(shí)，從緩沖器105傳輸至DRAM 110(見圖32中的第四條線)。在DRAM 110中，根據(jù)使用寫數(shù)據(jù)相位信號(hào)WDPS作為參考而生成的內(nèi)部時(shí)鐘，數(shù)據(jù)DQ在預(yù)定的等待時(shí)間過后被寫入到DRAM 110(見第五條線)。
另一方面，在DRAM 110中，寫數(shù)據(jù)相位信號(hào)RDPS以不同于寫數(shù)據(jù)相位信號(hào)WDPS的接收時(shí)序的時(shí)序，輸出至與寫數(shù)據(jù)相位信號(hào)WDPS不同的信號(hào)線上。
如圖33所示，當(dāng)在DRAM 110處接收讀命令(RED)和地址(Add)時(shí)，DRAM 110根據(jù)基于讀數(shù)據(jù)相位信號(hào)RDPS(見第四條線)生成的內(nèi)部時(shí)鐘(見第一條線)將讀數(shù)據(jù)DQ(見第五條線)輸出至緩沖器105。從圖中可以清楚地看出，讀數(shù)據(jù)相位信號(hào)RDPS的輸出時(shí)序與寫數(shù)據(jù)相位信號(hào)WDPS的接收時(shí)序不同。在這個(gè)例子中，寫數(shù)據(jù)相位信號(hào)WDPS和讀數(shù)據(jù)相位信號(hào)RDPS之間在相位上移位兩個(gè)時(shí)鐘，以避免其間諸如相互干擾或串?dāng)_這樣的輸出噪聲。
現(xiàn)在，參考圖34和35，說明圖31所示的DRAM 110和緩沖器105的具體例子。當(dāng)比較圖34所示的DRAM 110和圖23所示的DRAM 110時(shí)，圖34的DRAM 110與圖23的DRAM 110的不同之處在于，寫數(shù)據(jù)相位信號(hào)WDPS和讀數(shù)據(jù)相位信號(hào)RDPS通過互不相同的信號(hào)線輸入到其中。在這種連接中，讀數(shù)據(jù)相位信號(hào)輸出驅(qū)動(dòng)器207’連接至讀數(shù)據(jù)相位信號(hào)RDPS傳輸信號(hào)線，但是與DRAM 110的DLL 205和寫數(shù)據(jù)相位信號(hào)WDPS的信號(hào)線斷開連接，這與圖23不同。其它的元件與圖23的相同。
進(jìn)一步，圖35所示的緩沖器105與圖24所示的緩沖器105的不同之處在于，寫數(shù)據(jù)相位信號(hào)WDPS傳輸驅(qū)動(dòng)器307’連接至寫數(shù)據(jù)相位信號(hào)傳輸信號(hào)線，但與讀數(shù)據(jù)相位信號(hào)RDPS接收信號(hào)線和緩沖器105的DLL 305斷開連接。其它元件與圖24中的相同。
這里，將參考圖36，示意性地描述圖34和35所示的DRAM 110和緩沖器105之間的時(shí)序關(guān)系。首先，如圖36所示，緩沖器105生成頻率為666MHz的時(shí)鐘(見第一條線)，并將生成的時(shí)鐘四分頻，從而將寫數(shù)據(jù)相位信號(hào)WDPS輸出至寫數(shù)據(jù)相位信號(hào)線上(見第二條線)。如第三條線所示，寫數(shù)據(jù)相位信號(hào)WDPS經(jīng)時(shí)間延遲后在DRAM110處被接收。DRAM 110將接收的寫數(shù)據(jù)相位信號(hào)WDPS的頻率增加到四倍，從而生成頻率為666MHz的內(nèi)部時(shí)鐘(見第四條線)，然后將生成的內(nèi)部時(shí)鐘移位兩個(gè)時(shí)鐘，并將它們四分頻，從而將第五條線所示的讀數(shù)據(jù)相位信號(hào)RDPS輸出至讀數(shù)據(jù)相位信號(hào)線上。讀數(shù)據(jù)相位信號(hào)RDPS在緩沖器105處以第六條線所示的時(shí)序被接收，并且如第七條線所示，緩沖器105從接收的讀數(shù)據(jù)相位信號(hào)RDPS生成數(shù)據(jù)接收內(nèi)部時(shí)鐘。
也參考圖37，進(jìn)一步具體說明圖34所示的DRAM 110在正常時(shí)間中的操作。由于啟動(dòng)時(shí)的操作與圖34所示的DRAM 110和圖23的DRAM 110相同，所以省略對(duì)于它們的說明。通過寫數(shù)據(jù)相位信號(hào)線見圖37的第三條線)向圖34所示的DRAM 110提供來自緩沖器105的寫數(shù)據(jù)相位信號(hào)WDPS(，并且在圖34中的DLL 205、接收相位比較電路206和輸出相位比較電路209處接收寫數(shù)據(jù)相位信號(hào)WDPS。結(jié)果，分別向接收相位比較電路206和輸出相位比較電路209提供了如圖37中的第五和第八條線所示的寫數(shù)據(jù)相位信號(hào)WDPS作為輸入信號(hào)。
DLL 205還參考來自接收相位比較電路206及輸出相位比較電路209的接收相位調(diào)整信號(hào)及輸出相位調(diào)整信號(hào)，從而將如圖37中第四條線所示的數(shù)據(jù)接收反饋時(shí)鐘和如第六條線所示的數(shù)據(jù)接收DRAM內(nèi)部時(shí)鐘分別輸出至接收復(fù)制器208和數(shù)據(jù)接收器202。
進(jìn)一步，DLL 205將第七和第九條線所示的數(shù)據(jù)輸出反饋時(shí)鐘和數(shù)據(jù)輸出DRAM內(nèi)部時(shí)鐘分別提供給輸出復(fù)制器210和DQ輸出驅(qū)動(dòng)器201。其中，數(shù)據(jù)輸出DRAM內(nèi)部時(shí)鐘在DLL 205處被四分頻，并且如第十條線所示，被作為RDPS輸出DRAM內(nèi)部時(shí)鐘提供至RDPS輸出驅(qū)動(dòng)器207’。第十一條線所示的讀數(shù)據(jù)相位信號(hào)RDPS從輸出驅(qū)動(dòng)器207’輸出至緩沖器105。
參考圖35和38，說明在讀數(shù)據(jù)接收時(shí)緩沖器105的操作。通過使用WDPS輸出緩沖器內(nèi)部時(shí)鐘(見第三條線)，寫數(shù)據(jù)相位信號(hào)WDPS被輸出至相應(yīng)的信號(hào)線上(見第二條線)，并且通過讀數(shù)據(jù)相位信號(hào)線(見第五條線)將讀數(shù)據(jù)相位信號(hào)RDPS提供給緩沖器105中的DLL305和接收相位比較電路306。DLL 305參考來自接收相位比較電路306的接收相位調(diào)整信號(hào)，從而將第四和第六條線所示的數(shù)據(jù)接收反饋時(shí)鐘和數(shù)據(jù)接收緩沖器內(nèi)部時(shí)鐘提供給接收復(fù)制器308和數(shù)據(jù)接收器302。這里，所示的數(shù)據(jù)接收緩沖器內(nèi)部時(shí)鐘相對(duì)于讀數(shù)據(jù)相位信號(hào)RDPS移位1/4相位。
參考圖39和40，說明可以實(shí)現(xiàn)圖31所示的傳輸系統(tǒng)的DRAM 110和緩沖器105的其它例子。圖39所示的DRAM 110與圖34所示的DRAM 110的不同之處在于，時(shí)鐘CLK是從外部提供的，與圖28類似。另一方面，圖40所示的緩沖器105與圖35所示的緩沖器105的不同之處在于，緩沖器內(nèi)部時(shí)鐘信號(hào)提供給緩沖器105內(nèi)的DLL 305。在圖39中，外部時(shí)鐘被提供給DRAM 110中的DLL 205，而寫數(shù)據(jù)相位信號(hào)WDPS被提供給接收相位比較電路206和輸出相位比較電路209。以這種結(jié)構(gòu)，也可以實(shí)現(xiàn)類似圖34中的操作。
在圖40所示的緩沖器105中，來自DRAM 110的讀數(shù)據(jù)相位信號(hào)RDPS被提供給接收相位比較電路306，并且DLL 305根據(jù)來自接收相位比較電路306的接收相位調(diào)整信號(hào)和緩沖器內(nèi)部時(shí)鐘信號(hào)，生成數(shù)據(jù)接收反饋時(shí)鐘和數(shù)據(jù)接收緩沖器內(nèi)部時(shí)鐘。以這種結(jié)構(gòu)，有可能進(jìn)行與圖35中類似的操作。
在前述的傳輸系統(tǒng)中，已經(jīng)說明了安裝在存儲(chǔ)模塊上的緩沖器和DRAM之間的數(shù)據(jù)傳輸。然而，本發(fā)明不限于此。例如，本發(fā)明還適用于除DRAM外的存儲(chǔ)電路，例如ROM。進(jìn)一步，本發(fā)明即使應(yīng)用于需要雙向數(shù)據(jù)傳輸或需要選通信號(hào)的系統(tǒng)，也可以得到高速數(shù)據(jù)傳輸。
在前述的存儲(chǔ)系統(tǒng)中，緩沖器和多個(gè)DRAM安裝在每一存儲(chǔ)模塊上，并且數(shù)據(jù)信號(hào)相對(duì)于存儲(chǔ)模塊上的DRAM的接收/傳輸以及時(shí)鐘和地址/命令信號(hào)相對(duì)于DRAM的傳輸都是通過各存儲(chǔ)模塊上的緩沖器而實(shí)現(xiàn)的。進(jìn)一步，在前面所述內(nèi)容中，說明主要是關(guān)于每一存儲(chǔ)模塊上的緩沖器和各DRAM之間的一對(duì)一的數(shù)據(jù)接收/傳輸。
然而，要真正高速操作前述存儲(chǔ)模塊，進(jìn)一步需要處理根據(jù)存儲(chǔ)模塊上的DRAM的位置而在數(shù)據(jù)信號(hào)和時(shí)鐘及命令/地址信號(hào)之間生成的時(shí)滯(skew)，進(jìn)一步，需要對(duì)緩沖器中的時(shí)鐘時(shí)序相對(duì)于從各DRAM傳輸并以不同時(shí)序到達(dá)緩沖器的數(shù)據(jù)執(zhí)行匹配。
這里，參考圖41，更具體的說明前述要點(diǎn)。緩沖器105和多個(gè)DRAM 110安裝在所示的存儲(chǔ)模塊103上。安裝在存儲(chǔ)模塊103上的每一DRAM 110的封裝尺寸通常寬約14mm，并且即使對(duì)產(chǎn)品更新?lián)Q代也保留該尺寸。當(dāng)每個(gè)具有該尺寸的DRAM 110都如圖所示的安裝時(shí)，例如，當(dāng)五個(gè)DRAM 110以9mm的規(guī)則間距安裝時(shí)，每一時(shí)鐘線、命令/地址線和DQ信號(hào)線在遠(yuǎn)端DRAM 110(以110F表示)和緩沖器105之間的布線長(zhǎng)度都是65mm，而它們?cè)诮薉RAM 110(以110N表示)和緩沖器105之間的布線長(zhǎng)度是9mm。
當(dāng)以800MHz的高頻操作該尺寸的存儲(chǔ)模塊103時(shí)，由于時(shí)鐘和命令/地址信號(hào)以及DQ信號(hào)之間的信號(hào)傳播時(shí)間的差異，在遠(yuǎn)端DRAM 110F生成電平的時(shí)滯，該電平的時(shí)滯相對(duì)于高速操作(800MHz)的操作周期(1250ps)是不可忽略的。
更具體地，由于時(shí)鐘和命令/地址信號(hào)是從緩沖器105通過公共布線輸入各DRAM 110的，所以大約1.5pF×2×5的輸入電容分布在相對(duì)于時(shí)鐘和命令/地址信號(hào)的布線上。于是，時(shí)鐘和命令/地址信號(hào)的信號(hào)單位傳播時(shí)間(tPD)變?yōu)榧s14ps/mm。另一方面，DQ信號(hào)在緩沖器和各DRAM 110之間通過一對(duì)一或一對(duì)二布線傳輸/接收，于是約2.5pF×2的輸入電容分布在相對(duì)于DQ信號(hào)的布線上。于是，DQ信號(hào)的信號(hào)單位傳播時(shí)間tPD變?yōu)榧s8ps/mm，并且可以理解，DQ信號(hào)的信號(hào)單位傳播時(shí)間比時(shí)鐘和命令/地址信號(hào)的信號(hào)單位傳播時(shí)間短。
根據(jù)在時(shí)鐘和命令/地址信號(hào)以及DQ信號(hào)之間的信號(hào)傳播時(shí)間中的這個(gè)差異，在遠(yuǎn)端DRAM 110F處生成電平的時(shí)滯，該電平的時(shí)滯相對(duì)于高速操作(800MHz)的操作周期(1250ps)不能被忽略。在所示的存儲(chǔ)系統(tǒng)中，時(shí)鐘和命令/地址信號(hào)在寫操作時(shí)的信號(hào)傳播時(shí)間是910(＝14×65)ps，而DQ信號(hào)的信號(hào)傳播時(shí)間是520(＝8×65)ps。所以，在遠(yuǎn)端DRAM 110F處的時(shí)鐘和命令/地址信號(hào)以及DQ信號(hào)之間生成390ps的時(shí)滯。
當(dāng)將寫命令(WRT)提供給處于生成了該時(shí)滯狀態(tài)的遠(yuǎn)端DRAM110F時(shí)，寫命令以來自緩沖器105的緩沖器時(shí)鐘信號(hào)的相位輸入到DRAM。
另一方面，在接收寫命令之后，各DRAM 110內(nèi)的數(shù)據(jù)寫操作與緩沖器時(shí)鐘信號(hào)同步地完成。這意味著在數(shù)據(jù)接收DRAM內(nèi)部時(shí)鐘的前沿接收的數(shù)據(jù)應(yīng)當(dāng)在一個(gè)周期期間與緩沖器時(shí)鐘信號(hào)的相位時(shí)序相匹配。
例如，在數(shù)據(jù)接收DRAM內(nèi)部時(shí)鐘的前沿接收的數(shù)據(jù)與在緩沖器時(shí)鐘信號(hào)的后沿的時(shí)鐘信號(hào)相位時(shí)序匹配，而在后沿接收的數(shù)據(jù)與在緩沖器時(shí)鐘信號(hào)的前沿的時(shí)鐘信號(hào)相位時(shí)序匹配。結(jié)果，交替地生成內(nèi)部數(shù)據(jù)。當(dāng)將該數(shù)據(jù)的匹配從一個(gè)時(shí)序移位至另一時(shí)序時(shí)，需要有設(shè)置時(shí)間和保持時(shí)間。
在圖41所示的系統(tǒng)中，在近端DRAM 110N處用于將以數(shù)據(jù)接收DRAM內(nèi)部時(shí)鐘的時(shí)序接收的數(shù)據(jù)移位匹配至緩沖器時(shí)鐘時(shí)序的設(shè)置時(shí)間和保持時(shí)間分別是679ps和571ps，而在遠(yuǎn)端DRAM 110F處的設(shè)置時(shí)間和保持時(shí)間分別是1015ps和235ps。
由此可清楚地看出，由于在近端DRAM處時(shí)鐘信號(hào)和DQ信號(hào)之間的時(shí)滯是54ps，即小，所以對(duì)于設(shè)置時(shí)間和保持時(shí)間得到均一的裕量，而在遠(yuǎn)端DRAM 110F處，由于390ps的時(shí)滯所以保持時(shí)間變?yōu)?35ps(0.19時(shí)鐘周期)，即短，使得無法得到充分的時(shí)間裕量。
進(jìn)一步，由于時(shí)鐘信號(hào)的傳播時(shí)間(等于命令的傳播時(shí)間)和DQ信號(hào)的傳播時(shí)間之間的差異，響應(yīng)讀(READ或RED)命令而從各DRAM傳輸?shù)腄Q信號(hào)以不同的到達(dá)時(shí)間到達(dá)緩沖器105。例如，時(shí)鐘信號(hào)(命令)到近端DRAM 110N的傳播時(shí)間是126ps，且DQ信號(hào)從近端DRAM 110N到緩沖器105的傳播時(shí)間是72ps，而時(shí)鐘信號(hào)(命令)到遠(yuǎn)端DRAM 110F的傳播時(shí)間是910ps，且DQ信號(hào)從遠(yuǎn)端DRAM 110F到緩沖器105的傳播時(shí)間是520ps。
假設(shè)從讀命令到數(shù)據(jù)輸出的延遲對(duì)于各DRAM是相等的，例如八個(gè)時(shí)鐘，在近端DRAM 110N處的總信號(hào)雙向傳播時(shí)間是198ps，而在遠(yuǎn)端DRAM 110F處的總信號(hào)雙向傳播時(shí)間是1430ps，即其間的差是1230ps。
于是，在緩沖器105處，有必要將不同到達(dá)時(shí)間的數(shù)據(jù)與時(shí)鐘信號(hào)的時(shí)序再次匹配，并將它們傳遞至存儲(chǔ)控制器。進(jìn)一步，從前述可清楚地看出，來自近端DRAM 110N的數(shù)據(jù)和來自遠(yuǎn)端DRAM 110F的數(shù)據(jù)在緩沖器105中達(dá)到跨度不同的時(shí)鐘周期。于是，有必要在緩沖器105處對(duì)于來自各DRAM 110的每個(gè)數(shù)據(jù)判斷應(yīng)匹配哪一周期。
下面，參考附圖，說明考慮了前述時(shí)滯的本發(fā)明的例子。
在下面的例子中，假設(shè)提供給各DRAM的時(shí)鐘信號(hào)(這里稱為“緩沖器時(shí)鐘信號(hào)”)是通過將提供給緩沖器105的時(shí)鐘(這里稱為“全局時(shí)鐘”)二分頻而生成的，用于處理前述的時(shí)滯，并且以與生成的緩沖器時(shí)鐘信號(hào)相等的頻率傳輸DPS信號(hào)。于是，命令/地址信號(hào)與時(shí)鐘信號(hào)的前沿和后沿同步地被傳輸/接收。進(jìn)一步，以四倍于時(shí)鐘信號(hào)的頻率，與DPS信號(hào)同步地接收/傳輸數(shù)據(jù)信號(hào)。
參考圖42，顯示了在根據(jù)本發(fā)明的第一個(gè)例子的存儲(chǔ)系統(tǒng)中使用的DRAM，其中寫/讀數(shù)據(jù)相位信號(hào)(WDPS/RDPS)通過互不相同的布線被輸入/輸出。
圖42所示的DRAM 110具有命令/地址接收時(shí)鐘發(fā)生電路(DLL)500和域交叉電路501，這與其它圖中顯示的DRAM 110不同。所示的時(shí)鐘發(fā)生電路(DLL)500和域交叉電路501分別響應(yīng)于從緩沖器接收到緩沖器時(shí)鐘信號(hào)和命令/地址信號(hào)而工作，這兩個(gè)信號(hào)各自具有400MHz的頻率。
在所示的例子中，命令/地址信號(hào)以緩沖器時(shí)鐘信號(hào)的時(shí)序(后面也稱其為“時(shí)鐘信號(hào)”)接收入DRAM 110，并被發(fā)送至根據(jù)數(shù)據(jù)相位信號(hào)(WDPS)而在DRAM 110內(nèi)生成的數(shù)據(jù)相位時(shí)鐘。通過這樣，命令/地址信號(hào)變?yōu)榛跀?shù)據(jù)相位(WDPS)而生成的內(nèi)部命令，然后，DRAM 110的內(nèi)部讀/寫操作根據(jù)這個(gè)內(nèi)部命令而執(zhí)行。這意味著DRAM 110的內(nèi)部讀/寫操作與WDPS的數(shù)據(jù)相位同步地實(shí)現(xiàn)。
這里，為了使得DRAM 110中的時(shí)鐘的相位相對(duì)于發(fā)送目的地WDPS的相位而向設(shè)置時(shí)間和保持時(shí)間分配裕量，WDPS信號(hào)在緩沖器105中延遲全局時(shí)鐘的一個(gè)時(shí)鐘(以1tCK代表)，即分頻器時(shí)鐘的180度。
參考圖43，顯示了DRAM 110中提供的域交叉電路501的具體結(jié)構(gòu)。所示的域交叉電路501是用于將命令/地址信號(hào)從緩沖器時(shí)鐘信號(hào)的相位域交叉至WDPS相位的電路，并且包括第一鎖存電路511和第二鎖存電路512。特別地，第一鎖存電路511包括用于根據(jù)0度相位時(shí)鐘和180度相位時(shí)鐘而接收命令信號(hào)并將其鎖存的兩個(gè)接收器，而第二鎖存電路512包括用于根據(jù)0度數(shù)據(jù)相位時(shí)鐘和180度數(shù)據(jù)相位時(shí)鐘而保持來自第一鎖存電路511的命令信號(hào)的兩個(gè)觸發(fā)電路。
這里，0度和180度相位時(shí)鐘是在圖42所示的命令/地址接收時(shí)鐘生成電路500處生成的，并且分別代表接收的緩沖器時(shí)鐘信號(hào)的0度和180度相位。另一方面，0度和180度數(shù)據(jù)相位時(shí)鐘分別代表寫數(shù)據(jù)相位信號(hào)(WDPS)的0度和180度相位。
如圖42所示，0度和180度數(shù)據(jù)相位時(shí)鐘是在響應(yīng)于WDPS而操作的時(shí)鐘復(fù)制及相位調(diào)整電路(DLL)205處生成的。
由此可清楚的看出，可以理解，所示的域交叉電路501將具有緩沖器時(shí)鐘信號(hào)的0度或180度相位的命令信號(hào)(或地址信號(hào))的同步移位至具有數(shù)據(jù)相位信號(hào)(WDPS)的0度或180度相位的同步，并將其作為DRAM內(nèi)部命令/地址信號(hào)輸出。
參考圖44，顯示了形成與圖42所示的DRAM 110合作的本發(fā)明的第一個(gè)例子的緩沖器105的具體結(jié)構(gòu)，其中緩沖器105實(shí)現(xiàn)相對(duì)于圖42的DRAM 110的數(shù)據(jù)信號(hào)DQ的傳輸/接收。所示的緩沖器105具有時(shí)鐘分割/相位比較調(diào)整電路601，其響應(yīng)于接收到存儲(chǔ)控制器(未顯示)提供的全局時(shí)鐘而操作。時(shí)鐘分割/相位比較調(diào)整電路601將通過把全局時(shí)鐘二分頻而得到的緩沖器時(shí)鐘作為時(shí)鐘信號(hào)輸出至DRAM110，同時(shí)輸出DRAM的WDPS。圖中，僅顯示了為遠(yuǎn)端DRAM 110F輸出WDPS的一部分。
進(jìn)一步，所示的時(shí)鐘分割/相位比較調(diào)整電路601在內(nèi)部將數(shù)據(jù)輸出緩沖器內(nèi)部時(shí)鐘和WDPS緩沖器內(nèi)部相位時(shí)鐘分別輸出至DQ輸出驅(qū)動(dòng)器301和域交叉電路602。這里，WDPS緩沖器內(nèi)部相位時(shí)鐘代表遠(yuǎn)端DRAM 110F的WDPS的0度、90度、180度和270度相位。
另一方面，響應(yīng)于從遠(yuǎn)端DRAM 110F接收到作為數(shù)據(jù)相位信號(hào)的RDPS而操作的時(shí)鐘復(fù)制/相位調(diào)整電路305生成代表RDPS的0度、90度、180度和270度相位的數(shù)據(jù)接收緩沖器內(nèi)部相位時(shí)鐘，并將它們提供給域交叉電路602。
緩沖器105中的域交叉電路602包括第一級(jí)數(shù)據(jù)鎖存電路611和第二級(jí)數(shù)據(jù)鎖存電路612。特別地，域交叉電路602是用于從RDPS相位域交叉至WDPS相位的電路，并且如圖45所示，它包括第一級(jí)數(shù)據(jù)鎖存電路611和第二級(jí)數(shù)據(jù)鎖存電路612，其中第一級(jí)數(shù)據(jù)鎖存電路611用于根據(jù)與RDPS的0度、90度、180度和270度相位同步生成的緩沖器內(nèi)部相位時(shí)鐘，接收從DRAM 110讀取的數(shù)據(jù)信號(hào)DQ，并將其鎖存；第二級(jí)數(shù)據(jù)鎖存電路612用于鎖存第一級(jí)數(shù)據(jù)鎖存電路611的輸出。第二級(jí)數(shù)據(jù)鎖存電路612包括分別根據(jù)以圖44所示的時(shí)鐘分割/相位比較調(diào)整電路601生成的WDPS緩沖器內(nèi)部相位時(shí)鐘(270、0、90和180度)進(jìn)行鎖存的觸發(fā)電路，并以WDPS緩沖器內(nèi)部相位時(shí)鐘的相位來鎖存第一級(jí)數(shù)據(jù)鎖存電路611的輸出，然后將其作為緩沖器內(nèi)部數(shù)據(jù)信號(hào)輸出。
參考圖46，下面說明在寫操作時(shí)所示例子的操作。這里，將描述在寫操作時(shí)緩沖器105和近端DRAM 110N之間的操作。其中，假設(shè)為了在各DRAM 110中將命令/地址信號(hào)與全局時(shí)鐘相匹配，即為了將命令/地址信號(hào)從緩沖器時(shí)鐘的相位域移至WDPS的相位域，緩沖器105通過將WDPS延遲一個(gè)系統(tǒng)時(shí)鐘時(shí)間相位(1250ps)而將WDPS輸出至近端DRAM 110N，并且寫延遲(WL)是六個(gè)系統(tǒng)時(shí)鐘。
如圖所示，當(dāng)接收到800MHz的全局時(shí)鐘(見第一條線)時(shí)，緩沖器105的時(shí)鐘分割/相位比較調(diào)整電路601輸出400MHz的緩沖器時(shí)鐘(見第二條線)。與緩沖器時(shí)鐘同步，寫命令(WRT)被輸出至近端DRAM 110N。另一方面，400MHz的寫相位信號(hào)(WDPS)經(jīng)過對(duì)應(yīng)于一個(gè)全局時(shí)鐘(1250ps)的相位的延遲，即經(jīng)過緩沖器時(shí)鐘信號(hào)的1/2相位的延遲，被輸出至近端DRAM 110N。在前述的WL后，寫數(shù)據(jù)信號(hào)(DQ)與WDPS同步地輸出至近端DRAM 110N。
另一方面，在近端DRAM 110N處，如前所述，緩沖器時(shí)鐘和寫命令(WRT)在126ps后的傳播時(shí)間到達(dá)，而WDPS在較短的54ps傳播時(shí)間到達(dá)。
如圖42所示，在近端DRAM 110N處，命令/地址接收時(shí)鐘發(fā)生電路500生成代表接收的緩沖器時(shí)鐘的0度和180度的0度和180度相位時(shí)鐘。進(jìn)一步，接收WDPS的近端DRAM 110N的時(shí)鐘復(fù)制/相位調(diào)整電路205生成代表WDPS的0度和180度相位的0度和180度相位數(shù)據(jù)相位時(shí)鐘。
在所示的例子中，在DRAM處與時(shí)鐘信號(hào)同步接收的命令/地址信號(hào)受到從0度相位時(shí)鐘(緩沖器時(shí)鐘的相位)到0度相位數(shù)據(jù)相位時(shí)鐘(WDPS的0度相位)的域交叉的控制，并且結(jié)果是，與0度相位數(shù)據(jù)相位時(shí)鐘同步地生成了內(nèi)部寫命令(WRT)。這意味著實(shí)現(xiàn)了從緩沖器時(shí)鐘相位到WDPS相位的域交叉，并且數(shù)據(jù)信號(hào)(DQ)的寫操作在6WL后響應(yīng)于內(nèi)部生成的寫命令(WRT)而執(zhí)行。
這樣構(gòu)造的近端DRAM 110N的用于將命令/地址信號(hào)從時(shí)鐘相位移至數(shù)據(jù)相位的設(shè)置時(shí)間和保持時(shí)間分別是1196ps和1304ps，并且因此可以看出，能夠保證足夠的時(shí)間裕量。
近端DRAM 110N生成與接收的WDPS同相的RDPS，并將其輸出至緩沖器105，其在144ps的傳播時(shí)間之后到達(dá)緩沖器105。
參考圖47，顯示了寫操作時(shí)在根據(jù)前述例子的存儲(chǔ)系統(tǒng)中的緩沖器105和遠(yuǎn)端DRAM 110F之間的操作。如圖所示，寫命令(WRT)與400MHz的緩沖器時(shí)鐘同步地輸出，而WDPS相對(duì)于緩沖器時(shí)鐘，經(jīng)過1250ps延遲的緩沖器時(shí)鐘信號(hào)的1/2相位的延遲而輸出。寫命令(WRT)和緩沖器時(shí)鐘以及WDPS在經(jīng)過不同延遲時(shí)間的延遲后到達(dá)遠(yuǎn)端DRAM 110F。它們?cè)诰彌_器時(shí)鐘和WDPS之間生成390ps的前述時(shí)滯的狀態(tài)下，在遠(yuǎn)端DRAM 110F被接收。在遠(yuǎn)端DRAM 110F處，使得接收的寫命令WRT與接收的WDPS的時(shí)序相匹配，從而與接收的WDPS同步地生成DRAM內(nèi)部命令(WRT)，并且在6WL后從DRAM內(nèi)部命令寫入數(shù)據(jù)信號(hào)(DQ)。
如圖所示，用于將命令/地址信號(hào)從時(shí)鐘相位移至數(shù)據(jù)相位的這樣構(gòu)造的遠(yuǎn)端DRAM 110F的保持時(shí)間和設(shè)置時(shí)間可以分別是1640ps和860ps。因此，可以看出，能夠保證充足的時(shí)間裕量。
進(jìn)一步，如圖所示，已經(jīng)接收了WDPS的遠(yuǎn)端DRAM 110F與WDPS同步地將RDPS輸出至緩沖器105，其中RDPS與WDPS相位相同。在生成WDPS的1040ps之后，緩沖器105從遠(yuǎn)端DRAM 110F接收具有相應(yīng)相位的RDPS。在這個(gè)例子中，RDPS與WDPS相位相同。因此，RDPS的0度相位對(duì)應(yīng)于WDPS的0度相位，RDPS的90度相位對(duì)應(yīng)于WDPS的90度相位，類似地，RDPS的180度和270度相位分別對(duì)應(yīng)于WDPS的180度和270度相位。
現(xiàn)在，參考圖48，描述根據(jù)前述例子的存儲(chǔ)系統(tǒng)中的讀操作，其中緩沖器105將讀命令(RED)與緩沖器時(shí)鐘同步地輸出至遠(yuǎn)端DRAM 110F。如上所述，當(dāng)在WDPS傳輸后經(jīng)過了1040ps時(shí)，具有相應(yīng)相位的RDPS從遠(yuǎn)端DRAM 110F到達(dá)緩沖器105。
另一方面，在遠(yuǎn)端DRAM 110F側(cè)，具有相同相位的RDPS與接收的WDPS同步輸出至緩沖器105。緩沖器105將讀命令(RED)與緩沖器時(shí)鐘同步地輸出至遠(yuǎn)端DRAM 110F。遠(yuǎn)端DRAM 110F以緩沖器時(shí)鐘信號(hào)的時(shí)序接收讀命令，并將其發(fā)送至基于WDPS生成的數(shù)據(jù)相位時(shí)鐘。結(jié)果是，讀命令信號(hào)變?yōu)榛跀?shù)據(jù)相位(WDPS)而生成的內(nèi)部命令，然后，DRAM 110F的內(nèi)部讀操作由這個(gè)內(nèi)部讀命令實(shí)現(xiàn)。在從接收的RED經(jīng)過八個(gè)全局時(shí)鐘之后，讀出數(shù)據(jù)信號(hào)(DQ)。讀出的數(shù)據(jù)信號(hào)與RDPS同步地從遠(yuǎn)端DRAM 110F輸出至緩沖器105，并且在520ps后在緩沖器105被接收。
在這種結(jié)構(gòu)中，緩沖器105中用于從RDPS相位域交叉至WDPS相位的時(shí)序裕量是835ps，因此可以理解，能夠得到充足的時(shí)序裕量。
進(jìn)一步，參考圖49和圖44，說明在讀操作時(shí)前述例子中的緩沖器105中的操作。這里，假設(shè)數(shù)據(jù)信號(hào)(DQ)從遠(yuǎn)端DRAM 110F中讀出。在緩沖器105處，與接收的RDPS同步地接收讀數(shù)據(jù)信號(hào)(DQ)。圖44所說的緩沖器105從RDPS生成代表RDPS的相位的四相位數(shù)據(jù)接收緩沖器內(nèi)部時(shí)鐘(0、90、180和270度)，并將它們提供給域交叉電路602的第一級(jí)數(shù)據(jù)鎖存電路611。于是，來自遠(yuǎn)端DRAM 110F的數(shù)據(jù)信號(hào)(DQ)被與那些四相位數(shù)據(jù)接收緩沖器內(nèi)部時(shí)鐘同步地存入第一級(jí)數(shù)據(jù)鎖存電路611，然后被提供給第二級(jí)數(shù)據(jù)鎖存電路612。
從在緩沖器105生成的WDPS(全局時(shí)鐘)得到的四相位緩沖器內(nèi)部相位時(shí)鐘被從時(shí)鐘分割/相位比較調(diào)整電路601提供給第二級(jí)數(shù)據(jù)鎖存電路612，并且根據(jù)四相位緩沖器內(nèi)部相位時(shí)鐘將第一級(jí)數(shù)據(jù)緩沖器611的輸出存入第二級(jí)數(shù)據(jù)鎖存電路612。結(jié)果是，使得從遠(yuǎn)端DRAM 110F讀出的數(shù)據(jù)信號(hào)(DQ)與緩沖器105中生成的內(nèi)部時(shí)鐘匹配，以從緩沖器105輸出至存儲(chǔ)控制器。
現(xiàn)在，參考圖50，說明在讀操作中，當(dāng)處理來自近端和遠(yuǎn)端DRAM110N和110F的數(shù)據(jù)信號(hào)(DQ)時(shí)緩沖器105的操作。假設(shè)相對(duì)于緩沖器時(shí)鐘延遲了1/2相位的讀命令(RED)和WDPS與緩沖器時(shí)鐘同步地，從緩沖器105輸出至近端和遠(yuǎn)端DRAM 110N和110F。在這種情況中，如圖所示，相位與WDPS信號(hào)的相應(yīng)相位相同的RDPS信號(hào)以延遲了144ps的時(shí)序從近端DRAM 110N輸入到緩沖器105，而它以延遲了1040ps的時(shí)序從遠(yuǎn)端DRAM 110F輸入到緩沖器105。這里，假設(shè)將緩沖器105設(shè)置為在生成讀命令(RED)后剛過去(8+2.5)全局時(shí)鐘的時(shí)間就啟動(dòng)數(shù)據(jù)接收操作，用于在緩沖器105中將近端和遠(yuǎn)端DRAM的與RDPS同步讀出的數(shù)據(jù)信號(hào)(DQ)的時(shí)序從RDPS相位移至WDPS相位，即時(shí)鐘相位，的保持時(shí)間分別是770ps和1665ps，并且它們的設(shè)置時(shí)間分別是1731ps和835ps，并且因此可以理解，保證了充足的時(shí)間裕量。
下面以更概括的方式描述前述操作。通過對(duì)系統(tǒng)時(shí)鐘(全局時(shí)鐘)信號(hào)n分頻而得到的緩沖器時(shí)鐘信號(hào)以及與緩沖器時(shí)鐘信號(hào)頻率相等的數(shù)據(jù)相位信號(hào)(WDPS)，從緩沖器105提供給DRAM。另一方面，命令/地址信號(hào)從緩沖器105傳輸，同時(shí)與緩沖器時(shí)鐘信號(hào)相匹配。當(dāng)在一個(gè)周期內(nèi)傳遞的命令/地址信號(hào)最大為m倍時(shí)，每一命令/地址信號(hào)在DRAM處，被從緩沖器時(shí)鐘信號(hào)的時(shí)序開始每1/m相位生成的內(nèi)部時(shí)鐘信號(hào)之一所接收。
另一方面，在每一DRAM 110中，命令/地址信號(hào)被發(fā)送至之前相關(guān)的內(nèi)部數(shù)據(jù)相位時(shí)鐘之一，從而生成內(nèi)部命令/地址信號(hào)，其中類似地，所述內(nèi)部數(shù)據(jù)相位時(shí)鐘是從緩沖器105傳輸?shù)臄?shù)據(jù)相位信號(hào)(WDPS)的時(shí)序開始每1/m相位內(nèi)部生成的。
另一方面，在每一DRAM 110中，命令/地址信號(hào)發(fā)送至之前相關(guān)聯(lián)的內(nèi)部數(shù)據(jù)相位時(shí)鐘之一，以便生成內(nèi)部命令/地址信號(hào)，其中類似地，該內(nèi)部數(shù)據(jù)相位時(shí)鐘是從由緩沖器105傳輸?shù)臄?shù)據(jù)相位信號(hào)(WDPS)的時(shí)序開始，每1/m相位生成的。
寫入各DRAM 110的數(shù)據(jù)信號(hào)被從緩沖器105傳輸至DRAM110，同時(shí)與數(shù)據(jù)相位信號(hào)(WDPS)的時(shí)序相匹配。當(dāng)一個(gè)周期內(nèi)傳遞的數(shù)據(jù)信號(hào)在最大值為k倍時(shí)，數(shù)據(jù)信號(hào)在每一DRAM 110被接收并由內(nèi)部時(shí)鐘信號(hào)之一存儲(chǔ)于每一DRAM 110中，該內(nèi)部時(shí)鐘信號(hào)是在DRAM 110處，從由緩沖器105傳輸?shù)臄?shù)據(jù)相位信號(hào)(WDPS)的時(shí)序開始，每1/k相位生成的。
另一方面，從各DRAM 110讀取的數(shù)據(jù)信號(hào)從DRAM 110傳輸，同時(shí)與數(shù)據(jù)相位信號(hào)(RDPS)的時(shí)序相匹配，并且在緩沖器105處由內(nèi)部時(shí)鐘信號(hào)之一接收，該內(nèi)部時(shí)鐘信號(hào)是從由DRAM 110傳輸?shù)臄?shù)據(jù)相位信號(hào)(RDPS)的時(shí)序開始，每1/k相位生成的。這個(gè)RDPS被發(fā)送至之前相關(guān)聯(lián)的內(nèi)部時(shí)鐘之一，從而生成內(nèi)部讀數(shù)據(jù)信號(hào)，其中該內(nèi)部時(shí)鐘是從緩沖器105中最初生成的數(shù)據(jù)相位信號(hào)(WDPS)的時(shí)序開始，每1/k相位生成的。
在這種情況下，命令/地址信號(hào)被與緩沖器時(shí)鐘信號(hào)的前沿和后沿同步地傳輸至緩沖器105，并被與緩沖器時(shí)鐘信號(hào)的前沿和后沿同步地送入DRAM。
參考圖51，顯示了在根據(jù)本發(fā)明的第二個(gè)例子的存儲(chǔ)系統(tǒng)中使用的DRAM 110。根據(jù)這個(gè)例子的DRAM 110被構(gòu)造為，使用從WDPS生成的相位時(shí)鐘接收數(shù)據(jù)信號(hào)，并將其發(fā)送至從緩沖器時(shí)鐘信號(hào)生成的相位時(shí)鐘。所以，所示的DRAM 110包括響應(yīng)于WDPS的接收而操作的時(shí)鐘復(fù)制/相位調(diào)整電路521，并且時(shí)鐘復(fù)制/相位調(diào)整電路521連接至接收復(fù)制器523及接收相位比較電路525。在來自接收相位比較電路525的接收相位調(diào)整信號(hào)的控制下，所示的時(shí)鐘復(fù)制/相位調(diào)整電路521從WDPS生成四相位數(shù)據(jù)接收DRAM內(nèi)部相位時(shí)鐘(0、90、180和270度)，并將它們提供給域交叉電路501的第一級(jí)數(shù)據(jù)鎖存電路527。
另一方面，緩沖器時(shí)鐘信號(hào)被提供給時(shí)鐘復(fù)制/相位調(diào)整電路(DLL)205，該時(shí)鐘復(fù)制/相位調(diào)整電路(DLL)205由此生成四相位相位時(shí)鐘，并將它們提供給域交叉電路501的第二級(jí)數(shù)據(jù)鎖存電路529。
再參考圖52，向域交叉電路501的第一級(jí)數(shù)據(jù)鎖存電路527提供來自緩沖器105的數(shù)據(jù)信號(hào)(DQ)，并進(jìn)一步從時(shí)鐘復(fù)制/相位調(diào)整電路521向它提供由WDPS生成的四相位數(shù)據(jù)接收DRAM內(nèi)部相位時(shí)鐘。因此，由四個(gè)接收器/鎖存器組成的第一級(jí)數(shù)據(jù)鎖存電路527以四相位數(shù)據(jù)接收DRAM的時(shí)序接收數(shù)據(jù)信號(hào)(DQ)并將其鎖存，并且將它的輸出分別提供給由四個(gè)觸發(fā)電路組成的第二級(jí)數(shù)據(jù)鎖存電路529。
四相位DRAM內(nèi)部相位時(shí)鐘被分別提供給第二級(jí)數(shù)據(jù)鎖存電路529的四個(gè)觸發(fā)電路，并且第一級(jí)數(shù)據(jù)鎖存電路527的輸出被根據(jù)四相位DRAM內(nèi)部相位時(shí)鐘而存儲(chǔ)，并作為DRAM內(nèi)部數(shù)據(jù)信號(hào)而輸出。
進(jìn)一步，時(shí)鐘復(fù)制/相位調(diào)整電路205從緩沖器時(shí)鐘信號(hào)生成0和180度的二相位相位時(shí)鐘，并將它們提供給命令/地址接收器531。命令/地址接收器531根據(jù)二相位相位時(shí)鐘接收命令/地址信號(hào)，并將其作為內(nèi)部命令/地址信號(hào)而輸出。因此，內(nèi)部命令/地址信號(hào)以緩沖器時(shí)鐘相位而生成，并且DRAM的內(nèi)部讀/寫操作與緩沖器時(shí)鐘相位同步地實(shí)現(xiàn)。
參考圖53，顯示了被使用的且連接至前述DRAM 110的緩沖器105的特定例子。所示緩沖器105中包括的時(shí)鐘分割/相位比較調(diào)整電路601將緩沖器內(nèi)部四相位相位時(shí)鐘提供給域交叉電路602，并進(jìn)一步將數(shù)據(jù)輸出緩沖器內(nèi)部四相位時(shí)鐘輸出至DQ輸出驅(qū)動(dòng)器301，這與圖44所示的緩沖器105不同。進(jìn)一步，向所示的域交叉電路602提供數(shù)據(jù)接收緩沖器內(nèi)部四相位時(shí)鐘，該時(shí)鐘是基于來自時(shí)鐘復(fù)制/相位調(diào)整電路305的RDPS而生成的。
再參考圖54，圖53所示的域交叉電路602的第一級(jí)數(shù)據(jù)鎖存電路611包括用于根據(jù)四相位數(shù)據(jù)接收緩沖器內(nèi)部相位時(shí)鐘而接收數(shù)據(jù)信號(hào)(DQ)并將其鎖存的四個(gè)接收器，并且各接收器的輸出被分別提供給形成第二級(jí)數(shù)據(jù)鎖存電路612的四個(gè)觸發(fā)電路。這些觸發(fā)電路根據(jù)四相位緩沖器內(nèi)部相位時(shí)鐘鎖存第一級(jí)數(shù)據(jù)鎖存電路的輸出。如圖所示，對(duì)應(yīng)于0、90、180和270度數(shù)據(jù)接收緩沖器相位時(shí)鐘，即代表RDPS的時(shí)鐘，而在第一級(jí)數(shù)據(jù)鎖存電路611中被接收和鎖存的輸出，分別在對(duì)應(yīng)于270、0、90和180度內(nèi)部相位時(shí)鐘的第二級(jí)數(shù)據(jù)鎖存電路612中被鎖存，并且因此可以理解，數(shù)據(jù)被不同相位時(shí)鐘鎖存。換言之，在所示的例子中，可以看出，在緩沖器時(shí)鐘信號(hào)的相位中執(zhí)行了到90度超前相位的移位。
參考圖55，說明在緩沖器105和近端DRAM 110N之間的寫操作。緩沖器105將WDPS輸出至近端DRAM 110N。為了保證用于將數(shù)據(jù)信號(hào)(DQ)在DRAM 110中從WDPS相位域移至?xí)r鐘相位域的時(shí)間裕量，WDPS具有相對(duì)于緩沖器時(shí)鐘信號(hào)超前90度(相對(duì)于全局時(shí)鐘的1/2時(shí)鐘；625ps)的相位。
圖中，寫命令(WRT)被與緩沖器時(shí)鐘同步地從緩沖器105輸出至近端DRAM 110N。另一方面，在對(duì)應(yīng)于全局時(shí)鐘的六個(gè)時(shí)鐘的寫延遲之后，數(shù)據(jù)信號(hào)(DQ)被與WDPS同步地從緩沖器105輸出。
緩沖器105與緩沖器時(shí)鐘同步地輸出緩沖器時(shí)鐘和寫命令(WRT)，并進(jìn)一步輸出WDPS且同時(shí)將它與緩沖器時(shí)鐘匹配。
在這種情況中，寫命令(WRT)和WDPS(即DQ)在近端DRAM110N接收，且它們之間有54ps的傳播延遲差。
在從接收的寫命令之后6個(gè)WL(寫延遲)后，當(dāng)數(shù)據(jù)信號(hào)(DQ)從緩沖器105與WDPS同步地輸出時(shí)，它對(duì)應(yīng)于從WDPS生成的數(shù)據(jù)相位時(shí)鐘被輸入DRAM 110N，并且發(fā)送至從緩沖器時(shí)鐘信號(hào)生成的相位時(shí)鐘。這里，用于從數(shù)據(jù)相位域交叉至?xí)r鐘相位的保持時(shí)間和設(shè)置時(shí)間分別是1821ps和679ps。所示的近端DRAM 110N以接收的緩沖器時(shí)鐘的時(shí)序?qū)DPS輸出至緩沖器105。在72ps后，即在從全局時(shí)鐘的相應(yīng)相位的198ps之后，RDPS被輸入緩沖器105。
參考圖56，顯示了相對(duì)于遠(yuǎn)端DRAM 110F的寫操作。在這種情況中，假設(shè)在遠(yuǎn)端DRAM 110F接收的寫命令(WRT)和數(shù)據(jù)信號(hào)(DQ)之間存在390ps的時(shí)滯傳播延遲時(shí)間差，在緩沖器時(shí)鐘和WDPS之間也存在類似的時(shí)滯?？紤]到這一點(diǎn)，WDPS的相位超前90度，并且執(zhí)行從WDPS相位到緩沖器時(shí)鐘相位的域交叉。結(jié)果是，即使在遠(yuǎn)端DRAM 110F中，如圖所示，也能夠保證用于從數(shù)據(jù)相位域交叉至?xí)r鐘相位的1485ps的保持時(shí)間和1015ps的設(shè)置時(shí)間，從而得到充足的時(shí)序裕量。
進(jìn)一步，在讀操作時(shí)，如圖57所示，DRAM 110將RDPS傳輸至緩沖器105，以與緩沖器時(shí)鐘相位同相，并且數(shù)據(jù)信號(hào)(DQ)在與RDPS匹配的同時(shí)被傳輸至緩沖器105。緩沖器105根據(jù)從RDPS生成的相位時(shí)鐘信號(hào)接收數(shù)據(jù)信號(hào)。以這種方式，通過在緩沖器105內(nèi)將數(shù)據(jù)信號(hào)發(fā)送至基于時(shí)鐘信號(hào)生成的相位時(shí)鐘信號(hào)，有可能將它與緩沖器105內(nèi)的時(shí)鐘相位相匹配。
在緩沖器105中，為了使得緩沖器105中的RDPS的相位能夠相對(duì)于發(fā)送目的地時(shí)鐘將裕量分配至設(shè)置時(shí)間和保持時(shí)間，執(zhí)行使RDPS的0度對(duì)應(yīng)時(shí)鐘信號(hào)的270度的發(fā)送。
通過這個(gè)操作，如圖58所示，當(dāng)來自近端和遠(yuǎn)端DRAM的讀數(shù)據(jù)在緩沖器105被接收時(shí)，可以保證充足的設(shè)置時(shí)間和保持時(shí)間。在所示的例子中，在近端DRAM 110N中能夠保證823ps的保持時(shí)間和1677ps的設(shè)置時(shí)間，而在遠(yuǎn)端DRAM 110F中能夠保證2055ps的保持時(shí)間和445ps的設(shè)置時(shí)間。在所示的例子中，在數(shù)據(jù)信號(hào)讀操作中，總延遲等于DRAM中地1.5時(shí)鐘與讀出時(shí)間之和。
從前面可以清楚地看到，圖42和51中所示的DRAM 110中的命令/地址接收時(shí)鐘發(fā)生電路500和521、域交叉電路501和時(shí)鐘復(fù)制/相位調(diào)整電路205作為DRAM側(cè)電路而操作，用于吸收數(shù)據(jù)信號(hào)和命令/地址信號(hào)之間的時(shí)滯，而圖44和52所示的緩沖器105中的時(shí)鐘分割/相位比較調(diào)整電路601、域交叉電路602和時(shí)鐘復(fù)制/相位調(diào)整電路305作為用于吸收時(shí)滯的緩沖器側(cè)電路而操作。
在前述的兩個(gè)例子中，提供給每一DRAM的時(shí)鐘信號(hào)和數(shù)據(jù)相位信號(hào)(W/RDPS)是在緩沖器105中通過對(duì)系統(tǒng)時(shí)鐘信號(hào)(即全局時(shí)鐘)2分頻(一分為二或除以2)而生成的。進(jìn)一步，在每一DRAM和緩沖器105中，在命令/地址信號(hào)的情況下，時(shí)鐘相位信號(hào)和數(shù)據(jù)相位信號(hào)以每1/2相位生成，而在數(shù)據(jù)信號(hào)的情況下，則時(shí)鐘相位信號(hào)和數(shù)據(jù)相位信號(hào)以每1/4相位生成。進(jìn)一步，內(nèi)部生成并具有不同相位的時(shí)鐘相位信號(hào)和數(shù)據(jù)相位信號(hào)互相關(guān)聯(lián)，從而對(duì)時(shí)鐘之間的接收的信號(hào)的時(shí)序進(jìn)行移位。在這種情況中，由于每一相關(guān)聯(lián)的信號(hào)的周期二倍于系統(tǒng)時(shí)鐘信號(hào)周期，所以可以如上所述的相對(duì)于發(fā)送目的地相位信號(hào)保證對(duì)于設(shè)置時(shí)間和保持時(shí)間的裕量。
在這種情況中，對(duì)于設(shè)置時(shí)間和保持時(shí)間的裕量是完美的，使得接收了要發(fā)送的信號(hào)的相位信號(hào)的邊沿正好位于發(fā)送目的地相位信號(hào)的邊沿之間的中間位置。然而，在信號(hào)從緩沖器傳輸至DRAM的情況，可能執(zhí)行調(diào)整，以相對(duì)于時(shí)鐘信號(hào)延遲或超前緩沖器中WDPS的相位，從而更接近它。
進(jìn)一步，當(dāng)在緩沖器中匹配來自DRAM的DQ信號(hào)時(shí)，可以選擇發(fā)送側(cè)相位信號(hào)，從而來自遠(yuǎn)端和近端DRAM的RDPS的邊沿接近用作發(fā)送目的地相位信號(hào)的WDPS或時(shí)鐘信號(hào)的中間位置。在前述的例子中，可以清楚地看到，WDPS或時(shí)鐘信號(hào)的270度相位信號(hào)被設(shè)置為對(duì)應(yīng)RDPS的0度相位信號(hào)，從而達(dá)到來自DRAM的DQ信號(hào)的時(shí)序匹配。
進(jìn)一步，直至DQ信號(hào)從DRAM傳遞至緩沖器才與模塊上的時(shí)鐘同步的飛升時(shí)間(flight time)在第一個(gè)例子的情況中變?yōu)閿?shù)據(jù)信號(hào)在緩沖器和DRAM之間往返所需的時(shí)間，同時(shí)它在第二個(gè)例子的情況中變?yōu)樽x命令從緩沖器傳輸至DRAM所需的時(shí)間和數(shù)據(jù)信號(hào)從DRAM傳輸至緩沖器所需時(shí)間之和。在第一個(gè)例子中它變?yōu)樽畲鬄?040ps(對(duì)于遠(yuǎn)端DRAM的情況)，而它在第二個(gè)例子中變?yōu)樽畲鬄?430ps。通過將系統(tǒng)時(shí)鐘信號(hào)二分頻，有可能在一個(gè)周期(2500ps)內(nèi)執(zhí)行處理(與緩沖器上的最初時(shí)鐘相位匹配)。
參考圖59，說明根據(jù)本發(fā)明的第三個(gè)例子的存儲(chǔ)系統(tǒng)。在這個(gè)例子中，使用了DPS(數(shù)據(jù)相位信號(hào))，并且在抑制布線數(shù)目增加的同時(shí)，使得不同信號(hào)的DPS的傳輸/接收成為可能。這個(gè)例子與其它例子的不同之處在于，從每一DRAM傳輸?shù)腞DPS以及從緩沖器105傳輸?shù)腤DPS通過公用信號(hào)線被傳輸/接收，并且控制信號(hào)(指示)從緩沖器105傳輸至DRAM 110。這個(gè)控制信號(hào)(指示)在DRAM 110側(cè)，在用于從緩沖器105接收數(shù)據(jù)相位信號(hào)(WDPS)的時(shí)間周期和用于向緩沖器105傳輸數(shù)據(jù)相位信號(hào)(RDPS)的時(shí)間周期之間進(jìn)行切換。另一方面，緩沖器105根據(jù)自身的控制信號(hào)(指示)切換緩沖器105中的數(shù)據(jù)相位信號(hào)(DPS)的接收/傳輸。
如圖59所示，由于控制信號(hào)可以在存儲(chǔ)模塊上的DRAM 110之間共享，所以用于控制信號(hào)(指示)的布線只增加了一條。
在根據(jù)前面所述的第三優(yōu)選實(shí)施例的存儲(chǔ)系統(tǒng)(即存儲(chǔ)模塊103)中，當(dāng)信號(hào)線共享RDPS和WDPS時(shí)，有必要以漏極開路模式構(gòu)造驅(qū)動(dòng)電路。然而，在這個(gè)例子中，它還可以是CMOS推拉驅(qū)動(dòng)器，或者可以使用不同的信號(hào)，使得能夠提高時(shí)序準(zhǔn)確性。
參考圖60，顯示了在這個(gè)例子中使用的DRAM 110的構(gòu)造，而圖61顯示了該例中類似地使用的緩沖器105的構(gòu)造。從圖61中可以清楚地看出，緩沖器105具有DPS控制信號(hào)生成電路701，并且控制信號(hào)(指示)從DPS控制信號(hào)生成電路701傳輸至DRAM 110，而內(nèi)部控制信號(hào)從DPS控制信號(hào)生成電路701輸出至?xí)r鐘分割/相位比較調(diào)整電路601、時(shí)鐘復(fù)制/相位調(diào)整電路305和接收相位比較電路306。
另一方面，圖60所示的DRAM 110具有DPS控制電路541，其響應(yīng)接受到控制信號(hào)(指示)而切換DPS驅(qū)動(dòng)器207的模式，并改變時(shí)鐘復(fù)制/相位調(diào)整電路521和接收相位比較電路525的狀態(tài)。由于已經(jīng)解釋了其它元件，所以這里不給出它們的細(xì)節(jié)。
參考圖62，顯示了在用于根據(jù)從緩沖器105傳輸?shù)目刂菩盘?hào)(指示)而從緩沖器105傳輸數(shù)據(jù)相位信號(hào)的時(shí)間周期和用于根據(jù)控制信號(hào)而從DRAM傳輸數(shù)據(jù)相位信號(hào)的時(shí)間周期之間進(jìn)行切換的時(shí)序。在所示的例子中，兩個(gè)時(shí)間周期被交替切換。
圖63顯示的情況中，指示的切換時(shí)間周期在用于允許DLL鎖定(lock on)的初始化期間設(shè)置得長(zhǎng)，而切換時(shí)間周期在用于微調(diào)的正常操作期間設(shè)置得與初始化期間相比短。以這種方式，緩沖器105可以將切換時(shí)間周期在初始化期間設(shè)置為長(zhǎng)，從而允許DLL進(jìn)行鎖定；而它可以將切換時(shí)間周期在正常操作期間設(shè)置得與初始化期間相比較短，從而解決了工作噪聲引起的波動(dòng)。在這種結(jié)構(gòu)中，盡管DRAM處的相位鎖定時(shí)間在需要微調(diào)的初始化期間變得長(zhǎng)，但是由于工作噪聲引起的相位變化小，所以不會(huì)產(chǎn)生問題。
在前述例子中，在假設(shè)全局時(shí)鐘的周期，即有效工作頻率是800MHz的情況下，估計(jì)設(shè)置時(shí)間和保持時(shí)間。如果頻率降低，則設(shè)置時(shí)間和保持時(shí)間也相應(yīng)地降低，并且因此，在設(shè)計(jì)存儲(chǔ)模塊時(shí)可以以最大期望頻率執(zhí)行前述相位調(diào)整。
在前述例子中，只說明了在存儲(chǔ)模塊上提供緩沖器的存儲(chǔ)系統(tǒng)。換言之，只說明了可以增加存儲(chǔ)模塊數(shù)的存儲(chǔ)系統(tǒng)。然而，本發(fā)明還可以應(yīng)用于具有以下結(jié)構(gòu)的存儲(chǔ)系統(tǒng)其上安裝了沒有緩沖器的單個(gè)存儲(chǔ)模塊受到存儲(chǔ)控制器的控制。在這種類型的存儲(chǔ)系統(tǒng)中，前述例子中的緩沖器的功能可以由存儲(chǔ)控制器實(shí)現(xiàn)。
參考圖64，顯示了前述存儲(chǔ)系統(tǒng)的一個(gè)例子，作為本發(fā)明的另一個(gè)例子。所示的存儲(chǔ)系統(tǒng)1000包括存儲(chǔ)控制器1011、時(shí)鐘發(fā)生器102和單個(gè)模塊1031，在該模塊1031上的左側(cè)和右側(cè)分別安裝了四個(gè)DRAM 110(1至4)和五個(gè)DRAM(1’至5’)。換言之，所示的存儲(chǔ)系統(tǒng)1000與其它圖中所示的各存儲(chǔ)系統(tǒng)基本相同，其中提供了存儲(chǔ)控制器1011而不是緩沖器105。在所示的例子中，存儲(chǔ)控制器1011和DRAM 110分別通過相同長(zhǎng)度的數(shù)據(jù)布線DQ相互連接，并且在各DRAM 110處，來自存儲(chǔ)控制器1011的數(shù)據(jù)信號(hào)DQ的到達(dá)時(shí)間基本相同。
在模塊1031上，左側(cè)的四個(gè)DRAM 110(1至4)通過公用時(shí)鐘布線和公用命令/地址布線連接至存儲(chǔ)控制器1011，而右側(cè)的五個(gè)DRAM 110(1’至5’)也通過其它公用時(shí)鐘布線和公用命令/地址布線連接至存儲(chǔ)控制器1011。即，可以看出，左側(cè)DRAM 110(1至4)和右側(cè)DRAM 110(1’至5’)通過不同的時(shí)鐘布線和命令/地址布線連接至存儲(chǔ)控制器1011。
對(duì)于位于具有所示拓?fù)浣Y(jié)構(gòu)的存儲(chǔ)系統(tǒng)的遠(yuǎn)端處的DRAM 110(4)和(5’)，相對(duì)于存儲(chǔ)控制器1011的時(shí)鐘布線和地址/命令布線以及相對(duì)于存儲(chǔ)控制器1011的數(shù)據(jù)布線DQ之間的布線長(zhǎng)度有很大不同。
于是，在DRAM 110(4)和(5’)處，來自存儲(chǔ)控制器1011的時(shí)鐘信號(hào)(命令/地址信號(hào))和數(shù)據(jù)信號(hào)DQ之間的傳播延遲差變得比前述模塊中的大。
例如，在所示的例子中，假設(shè)DRAM間距是13mm且信號(hào)單位傳播時(shí)間tPD是14ps/mm，模塊1031上的命令/地址信號(hào)的延遲在DRAM 110(4)處變?yōu)?28ps(13×4×14)，而在DRAM 110(5’)處變?yōu)?10ps(13×5×14)。假設(shè)時(shí)鐘和命令/地址信號(hào)以及數(shù)據(jù)信號(hào)DQ從存儲(chǔ)控制器1011到模塊1031的輸入端的傳播延遲互相相等，則在模塊1031上的前述延遲分別變?yōu)槊?地址信號(hào)和數(shù)據(jù)信號(hào)DQ之間的時(shí)滯差。
根據(jù)本發(fā)明的第四個(gè)例子的存儲(chǔ)系統(tǒng)1000使用利用的前述DPS(數(shù)據(jù)相位信號(hào))的域交叉技術(shù)處理這些時(shí)滯差。參考圖65，顯示了圖64所示的存儲(chǔ)系統(tǒng)1000中的寫操作。首先，時(shí)鐘發(fā)生器102生成800MHz的參考時(shí)鐘(即系統(tǒng)時(shí)鐘)，并將它們提供給存儲(chǔ)控制器1011。存儲(chǔ)控制器1011將參考時(shí)鐘(系統(tǒng)時(shí)鐘)二分頻以生成400MHz的系統(tǒng)時(shí)鐘，同時(shí)與生成的系統(tǒng)時(shí)鐘同步地生成寫命令(WRT)。
進(jìn)一步，在圖64所示的存儲(chǔ)控制器1011中，生成了相對(duì)于時(shí)鐘信號(hào)超前90度的DPS(WDPS)，并且這個(gè)WDPS被傳輸至DRAM 110。在圖65中，顯示了WDPS僅被傳輸至DRAM 110(1’至5’)的情況。通過生成具有相對(duì)于時(shí)鐘信號(hào)的超前相位的DPS，能夠保證用于將命令/地址信號(hào)從時(shí)鐘相位域交叉至DPS相位，即DRAM 110中的數(shù)據(jù)信號(hào)DQ相位，的設(shè)置時(shí)間和保持時(shí)間的裕量。即，通過使用相位相對(duì)于時(shí)鐘相位經(jīng)過移位的DPS，有可能對(duì)域交叉執(zhí)行時(shí)序調(diào)整。
在圖65中，當(dāng)在DRAM 110(1’)處與時(shí)鐘信號(hào)同步地接收寫命令(WRT)時(shí)，使得WRT與DRAM 110(1’)處接收的DPS匹配，以作為DRAM內(nèi)部比較信號(hào)(DRAM內(nèi)部命令)而生成。在生成DRAM內(nèi)部命令信號(hào)之后等待6個(gè)寫延遲時(shí)間之后，在DRAM 110(1’)中完成數(shù)據(jù)信號(hào)寫操作。
另一方面，時(shí)鐘信號(hào)和WRT被提供給DRAM 110(5’)，其與DRAM110(1’)相比具有延遲，并且DPS也以相對(duì)于時(shí)鐘信號(hào)延遲965ps被提供給DRAM 110(5’)。在這種狀態(tài)下，在DRAM 110(5’)處，使WRT與DPS匹配，以作為內(nèi)部命令信號(hào)(DRAM內(nèi)部命令)而生成。從圖65可以清楚地看到，可以理解，通過實(shí)現(xiàn)前述的域交叉，能夠在DRAM 110(1’)和(5’)中保證充足的設(shè)置時(shí)間和保持時(shí)間。
參考圖66，顯示了在圖64所示的存儲(chǔ)系統(tǒng)1000中的讀操作。與寫操作類似，存儲(chǔ)控制器(MC)1011與400MHz的時(shí)鐘信號(hào)同步地生成讀命令(RED)。進(jìn)一步，存儲(chǔ)控制器(MC)1101生成相位相對(duì)于時(shí)鐘信號(hào)超前90度的DPS(RDPS)。
來自存儲(chǔ)控制器1011的時(shí)鐘信號(hào)(CLK)和讀命令(RED)在互不相同的傳播延遲時(shí)間之后到達(dá)DRAM 110(1’至5’)，而DPS通過長(zhǎng)度相等的數(shù)據(jù)布線以基本相同的時(shí)序到達(dá)DRAM 110(1’至5’)。
以遠(yuǎn)端DRAM 110(5’)為例，DRAM 110(5’)與時(shí)鐘信號(hào)同步地接收讀命令(RED)，并進(jìn)一步接收DPS。與提供給其它DRAM 110的DPS類似，在存儲(chǔ)控制器(MC)處生成目標(biāo)DPS后經(jīng)過700ps延遲時(shí)間之后，目標(biāo)DPS被提供給遠(yuǎn)端DRAM 110(5’)。在遠(yuǎn)端DRAM110(5’)中，將與時(shí)鐘信號(hào)同步地接收的RED匹配在遠(yuǎn)端DRAM 110(5’)接收的DPS，以作為內(nèi)部命令信號(hào)(DRAM內(nèi)部命令)而生成。以這種方式，執(zhí)行從時(shí)鐘信號(hào)的時(shí)序到DPS的時(shí)序的域交叉。
另一方面，在圖64所示的存儲(chǔ)系統(tǒng)1000中，在各DRAM 110處，來自存儲(chǔ)控制器1011的數(shù)據(jù)信號(hào)DQ的到達(dá)時(shí)間基本相同。然而，在存儲(chǔ)控制器1011中，有必要識(shí)別出從各DRAM 110接收的數(shù)據(jù)信號(hào)DQ，即識(shí)別出接收的數(shù)據(jù)DQ對(duì)應(yīng)于哪個(gè)讀命令(RED)。因此，存儲(chǔ)控制器1011接收來自各DRAM 110的DPS，并使接收的DPS的時(shí)序匹配存儲(chǔ)控制器(MC)的WDPS的時(shí)序，即執(zhí)行域交叉。在存儲(chǔ)控制器(MC)1011處，從DRAM 110讀取的數(shù)據(jù)信號(hào)DQ與來自DRAM110的DPS(R)同步地接收，并與存儲(chǔ)控制器(MC)1011的DPS(W)的時(shí)序匹配。即，在存儲(chǔ)控制器(MC)1011處，在DPS(R)的相位接收的數(shù)據(jù)信號(hào)DQ被移位至DPW(W)的相位，即返回到時(shí)鐘信號(hào)的相位。
于是，在存儲(chǔ)控制器(MC)1011中，通過計(jì)數(shù)來自讀命令(RED)的發(fā)行的時(shí)鐘數(shù)目，有可能確定數(shù)據(jù)信號(hào)DQ對(duì)應(yīng)于哪一讀命令(RED)。
在圖66中，假設(shè)存儲(chǔ)控制器(MC)1011和模塊1031之間的間距是100mm。在這種情況中，在存儲(chǔ)控制器(MC)1011處，從DPS(W)的傳輸?shù)骄哂邢鄳?yīng)相位的DPS(R)的接收的延遲時(shí)間是1400ps，并且用于在這種情況中的域交叉的設(shè)置時(shí)間和保持時(shí)間分別變?yōu)?400ps和1100ps，從而能夠得到充足的時(shí)序裕量。
在圖66中，DPS(W)從存儲(chǔ)控制器(MC)1011傳輸至DRAM 110，并且相位與接收的DPS(W)相同的DPS(R)從DRAM 110傳輸至存儲(chǔ)控制器(MC)1011。
于是，可以理解，這個(gè)實(shí)施例采用了DPS在相同的DPS布線上雙向地傳輸?shù)南到y(tǒng)。于是，實(shí)際上，使用了存儲(chǔ)控制器(MC)1011和各DRAM 110交替?zhèn)鬏擠PS的結(jié)構(gòu)，并且基于接收的DPS復(fù)制內(nèi)部時(shí)鐘信號(hào)。
進(jìn)一步，在圖64所示的例子中，相對(duì)于存儲(chǔ)模塊1031，從存儲(chǔ)控制器(MC)1011生成兩對(duì)命令/地址信號(hào)和時(shí)鐘信號(hào)。另一方面，當(dāng)從存儲(chǔ)控制器(MC)1011生成一對(duì)命令/地址信號(hào)和時(shí)鐘信號(hào)時(shí)，能夠得到類似的操作。
參考圖67，根據(jù)本發(fā)明的第五個(gè)例子的存儲(chǔ)系統(tǒng)1000的結(jié)構(gòu)中，九個(gè)DRAM 110(1)至(9)安裝在模塊1031上，與圖64類似，其中對(duì)于所有DRAM 110公用的命令/地址信號(hào)和時(shí)鐘信號(hào)通過模塊1031的左端，從存儲(chǔ)控制器1011提供給這九個(gè)DRAM 110。即，九個(gè)DRAM110共享命令/地址信號(hào)和時(shí)鐘信號(hào)。在這種情況中，假設(shè)傳播延遲與圖64中類似的發(fā)生，(728+910)ps(＝1638ps)的傳播延遲差發(fā)生于相對(duì)于最遠(yuǎn)端DRAM 110(9)處的數(shù)據(jù)信號(hào)DQ的命令/地址信號(hào)和時(shí)鐘信號(hào)。即使以受到二分頻的周期為2500ps的時(shí)鐘信號(hào)實(shí)現(xiàn)域交叉，也難以保證足以處理如此大的傳播延遲差的域交叉時(shí)序裕量。為了保證充足的域交叉所需的時(shí)序裕量，考慮使用周期比二二分頻得到的周期更長(zhǎng)的時(shí)鐘。
另一方面，作為保證域交叉所需的充足時(shí)間裕量同時(shí)使用服從二分頻的時(shí)鐘的另一技術(shù)，考慮將模塊1031上的DRAM 110分為兩組(這里稱為“第一和第二DQ通道”)，如圖67所示。在這種情況中，在存儲(chǔ)控制器(MC)1011中，提供給第一和第二DQ通道的DPS(W)的相位被相對(duì)于時(shí)鐘信號(hào)而相互移位。即，在所示的存儲(chǔ)控制器(MC)1011中，相對(duì)于時(shí)鐘信號(hào)的DPS(W)相位偏移值被設(shè)置為適合于第一和第二DQ通道的值。
在所示的例子中，DPS(W)的相位相對(duì)于第一DQ通道的時(shí)鐘信號(hào)超前90度，同時(shí)DPS(W)與第二DQ通道的時(shí)鐘信號(hào)同相地傳輸。
參考圖68，說明屬于第一DQ通道的DRAM 110(1)至(4)內(nèi)的寫操作。首先，存儲(chǔ)控制器(MC)1011將時(shí)鐘發(fā)生器102生成的800MHz的參考時(shí)鐘信號(hào)二分頻，從而生成400MHz的時(shí)鐘信號(hào)。這個(gè)時(shí)鐘信號(hào)通過時(shí)鐘布線提供給屬于第一DQ通道的DRAM 110(1)至(4)。存儲(chǔ)控制器(MC)1011進(jìn)一步將寫命令WRT與生成的時(shí)鐘信號(hào)同步地提供至命令/地址布線上。
另一方面，DPS(W)通過DPS布線提供給第一DQ通道的DRAM110(1)至(4)，每一DPS布線長(zhǎng)約100mm。在這種情況中，從圖68可以清楚地看出，DPS(W)的相位相對(duì)于時(shí)鐘信號(hào)的相位超前90度(即625ps)。
在存儲(chǔ)控制器(MC)1011生成的DPS(W)通過DPS布線到達(dá)第一DQ通道的DRAM 110(1)至(4)。另一方面，時(shí)鐘信號(hào)和寫命令(WRT)通過時(shí)鐘布線和命令/地址布線到達(dá)第一DQ通道的DRAM110(1)至(4)。由于每一時(shí)鐘布線和命令/地址布線都比DPS布線長(zhǎng)，所以時(shí)鐘信號(hào)和寫命令(WRT)的傳播延遲時(shí)間變長(zhǎng)，使得DPS和寫命令(WRT)之間的傳播延遲時(shí)間差在DRAM 110(1)處增至807ps。在DRAM 110(1)處，接收WRT后剛過1693ps就生成DRAM內(nèi)部命令。這意味著，在DRAM 110(1)處，與時(shí)鐘信號(hào)匹配的寫命令(WRT)與接收的DPS的時(shí)序匹配。
進(jìn)一步，在屬于第一DQ通道的DRAM 110之中，遠(yuǎn)端DRAM 110(4)處的DPS(W)和時(shí)鐘信號(hào)之間的傳播延遲時(shí)間差變?yōu)?353ps。還是在這種情況中，通過將寫命令(WRT)與DPS的時(shí)序相匹配，可以保1147ps的時(shí)間裕量。有了這個(gè)時(shí)間裕量，有可能保證域交叉所必須的設(shè)置時(shí)間和保持時(shí)間。
參考圖69，顯示了在屬于第一DQ通道的DRAM 110(1)至(4)中的讀操作。還是在這個(gè)例子中，讀命令(RED)與時(shí)鐘信號(hào)同步地從存儲(chǔ)控制器(MC)1011提供給DRAM 110(1)至(4)，并且生成的DPS相對(duì)于時(shí)鐘信號(hào)超前90度，這與寫操作的情況類似。這里，假設(shè)存儲(chǔ)控制器(MC)1011和模塊1031之間的距離是100mm，并且信號(hào)單位傳播時(shí)間tPD是7ps/mm，DPS在700ps后到達(dá)DRAM 110(4)。DRAM 110(4)使得讀命令(RED)匹配DPS，從而生成內(nèi)部讀命令，并將DPS(R)傳輸至存儲(chǔ)控制器(MC)1011。這個(gè)DPS(R)在生成DPS(W)后經(jīng)過1400ps后在存儲(chǔ)控制器(MC)1011被接收。來自DRAM 110(4)的數(shù)據(jù)信號(hào)DQ以匹配DPS(R)的時(shí)序在存儲(chǔ)控制器(MC)1011被接收。
通過將接收的DPS(R)的時(shí)序域交叉至DPS(W)的時(shí)序，存儲(chǔ)控制器(MC)1011使得數(shù)據(jù)信號(hào)DQ的時(shí)序匹配DPS(W)的時(shí)序。通過這樣，在讀操作期間也能夠得到(1400+1100)，即2500ps的時(shí)間裕量。
現(xiàn)在，參考圖70，說明屬于圖67所示的存儲(chǔ)系統(tǒng)1000中的第二DQ通道的DRAM 110(5)至(9)的寫操作。從圖70可以清楚地看出，關(guān)于第二通道，存儲(chǔ)控制器(MC)1011生成400Hz的時(shí)鐘信號(hào)以及匹配該時(shí)鐘信號(hào)的寫命令WRT，并進(jìn)一步生成與時(shí)鐘信號(hào)相位相同的DPS(W)。以這種方式，在這個(gè)例子中，在屬于第二DQ通道的DRAM 110(5)至(9)的DPS(W)和屬于第一DQ通道的DRAM110(1)至(4)的DPS(W)之間，設(shè)置對(duì)應(yīng)于時(shí)鐘信號(hào)的90度的偏移值，從而即使在時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)DQ之間存在大的傳播延遲差，也能夠進(jìn)行域交叉。
特別地，來自存儲(chǔ)控制器(MC)1011的時(shí)鐘信號(hào)(CLK)和WRT通過長(zhǎng)布線到達(dá)第二DQ通道的DRAM 110(5)至(9)，而DPS(W)通過相對(duì)較短的DPS布線提供給DRAM 110(5)至(9)。在圖70中，僅顯示了DRAM 110(5)和(9)的操作。
從圖67可以清楚地看出，DPS(W)到達(dá)DRAM 110(5)比時(shí)鐘信號(hào)和WRT早910ps，并且在1590ps之后，DPS(W)與在DRAM110(5)接收的DPS(W)匹配。于是，在DRAM 110(5)處有可能保證域交叉所必須的設(shè)置時(shí)間和保持時(shí)間。
另一方面，從圖67可清楚地看出，在存儲(chǔ)控制器(MC)1011處產(chǎn)生之后，時(shí)鐘信號(hào)和WRT相對(duì)于DPS(W)經(jīng)過1638ps的延遲到達(dá)DRAM 110(9)。在最遠(yuǎn)端DRAM 110(9)，接收的WRT與接收的DPS(W)相匹配，從而生成內(nèi)部命令。在這種情況下，由于在WRT和DPS(W)之間有862ps的時(shí)間裕量，所以可以看出，保證了域交叉所需的設(shè)置時(shí)間和保持時(shí)間。
參考圖71，說明第二DQ通道的DRAM 110(5)至(9)中的讀操作。還是在這個(gè)情況中，時(shí)鐘信號(hào)和讀命令(RED)與DPS(W)同相地從存儲(chǔ)控制器(MC)1011傳輸至DRAM 110(5)至(9)。
在第二DQ通道的DRAM 110中，與WRT的情況類似，DPS(W)到達(dá)最遠(yuǎn)端DRAM 110(9)比RED早1638ps。結(jié)果是，RED從時(shí)鐘信號(hào)的時(shí)序移位至DRAM 110(9)處接收的DPS(W)的時(shí)序。
另一方面，當(dāng)在存儲(chǔ)控制器(MC)1011處生成DPS(W)時(shí)，DPS(W)在經(jīng)過700ps之后到達(dá)DRAM 110(9)，并且接收的DPS(W)就象DPS(R)而保持原樣地從DRAM 110(9)傳輸至存儲(chǔ)控制器(MC)1011，使得在存儲(chǔ)控制器(MC)1011處生成延遲了1400ps的DPS(R)。
來自DRAM 110(9)的數(shù)據(jù)信號(hào)DQ以DPS(R)的時(shí)序傳輸至存儲(chǔ)控制器(MC)1011。在存儲(chǔ)控制器(MC)1011處，如圖71所示，以DPS(R)的時(shí)序傳輸?shù)臄?shù)據(jù)信號(hào)DQ與存儲(chǔ)控制器(MC)1011中的DPS(W)的時(shí)序匹配。如圖所示，此時(shí)的時(shí)間裕量是2500ps，并且因此可以看出，能夠保證足夠執(zhí)行域交叉的時(shí)間裕量。
如上所示，盡管在存儲(chǔ)控制器(MC)1011中，在與讀數(shù)據(jù)信號(hào)DQ有關(guān)的通道之間生成了對(duì)應(yīng)于偏移的時(shí)間差，仍然能夠充分保證從DPS(R)域交叉至?xí)r鐘相位所需的時(shí)間裕量。
如上所示，由于存儲(chǔ)控制器1011響應(yīng)于來自時(shí)鐘發(fā)生器102的系統(tǒng)時(shí)鐘而操作，以得到類似于第一至第三例子中的緩沖器的操作，所以提供給緩沖器和存儲(chǔ)控制器1011的全局時(shí)鐘和系統(tǒng)時(shí)鐘可以共同稱作主時(shí)鐘。
在本發(fā)明中，存儲(chǔ)系統(tǒng)包括存儲(chǔ)控制器和安裝了存儲(chǔ)電路和緩沖器的模塊。包括存儲(chǔ)控制器和模塊上的存儲(chǔ)電路之間的數(shù)據(jù)布線的布線是通過緩沖器得到的，并且包括數(shù)據(jù)布線的布線以框架模式連接到模塊上的緩沖器。因此，無需每模塊分支布線，并且因此可以防止阻抗不匹配引起的影響，以使得系統(tǒng)可以在高頻高速下運(yùn)行。進(jìn)一步，根據(jù)本發(fā)明，將存儲(chǔ)控制器和緩沖器之間的傳輸速度設(shè)置得比緩沖器和存儲(chǔ)電路之間的傳輸速度高。這使得有可能增加連接至存儲(chǔ)控制器的模塊數(shù)。進(jìn)一步，有可能構(gòu)造不依賴存儲(chǔ)電路的寫/讀速度的系統(tǒng)。
根據(jù)本發(fā)明的一個(gè)實(shí)施例，不僅數(shù)據(jù)布線，而且時(shí)鐘布線和命令/地址布線從存儲(chǔ)控制器連接到模塊上的緩沖器。這可以使存儲(chǔ)控制器和安裝在模塊上的各存儲(chǔ)電路之間的距離基本相等。于是，可以避免由每個(gè)布線的不同延遲時(shí)間引起的時(shí)序差。進(jìn)一步，根據(jù)本發(fā)明的另一實(shí)施例，通過在各模塊上提供多個(gè)緩沖器并將各緩沖器連接至模塊上的存儲(chǔ)電路，可以分散施加在各緩沖器和布線上的負(fù)載。進(jìn)一步，根據(jù)本發(fā)明的另一個(gè)實(shí)施例，要同時(shí)被選擇的存儲(chǔ)電路位于多個(gè)模塊上，并且每一模塊的緩沖器各自連接至存儲(chǔ)控制器。這使得有可能分散施加到每一緩沖器的負(fù)載而不增加緩沖器的數(shù)目。
權(quán)利要求
1.一種存儲(chǔ)系統(tǒng)，具有安裝了多個(gè)存儲(chǔ)電路的模塊、以及用于控制所述多個(gè)存儲(chǔ)電路的控制器，其中所述模塊安裝了通過用于數(shù)據(jù)傳輸?shù)臄?shù)據(jù)布線而連接至所述控制器的至少一個(gè)緩沖器，并且所述緩沖器和所述多個(gè)存儲(chǔ)電路通過所述模塊內(nèi)的內(nèi)部數(shù)據(jù)布線相互連接。
2.如權(quán)利要求1的存儲(chǔ)系統(tǒng)，其中所述模塊安裝了多個(gè)緩沖器，并且所述多個(gè)緩沖器通過所述數(shù)據(jù)布線連接至所述控制器。
3.如權(quán)利要求1或2的存儲(chǔ)系統(tǒng)，其中所述緩沖器進(jìn)一步通過命令/地址布線和時(shí)鐘布線連接至所述控制器。
4.如權(quán)利要求3的存儲(chǔ)系統(tǒng)，其中所述緩沖器通過分別對(duì)應(yīng)于所述命令/地址布線和所述時(shí)鐘布線的內(nèi)部命令/地址布線和內(nèi)部時(shí)鐘布線連接至所述存儲(chǔ)電路。
5.如權(quán)利要求4的存儲(chǔ)系統(tǒng)，其中所述內(nèi)部命令/地址布線和所述內(nèi)部時(shí)鐘布線被所述存儲(chǔ)電路共同使用。
6.如權(quán)利要求1的存儲(chǔ)系統(tǒng)，其中每一所述存儲(chǔ)電路是DRAM，并且數(shù)據(jù)在所述控制器和所述緩沖器之間的所述數(shù)據(jù)布線中被雙向地傳輸/接收。
7.一種存儲(chǔ)系統(tǒng)，具有每一個(gè)都安裝了多個(gè)存儲(chǔ)電路的多個(gè)模塊、以及用于控制所述多個(gè)模塊的存儲(chǔ)電路的控制器，其中每一所述模塊具有至少一個(gè)緩沖器，并且每一模塊的緩沖器通過用于數(shù)據(jù)傳輸?shù)臄?shù)據(jù)布線連接至另一模塊的緩沖器和/或所述控制器。
8.如權(quán)利要求7的存儲(chǔ)系統(tǒng)，其中每一模塊的緩沖器通過命令/地址布線和時(shí)鐘布線連接至另一模塊的緩沖器和/或所述控制器。
9.如權(quán)利要求7的存儲(chǔ)系統(tǒng)，其中所述數(shù)據(jù)布線通過將所述多個(gè)模塊的緩沖器和所述控制器級(jí)聯(lián)連接而形成菊花鏈。
10.如權(quán)利要求7的存儲(chǔ)系統(tǒng)，其中所述多個(gè)模塊的每一所述緩沖器都通過所述數(shù)據(jù)布線直接連接至所述控制器。
11.如權(quán)利要求10的存儲(chǔ)系統(tǒng)，其中所述多個(gè)模塊的每一所述緩沖器進(jìn)一步通過命令/地址布線和時(shí)鐘布線直接連接至所述控制器。
12.如權(quán)利要求11的存儲(chǔ)系統(tǒng)，進(jìn)一步包括在其它模塊上提供的且每一個(gè)都通過數(shù)據(jù)布線、命令/地址布線和時(shí)鐘布線與所述緩沖器之一級(jí)聯(lián)連接的多個(gè)緩沖器。
13.如權(quán)利要求8的存儲(chǔ)系統(tǒng)，其中每一模塊的所述存儲(chǔ)電路被分為多個(gè)等級(jí)，并且可同時(shí)訪問所述多個(gè)模塊的屬于同一等級(jí)的存儲(chǔ)電路。
14.如權(quán)利要求12的存儲(chǔ)系統(tǒng)，其中在所述數(shù)據(jù)布線上的數(shù)據(jù)傳輸速度高于在每一模塊上的所述緩沖器和每一所述存儲(chǔ)電路之間的內(nèi)部數(shù)據(jù)布線上的數(shù)據(jù)傳輸速度。
15.如權(quán)利要求14的存儲(chǔ)系統(tǒng)，其中在所述命令/地址布線和所述時(shí)鐘布線上的傳輸速度高于在每一模塊上的所述緩沖器和所述存儲(chǔ)電路之間、對(duì)應(yīng)于所述命令/地址布線和所述時(shí)鐘布線的內(nèi)部命令/地址布線和內(nèi)部時(shí)鐘布線上的傳輸速度。
16.如權(quán)利要求14的存儲(chǔ)系統(tǒng)，其中用于所述多個(gè)模塊的緩沖器的數(shù)據(jù)在所述數(shù)據(jù)布線中以分組的形式傳輸，并且所述緩沖器將所述數(shù)據(jù)以分組的形式分離。
17.如權(quán)利要求15的存儲(chǔ)系統(tǒng)，其中用于所述多個(gè)模塊的緩沖器的命令/地址和時(shí)鐘在所述命令/地址布線和所述時(shí)鐘布線中以分組的形式傳輸，并且每一所述緩沖器具有分離所述命令/地址并對(duì)所述時(shí)鐘分頻的功能。
18.一種存儲(chǔ)系統(tǒng)，具有安裝了緩沖器以及連接至所述緩沖器的存儲(chǔ)電路的模塊，和連接至所述模塊上的所述緩沖器的存儲(chǔ)控制器，其中所述存儲(chǔ)控制器和所述緩沖器之間的傳輸速度高于在所述模塊上的所述緩沖器和連接至所述緩沖器的所述存儲(chǔ)電路之間的傳輸速度。
19.如權(quán)利要求18的存儲(chǔ)系統(tǒng)，其中提供了多個(gè)模塊，每一模塊都具有所述緩沖器和所述存儲(chǔ)電路，并且各模塊的所述緩沖器通過數(shù)據(jù)布線、命令/地址布線和時(shí)鐘布線而相對(duì)于所述存儲(chǔ)控制器順序級(jí)聯(lián)連接，其中所述存儲(chǔ)電路和所述緩沖器通過內(nèi)部數(shù)據(jù)布線、內(nèi)部命令/地址布線和內(nèi)部時(shí)鐘布線在每一模塊上互相連接，并且在所述數(shù)據(jù)布線、所述命令/地址布線和所述時(shí)鐘布線上的傳輸速度高于在所述內(nèi)部數(shù)據(jù)布線、所述內(nèi)部命令/地址布線和所述內(nèi)部時(shí)鐘布線上的傳輸速度。
20.如權(quán)利要求19的存儲(chǔ)系統(tǒng)，其中每一模塊的所述存儲(chǔ)電路是DRAM，數(shù)據(jù)相位信號(hào)在每一模塊上的所述緩沖器和所述DRAM之間以避免在它們之間發(fā)生沖突的時(shí)序雙向傳輸，并且每一所述DRAM和所述緩沖器基于接收的數(shù)據(jù)相位信號(hào)而生成內(nèi)部時(shí)鐘，并根據(jù)所述內(nèi)部時(shí)鐘執(zhí)行數(shù)據(jù)的接收/傳輸。
21.一種用于在第一和第二設(shè)備之間雙向地傳輸/接收數(shù)據(jù)的數(shù)據(jù)傳輸方法，所述第一設(shè)備按照第一內(nèi)部時(shí)鐘接收數(shù)據(jù)，并且所述第二設(shè)備按照第二內(nèi)部時(shí)鐘接收數(shù)據(jù)，其中第一和第二數(shù)據(jù)相位信號(hào)在所述第一和第二設(shè)備之間以避免在它們之間發(fā)生沖突的時(shí)序在同一布線上被雙向地持續(xù)傳輸，所述第一設(shè)備參考所述第一數(shù)據(jù)相位信號(hào)的時(shí)序，從而將數(shù)據(jù)傳輸至所述第二設(shè)備，而所述第二設(shè)備參考所述第二數(shù)據(jù)相位信號(hào)的時(shí)序，從而將數(shù)據(jù)傳輸至所述第一設(shè)備。
22.如權(quán)利要求21的數(shù)據(jù)傳輸方法，其中所述第二設(shè)備按照接收的第一數(shù)據(jù)相位信號(hào)生成所述第二內(nèi)部時(shí)鐘，并按照所述第二內(nèi)部時(shí)鐘接收來自所述第一設(shè)備的數(shù)據(jù)；而所述第一設(shè)備按照接收的第二數(shù)據(jù)相位信號(hào)生成所述第一內(nèi)部時(shí)鐘，按照所述第一內(nèi)部時(shí)鐘生成所述第二數(shù)據(jù)相位信號(hào)，并按照所述第一內(nèi)部時(shí)鐘接收來自所述第二設(shè)備的數(shù)據(jù)。
23.如權(quán)利要求21的數(shù)據(jù)傳輸方法，其中所述第一設(shè)備從雙向傳輸?shù)乃龅谝缓偷诙?shù)據(jù)相位信號(hào)中抑制從所述第一設(shè)備輸出的所述第一數(shù)據(jù)相位信號(hào)，而所述第二設(shè)備在雙向傳輸?shù)乃龅谝缓偷诙?shù)據(jù)相位信號(hào)中抑制從所述第二設(shè)備輸出的所述第二數(shù)據(jù)相位信號(hào)。
24.如權(quán)利要求21的數(shù)據(jù)傳輸方法，其中所述第一和第二設(shè)備分別是緩沖器和DRAM，并且向所述DRAM提供外部時(shí)鐘，且所述DRAM基于所述外部時(shí)鐘和所述接收的第一數(shù)據(jù)相位信號(hào)而生成所述第二內(nèi)部時(shí)鐘。
25.如權(quán)利要求21的數(shù)據(jù)傳輸方法，其中所述第一和第二設(shè)備使用DLL從所述第二和第一數(shù)據(jù)相位信號(hào)生成所述第一和第二內(nèi)部時(shí)鐘。
26.一種用于在第一和第二設(shè)備之間傳輸/接收數(shù)據(jù)的數(shù)據(jù)傳輸系統(tǒng)，其中所述第一和第二設(shè)備的傳輸側(cè)具有用于在傳輸所述數(shù)據(jù)時(shí)不考慮所述數(shù)據(jù)的傳輸而持續(xù)傳輸代表預(yù)定相位的所述數(shù)據(jù)的數(shù)據(jù)相位信號(hào)的裝置，并且所述第一和第二設(shè)備的接收側(cè)具有基于所述數(shù)據(jù)相位信號(hào)復(fù)制所述接受側(cè)的內(nèi)部時(shí)鐘并按照復(fù)制的內(nèi)部時(shí)鐘接收所述數(shù)據(jù)的裝置。
27.一種用于在第一和第二設(shè)備之間雙向地傳輸/接收數(shù)據(jù)的數(shù)據(jù)傳輸系統(tǒng)，其中每一所述第一和第二設(shè)備都具有用于在傳輸所述數(shù)據(jù)時(shí)不考慮所述數(shù)據(jù)的傳輸而持續(xù)傳輸代表預(yù)定相位的所述數(shù)據(jù)的數(shù)據(jù)相位信號(hào)、并且基于所述數(shù)據(jù)相位信號(hào)傳輸所述數(shù)據(jù)的傳輸裝置，以及用于基于所述數(shù)據(jù)相位信號(hào)復(fù)制數(shù)據(jù)接收內(nèi)部時(shí)鐘、并按照復(fù)制的內(nèi)部時(shí)鐘接收所述數(shù)據(jù)的接收裝置。
28.如權(quán)利要求27的數(shù)據(jù)傳輸系統(tǒng)，其中所述第一和第二設(shè)備分別是緩沖器和DRAM，所述緩沖器的傳輸裝置具有用于將寫數(shù)據(jù)相位信號(hào)作為所述數(shù)據(jù)相位信號(hào)輸出至所述DRAM的裝置，所述緩沖器的接收裝置具有用于將來自所述DRAM的讀數(shù)據(jù)相位信號(hào)作為所述數(shù)據(jù)相位信號(hào)而接收的裝置，所述DRAM的接收裝置具有用于從所述寫數(shù)據(jù)相位信號(hào)復(fù)制所述數(shù)據(jù)接收內(nèi)部時(shí)鐘的裝置、和用于按照所述復(fù)制的內(nèi)部時(shí)鐘接收所述數(shù)據(jù)的裝置，并且所述DRAM的傳輸裝置具有用于以依賴于所述接收的寫數(shù)據(jù)相位信號(hào)的時(shí)序而將讀數(shù)據(jù)相位信號(hào)作為所述數(shù)據(jù)相位信號(hào)而輸出的裝置。
29.如權(quán)利要求28的數(shù)據(jù)傳輸系統(tǒng)，其中所述寫數(shù)據(jù)相位信號(hào)和所述讀數(shù)據(jù)相位信號(hào)以互不相同的時(shí)序在同一信號(hào)線上雙向地傳輸。
30.如權(quán)利要求28的數(shù)據(jù)傳輸系統(tǒng)，其中所述寫數(shù)據(jù)相位信號(hào)和所述讀數(shù)據(jù)相位信號(hào)以互不相同的時(shí)序在互不相同的信號(hào)線上雙向地傳輸。
31.如權(quán)利要求28的數(shù)據(jù)傳輸系統(tǒng)，其中所述緩沖器的所述讀數(shù)據(jù)相位信號(hào)接收裝置具有用于基于緩沖器內(nèi)部時(shí)鐘和所述讀數(shù)據(jù)相位信號(hào)而復(fù)制數(shù)據(jù)接收緩沖器內(nèi)部時(shí)鐘的裝置，并且所述DRAM的所述讀數(shù)據(jù)相位信號(hào)輸出裝置具有用于基于外部時(shí)鐘和所述寫數(shù)據(jù)相位信號(hào)而復(fù)制用于輸出所述讀數(shù)據(jù)相位信號(hào)的DRAM內(nèi)部時(shí)鐘的裝置。
32.一種具有多個(gè)存儲(chǔ)電路和一緩沖器的存儲(chǔ)模塊，其中命令/地址信號(hào)從所述緩沖器傳輸至所述多個(gè)存儲(chǔ)電路，并且伴隨所述命令/地址信號(hào)的數(shù)據(jù)信號(hào)在所述緩沖器和所述多個(gè)存儲(chǔ)電路之間被傳輸/接收，其中所述多個(gè)存儲(chǔ)電路和所述緩沖器的至少一個(gè)具有用于吸收在所述命令/地址信號(hào)和所述數(shù)據(jù)信號(hào)之間依賴于所述存儲(chǔ)電路的安裝位置而發(fā)生的時(shí)滯的時(shí)滯吸收裝置。
33.如權(quán)利要求32的存儲(chǔ)模塊，其中每一所述存儲(chǔ)電路是DRAM，并且所述命令/地址信號(hào)與從所述緩沖器輸出的緩沖器時(shí)鐘同步地輸出至所述存儲(chǔ)電路。
34.如權(quán)利要求33的存儲(chǔ)模塊，其中所述時(shí)滯吸收裝置分別提供在所述多個(gè)存儲(chǔ)電路和所述緩沖器中。
35.如權(quán)利要求34的存儲(chǔ)模塊，其中所述數(shù)據(jù)信號(hào)與代表所述數(shù)據(jù)信號(hào)的相位的數(shù)據(jù)相位信號(hào)同步地在所述多個(gè)DRAM和所述緩沖器之間傳輸/接收。
36.如權(quán)利要求35的存儲(chǔ)模塊，其中所述數(shù)據(jù)相位信號(hào)在所述緩沖器和所述DRAM之間以避免在他們之間發(fā)生沖突的時(shí)序被雙向傳輸，并且所述DRAM和所述緩沖器基于所述接收的數(shù)據(jù)相位信號(hào)生成內(nèi)部時(shí)鐘，并按照所述內(nèi)部時(shí)鐘執(zhí)行數(shù)據(jù)的接收/傳輸。
37.如權(quán)利要求35的存儲(chǔ)模塊，其中所述數(shù)據(jù)相位信號(hào)通過互不相同的布線在所述緩沖器和所述DRAM之間雙向傳輸，并且所述DRAM和所述緩沖器基于所述接收的數(shù)據(jù)相位信號(hào)而生成內(nèi)部時(shí)鐘，并按照所述內(nèi)部時(shí)鐘執(zhí)行數(shù)據(jù)的接收/傳輸。
38.如權(quán)利要求36的存儲(chǔ)模塊，其中與所述緩沖器時(shí)鐘同步地從所述緩沖器向每一所述DRAM提供命令/地址信號(hào)，并進(jìn)一步從所述緩沖器向每一所述DRAM提供作為所述數(shù)據(jù)相位信號(hào)的寫數(shù)據(jù)相位信號(hào)(WDPS)，并且所述DRAM的所述時(shí)滯吸收裝置具有用于按照所述緩沖器時(shí)鐘而生成用于接收所述命令/地址信號(hào)的多個(gè)相位時(shí)鐘的裝置、用于從所述WDPS生成數(shù)據(jù)接收DRAM內(nèi)部相位時(shí)鐘的裝置、和用于將與所述相位時(shí)鐘同步地接收的所述命令/地址信號(hào)域交叉至所述數(shù)據(jù)接收DRAM內(nèi)部相位時(shí)鐘的裝置。
39.如權(quán)利要求38的存儲(chǔ)模塊，其中所述DRAM將讀數(shù)據(jù)相位信號(hào)(RDPS)作為所述數(shù)據(jù)相位信號(hào)輸出至所述緩沖器，并且所述緩沖器的所述時(shí)滯吸收裝置具有用于根據(jù)從所述DRAM接收的所述RDPS而生成數(shù)據(jù)接收緩沖器內(nèi)部相位時(shí)鐘的裝置，用于基于所述WDPS生成緩沖器內(nèi)部相位時(shí)鐘的裝置，和用于使得與所述RDPS同步輸入的讀數(shù)據(jù)信號(hào)與所述緩沖器內(nèi)部相位時(shí)鐘相匹配的裝置。
40.如權(quán)利要求36的存儲(chǔ)模塊，其中將來自所述緩沖器的寫數(shù)據(jù)相位信號(hào)(WDPS)作為所述數(shù)據(jù)相位信號(hào)而提供給所述DRAM，并且數(shù)據(jù)信號(hào)與所述WDPS同步地輸入所述DRAM，并且所述DRAM的所述時(shí)滯吸收裝置具有用于從所述WDPS生成數(shù)據(jù)接收DRAM內(nèi)部相位時(shí)鐘的裝置，用于從所述緩沖器時(shí)鐘生成多個(gè)相位時(shí)鐘的裝置，和用于將與所述數(shù)據(jù)接收DRAM內(nèi)部相位時(shí)鐘同步接收的數(shù)據(jù)信號(hào)域交叉至所述多個(gè)相位時(shí)鐘的裝置。
41.如權(quán)利要求40的存儲(chǔ)模塊，其中所述DRAM基于緩沖器時(shí)鐘輸出讀數(shù)據(jù)相位信號(hào)(RDPS)，并且所述緩沖器的所述時(shí)滯吸收裝置具有用于基于所述RDPS生成數(shù)據(jù)接收緩沖器內(nèi)部相位時(shí)鐘的裝置，用于基于全局時(shí)鐘生成緩沖器內(nèi)部相位時(shí)鐘的裝置，和用于使得從所述DRAM讀取并按照所述數(shù)據(jù)接收緩沖器內(nèi)部相位時(shí)鐘而接收的數(shù)據(jù)信號(hào)與所述緩沖器內(nèi)部相位時(shí)鐘相匹配從而執(zhí)行域交叉的裝置。
42.一種具有多個(gè)存儲(chǔ)電路和一緩沖器的存儲(chǔ)模塊，其中命令/地址信號(hào)從所述緩沖器傳輸至所述多個(gè)存儲(chǔ)電路，并且伴隨所述命令/地址信號(hào)的數(shù)據(jù)信號(hào)在所述緩沖器和所述多個(gè)存儲(chǔ)電路之間被傳輸/接收，其中所述數(shù)據(jù)信號(hào)在所述多個(gè)存儲(chǔ)電路和所述緩沖器之間與交替地從所述存儲(chǔ)電路和所述緩沖器在同一信號(hào)線上傳輸?shù)臄?shù)據(jù)相位信號(hào)同步地被傳輸/接收，并且所述緩沖器具有用于輸出控制信號(hào)的裝置，其中該控制信號(hào)用于定義在每一所述存儲(chǔ)電路和所述緩沖器中的所述數(shù)據(jù)相位信號(hào)的傳輸時(shí)間。
43.如權(quán)利要求42的存儲(chǔ)模塊，其中所述存儲(chǔ)電路包括用于響應(yīng)所述控制信號(hào)的接收而控制所述數(shù)據(jù)相位信號(hào)的傳輸?shù)目刂齐娐贰?br> 44.如權(quán)利要求42的存儲(chǔ)模塊，其中所述緩沖器基于所述內(nèi)部生成的控制信號(hào)而控制所述數(shù)據(jù)相位信號(hào)向所述存儲(chǔ)電路的傳輸。
45.一種存儲(chǔ)系統(tǒng)，具有多個(gè)存儲(chǔ)電路、和用于根據(jù)主時(shí)鐘控制所述多個(gè)存儲(chǔ)電路的控制電路，其中所述多個(gè)存儲(chǔ)電路和所述控制電路通過用于傳輸/接收數(shù)據(jù)信號(hào)的第一布線與所述第一布線長(zhǎng)度不同的第二布線相連，其特征在于，所述控制電路具有通過將所述主時(shí)鐘進(jìn)行n(n是大于等于2的正整數(shù))分頻而得到時(shí)鐘信號(hào)，在將所述命令/地址信號(hào)與所述n分頻的時(shí)鐘信號(hào)匹配的同時(shí)，通過所述第二布線將命令/地址信號(hào)輸出至所述多個(gè)存儲(chǔ)電路，并通過所述第一布線輸出與所述n分頻的時(shí)鐘信號(hào)具有預(yù)定頻率關(guān)系且代表所述數(shù)據(jù)信號(hào)的相位的數(shù)據(jù)相位信號(hào)(DPS)，并且所述多個(gè)存儲(chǔ)電路的每一個(gè)都使用所述數(shù)據(jù)相位信號(hào)吸收由于所述第一和第二布線之間的布線長(zhǎng)度差而引起的時(shí)滯。
46.如權(quán)利要求45的存儲(chǔ)系統(tǒng)，其中每一所述存儲(chǔ)電路是DRAM，并且所述數(shù)據(jù)相位信號(hào)(DPS)具有通過將所述主時(shí)鐘n分頻而得到的頻率。
47.如權(quán)利要求46的存儲(chǔ)系統(tǒng)，其中所述控制電路是同所述DRAM一起安裝在模塊上的緩沖器，并且全局時(shí)鐘作為所述主時(shí)鐘而從存儲(chǔ)控制器提供給所述緩沖器。
48.如權(quán)利要求46的存儲(chǔ)系統(tǒng)，其中所述控制電路是通過所述第一和第二布線直接連接至所述DRAM的存儲(chǔ)控制器，并且系統(tǒng)時(shí)鐘作為所述主時(shí)鐘而提供給所述存儲(chǔ)控制器。
49.如權(quán)利要求46的存儲(chǔ)系統(tǒng)，其中所述控制電路通過所述第二布線將所述n分頻的時(shí)鐘信號(hào)和與所述時(shí)鐘信號(hào)匹配的命令/地址信號(hào)輸出至每一DRAM，并且進(jìn)一步通過所述第一布線將與所述時(shí)鐘信號(hào)頻率相同的數(shù)據(jù)相位信號(hào)輸出至每一DRAM，并且每一DRAM使得與所述時(shí)鐘信號(hào)同步地從所述控制電路接收的命令/地址信號(hào)與所述接收的數(shù)據(jù)相位信號(hào)相匹配，從而吸收所述時(shí)滯。
50.如權(quán)利要求49的存儲(chǔ)系統(tǒng)，其中當(dāng)一周期內(nèi)傳遞的命令/地址信號(hào)最大為m倍時(shí)，所述DRAM通過從所述n分頻的時(shí)鐘信號(hào)的時(shí)序的每1/m相位生成的內(nèi)部時(shí)鐘信號(hào)之一接收每一命令/地址信號(hào)。
51.如權(quán)利要求50的存儲(chǔ)系統(tǒng)，其中所述DRAM在從所述控制電路接收的所述數(shù)據(jù)相位信號(hào)的時(shí)序的每一個(gè)1/m相位處生成內(nèi)部數(shù)據(jù)相位時(shí)鐘，并通過將所述內(nèi)部時(shí)鐘信號(hào)和所述內(nèi)部數(shù)據(jù)相位時(shí)鐘互相關(guān)聯(lián)并將內(nèi)部命令/地址信號(hào)發(fā)送至來自所述內(nèi)部時(shí)鐘信號(hào)的先前關(guān)聯(lián)的所述內(nèi)部數(shù)據(jù)相位時(shí)鐘之一，而生成內(nèi)部命令/地址信號(hào)。
52.如權(quán)利要求51的存儲(chǔ)系統(tǒng)，其中所述控制電路將要寫入所述DRAM的數(shù)據(jù)信號(hào)與所述數(shù)據(jù)相位信號(hào)的時(shí)序同步地輸出至所述DRAM，并且，當(dāng)一周期內(nèi)傳遞的數(shù)據(jù)信號(hào)最大為k倍時(shí)，按照在從所述控制電路傳輸?shù)乃鰯?shù)據(jù)相位信號(hào)的時(shí)序的每一1/k相位處生成的內(nèi)部時(shí)鐘信號(hào)之一，將每一數(shù)據(jù)信號(hào)存儲(chǔ)入DRAM。
53.如權(quán)利要求52的存儲(chǔ)系統(tǒng)，其中，在從所述DRAM讀取數(shù)據(jù)信號(hào)時(shí)，所述DRAM基于從所述控制電路給出的數(shù)據(jù)相位信號(hào)(WDPS)而生成數(shù)據(jù)相位信號(hào)(RDPS)，并與所述RDPS的時(shí)序同步地傳輸讀數(shù)據(jù)信號(hào)。
54.如權(quán)利要求53的存儲(chǔ)系統(tǒng)，其中所述控制電路響應(yīng)于從所述DRAM接收到所述RDPS，按照在從所述RDPS的時(shí)序的每一1/k相位處生成的內(nèi)部時(shí)鐘信號(hào)之一而接收讀數(shù)據(jù)信號(hào)，并通過將所述內(nèi)部時(shí)鐘信號(hào)和在所述控制電路中生成的所述WDPS的時(shí)序的每一1/k相位處內(nèi)部生成的內(nèi)部時(shí)鐘相關(guān)聯(lián)，并將由所述內(nèi)部時(shí)鐘信號(hào)接收的數(shù)據(jù)信號(hào)發(fā)送至之前關(guān)聯(lián)的所述內(nèi)部時(shí)鐘之一，而生成內(nèi)部讀數(shù)據(jù)信號(hào)。
55.如權(quán)利要求54的存儲(chǔ)系統(tǒng)，其中所述命令/地址信號(hào)與所述n分頻的時(shí)鐘信號(hào)的前沿和后沿同步地從所述控制電路傳輸，并與所述n分頻的時(shí)鐘信號(hào)的前沿和后沿同步地接收入所述DRAM。
56.如權(quán)利要求46的存儲(chǔ)系統(tǒng)，其中所述控制電路通過所述第二布線將所述n分頻的時(shí)鐘信號(hào)和與所述時(shí)鐘信號(hào)相匹配的命令/地址信號(hào)輸出至每一DRAM，并且進(jìn)一步通過所述第一布線將與所述時(shí)鐘信號(hào)頻率相同的數(shù)據(jù)相位信號(hào)輸出至每一DRAM，并且每一DRAM使得與所述時(shí)鐘信號(hào)同步地從所述控制電路接收的數(shù)據(jù)信號(hào)與所述接收的數(shù)據(jù)相位信號(hào)相匹配，從而吸收所述時(shí)滯。
57.如權(quán)利要求56的存儲(chǔ)系統(tǒng)，其中每一DRAM具有用于在從所述控制電路接收的所述數(shù)據(jù)相位信號(hào)的時(shí)序的每一1/m相位處生成內(nèi)部數(shù)據(jù)相位時(shí)鐘的裝置，和用于在所述n分頻的時(shí)鐘信號(hào)的每一1/m相位處生成內(nèi)部時(shí)鐘的裝置，并且每一DRAM通過將所述內(nèi)部數(shù)據(jù)相位時(shí)鐘和所述內(nèi)部時(shí)鐘互相關(guān)聯(lián)，并將內(nèi)部數(shù)據(jù)信號(hào)發(fā)送給先前關(guān)聯(lián)的來自所述內(nèi)部數(shù)據(jù)相位時(shí)鐘的所述內(nèi)部時(shí)鐘之一，而生成內(nèi)部數(shù)據(jù)信號(hào)
58.如權(quán)利要求57的存儲(chǔ)系統(tǒng)，其中所述控制電路與來自所述DRAM的所述數(shù)據(jù)相位信號(hào)(RDPS)的時(shí)序同步地接收從所述DRAM讀取的數(shù)據(jù)信號(hào)，并且，當(dāng)一周期內(nèi)傳遞的數(shù)據(jù)信號(hào)最大為k倍時(shí)，所述控制電路通過將從所述DRAM傳輸?shù)乃鯮DPS的時(shí)序的每一1/k相位處生成的內(nèi)部數(shù)據(jù)相位時(shí)鐘與所述控制電路的內(nèi)部相位時(shí)鐘互相關(guān)聯(lián)，而存儲(chǔ)數(shù)據(jù)信號(hào)。
59.如權(quán)利要求45的存儲(chǔ)系統(tǒng)，其中所述數(shù)據(jù)相位信號(hào)通過相同信號(hào)線或不同信號(hào)線在所述控制電路和所述存儲(chǔ)電路之間傳輸/接收。
60.如權(quán)利要求45的存儲(chǔ)系統(tǒng)，其中所述多個(gè)DRAM安裝在單個(gè)模塊上，所述控制電路是通過布線長(zhǎng)度基本相等的第一布線并通過布線長(zhǎng)度比所述第一布線長(zhǎng)的第二布線而連接至所述多個(gè)DRAM的存儲(chǔ)控制器，并且將系統(tǒng)時(shí)鐘作為所述主時(shí)鐘而提供給所述存儲(chǔ)控制器，所述存儲(chǔ)控制器將所述系統(tǒng)時(shí)鐘n分頻，從而通過所述第二布線將n分頻的時(shí)鐘信號(hào)輸出至每一DRAM，并且以與所述時(shí)鐘信號(hào)相等的頻率輸出所述數(shù)據(jù)相位信號(hào)。
61.如權(quán)利要求60的存儲(chǔ)系統(tǒng)，其中所述模塊上的所述多個(gè)DRAM被分為多個(gè)組，并且每一組獨(dú)立地?fù)碛兴龅诙季€。
62.如權(quán)利要求60的存儲(chǔ)系統(tǒng)，其中在所述第一布線傳輸上的所述數(shù)據(jù)相位信號(hào)具有相對(duì)于所述n分頻的時(shí)鐘信號(hào)超前的相位。
63.如權(quán)利要求60的存儲(chǔ)系統(tǒng)，其中所述模塊上的所述多個(gè)DRAM被分為多個(gè)組，并且所述多個(gè)組共同擁有所述第二二布線。
64.如權(quán)利要求63的存儲(chǔ)系統(tǒng)，其中向提供給所述多個(gè)組的所述數(shù)據(jù)相位信號(hào)提供了互不相同的相位偏移值。
全文摘要
通過減少由于在存儲(chǔ)控制器和存儲(chǔ)模塊之間的不同布線中的分支和阻抗不匹配所引起的反射信號(hào)等的影響以及由于存儲(chǔ)模塊中的數(shù)據(jù)、命令/地址和時(shí)鐘的傳輸延遲引起的影響，可以實(shí)現(xiàn)高速操作的存儲(chǔ)系統(tǒng)。為此，存儲(chǔ)系統(tǒng)包括存儲(chǔ)控制器和安裝了DRAM的存儲(chǔ)模塊。緩沖器安裝在存儲(chǔ)模塊上。緩沖器和存儲(chǔ)控制器通過數(shù)據(jù)布線、命令/地址布線和時(shí)鐘布線互相連接。存儲(chǔ)模塊上的DRAM和緩沖器通過內(nèi)部數(shù)據(jù)布線、內(nèi)部命令/地址布線和內(nèi)部時(shí)鐘布線互相連接。數(shù)據(jù)布線、命令/地址布線和時(shí)鐘布線可以級(jí)聯(lián)連接至其它存儲(chǔ)模塊的緩沖器。在存儲(chǔ)模塊的DRAM和緩沖器之間，使用與時(shí)鐘同步的數(shù)據(jù)相位信號(hào)實(shí)現(xiàn)高速數(shù)據(jù)傳輸。
文檔編號(hào)G11C11/4093GK1495896SQ0315466
公開日2004年5月12日 申請(qǐng)日期2003年8月22日 優(yōu)先權(quán)日2002年8月23日
發(fā)明者松井義德 申請(qǐng)人:爾必達(dá)存儲(chǔ)器株式會(huì)社