專利名稱：抑制附加在數(shù)據(jù)線等上的寄生電容的薄膜磁性體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及薄膜磁性體存儲器，更特定地說，涉及包括具有磁隧道結(jié)(MTJ)的存儲單元的可進(jìn)行隨機(jī)存取的薄膜磁性體存儲器。
背景技術(shù)：
近年來，作為新一代的非易失性存儲器，MRAM(磁隨機(jī)存取存儲器)器件正越來越引人注目。MRAM器件是使用在半導(dǎo)體集成電路上形成的多個(gè)薄膜磁性體進(jìn)行非易失性的數(shù)據(jù)存儲、能對各薄膜磁性體分別進(jìn)行隨機(jī)存取的非易失性存儲器。特別是，已發(fā)表了近年來通過將利用了磁隧道結(jié)(MTJ)的薄膜磁性體用作存儲單元、MRAM器件的性能得到了飛躍的進(jìn)步的情況。在下述的技術(shù)文獻(xiàn)中公開了關(guān)于包括具有磁隧道結(jié)的存儲單元的MRAM器件“A 10ns Read and WriteNon-Volatile Memory Array Using a Magnetic Tunnel Junction andFET Switch in each Cell(在每個(gè)單元中使用磁隧道結(jié)和FET開關(guān)的10ns讀寫非易失性存儲器陣列)”，ISSCC Digest of TechnicalPapers，TA7.2，F(xiàn)eb.2000.等。
由于具有磁隧道結(jié)的存儲單元(以下，也稱為「MTJ存儲單元」)可用1個(gè)MTJ元件和1個(gè)存取元件(例如晶體管)來構(gòu)成，故在高集成化方面也是有利的。MTJ元件在與被施加的磁場對應(yīng)的方向上具有可磁化的磁性體層，MTJ存儲單元利用MTJ元件內(nèi)的電阻(結(jié)電阻)隨該磁性體層的磁化方向而變化的特性，進(jìn)行數(shù)據(jù)存儲。
為了讀出MTJ存儲單元的存儲數(shù)據(jù)，必須檢測與存儲數(shù)據(jù)電平對應(yīng)的電阻差。具體地說，根據(jù)隨電阻(即存儲數(shù)據(jù))變化的MTJ存儲單元的通過電流來進(jìn)行數(shù)據(jù)讀出。一般來說，MTJ元件的電阻為幾十KΩ數(shù)量級，因存儲數(shù)據(jù)電平的差異而產(chǎn)生的電阻差也約為其20～30％。此外，由于如果考慮到MTJ元件的可靠性等則數(shù)據(jù)讀出時(shí)被施加的電壓為約0.5V是適當(dāng)?shù)?，故上述的通過電流僅限于徽安(μA10-6A)數(shù)量級。
另一方面，在大容量的存儲器陣列中，在一般的結(jié)構(gòu)中配置與行或列對應(yīng)地設(shè)置的多條位線和與多條位線對應(yīng)地共同設(shè)置的、與檢測存儲數(shù)據(jù)的電路連接的數(shù)據(jù)線。在該結(jié)構(gòu)中，在數(shù)據(jù)讀出時(shí)，采用了通過對數(shù)據(jù)線和選擇位線充電到規(guī)定的電壓電平來對存儲單元供給通過電流的方式，但數(shù)據(jù)線經(jīng)晶體管等不僅與選擇位線導(dǎo)電性地耦合，而且也與其它的多條非選擇的位線導(dǎo)電性地耦合。因此，在數(shù)據(jù)線上附加了不能忽略的晶體管等所具有的寄生電容。
附加在該數(shù)據(jù)線上的寄生電容成為數(shù)據(jù)線等的達(dá)到規(guī)定電平的充電的妨礙，成為妨礙數(shù)據(jù)讀出的高速化的主要原因。
此外，在數(shù)據(jù)寫入中，一般的結(jié)構(gòu)是，在每條位線上設(shè)置對選擇位線供給與寫入數(shù)據(jù)對應(yīng)的數(shù)據(jù)寫入電流的電路，與該電路對應(yīng)地共同配置傳遞寫入數(shù)據(jù)的信號線等。
在該結(jié)構(gòu)中，共同配置的信號線等不僅與被選擇的電路導(dǎo)電性地耦合，而且也與非選擇的電路導(dǎo)電性地耦合。因此，在信號線等上附加了不能忽略的非選擇的電路的寄生電容。附加在該信號線等上的寄生電容在數(shù)據(jù)寫入時(shí)導(dǎo)致寫入數(shù)據(jù)的傳播延遲，成為妨礙數(shù)據(jù)寫入的高速化的主要原因。

發(fā)明內(nèi)容
本發(fā)明是為了解決這樣的問題而進(jìn)行的，本發(fā)明的目的在于通過抑制附加在數(shù)據(jù)線和傳遞寫入數(shù)據(jù)等的信號線等上的寄生電容來提供能進(jìn)行高速的數(shù)據(jù)讀出和高速的數(shù)據(jù)寫入的薄膜磁性體存儲器的結(jié)構(gòu)。
本發(fā)明的薄膜磁性體存儲器包含被配置成行列狀多個(gè)存儲單元；多條第1位線；傳遞寫入數(shù)據(jù)的X條寫入數(shù)據(jù)線；以及多個(gè)第1寫入控制電路。多個(gè)存儲單元以磁的方式存儲數(shù)據(jù)。多條第1位線分別與存儲單元列對應(yīng)地設(shè)置。將多條第1位線分割為多個(gè)群。多個(gè)群分別包含X(X2以上的整數(shù))條第1位線。多個(gè)第1寫入控制電路分別與多條第1位線對應(yīng)地被設(shè)置，供給與寫入數(shù)據(jù)對應(yīng)的數(shù)據(jù)寫入電流。X條寫入數(shù)據(jù)線在各群中分別與對應(yīng)的X個(gè)第1寫入控制電路導(dǎo)電性地耦合。
在該薄膜磁性體存儲器中，將多條第1位線分割為各X條的多個(gè)群。此外，設(shè)置了傳遞寫入數(shù)據(jù)的X條寫入數(shù)據(jù)線。X條寫入數(shù)據(jù)線分別與屬于各群的X個(gè)第1寫入控制電路導(dǎo)電性地耦合。在本發(fā)明中，如以上已說明的那樣，可均等地分割與X條寫入數(shù)據(jù)線導(dǎo)電性地連接的寫入控制電路的個(gè)數(shù)，利用與寫入控制電路的導(dǎo)電性的連接，可抑制附加在寫入數(shù)據(jù)線上的寄生電容。此外，由此可縮短傳遞寫入數(shù)據(jù)線的寫入數(shù)據(jù)的傳播時(shí)間，可進(jìn)行高速的數(shù)據(jù)寫入。
此外，該薄膜磁性體存儲器包含被配置成行列狀多個(gè)存儲單元；多條第1位線；Y條讀出數(shù)據(jù)線；Y個(gè)讀出電路；多條列選擇線；以及Y個(gè)連接控制部。多個(gè)存儲單元以磁的方式存儲數(shù)據(jù)。多條第1位線分別與存儲單元列對應(yīng)地設(shè)置。在數(shù)據(jù)讀出時(shí)將多條第1位線分割為多個(gè)第1群。多個(gè)第1群分別包含Y(Y2以上的整數(shù))條第1位線。Y條讀出數(shù)據(jù)線的至少1條在數(shù)據(jù)讀出時(shí)導(dǎo)電性地連接到與第1電壓耦合的選擇存儲單元上的狀態(tài)下接受電流的供給。Y個(gè)讀出電路分別與Y條讀出數(shù)據(jù)線對應(yīng)地被設(shè)置，在數(shù)據(jù)讀出時(shí)分別導(dǎo)電性地耦合對應(yīng)的讀出數(shù)據(jù)線與第2電壓。再者，Y個(gè)讀出電路根據(jù)對應(yīng)的讀出數(shù)據(jù)線的通過電流生成讀出數(shù)據(jù)。多條列選擇線分別與多個(gè)第1群對應(yīng)地被設(shè)置。Y個(gè)連接控制部分別與多個(gè)第1群對應(yīng)地被設(shè)置，響應(yīng)于對應(yīng)的列選擇線的激活，在多個(gè)第1群中的對應(yīng)的第1群中，分別導(dǎo)電性地耦合對應(yīng)的Y條第1位線與Y條讀出數(shù)據(jù)線。
在該薄膜磁性體存儲器中，將多條第1位線分割為各Y條的多個(gè)第1群。此外，設(shè)置了在數(shù)據(jù)讀出時(shí)數(shù)據(jù)讀出電流通過的Y條讀出數(shù)據(jù)線。在每個(gè)第1群中設(shè)置了導(dǎo)電性地耦合Y條第1位線與Y條讀出數(shù)據(jù)線的Y個(gè)連接控制部。因此，在本發(fā)明中，可均等地分割與Y條讀出數(shù)據(jù)線導(dǎo)電性地連接的連接控制部的個(gè)數(shù)，利用與連接控制部的導(dǎo)電性的連接，可抑制附加在讀出數(shù)據(jù)線上的寄生電容。此外，由此可縮短將讀出數(shù)據(jù)線充電到規(guī)定的電壓電平時(shí)的充電時(shí)間，可進(jìn)行高速的數(shù)據(jù)讀出。


圖1是示出按照本發(fā)明的實(shí)施例1的MRAM器件的陣列結(jié)構(gòu)的電路圖。
圖2是說明MTJ存儲單元的結(jié)構(gòu)和數(shù)據(jù)存儲原理的概念圖。
圖3是示出對MTJ存儲單元的數(shù)據(jù)寫入電流的供給與隧道磁阻元件的磁化方向的關(guān)系的概念圖。
圖4是位線驅(qū)動器的電路結(jié)構(gòu)圖。
圖5是讀出放大器的結(jié)構(gòu)的電路圖。
圖6是說明MRAM器件中的數(shù)據(jù)寫入工作的時(shí)序圖。
圖7是說明MRAM器件中的數(shù)據(jù)讀出工作的時(shí)序圖。
圖8是示出按照本發(fā)明的實(shí)施例1的變例的MRAM器件的陣列結(jié)構(gòu)的電路圖。
圖9是示出按照本發(fā)明的實(shí)施例2的MRAM器件的陣列結(jié)構(gòu)的電路圖。
圖10是按照本發(fā)明的實(shí)施例2的位線驅(qū)動器的電路結(jié)構(gòu)圖。
圖11是示出按照本發(fā)明的實(shí)施例2的變例的MRAM器件的陣列結(jié)構(gòu)的電路圖。
圖12是示出數(shù)據(jù)寫入電路中包含的“同”邏輯電路的圖。
具體實(shí)施例方式
一邊參照附圖，一邊詳細(xì)地說明本發(fā)明的實(shí)施例。再有，對圖中相同或相當(dāng)?shù)牟糠謽?biāo)以同一符號，而不重復(fù)進(jìn)行其說明。
實(shí)施例1參照圖1，本發(fā)明的實(shí)施例1的MRAM器件1包括存儲器陣列10，由排列成行列狀的多個(gè)MTJ存儲單元MC形成；虛設(shè)存儲器陣列10#，由多個(gè)虛設(shè)存儲單元DMC形成；行譯碼器20和21，根據(jù)行地址RA進(jìn)行存儲器陣列10中的行選擇；行譯碼器22和23，根據(jù)行地址RA進(jìn)行虛設(shè)存儲器陣列10#中的行選擇；以及列譯碼器25，根據(jù)列地址CA進(jìn)行存儲器陣列10和虛設(shè)存儲器陣列10#中的列選擇。
在此，說明MTJ存儲單元的結(jié)構(gòu)和數(shù)據(jù)存儲原理。
使用圖2說明MTJ存儲單元的結(jié)構(gòu)和數(shù)據(jù)存儲原理。
參照圖2，隧道磁阻元件TMR包括具有被固定的恒定磁化方向的強(qiáng)磁性體層(以下，也僅稱為「固定磁化層」)FL和可在與來自外部的施加磁場對應(yīng)的方向上被磁化的強(qiáng)磁性體層(以下，也僅稱為「自由磁化層」)VL。在固定磁化層FL與自由磁化層VL之間配置用絕緣體膜形成的隧道勢壘(隧道膜)TB。根據(jù)被寫入的存儲數(shù)據(jù)的電平，自由磁化層VL在與固定磁化層FL為同一的方向或與固定磁化層FL相反的方向上被磁化。利用該固定磁化層FL、隧道勢壘TB和自由磁化層VL形成磁隧道結(jié)。
隧道磁阻元件TMR的電阻隨固定磁化層FL與自由磁化層VL的各自的磁化方向的相對關(guān)系而變化。具體地說，在固定磁化層FL的磁化方向與自由磁化層VL中的磁化方向相同(平行)的情況下，隧道磁阻元件TMR的電阻值為最小值Rmin，在兩者的磁化方向相反(反平行)的情況下，隧道磁阻元件TMR的電阻值為最大值Rmax。
在數(shù)據(jù)寫入時(shí)，讀字線RWL被非激活，存取晶體管ATR被關(guān)斷。在該狀態(tài)下，在與寫入數(shù)據(jù)的電平對應(yīng)的方向上使自由磁化層VL磁化用的數(shù)據(jù)寫入電流分別流過位線BL和數(shù)字線DL。
使用圖3示出對MTJ存儲單元的數(shù)據(jù)寫入電流的供給與隧道磁阻元件的磁化方向的關(guān)系。
參照圖3，橫軸H(EA)表示在隧道磁阻元件TMR內(nèi)的自由磁化層VL中在易磁化軸(EA)方向上施加的磁場。另一方面，縱軸H(HA)表示在自由磁化層VL中在難磁化軸(HA)方向上作用的磁場。磁場H(EA)和磁場H(HA)分別與由分別流過位線BL和數(shù)字線DL的電流產(chǎn)生的2個(gè)磁場的各一方相對應(yīng)。
在MTJ存儲單元中，固定磁化層FL的被固定的磁化方向沿自由磁化層VL的易磁化軸，自由磁化層VL根據(jù)存儲數(shù)據(jù)的電平，沿易磁化軸方向在與固定磁化層FL平行或反平行(相反)的方向上被磁化。MTJ存儲單元與自由磁化層VL的2種磁化方向相對應(yīng)，可存儲1位的數(shù)據(jù)。
只在所施加的磁場H(EA)與H(HA)之和到達(dá)圖3中示出的星形特性線的外側(cè)區(qū)域的情況下，才能新改寫自由磁化層VL的磁化方向。即，在所施加的數(shù)據(jù)寫入磁場為與星形特性線的內(nèi)側(cè)區(qū)域相當(dāng)?shù)膹?qiáng)度的情況下，自由磁化層VL的磁化方向不變。
如星形特性線中所示，通過對自由磁化層VL施加難磁化軸方向的磁場，可降低在使沿易磁化軸的磁化方向變化方面所必要的磁化閾值。如圖3中所示，將數(shù)據(jù)寫入時(shí)的工作點(diǎn)設(shè)計(jì)成在數(shù)字線DL和位線BL這兩者中流過規(guī)定的數(shù)據(jù)寫入電流時(shí)改寫MTJ存儲單元的存儲數(shù)據(jù)、即隧道磁阻元件TMR的磁化方向。
在圖3中例示的工作點(diǎn)中，在作為數(shù)據(jù)寫入對象的MTJ存儲單元中，將易磁化軸方向的數(shù)據(jù)寫入磁場設(shè)計(jì)成其強(qiáng)度為HWR。即，將流過位線BL或數(shù)字線DL的數(shù)據(jù)寫入電流的值設(shè)計(jì)成能得到該數(shù)據(jù)寫入磁場HWR一般來說，數(shù)據(jù)寫入磁場HWR用在磁化方向的轉(zhuǎn)換方面所必要的開關(guān)磁場HSR和裕量部分ΔH之和來表示。即，用HWR＝HSR+ΔH來表示。
在隧道磁阻元件TMR中一度被寫入的磁場方向、即MTJ存儲單元的存儲數(shù)據(jù)在進(jìn)行新的數(shù)據(jù)寫入之前的期間內(nèi)以非易失性的方式被保持。嚴(yán)格地說，各MTJ存儲單元的電阻是隧道磁阻元件TMR、存取晶體管ATR的導(dǎo)通電阻和其它的寄生電阻之和，但由于隧道磁阻元件TMR以外的電阻部分與存儲數(shù)據(jù)無關(guān)，是恒定的，故以下假定對于與存儲數(shù)據(jù)對應(yīng)的正規(guī)MTJ存儲單元的2種電阻來說，用Rmax和Rmin來表示，將兩者的差表示為ΔR(即，ΔR＝Rmax-Rmin)。
再有，將圖1的虛設(shè)存儲器陣列10#中配置的各虛設(shè)存儲單元DMC分別固定地設(shè)定為預(yù)先被寫入的電阻Rmax和Rmin的中間的電阻值。
再次參照圖1，在存儲器陣列10中，作為一例，分別與2個(gè)鄰接的存儲單元列對應(yīng)地分別配置互補(bǔ)的位線對BLP。此外，分別與存儲單元行對應(yīng)地配置讀字線RWL1～RWL2n。此外，配置與鄰接的2個(gè)存儲單元行對應(yīng)地被設(shè)置的、在各自鄰接的2個(gè)存儲單元行中被共有的數(shù)字線DL1～DLn。
具體地說，在圖1中，作為一例，示出了用互補(bǔ)的位線BL1、/BL1構(gòu)成的位線對BLP1和用互補(bǔ)的位線BL2、/BL2構(gòu)成的位線對BLP2。此外，與用與互補(bǔ)的位線/BL1、/BL2、...對應(yīng)的存儲單元構(gòu)成的存儲單元行對應(yīng)地配置奇數(shù)行的讀字線RWL1、RWL3、...、RWL2n-1。另一方面，假定與用與位線BL1、BL2、...對應(yīng)的存儲單元構(gòu)成的存儲單元行對應(yīng)地配置偶數(shù)行的讀字線RWL2、RWL4、...、RWL2n。此外，數(shù)字線DL1在與讀字線RWL1和RWL2對應(yīng)的鄰接的2個(gè)存儲單元行中被共有。即，通過在鄰接的2個(gè)存儲單元行中共有數(shù)字線DL，可削減數(shù)字線的條數(shù)。因此，可充分地確保后述的數(shù)字線驅(qū)動器的布線間距，可提高成品率。
虛設(shè)存儲器陣列10#包含以共有存儲器陣列10的存儲單元列的方式逐一地配置的多個(gè)虛設(shè)存儲單元DMC。虛設(shè)存儲器陣列10#還包含與用與位線BL1、BL2、...對應(yīng)的虛設(shè)存儲單元構(gòu)成的存儲單元行對應(yīng)地設(shè)置的讀字線RWLd2和用與互補(bǔ)的位線/BL1、/BL2、...對應(yīng)的虛設(shè)存儲單元構(gòu)成的存儲單元行對應(yīng)地設(shè)置的讀字線RWLd1。此外，還包含在與讀字線RWLd1和RWLd2對應(yīng)的各虛設(shè)存儲單元中共同設(shè)置的數(shù)字線DLd。
通過如本結(jié)構(gòu)那樣以共有存儲單元列的方式配置虛設(shè)存儲單元，可與正規(guī)的存儲單元共有位線BL，可進(jìn)行虛設(shè)存儲單元的高效的布局。
再有，以下對讀字線RWL1～RWL2n、RWLd1、RWLd2、數(shù)字線DL1～DLn、DLd和位線對BLP1、BLP2、...進(jìn)行總稱，分別記為讀字線RWL、數(shù)字線DL和位線對BLP。此外，也將信號、信號線和數(shù)據(jù)的2值的高電壓狀態(tài)(例如，電源電壓Vcc)和低電壓狀態(tài)(例如，接地電壓GND)分別稱為「高電平」和「低電平」。此外，「/」的記號在本說明書中假定表示倒相、否定、互補(bǔ)等。
各MTJ存儲單元MC和虛設(shè)存儲單元DMC具有在對應(yīng)的位線BL與接地電壓GND之間串聯(lián)地連接的隧道磁阻元件TMR和存取晶體管ATR。存取晶體管ATR的柵與對應(yīng)的讀字線RWL連接。對存取晶體管ATR的源供給接地電壓GND。隧道磁阻元件TMR在與存儲數(shù)據(jù)對應(yīng)的方向上被磁化，具有電阻Rmax和Rmin的某一個(gè)。
嚴(yán)格地說，各MTJ存儲單元的電阻是隧道磁阻元件TMR、存取晶體管ATR的導(dǎo)通電阻和其它的寄生電阻之和，但由于隧道磁阻元件TMR以外的電阻部分與存儲數(shù)據(jù)無關(guān)，是恒定的，故以下假定對于與存儲數(shù)據(jù)對應(yīng)的正規(guī)存儲單元的2種電阻來說，用Rmax和Rmin來表示，將兩者的差表示為ΔR(即，ΔR＝Rmax-Rmin)。
其次，說明存儲器陣列10和虛設(shè)存儲器陣列10#的外圍的結(jié)構(gòu)。
行譯碼器20和22在數(shù)據(jù)寫入時(shí)根據(jù)行地址RA將選擇行的數(shù)字線DL激活為高電平，將非選擇行的對應(yīng)的數(shù)字線DL設(shè)定為低電平。其結(jié)果是，一端被激活為高電平的數(shù)字線DL利用與另一端連接的接地電壓GND，接受朝向規(guī)定方向的數(shù)據(jù)寫入電流的供給。假定行譯碼器20和22包含了未圖示的數(shù)字線驅(qū)動器(也稱為DL驅(qū)動器)。
行譯碼器21和23在數(shù)據(jù)讀出時(shí)根據(jù)行地址RA將選擇行的讀字線RWL激活為高電平，將非選擇行的讀字線RWL非激活為低電平。假定行譯碼器21和23包含了未圖示的字線驅(qū)動器(也稱為RWL驅(qū)動器)。在數(shù)據(jù)寫入時(shí)，將各讀字線RWL非激活為低電平。
這樣，通過在夾住存儲器陣列10和10#彼此相反的區(qū)域中配置數(shù)字線驅(qū)動器和字線驅(qū)動器，可充分地確保各驅(qū)動器的布線間距，可謀求成品率的提高。
依據(jù)本發(fā)明的實(shí)施例的MRAM器件1還在與存儲器陣列10和10#鄰接的區(qū)域中設(shè)置多條數(shù)據(jù)總線。在本例中，作為一例，說明能并列地進(jìn)行2位的數(shù)據(jù)讀出的結(jié)構(gòu)。具體地說，設(shè)置與奇數(shù)列的位線對對應(yīng)地設(shè)置的數(shù)據(jù)總線對LIOP1和與偶數(shù)列的位線對對應(yīng)地設(shè)置的數(shù)據(jù)總線對LIOP2。數(shù)據(jù)總線對LIOP1和LIOP2包含彼此互補(bǔ)的數(shù)據(jù)總線LIO1、/LIO1和LIO2、/LIO2。
再有，在彼此交叉的方向上配置數(shù)據(jù)總線對LIOP和位線對BLP。由此，可容易地進(jìn)行與位線對BLP和數(shù)據(jù)總線對LIOP連接的電路帶的布局。較為理想的是，以彼此正交的方式來配置。
MRAM器件1還具備分別與存儲單元列(即，位線BL1、/BL1、BL2、/BL2)對應(yīng)地設(shè)置的列選擇門CSG1～CSG4。以下，分別對列選擇門CSG1～CSG4進(jìn)行總稱，也稱為列選擇門CSG。
位線BL經(jīng)對應(yīng)的列選擇門CSG與數(shù)據(jù)總線對LIOP1和LIOP2的規(guī)定的一方連接。例如，位線BL1經(jīng)列選擇門CSG1與數(shù)據(jù)總線LIO1連接，位線/BL1經(jīng)列選擇門CSG2與數(shù)據(jù)總線/LIO1連接。
MRAM器件1還具備與多條位線對應(yīng)地設(shè)置的列選擇線。在圖1中示出的本例的結(jié)構(gòu)中，示出了與4個(gè)列選擇門對應(yīng)地設(shè)置的1條列選擇線CSL1。再有，以下也將列選擇線總括地稱為列選擇線CSL。
此外，MRAM器件1還具備與列選擇線對應(yīng)地設(shè)置的、接受列選擇線的譯碼結(jié)果和寫入時(shí)被激活的選擇線WE的倒相電平并向?qū)?yīng)的列選擇門輸出AND邏輯運(yùn)算結(jié)果的AND電路AD。在圖1中，與列選擇線CSL1對應(yīng)地示出了AND電路AD1。再有，AND電路AD是將AND電路AD1等總括起來的電路。AND電路AD根據(jù)對應(yīng)的列選擇線的譯碼結(jié)果(高電平)和選擇線WE(低電平)向?qū)?yīng)的列選擇門輸出高電平。即，AND電路AD在數(shù)據(jù)讀出時(shí)響應(yīng)于作為低電平的選擇線WE和對應(yīng)的列選擇線的激活，使列選擇門激活。
列譯碼器25根據(jù)列地址CA的譯碼結(jié)果，即列選擇結(jié)果，將列選擇線CSL中的與列選擇結(jié)果對應(yīng)的1條激活為選擇狀態(tài)(高電平)。
依據(jù)本發(fā)明的實(shí)施例1的MRAM器件1還具備多條寫入數(shù)據(jù)線，被配置在與存儲器陣列10和10#鄰接的區(qū)域中，傳遞寫入數(shù)據(jù)；多個(gè)位線驅(qū)動器，對位線供給與寫入數(shù)據(jù)對應(yīng)的數(shù)據(jù)寫入電流；以及多條地址線，傳遞選擇多個(gè)位線驅(qū)動器的選擇信號。
具體地說，設(shè)置與奇數(shù)列的位線對對應(yīng)地設(shè)置的寫入數(shù)據(jù)線WD1、/WD1和與偶數(shù)列的位線對對應(yīng)地設(shè)置的寫入數(shù)據(jù)線WD2、/WD2。在夾住存儲器陣列10和10#彼此相反的區(qū)域中配置寫入數(shù)據(jù)線WD1、/WD1、WD2、/WD2。
此外，分別與位線BL1、/BL1、BL2和/BL2的兩端對應(yīng)地分別設(shè)置位線驅(qū)動器BDVa1～BDVa4和BDVb1～BDVb4。
此外，還設(shè)置傳遞與奇數(shù)列的位線對對應(yīng)的位線驅(qū)動器的選擇信號的地址線RA1和傳遞與偶數(shù)列的位線對對應(yīng)的位線驅(qū)動器的選擇信號的地址線RA2。具體地說，與對應(yīng)于奇數(shù)列的位線對BLP1的位線驅(qū)動器BDVa1、BDVa2、BDVb1、BDVb2對應(yīng)地設(shè)置地址線RA1。另一方面，與對應(yīng)于偶數(shù)列的位線對BLP2的位線驅(qū)動器BDVa3、BDVa4、BDVb3、BDVb4對應(yīng)地設(shè)置地址線RA2。再有，地址線RA1和RA2傳遞依據(jù)行地址RA的一部分的位的選擇信號。
具體地說，在數(shù)據(jù)寫入時(shí)，在地址線RA1被激活為高電平時(shí)，選擇與奇數(shù)列的位線BL1對應(yīng)的位線驅(qū)動器BDVa1、BDVb1。另一方面，在地址線RA1為低電平時(shí)，選擇與奇數(shù)列的互補(bǔ)的位線/BL1對應(yīng)的位線驅(qū)動器BDVa2、BDVb2。在地址線RA2被激活為高電平時(shí)，選擇與偶數(shù)列的位線BL2對應(yīng)的位線驅(qū)動器BDVa3、BDVb3。另一方面，在地址線RA2為低電平時(shí)，選擇與偶數(shù)列的互補(bǔ)的位線/BL2對應(yīng)的位線驅(qū)動器BDVa4、BDVb4。
參照圖4，位線驅(qū)動器BDVa1具有位線驅(qū)動晶體管51，連接在電源電壓Vcc與位線BL1的一端(列譯碼器25一側(cè))之間；位線驅(qū)動晶體管52，連接在位線BL1的一端與接地電壓GND之間；以及邏輯門53和55，用來分別控制位線驅(qū)動晶體管51和52的柵電壓。
邏輯門53將寫入數(shù)據(jù)線WD1、在數(shù)據(jù)寫入時(shí)被激活為高電平的選擇線WE、地址線RA1和列選擇線CSL1這4個(gè)電壓電平間的AND邏輯運(yùn)算結(jié)果輸出給位線驅(qū)動晶體管51的柵。邏輯門55將寫入數(shù)據(jù)線WD1的倒相電平、選擇線WE、地址線RA1和列選擇線CSL1這4個(gè)電壓電平間的AND邏輯運(yùn)算結(jié)果輸出給位線驅(qū)動晶體管52的柵。
與此相對照，位線驅(qū)動器BDVb1具有位線驅(qū)動晶體管61，被連接在電源電壓Vcc與位線BL1的另一端(列譯碼器26的相反一側(cè))之間；位線驅(qū)動晶體管62，被連接在位線BL1的另一端與接地電壓GND之間；以及邏輯門63和65，用來分別控制位線驅(qū)動晶體管61和62的柵電壓。
邏輯門63將寫入數(shù)據(jù)線/WD1、選擇線WE、地址線RA1和列選擇線CSL1這4個(gè)電壓電平間的AND邏輯運(yùn)算結(jié)果輸出給位線驅(qū)動晶體管61的柵。邏輯門65將寫入數(shù)據(jù)線/WD1的倒相信號、選擇線WE、地址線RA1和列選擇線CSL1這4個(gè)電壓電平間的AND邏輯運(yùn)算結(jié)果輸出給位線驅(qū)動晶體管62的柵。
位線驅(qū)動器BDVa1、BDVa3具有同樣的結(jié)構(gòu)，位線驅(qū)動器BDVa2、BDVa4的結(jié)構(gòu)是同樣的。位線驅(qū)動器BDVa2、BDVb2分別與位線驅(qū)動器BDVa1、BDVa2相比，在輸入地址線RA1的倒相信號這一點(diǎn)上不同。由于其它的結(jié)構(gòu)是同樣的，故不重復(fù)進(jìn)行其詳細(xì)的說明。再有，以下，分別對位線驅(qū)動器BDVa1～BDVa4和BDVb1～BDVb4進(jìn)行總稱，也稱為位線驅(qū)動器BDVa、BDVb。
MRAM器件1還具備數(shù)據(jù)輸入電路80。數(shù)據(jù)輸入電路80包含輸入緩沖器的功能，根據(jù)從外部輸入的輸入數(shù)據(jù)DIN來驅(qū)動寫入數(shù)據(jù)線WD1、WD2、/WD1和/WD2。
數(shù)據(jù)輸入電路80在進(jìn)行與列選擇線CSL對應(yīng)的位線中的奇數(shù)列的位線對的數(shù)據(jù)寫入的情況下，驅(qū)動寫入數(shù)據(jù)線WD1、/WD1的電壓。另一方面，在進(jìn)行與列選擇線CSL對應(yīng)的位線中的偶數(shù)列的位線對的數(shù)據(jù)寫入的情況下，驅(qū)動寫入數(shù)據(jù)線WD2、/WD2的電壓。
例如，在對與列選擇線CSL1對應(yīng)的已選擇的位線BL1進(jìn)行寫入數(shù)據(jù)為高電平(“1”)的數(shù)據(jù)寫入時(shí)，分別將寫入數(shù)據(jù)線WD1、/WD1驅(qū)動為高電平(電源電壓Vcc)和低電平(接地電壓GND)。與此相對照，在對與列選擇線CSL1對應(yīng)的已選擇的位線BL1進(jìn)行寫入數(shù)據(jù)為低電平(“0”)的數(shù)據(jù)寫入時(shí)，分別將寫入數(shù)據(jù)線WD1、/WD1驅(qū)動為低電平和高電平。
另一方面，在進(jìn)行寫入數(shù)據(jù)為高電平(“1”)的數(shù)據(jù)寫入時(shí)，對于與列選擇線CSL1對應(yīng)的位線/BL1，將寫入數(shù)據(jù)線WD1、/WD1驅(qū)動為低電平和高電平。與此相對照，在對與列選擇線CSL1對應(yīng)的位線/BL1進(jìn)行寫入數(shù)據(jù)為低電平(“0”)的數(shù)據(jù)寫入時(shí)，將寫入數(shù)據(jù)線WD1、/WD1驅(qū)動為高電平和低電平。
此外，在對與列選擇線CSL1對應(yīng)的已選擇的位線BL2進(jìn)行寫入數(shù)據(jù)為高電平(“1”)的數(shù)據(jù)寫入時(shí)，分別將寫入數(shù)據(jù)線WD2、/WD2驅(qū)動為高電平(電源電壓Vcc)和低電平(接地電壓GND)。與此相對照，在對與列選擇線CSL1對應(yīng)的已選擇的位線BL2進(jìn)行寫入數(shù)據(jù)為低電平(“0”)的數(shù)據(jù)寫入時(shí)，分別將寫入數(shù)據(jù)線WD2、/WD2驅(qū)動為低電平和高電平。
另一方面，在對與列選擇線CSL1對應(yīng)的位線/BL2進(jìn)行寫入數(shù)據(jù)為高電平(“1”)的數(shù)據(jù)寫入時(shí)，將寫入數(shù)據(jù)線WD2、/WD2驅(qū)動為低電平和高電平。此外，在對與列選擇線CSL1對應(yīng)的位線/BL2進(jìn)行寫入數(shù)據(jù)為低電平(“0”)的數(shù)據(jù)寫入時(shí)，將寫入數(shù)據(jù)線WD2、/WD2驅(qū)動為高電平和低電平。
由此，例如在對位線BL1進(jìn)行高電平數(shù)據(jù)的寫入時(shí)(DIN＝“1”)，在選擇列的位線BL1中從位線驅(qū)動器BDVa朝向BVDb的方向上流過數(shù)據(jù)寫入電流+Iw。在低電平數(shù)據(jù)的寫入時(shí)(DIN＝“ 0”)，在選擇列的位線BL1中在與高電平數(shù)據(jù)寫入時(shí)相反的方向上，即從位線驅(qū)動器BDVb朝向BVDa的方向上流過數(shù)據(jù)寫入電流-Iw。
另一方面，在對位線/BL1進(jìn)行高電平數(shù)據(jù)的寫入時(shí)(DIN＝“1”)，在選擇列的位線/BL1中從位線驅(qū)動器BDVb朝向BVDa的方向上流過數(shù)據(jù)寫入電流-Iw。在低電平數(shù)據(jù)的寫入時(shí)(DIN＝“0”)，在選擇列的位線/BL1中在與高電平數(shù)據(jù)寫入時(shí)相反的方向上，即從位線驅(qū)動器BDVa朝向BVDb的方向上流過數(shù)據(jù)寫入電流+Iw。假定在進(jìn)行相同的數(shù)據(jù)電平的寫入時(shí)在互補(bǔ)的位線/BL和位線BL中使數(shù)據(jù)寫入電流的方向?yàn)橄嗤较虻那闆r下，在讀出了位線BL、/BL的一方的情況下根據(jù)互補(bǔ)的數(shù)據(jù)總線對生成的來自讀出放大器的數(shù)據(jù)電平發(fā)生倒相。因而，利用上述的方式，通過對互補(bǔ)的位線/BL在寫入與位線BL相同的數(shù)據(jù)電平時(shí)在互不相同的方向上供給數(shù)據(jù)寫入電流，可從讀出放大器輸出適當(dāng)?shù)臄?shù)據(jù)電平而不進(jìn)行校正。
流過數(shù)字線DL的數(shù)據(jù)寫入電流在MTJ存儲單元MC中發(fā)生沿難磁化軸方向的磁場。另一方面，流過位線的、與寫入數(shù)據(jù)對應(yīng)的方向的數(shù)據(jù)寫入電流在MTJ存儲單元MC中發(fā)生沿易磁化軸方向的磁場。在對應(yīng)的數(shù)字線DL和位線BL這兩者中流過數(shù)據(jù)寫入電流的存儲單元MC中，以磁的方式寫入與流過位線BL的數(shù)據(jù)寫入電流的方向?qū)?yīng)的寫入數(shù)據(jù)。
MRAM器件1還具備與各數(shù)據(jù)總線對LIOP對應(yīng)地設(shè)置的讀出放大器SA和數(shù)據(jù)輸出電路75。在圖1中示出分別與數(shù)據(jù)總線對LIOP1和LIOP2對應(yīng)地設(shè)置的讀出放大器SA1和SA2。
參照圖5，讀出放大器SA1具有N溝道MOS晶體管71，連接在節(jié)點(diǎn)No與數(shù)據(jù)總線LIO1之間；N溝道MOS晶體管71r，連接在節(jié)點(diǎn)/No與數(shù)據(jù)總線/LIO1之間；P溝道MOS晶體管72，連接在節(jié)點(diǎn)Nsp與節(jié)點(diǎn)No之間；P溝道MOS晶體管72r，連接在節(jié)點(diǎn)Nsp與節(jié)點(diǎn)/No之間；以及P溝道MOS晶體管73，連接在電源電壓Vcc與節(jié)點(diǎn)/No之間。再有，也可將讀出放大器SA1的電源電壓定為與電源電壓Vcc獨(dú)立的電壓。
晶體管72和72r的各柵與節(jié)點(diǎn)No連接。晶體管72和72r構(gòu)成電流鏡電路，對各節(jié)點(diǎn)No和/No供給同一電流。
此外，讀出放大器SA1具有生成恒定的基準(zhǔn)電壓Vref的基準(zhǔn)電壓發(fā)生電路76。
在晶體管71和71r的各柵上輸入規(guī)定的基準(zhǔn)電壓Vref。考慮隧道磁阻元件中的隧道膜(絕緣膜)的可靠性等，例如將基準(zhǔn)電壓Vref設(shè)定為約400mV。由此，可避免因施加過大電壓引起的存儲單元破壞，可提高工作可靠性。
晶體管71和7 1r將數(shù)據(jù)總線LIO1、/LIO1的電平維持為約基準(zhǔn)電壓Vref，同時(shí)對數(shù)據(jù)總線LIO1、/LIO1的通過電流差進(jìn)行放大，變換為節(jié)點(diǎn)No與/No間的電壓差。其結(jié)果是，在節(jié)點(diǎn)No與/No間的電壓差ΔVL具有與選擇存儲單元的存儲數(shù)據(jù)對應(yīng)的極性。因而，可根據(jù)節(jié)點(diǎn)No和/No的電壓生成讀出數(shù)據(jù)RDT。
對晶體管73的柵輸入與數(shù)據(jù)讀出時(shí)相一致地被激活為低電平的讀出啟動信號/SE。晶體管73響應(yīng)于讀出啟動信號/SE的激活(低電平)而供給工作電流，使讀出放大器SA1工作。
如果詳細(xì)地說明數(shù)據(jù)讀出時(shí)的工作，則選擇行的讀字線RWL和與選擇列對應(yīng)的列選擇線CSL被激活。因此，對應(yīng)的列選擇門接通。其結(jié)果是，形成了讀出放大器SA1-選擇數(shù)據(jù)總線(LIO1或/LIO1)-列選擇門CSG-選擇位線-隧道磁阻元件TMR-存取晶體管ATR-接地電壓GND的讀出電流路徑，流過與選擇存儲單元的電阻(即存儲數(shù)據(jù))對應(yīng)的讀出電流Is。
此外，以同樣的時(shí)序激活虛設(shè)陣列中的讀字線(RWLd1或RWLd2)。其結(jié)果是，在與讀出放大器SA1連接的互補(bǔ)的數(shù)據(jù)線、互補(bǔ)的位線與虛設(shè)存儲單元之間形成了讀出電流路徑，流過與虛設(shè)單元的電阻(中間電阻值)對應(yīng)的基準(zhǔn)電流Iref。
在該結(jié)構(gòu)中，讀出電流Is與通過選擇存儲單元的存儲單元電流Icell相當(dāng)，在選擇存儲單元的電阻是Rmax和Rmin時(shí)，分別被設(shè)計(jì)為Is(Rmax)和Is(Rmin)。上述的基準(zhǔn)電流Iref被設(shè)計(jì)在上述Is(Rmax)與IS(Rmin)的中間值。此外，行譯碼器21根據(jù)行地址RA的輸入，激活選擇讀字線。因此，存取晶體管導(dǎo)通，導(dǎo)電性地連接選擇位線BL1(/BL1)與選擇存儲單元。行譯碼器23根據(jù)行地址RA的輸入，激活虛設(shè)陣列中的讀字線RWLd1和RWLd2的一方。因此，存取晶體管導(dǎo)通，導(dǎo)電性地連接與選擇位線互補(bǔ)的位線/BL1(BL1)與虛設(shè)存儲單元。用該行譯碼器21、23、讀字線和存取晶體管構(gòu)成進(jìn)行規(guī)定地址的存儲單元等的連接控制的地址選擇部。
數(shù)據(jù)輸出電路75包含輸出緩沖器的功能，將由讀出放大器生成的讀出數(shù)據(jù)RDT作為輸出數(shù)據(jù)DOUT對外部輸出。
使用圖6說明以上已說明的MRAM器件1中的數(shù)據(jù)寫入工作。在此，作為一例，說明對與對應(yīng)于列選擇線CSL1的位線BL1和數(shù)字線DL1對應(yīng)的選擇存儲單元進(jìn)行寫入數(shù)據(jù)“1”的數(shù)據(jù)寫入的情況。
參照圖6，在作為數(shù)據(jù)寫入時(shí)的時(shí)刻t00處，激活選擇行的數(shù)字線DL1和選擇列的列選擇線CSL1。此外，由數(shù)據(jù)輸入電路80生成寫入數(shù)據(jù)(高電平)。此外，雖然未圖示，但選擇線WE和地址線RA1以同樣的時(shí)序上升到高電平。
其次，在時(shí)刻t10處，響應(yīng)于地址線RA1(高電平)，選擇位線驅(qū)動器BDVa1和BDVb1。此外，位線驅(qū)動器BDVa1和BDVb1根據(jù)寫入數(shù)據(jù)(高電平)，對選擇列的位線BL1供給與寫入數(shù)據(jù)(高電平)對應(yīng)的方向的數(shù)據(jù)寫入電流+Iw。此外，對選擇行的數(shù)字線DL1供給數(shù)據(jù)寫入電流Ip。其結(jié)果是，對位于選擇行的數(shù)字線和選擇列的位線的交點(diǎn)的選擇存儲單元進(jìn)行寫入數(shù)據(jù)“1”的數(shù)據(jù)寫入。
通過作成本發(fā)明的實(shí)施例1的結(jié)構(gòu)，即，作為一例，通過將各2條的位線對作為1個(gè)群，使其內(nèi)的偶數(shù)列和奇數(shù)列的位線對分別與2條寫入數(shù)據(jù)線相對應(yīng)，可減少連接到寫入數(shù)據(jù)線上的位線驅(qū)動器的個(gè)數(shù)。在數(shù)據(jù)寫入時(shí)，只驅(qū)動已被選擇的位線驅(qū)動器，而將除此以外的非選擇的位線驅(qū)動器與寫入數(shù)據(jù)線導(dǎo)電性地連接。在上述中已說明的位線驅(qū)動器中，用多個(gè)晶體管組構(gòu)成了邏輯電路等，即使在非選擇時(shí)也具有某種程度的寄生電容。因此，在寫入數(shù)據(jù)線上附加了非選擇的各位線驅(qū)動器所具有的寄生電容。根據(jù)本實(shí)施例的結(jié)構(gòu)，通過在數(shù)據(jù)寫入時(shí)削減與1條寫入數(shù)據(jù)線連接的非選擇的位線驅(qū)動器的個(gè)數(shù)，可抑制被附加的寄生電容，可高速地進(jìn)行傳遞給寫入數(shù)據(jù)線的寫入數(shù)據(jù)的傳播。
在上述的圖6的波形中，利用本實(shí)施例1的結(jié)構(gòu)可縮短寫入數(shù)據(jù)傳播為止的期間(t00-t10)。因而，通過縮短該寫入數(shù)據(jù)等的傳播期間，可高速地進(jìn)行數(shù)據(jù)寫入。
此外，使用圖7，說明依據(jù)本實(shí)施例1的MRAM器件1的數(shù)據(jù)讀出工作。在此，作為一例，說明對與對應(yīng)于列選擇線CSL1的位線BL1、BL2和對應(yīng)于讀字線RWL2的2個(gè)選擇存儲單元進(jìn)行數(shù)據(jù)讀出的情況。即，說明2位的并列的數(shù)據(jù)讀出。首先，只說明位線BL1的數(shù)據(jù)讀出。再有，在數(shù)據(jù)讀出時(shí)，假定將選擇線WE設(shè)定為低電平。
參照圖7，在數(shù)據(jù)讀出時(shí)，在與讀出啟動信號/SE被激活的大致同樣的時(shí)刻處，激活與選擇行對應(yīng)的讀字線RWL1和選擇列的列選擇線CSL1。因此，選擇列的位線BL1經(jīng)選擇存儲單元被下拉到接地電壓GND。此外，位線BL1響應(yīng)于列選擇門CSG1的激活，導(dǎo)電性地耦合位線BL1與數(shù)據(jù)總線LIO1。讀出放大器SA1響應(yīng)于讀出啟動信號/SE的激活，如上所述，將數(shù)據(jù)總線LIO1和/LIO1升高到基準(zhǔn)電壓Vref的電壓電平并維持該電壓電平。
另一方面，在同樣的時(shí)刻處，雖然未圖示，但與選擇列的位線BL1互補(bǔ)的位線/BL1的虛設(shè)存儲單元對應(yīng)的讀字線RWLd1被激活。因此，互補(bǔ)的位線/BL1經(jīng)虛設(shè)存儲單元DMC被下拉到接地電壓GND。此外，響應(yīng)于列選擇門CSG2的激活，導(dǎo)電性地耦合位線/BL與數(shù)據(jù)總線/LIO1。
據(jù)此，在包含選擇列的位線的讀出電流路徑中流過與選擇存儲單元的存儲數(shù)據(jù)對應(yīng)的讀出電流Is。此外，在互補(bǔ)的位線/BL1和數(shù)據(jù)總線/LIO1中開始流過與虛設(shè)存儲單元DMC對應(yīng)的基準(zhǔn)電流Iref。
讀出放大器SA1在位線BL1、/BL1和數(shù)據(jù)總線LIO1和/LIO1被充電到能檢測該通過電流差的電壓電平的時(shí)刻t1處，開始放大基于通過電流差的電壓差。
其次，在充分地產(chǎn)生了電壓差ΔVL的時(shí)刻t2處，從讀出放大器SA1輸出與選擇存儲單元的存儲數(shù)據(jù)對應(yīng)的讀出數(shù)據(jù)RDT。
另一方面，對于位線BL2來說，也按照與位線BL1同樣的方式和時(shí)序進(jìn)行數(shù)據(jù)讀出。具體地說，響應(yīng)于讀字線RWL1的激活，位線BL2經(jīng)選擇存儲單元被下拉到接地電壓GND。此外，位線BL2經(jīng)列選擇門CSG3與數(shù)據(jù)總線LIO2導(dǎo)電性地耦合。此外，互補(bǔ)的位線/BL2響應(yīng)于讀字線RWLd1的激活，與連接到接地電壓GND上的虛設(shè)存儲單元導(dǎo)電性地耦合。此外，位線/BL2經(jīng)列選擇門CSG4與數(shù)據(jù)總線/LIO2導(dǎo)電性地耦合。因此，形成從讀出放大器SA2經(jīng)數(shù)據(jù)總線和位線到選擇存儲單元和虛設(shè)存儲單元的電流路徑，從讀出放大器SA2輸出與選擇存儲單元的存儲數(shù)據(jù)對應(yīng)的讀出數(shù)據(jù)RDT。
通過作成本發(fā)明的實(shí)施例1的結(jié)構(gòu)，即，作為一例，通過將2組位線對作為1個(gè)群，使其內(nèi)的偶數(shù)列和奇數(shù)列的位線對分別與2組數(shù)據(jù)總線對相對應(yīng)，可減少連接到數(shù)據(jù)總線上的列選擇門的個(gè)數(shù)。在數(shù)據(jù)讀出時(shí)，與已被激活的列選擇線CSL對應(yīng)的位線與數(shù)據(jù)總線被導(dǎo)電性地耦合以形成電流路徑，但與除此以外的非選擇的列選擇線CSL對應(yīng)的列選擇門也與數(shù)據(jù)總線導(dǎo)電性地耦合。因而，在數(shù)據(jù)總線上附加了非選擇的各列選擇門所具有的寄生電容。
根據(jù)本實(shí)施例的結(jié)構(gòu)，通過削減在數(shù)據(jù)讀出時(shí)與1條數(shù)據(jù)總線連接的非選擇的列選擇門的個(gè)數(shù)，可抑制附加在數(shù)據(jù)總線上的寄生電容，可縮短在數(shù)據(jù)讀出時(shí)將數(shù)據(jù)總線充電到規(guī)定電平的充電時(shí)間。
在上述的圖7的波形中，可縮短將數(shù)據(jù)總線充電到規(guī)定的電壓電平的期間(t0-t1)。因此，可高速地進(jìn)行數(shù)據(jù)讀出。
此外，通過如本實(shí)施例那樣與多個(gè)位線對對應(yīng)地設(shè)置列選擇線CSL以進(jìn)行并列的多位的數(shù)據(jù)讀出，可進(jìn)一步高速地進(jìn)行數(shù)據(jù)讀出。
此外，通過作成本發(fā)明的結(jié)構(gòu)，可削減列選擇線的布線條數(shù)，可充分地確保列選擇線CSL的布線間距，可謀求提高成品率。此外，通過充分地確保布線間距，也可減少列選擇線CSL的寄生電容。
此外，由于在本發(fā)明的數(shù)據(jù)讀出中使用互補(bǔ)的位線對和數(shù)據(jù)總線對來進(jìn)行數(shù)據(jù)讀出，故可抵消附加在互補(bǔ)的位線和數(shù)據(jù)總線上的噪聲，可進(jìn)行精度高的數(shù)據(jù)讀出。
再有，在上述的結(jié)構(gòu)中，說明了將2組位線對作為1個(gè)群與2組數(shù)據(jù)總線對并列地進(jìn)行2位的數(shù)據(jù)讀出的結(jié)構(gòu)，但不限于此，通過進(jìn)而將多組的位線對作為1個(gè)群設(shè)置與其對應(yīng)的數(shù)據(jù)總線對，也可進(jìn)行2位以上的多位的數(shù)據(jù)讀出。
此外，在本例中，說明了將2組位線對作為1個(gè)群、使用2條寫入數(shù)據(jù)線分別對其獨(dú)立地進(jìn)行數(shù)據(jù)寫入的結(jié)構(gòu)，但不限于此，在進(jìn)而將多組的位線對作為1個(gè)群的情況下，也可設(shè)置與其對應(yīng)的寫入數(shù)據(jù)線以獨(dú)立地進(jìn)行數(shù)據(jù)寫入。
此外，在本例中，說明了在數(shù)據(jù)讀出時(shí)和數(shù)據(jù)寫入時(shí)將2組位線對作為1個(gè)群來實(shí)現(xiàn)數(shù)據(jù)寫入和數(shù)據(jù)讀出的結(jié)構(gòu)，但也可在數(shù)據(jù)讀出和數(shù)據(jù)寫入中變更構(gòu)成群的位線的條數(shù)。具體地說，關(guān)于數(shù)據(jù)讀出，也可將4個(gè)位線對作為1個(gè)群，進(jìn)行4位的并列的數(shù)據(jù)讀出，關(guān)于數(shù)據(jù)寫入，也可將2個(gè)位線對作為1個(gè)群。通過以這種方式變更數(shù)據(jù)讀出的群和數(shù)據(jù)寫入的群的條數(shù)，例如對于功耗少的數(shù)據(jù)讀出通過進(jìn)行多位的數(shù)據(jù)讀出，可實(shí)現(xiàn)考慮了功耗的高效的數(shù)據(jù)讀出。
再有，在本實(shí)施例中，說明了使用成為與選擇存儲單元的比較對象的虛設(shè)存儲單元在讀出放大器SA中讀出存儲數(shù)據(jù)的結(jié)構(gòu)。但是，也可不使用虛設(shè)存儲單元，而是設(shè)置常時(shí)地生成在通過了虛設(shè)存儲單元的情況下產(chǎn)生的基準(zhǔn)電流Iref的基準(zhǔn)電流發(fā)生電路，通過采用有選擇地供給與選擇存儲單元連接的數(shù)據(jù)總線LIO(/LIO)的另一側(cè)的數(shù)據(jù)總線/LIO(LIO)的結(jié)構(gòu)，進(jìn)行與上述已說明的同樣的數(shù)據(jù)讀出。
實(shí)施例1的變例在上述的實(shí)施例1中，說明了包含以共有存儲器陣列10的存儲單元列的方式配置了虛設(shè)存儲單元的虛設(shè)存儲器陣列10#的MRAM器件1的結(jié)構(gòu)。
在本實(shí)施例1的變例中，說明了包含以共有存儲器陣列10的存儲單元行的方式配置了虛設(shè)存儲單元的虛設(shè)存儲器陣列10a#的MRAM器件2的結(jié)構(gòu)。
參照圖8，依據(jù)本發(fā)明的實(shí)施例1的變例的MRAM器件2與MRAM器件1相比，在置換存儲器陣列10而配置存儲器陣列10a的同時(shí)以共有存儲器陣列10a的存儲單元行的方式配置了虛設(shè)存儲單元被配置成行列狀的虛設(shè)存儲器陣列10a#這一點(diǎn)上不同。此外，在去掉行譯碼器22和23、行譯碼器20和21都進(jìn)行對存儲器陣列10a和10a#的行選擇這一點(diǎn)上不同。
存儲器陣列10a具有被配置成行列狀的存儲單元MC，與存儲單元列對應(yīng)地配置多條位線BL，與存儲單元行對應(yīng)地配置多條讀字線RWL。此外，設(shè)置與鄰接的2個(gè)存儲單元行對應(yīng)地設(shè)置的、而且在鄰接的2個(gè)存儲單元行中被共有的多條數(shù)字線DL。具體地說，在圖8中，示出與存儲單元列對應(yīng)地設(shè)置的位線BL1和BL2，示出與存儲單元行對應(yīng)地設(shè)置的讀字線RWL1～RWL2n。此外，示出在鄰接的2個(gè)存儲單元行中被共有的數(shù)字線DL1～DLn。
在虛設(shè)存儲器陣列10a#中以共有存儲單元行的方式配置多個(gè)虛設(shè)存儲單元。此外，與虛設(shè)存儲單元列對應(yīng)地設(shè)置多個(gè)虛設(shè)位線BLd。在圖8中，示出與虛設(shè)存儲單元列對應(yīng)地設(shè)置的虛設(shè)位線BLd1和BLd2。
通過如本結(jié)構(gòu)那樣以共有存儲單元行的方式配置虛設(shè)存儲單元，可與正規(guī)的存儲單元共有字線，可進(jìn)行虛設(shè)存儲單元的高效的布局。
其次，說明存儲器陣列10a和10a#的外圍區(qū)域。
依據(jù)本發(fā)明的實(shí)施例1的變例的MRAM器件2的外圍區(qū)域大致與MRAM器件1的外圍區(qū)域相同，但電路間的連接關(guān)系不同。
具體地說，列選擇線CSL在本實(shí)施例1的變例的結(jié)構(gòu)中作為一例，與2條鄰接的位線對應(yīng)地被設(shè)置。即，在圖8中，與位線BL1和BL2對應(yīng)地配置列選擇線CSL1。此外，在虛設(shè)存儲器陣列10a#中，與虛設(shè)位線BLd1和BLd2對應(yīng)地配置列選擇線CSLd。
此外，與存儲單元列對應(yīng)地在兩側(cè)設(shè)置位線驅(qū)動器BDVa和BDVb。在圖8中，與存儲器陣列10a的位線BL1對應(yīng)地設(shè)置位線驅(qū)動器BDVa1、BDVb1，與位線BL2對應(yīng)地設(shè)置位線驅(qū)動器BDVa2、BDVb2。再有，關(guān)于位線驅(qū)動器BDVa1、BDVa2、BDVb1、BDVb2的結(jié)構(gòu)，由于與圖4中已說明的相同，故不重復(fù)進(jìn)行其說明。
此外，與存儲單元列對應(yīng)地設(shè)置列選擇門，分別導(dǎo)電性地耦合對應(yīng)的位線與數(shù)據(jù)總線。具體地說，與奇數(shù)列對應(yīng)的列選擇門CSG1在數(shù)據(jù)讀出時(shí)響應(yīng)于列選擇線CSL1的激活，與數(shù)據(jù)總線LIO1導(dǎo)電性地耦合。此外，與偶數(shù)列對應(yīng)的列選擇門CSG2在數(shù)據(jù)讀出時(shí)響應(yīng)于列選擇線CSL2的激活，與數(shù)據(jù)總線LIO2導(dǎo)電性地耦合。
此外，分別與虛設(shè)存儲單元列的虛設(shè)位線BLd1和BLd2對應(yīng)地分別設(shè)置列選擇門CSGd1和CSGd2。列選擇門CSGd1在數(shù)據(jù)讀出時(shí)響應(yīng)于對應(yīng)的列選擇線CSLd的激活，導(dǎo)電性地耦合虛設(shè)位線BLd1與數(shù)據(jù)總線/LIO1。此外，列選擇門CSGd2在數(shù)據(jù)讀出時(shí)響應(yīng)于對應(yīng)的列選擇線CSLd的激活，導(dǎo)電性地耦合虛設(shè)位線BLd2與數(shù)據(jù)總線/LIO2。
此外，在本例中，去掉地址線RA2，與同一列選擇線CSL對應(yīng)的位線驅(qū)動器與地址線RA1導(dǎo)電性地耦合。寫入數(shù)據(jù)線WD1、/WD1作為奇數(shù)列的位線的寫入數(shù)據(jù)的傳遞線被配置在存儲器陣列10a和10a#的兩側(cè)，寫入數(shù)據(jù)線WD2、/WD2作為偶數(shù)列的位線的寫入數(shù)據(jù)的傳遞線被配置在存儲器陣列10a和10a#的兩側(cè)。在圖8中，位線驅(qū)動器BDVa1、BDVb1分別與寫入數(shù)據(jù)線WD1、/WD1導(dǎo)電性地耦合。此外，位線驅(qū)動器BDVa2、BDVb2分別與寫入數(shù)據(jù)線WD2、/WD2導(dǎo)電性地耦合。
由于其它的數(shù)據(jù)輸入電路80、數(shù)據(jù)輸出電路75、選擇線WE、AND電路AD、讀出放大器SA1、SA2、列譯碼器25的結(jié)構(gòu)是同樣的，故不重復(fù)進(jìn)行其說明。
其次，說明依據(jù)本實(shí)施例1的變例的MRAM器件2的數(shù)據(jù)寫入和數(shù)據(jù)讀出。
首先，說明依據(jù)本發(fā)明的實(shí)施例1的變例的MRAM器件2的數(shù)據(jù)寫入。
作為一例，在對與列選擇線CSL1對應(yīng)的已選擇的位線BL1進(jìn)行寫入數(shù)據(jù)為高電平(“1”)的數(shù)據(jù)寫入時(shí)，數(shù)據(jù)輸入電路80分別將寫入數(shù)據(jù)線WD1、/WD1驅(qū)動為高電平(電源電壓Vcc)和低電平(接地電壓GND)。與此相對照，在對與列選擇線CSL1對應(yīng)的已選擇的位線BL1進(jìn)行寫入數(shù)據(jù)為低電平(“0”)的數(shù)據(jù)寫入時(shí)，分別將寫入數(shù)據(jù)線WD1、/WD1驅(qū)動為低電平和高電平。由此，例如在對位線BL1進(jìn)行高電平數(shù)據(jù)的寫入時(shí)(DIN＝“1”)，在選擇列的位線BL1中從位線驅(qū)動器BDVa朝向BVDb的方向上流過數(shù)據(jù)寫入電流+Iw。在低電平數(shù)據(jù)的寫入時(shí)(DIN＝“0”)，在選擇列的位線BL1中在與高電平數(shù)據(jù)寫入時(shí)相反的方向上，即從位線驅(qū)動器BDVb朝向BVDa的方向上流過數(shù)據(jù)寫入電流-Iw。
另一方面，在對與列選擇線CSL1對應(yīng)的位線BL2進(jìn)行寫入數(shù)據(jù)為高電平(“1”)的數(shù)據(jù)寫入時(shí)，數(shù)據(jù)輸入電路80分別將寫入數(shù)據(jù)線WD2、/WD2驅(qū)動為高電平和低電平。此外，在進(jìn)行寫入數(shù)據(jù)為低電平(“0”)的數(shù)據(jù)寫入時(shí)，分別將寫入數(shù)據(jù)線WD2、/WD2驅(qū)動為低電平和高電平。
由此，例如在對位線BL2進(jìn)行高電平數(shù)據(jù)的寫入時(shí)(DIN＝“1”)，在選擇列的位線BL中從位線驅(qū)動器BDVa朝向BVDb的方向上流過數(shù)據(jù)寫入電流+Iw。在低電平數(shù)據(jù)的寫入時(shí)(DIN＝“0”)，在選擇列的位線BL中在與高電平數(shù)據(jù)寫入時(shí)相反的方向上，即從位線驅(qū)動器BDVb朝向BVDa的方向上流過數(shù)據(jù)寫入電流-Iw。
流過數(shù)字線DL的數(shù)據(jù)寫入電流在MTJ存儲單元MC中發(fā)生沿難磁化軸方向的磁場。另一方面，流過位線的、與寫入數(shù)據(jù)對應(yīng)的方向的數(shù)據(jù)寫入電流在MTJ存儲單元MC中發(fā)生沿易磁化軸方向的磁場。在對應(yīng)的數(shù)字線DL和位線BL這兩者中流過數(shù)據(jù)寫入電流的存儲單元MC中，以磁的方式寫入與流過位線BL的數(shù)據(jù)寫入電流的方向?qū)?yīng)的寫入數(shù)據(jù)。
其次，說明依據(jù)本發(fā)明的實(shí)施例1的變例的MRAM器件2的數(shù)據(jù)讀出。
作為一例，說明與位線BL1、BL2和讀字線RWL1對應(yīng)的2個(gè)選擇存儲單元的數(shù)據(jù)讀出時(shí)的工作。這里，說明2位的并列的數(shù)據(jù)讀出。首先，只考慮位線BL1。
在存儲器陣列10a中，選擇行的讀字線RWL1和與選擇列對應(yīng)的列選擇線CSL1被激活。因此，對應(yīng)的列選擇門CSG1接通。其結(jié)果是，形成了讀出放大器SA1-選擇數(shù)據(jù)總線LIO1-列選擇門CSG1-選擇位線BL1-隧道磁阻元件TMR-存取晶體管ATR-接地電壓GND的讀出電流路徑，流過與選擇存儲單元的電阻(即存儲數(shù)據(jù))對應(yīng)的讀出電流Is。
此外，以同樣的時(shí)序在存儲器陣列10a#中激活列選擇線CSLd。因此，對應(yīng)的列選擇門CSGd1和CSGd2接通。其結(jié)果是，形成了讀出放大器SA1-互補(bǔ)的選擇數(shù)據(jù)總線/LIO-列選擇門CSGd1-虛設(shè)位線BLd1-虛設(shè)存儲單元的隧道磁阻元件TMR-存取晶體管ATR-接地電壓GND的讀出電流路徑，流過與虛設(shè)存儲單元的電阻(即中間值)對應(yīng)的基準(zhǔn)電流Iref。
該讀出放大器SA1將該讀出電流Is與基準(zhǔn)電流Iref的電流差變換為電壓差，輸出與存儲數(shù)據(jù)對應(yīng)的讀出數(shù)據(jù)RDT。在此，行譯碼器21根據(jù)行地址RA的輸入，激活選擇讀字線。因此，存取晶體管導(dǎo)通，導(dǎo)電性地連接選擇位線BL1與選擇存儲單元。此外，虛設(shè)陣列中的虛設(shè)單元的存取晶體管導(dǎo)通，導(dǎo)電性地連接虛設(shè)位線BLd1與虛設(shè)存儲單元。用該行譯碼器21、讀字線和存取晶體管構(gòu)成進(jìn)行規(guī)定地址的存儲單元等的連接控制的地址選擇部。
另一方面，對于位線BL2來說，也按照與位線BL1同樣的方式和時(shí)序進(jìn)行數(shù)據(jù)讀出。具體地說，響應(yīng)于選擇行的讀字線RWL1的激活，位線BL2經(jīng)選擇存儲單元被下拉到接地電壓GND。此外，位線BL2經(jīng)列選擇門CSG2與數(shù)據(jù)總線LIO2導(dǎo)電性地耦合。由此，在讀出放大器SA2與選擇存儲單元之間形成上述的讀出電流路徑。
此外，在虛設(shè)存儲器陣列10a#中，虛設(shè)位線BLd2響應(yīng)于選擇行的讀字線RWL1的激活，與連接到接地電壓GND上的虛設(shè)存儲單元導(dǎo)電性地耦合，而且經(jīng)列選擇線CSLd2與數(shù)據(jù)總線/LIO2導(dǎo)電性地耦合，形成上述的讀出電流路徑。
因此，從讀出放大器SA2輸出與位線BL2對應(yīng)的選擇存儲單元的存儲數(shù)據(jù)對應(yīng)的讀出數(shù)據(jù)RDT。
關(guān)于依據(jù)本實(shí)施例1的變例的MRAM器件2的數(shù)據(jù)寫入和數(shù)據(jù)讀出的上述的列選擇線、寫入數(shù)據(jù)、讀出放大器啟動、讀字線的上升時(shí)序，由于與上述的圖6和圖7是同樣的，故不重復(fù)進(jìn)行其說明。
通過作成本發(fā)明的實(shí)施例1的變例的MRAM器件2的結(jié)構(gòu)，即，作為一例，通過將多條寫入數(shù)據(jù)線分別分割為與偶數(shù)列和奇數(shù)列的位線對應(yīng)的寫入數(shù)據(jù)線，可減少與寫入數(shù)據(jù)線連接的位線驅(qū)動器的個(gè)數(shù)。如上所述，通過削減在數(shù)據(jù)寫入時(shí)與1條寫入數(shù)據(jù)線連接的非選擇的位線驅(qū)動器的個(gè)數(shù)，可抑制附加在寫入數(shù)據(jù)線上的寄生電容，可高速地進(jìn)行傳遞給寫入數(shù)據(jù)線的寫入數(shù)據(jù)的傳播，可高速地進(jìn)行數(shù)據(jù)寫入。
此外，通過作成本發(fā)明實(shí)施例1的變例的MRAM器件2的結(jié)構(gòu)，即，作為一例，通過將多條數(shù)據(jù)總線分別分割為與偶數(shù)列和奇數(shù)列的位線對應(yīng)的數(shù)據(jù)總線來設(shè)置，可使與數(shù)據(jù)總線連接的列選擇門的個(gè)數(shù)減少。如上所述，通過削減在數(shù)據(jù)讀出時(shí)與1條數(shù)據(jù)總線連接的非選擇的列選擇門的個(gè)數(shù)，可抑制被附加的寄生電容，縮短在數(shù)據(jù)讀出時(shí)將數(shù)據(jù)總線充電到規(guī)定電平的充電時(shí)間，可高速地進(jìn)行數(shù)據(jù)讀出。
此外，利用本發(fā)明實(shí)施例1的變例的MRAM器件2的結(jié)構(gòu)可得到與上述的實(shí)施例1同樣的效果。
再有，在圖8中，在本發(fā)明實(shí)施例1的變例的MRAM器件2的結(jié)構(gòu)中，示出了對于虛設(shè)位線BLd1和BLd2的兩側(cè)也分別與存儲器陣列10a同樣地配置了位線驅(qū)動器BDVa和BVDb的結(jié)構(gòu)。為了謀求成品率的提高，在存儲器陣列10a#中作成了與存儲器陣列10a同樣的布局圖形結(jié)構(gòu)，但也可作成刪除了該位線驅(qū)動器BDVa和BVDb的結(jié)構(gòu)。
實(shí)施例2在上述的實(shí)施例1的MRAM器件1的結(jié)構(gòu)中，在進(jìn)行對互補(bǔ)的位線/BL的數(shù)據(jù)寫入時(shí)，由于數(shù)據(jù)讀出時(shí)的在讀出放大器中的讀出數(shù)據(jù)與位線BL是倒相的，故通過預(yù)先在與位線BL的相反的方向上流過流向位線/BL的數(shù)據(jù)寫入電流，可進(jìn)行相同的數(shù)據(jù)電平的數(shù)據(jù)讀出。關(guān)于該控制，在對互補(bǔ)的位線/BL的數(shù)據(jù)寫入時(shí)，通過數(shù)據(jù)輸入電路80使傳遞給寫入數(shù)據(jù)線的寫入數(shù)據(jù)倒相，進(jìn)行了該控制。
在本發(fā)明的實(shí)施例2中，說明對互補(bǔ)的位線/BL進(jìn)行數(shù)據(jù)寫入而不用數(shù)據(jù)輸入電路使寫入數(shù)據(jù)倒相的情況。
參照圖9，本發(fā)明實(shí)施例2的MRAM器件1a與實(shí)施例1的MRAM器件1相比，在將位線驅(qū)動器BDVa1、BDVa2、BDVb1、BDVb2、...等置換為位線驅(qū)動器BDVa#1、BDVa#2、BDVb#1、BDVb#2、...等這一點(diǎn)上不同。此外，在將數(shù)據(jù)輸入電路80置換為數(shù)據(jù)輸入電路80a這一點(diǎn)上不同。由于其它的方面是同樣的，故不重復(fù)進(jìn)行其說明。
由于位線驅(qū)動器BDVa#1、BDVa#2的結(jié)構(gòu)是同樣的，位線驅(qū)動器BDVb#1、BDVb#2的結(jié)構(gòu)是同樣的，故在此說明位線驅(qū)動器BDVa#1、BDVb#1的結(jié)構(gòu)。
參照圖10，依據(jù)本發(fā)明的實(shí)施例2的位線驅(qū)動器BDVa#1與在圖4中已說明的位線驅(qū)動器BDVa1相比，在還設(shè)置“同”邏輯電路54這一點(diǎn)上不同?！巴边壿嬰娐?4接受來自地址線RA1和寫入數(shù)據(jù)線WD1的寫入數(shù)據(jù)的輸入，將“同”運(yùn)算結(jié)果輸出給邏輯門53和55。
同樣，位線驅(qū)動器BDVb#1與在圖4中已說明的位線驅(qū)動器BDVb1相比，在還設(shè)置“同”邏輯電路64這一點(diǎn)上不同?！巴边壿嬰娐?4接受來自地址線RA1和寫入數(shù)據(jù)線/WD1的寫入數(shù)據(jù)的輸入，將“同”運(yùn)算結(jié)果輸出給邏輯門63和65。由于關(guān)于其它的電路的連接關(guān)系是同樣的，故不重復(fù)進(jìn)行其詳細(xì)的說明。
以下，詳細(xì)地說明數(shù)據(jù)寫入時(shí)的數(shù)據(jù)輸入電路80#的工作和位線驅(qū)動器的工作等。
例如，在對與列選擇線CSL1對應(yīng)的已選擇的位線BL1進(jìn)行寫入數(shù)據(jù)為高電平(“1”)的數(shù)據(jù)寫入時(shí)，數(shù)據(jù)輸入電路80#分別將寫入數(shù)據(jù)線WD1、/WD1驅(qū)動為高電平(電源電壓Vcc)和低電平(接地電壓GND)。因而，在位線驅(qū)動器BDVa#1中，“同”邏輯電路54響應(yīng)于寫入數(shù)據(jù)線WD1和地址線RA1(高電平)，將高電平的寫入數(shù)據(jù)傳遞給邏輯門53和55。因此，位線驅(qū)動晶體管51導(dǎo)通，導(dǎo)電性地耦合位線BL1與電源電壓Vcc。
另一方面，響應(yīng)于位線驅(qū)動器BDVb#1，“同”邏輯電路64響應(yīng)于寫入數(shù)據(jù)線/WD1和地址線RA1(低電平)，將低電平的寫入數(shù)據(jù)傳遞給邏輯門63和65。因此，位線驅(qū)動晶體管62導(dǎo)通，導(dǎo)電性地耦合位線BL1與接地電壓GND。由此，在從位線驅(qū)動器BDVa#朝向BVDb#的方向上供給數(shù)據(jù)寫入電流+Iw。
與此相對照，在對與列選擇線CSL1對應(yīng)的已選擇的位線BL1進(jìn)行寫入數(shù)據(jù)為低電平(“0”)的數(shù)據(jù)寫入時(shí)，數(shù)據(jù)輸入電路80#分別將寫入數(shù)據(jù)線WD1、/WD1驅(qū)動為低電平和高電平。因而，在位線驅(qū)動器BDVa#1中，“同”邏輯電路5 4響應(yīng)于寫入數(shù)據(jù)線WD1和地址線RA1(低電平)，將低電平的寫入數(shù)據(jù)傳遞給邏輯門53和55。因此，位線驅(qū)動晶體管52導(dǎo)通，導(dǎo)電性地耦合位線BL1與接地電壓GND。另一方面，響應(yīng)于位線驅(qū)動器BDVb#1，“同”邏輯電路64響應(yīng)于寫入數(shù)據(jù)線/WD1和地址線RA1(高電平)，將高電平的寫入數(shù)據(jù)傳遞給邏輯門63和65。因此，位線驅(qū)動晶體管61導(dǎo)通，導(dǎo)電性地耦合位線BL1與電源電壓Vcc。由此，在從位線驅(qū)動器BDV b#朝向BVDa#的方向上供給數(shù)據(jù)寫入電流-Iw。
此外，在對與列選擇線CSL1對應(yīng)的位線/BL1進(jìn)行寫入數(shù)據(jù)為高電平(“1”)的數(shù)據(jù)寫入時(shí)，數(shù)據(jù)輸入電路80#分別將寫入數(shù)據(jù)線WD1、/WD1驅(qū)動為高電平和低電平。因而，在位線驅(qū)動器BDVa#2中，“同”邏輯電路54響應(yīng)于寫入數(shù)據(jù)線WD1和地址線RA1(低電平)，將低電平的寫入數(shù)據(jù)傳遞給邏輯門53和55。因此，位線驅(qū)動晶體管52導(dǎo)通，導(dǎo)電性地耦合位線BL1與接地電壓GND。
另一方面，響應(yīng)于位線驅(qū)動器BDVb#1，“同”邏輯電路64響應(yīng)于寫入數(shù)據(jù)線/WD1和地址線RA1(高電平)，將高電平的寫入數(shù)據(jù)傳遞給邏輯門63和65。因此，位線驅(qū)動晶體管61導(dǎo)通，導(dǎo)電性地耦合位線/BL1與電源電壓Vcc。由此，在從位線驅(qū)動器BDVb#朝向BVDa#的方向上供給數(shù)據(jù)寫入電流-Iw。
與此相對照，在對與列選擇線CSL1對應(yīng)的已選擇的位線/BL1進(jìn)行寫入數(shù)據(jù)為低電平(“0”)的數(shù)據(jù)寫入時(shí)，數(shù)據(jù)輸入電路80#分別將寫入數(shù)據(jù)線WD1、/WD1驅(qū)動為高電平和低電平。因而，在位線驅(qū)動器BDVa#2中，“同”邏輯電路54響應(yīng)于寫入數(shù)據(jù)線WD1和地址線RA1(高電平)，將高電平的寫入數(shù)據(jù)傳遞給邏輯門53和55。因此，位線驅(qū)動晶體管51導(dǎo)通，導(dǎo)電性地耦合位線/BL1與電源電壓Vcc。另一方面，響應(yīng)于位線驅(qū)動器BDVb#1，“同”邏輯電路64響應(yīng)于寫入數(shù)據(jù)線/WD1和地址線RA1(低電平)，將低電平的寫入數(shù)據(jù)傳遞給邏輯門63和65。因此，位線驅(qū)動晶體管62導(dǎo)通，導(dǎo)電性地耦合位線/BL1與接地電壓GND。由此，在從位線驅(qū)動器BDVa#朝向BVDb#的方向上供給數(shù)據(jù)寫入電流+Iw。
通過使用依據(jù)本實(shí)施例2的位線驅(qū)動器BDVa#和BVDb#，在數(shù)據(jù)輸入電路80#進(jìn)行對互補(bǔ)的位線/BL的數(shù)據(jù)寫入時(shí)，沒有必要使寫入數(shù)據(jù)的電壓電平與位線BL倒相。即，在各位線驅(qū)動器BDVa#和BVDb#內(nèi)控制寫入數(shù)據(jù)的電壓電平。
利用本結(jié)構(gòu)，沒有必要像實(shí)施例1的數(shù)據(jù)輸入電路80的結(jié)構(gòu)那樣在數(shù)據(jù)寫入時(shí)進(jìn)行在位線BL和互補(bǔ)的位線/BL中使寫入數(shù)據(jù)倒相的特別的控制。因而，可容易地進(jìn)行器件的設(shè)計(jì)。
實(shí)施例2的變例在依據(jù)上述的實(shí)施例2的MRAM器件1a的結(jié)構(gòu)中，說明了通過在位線驅(qū)動器BDVa#和BVDb#內(nèi)控制寫入數(shù)據(jù)的電壓電平對互補(bǔ)的位線/BL實(shí)現(xiàn)與實(shí)施例1同樣的數(shù)據(jù)寫入的結(jié)構(gòu)。
在本發(fā)明的實(shí)施例2的變例中，說明在不使用依據(jù)上述的實(shí)施例2的位線驅(qū)動器BDVa#和BVDb#而且不用數(shù)據(jù)寫入電路使寫入數(shù)據(jù)倒相的情況下校正從位線/BL輸出的讀出數(shù)據(jù)的結(jié)構(gòu)。
參照圖11，依據(jù)本發(fā)明的實(shí)施例2的變例的MRAM器件1a#與實(shí)施例1的MRAM器件1相比，在將數(shù)據(jù)輸出電路75置換為數(shù)據(jù)輸出電路75#這一點(diǎn)上不同。由于其它的方面與實(shí)施例1中已說明的MRAM器件1的結(jié)構(gòu)是同樣的，故不重復(fù)進(jìn)行其詳細(xì)的說明。
數(shù)據(jù)輸出電路75#與數(shù)據(jù)輸出電路75相比，接受從地址線RA1和RA2傳遞來的信號輸入。
參照圖12，“同”邏輯電路EXR接受讀出數(shù)據(jù)RDT和地址線RA1(RA2)的輸入，將該“同”邏輯運(yùn)算結(jié)果作為輸出數(shù)據(jù)DOUT而輸出。具體地說，在地址線RA1(RA2)為高電平時(shí)，按原樣輸出讀出數(shù)據(jù)RDT的電壓電平，但在地址線RA1(RA2)為低電平時(shí)，使讀出數(shù)據(jù)RDT的電壓電平倒相后輸出。即，只在互補(bǔ)的位線/BL的數(shù)據(jù)讀出時(shí)使輸出數(shù)據(jù)DOUT倒相后輸出。
利用依據(jù)本實(shí)施例2的變例的MRAM器件1a#的結(jié)構(gòu)，可簡單地校正從互補(bǔ)的位線/BL輸出的讀出數(shù)據(jù)。與實(shí)施例2相比，可削減電路的部件數(shù)目。
權(quán)利要求
1.一種薄膜磁性體存儲器，其特征在于具備多個(gè)存儲單元，以磁的方式存儲數(shù)據(jù)并被配置成行列狀；以及多條第1位線，分別與存儲單元列對應(yīng)地被設(shè)置，將上述多條第1位線分割為多個(gè)群，上述多個(gè)群分別包含X(X2以上的整數(shù))條上述第1位線，還具備X條寫入數(shù)據(jù)線，傳遞寫入數(shù)據(jù)；以及多個(gè)第1寫入控制電路，分別與上述多條第1位線對應(yīng)地被設(shè)置，供給與上述寫入數(shù)據(jù)對應(yīng)的數(shù)據(jù)寫入電流，上述X條寫入數(shù)據(jù)線在各上述群中分別與對應(yīng)的X個(gè)上述第1寫入控制電路導(dǎo)電性地耦合。
2.如權(quán)利要求1中所述的薄膜磁性體存儲器，其特征在于還具備多條第2位線，分別與存儲單元列對應(yīng)地被設(shè)置，分別與上述多條第1位線彼此互補(bǔ)；以及多個(gè)第2寫入控制電路，分別與上述多條第2位線對應(yīng)地被設(shè)置，供給與上述寫入數(shù)據(jù)對應(yīng)的上述數(shù)據(jù)寫入電流，上述X條寫入數(shù)據(jù)線在各上述群中進(jìn)而分別與對應(yīng)的X個(gè)上述第2寫入控制電路導(dǎo)電性地耦合，各上述第1和第2寫入控制電路分別包含第1電流供給部，響應(yīng)于上述寫入數(shù)據(jù)的第1邏輯電平，朝向第1方向供給上述數(shù)據(jù)寫入電流；第2電流供給部，響應(yīng)于上述寫入數(shù)據(jù)的第2邏輯電平，朝向第2方向供給上述數(shù)據(jù)寫入電流；以及寫入數(shù)據(jù)變換電路，根據(jù)來自外部的地址指示，使從對應(yīng)的上述寫入數(shù)據(jù)線輸入的上述寫入數(shù)據(jù)的邏輯電平倒相，輸出給上述第1和第2電流供給部的至少一方。
3.一種薄膜磁性體存儲器，其特征在于具備多個(gè)存儲單元，以磁的方式存儲數(shù)據(jù)并被配置成行列狀；以及多條第1位線，分別與存儲單元列對應(yīng)地被設(shè)置，在數(shù)據(jù)讀出時(shí)將上述多條第1位線分割為多個(gè)第1群，上述多個(gè)第1群分別包含Y(Y2以上的整數(shù))條第1位線，還具備Y條讀出數(shù)據(jù)線的至少1條，在數(shù)據(jù)讀出時(shí)導(dǎo)電性地連接到與第1電壓耦合的作為上述多個(gè)存儲單元中的數(shù)據(jù)讀出對象而被選擇的選擇存儲單元上的狀態(tài)下接受電流的供給；Y個(gè)讀出電路，分別與上述Y條讀出數(shù)據(jù)線對應(yīng)地被設(shè)置，在上述數(shù)據(jù)讀出時(shí)各自導(dǎo)電性地耦合對應(yīng)的讀出數(shù)據(jù)線與第2電壓，同時(shí)根據(jù)上述對應(yīng)的讀出數(shù)據(jù)線的通過電流生成讀出數(shù)據(jù)；多條列選擇線，分別與上述多個(gè)第1群對應(yīng)地被設(shè)置；以及多個(gè)連接控制部，分別與上述多個(gè)第1群對應(yīng)地被設(shè)置，響應(yīng)于對應(yīng)的列選擇線的激活，在上述多個(gè)第1群中的對應(yīng)的第1群中，分別導(dǎo)電性地耦合對應(yīng)的Y條上述第1位線與上述Y條讀出數(shù)據(jù)線。
4.如權(quán)利要求3中所述的薄膜磁性體存儲器，其特征在于在數(shù)據(jù)寫入時(shí)將上述多條第1位線分割為多個(gè)第2群，上述多個(gè)第2群分別包含X(X2以上的整數(shù))條位線，上述薄膜磁性體存儲器還具備X條寫入數(shù)據(jù)線，傳遞寫入數(shù)據(jù)；以及多個(gè)第1寫入控制電路，分別與上述多條第1位線對應(yīng)地被設(shè)置，供給與上述寫入數(shù)據(jù)對應(yīng)的數(shù)據(jù)寫入電流，上述X條寫入數(shù)據(jù)線在各上述第2群中分別與對應(yīng)的X個(gè)上述第1寫入控制電路導(dǎo)電性地耦合。
5.如權(quán)利要求4中所述的薄膜磁性體存儲器，其特征在于上述薄膜磁性體存儲器還具備多條第2位線，分別與存儲單元列對應(yīng)地被設(shè)置，分別與上述多條第1位線彼此互補(bǔ)；以及多個(gè)第2寫入控制電路，分別與上述多條第2位線對應(yīng)地被設(shè)置，供給與上述寫入數(shù)據(jù)對應(yīng)的數(shù)據(jù)寫入電流，上述X條寫入數(shù)據(jù)線在各上述第2群中進(jìn)而分別與對應(yīng)的X個(gè)上述第2寫入控制電路導(dǎo)電性地耦合，各上述第1和第2寫入控制電路分別包含第1電流供給部，響應(yīng)于上述寫入數(shù)據(jù)的第1邏輯電平，朝向第1方向供給上述數(shù)據(jù)寫入電流；第2電流供給部，響應(yīng)于上述寫入數(shù)據(jù)的第2邏輯電平，朝向第2方向供給上述數(shù)據(jù)寫入電流；以及寫入數(shù)據(jù)變換電路，根據(jù)來自外部的地址指示，使從對應(yīng)的上述寫入數(shù)據(jù)線輸入的上述寫入數(shù)據(jù)的邏輯電平倒相，輸出給上述第1和第2電流供給部。
6.如權(quán)利要求4中所述的薄膜磁性體存儲器，其特征在于X和Y是不同的整數(shù)。
7.如權(quán)利要求3中所述的薄膜磁性體存儲器，其特征在于在彼此交叉的方向上配置上述多條第1位線和上述Y條讀出數(shù)據(jù)線。
8.如權(quán)利要求3中所述的薄膜磁性體存儲器，其特征在于還具備多個(gè)虛設(shè)單元，用來在上述數(shù)據(jù)讀出時(shí)各自生成作為上述選擇存儲單元的通過電流的基準(zhǔn)電平的基準(zhǔn)電流；多條第2位線，分別與存儲單元列對應(yīng)地被設(shè)置，分別與上述多條第1位線處于彼此互補(bǔ)的關(guān)系；Y條第2讀出數(shù)據(jù)線，分別與上述Y條第1讀出數(shù)據(jù)線對應(yīng)地被設(shè)置，各自與對應(yīng)的第1讀出數(shù)據(jù)線彼此互補(bǔ)；以及Y個(gè)連接控制部，分別與上述多個(gè)第1群對應(yīng)地被設(shè)置，響應(yīng)于對應(yīng)的列選擇線的激活，在上述多個(gè)第1群中的對應(yīng)的第1群中，分別導(dǎo)電性地耦合對應(yīng)的Y條上述第2位線與上述Y條第2讀出數(shù)據(jù)線，沿行方向配置各上述虛設(shè)單元，以便共有上述多個(gè)存儲單元和存儲單元列，上述薄膜磁性體存儲器還具備在數(shù)據(jù)讀出時(shí)將與選擇列對應(yīng)的第1位線和第2位線中的一方和另一方分別與選擇存儲單元和上述多個(gè)虛設(shè)單元中的1個(gè)連接用的地址選擇部。
9.如權(quán)利要求8中所述的薄膜磁性體存儲器，其特征在于各上述讀出電路包含根據(jù)來自外部的地址變換被生成的上述讀出數(shù)據(jù)的讀出數(shù)據(jù)變換電路。
10.如權(quán)利要求3中所述的薄膜磁性體存儲器，其特征在于還具備用來在數(shù)據(jù)讀出時(shí)各自生成作為上述選擇存儲單元的通過電流的基準(zhǔn)電平的基準(zhǔn)電流的多個(gè)虛設(shè)單元，沿列方向配置各上述虛設(shè)單元，以便共有上述多個(gè)存儲單元和存儲單元行，上述薄膜磁性體存儲器還具備多條字線，分別與存儲單元行對應(yīng)地被設(shè)置；虛設(shè)位線，與上述多個(gè)虛設(shè)單元對應(yīng)地被設(shè)置；以及Y條第2讀出數(shù)據(jù)線，分別與上述Y條第1讀出數(shù)據(jù)線對應(yīng)地被設(shè)置，各自與對應(yīng)的第1讀出數(shù)據(jù)線彼此互補(bǔ)，各上述連接控制部響應(yīng)于上述對應(yīng)的列選擇線的激活，在對應(yīng)的第1群中，導(dǎo)電性地耦合對應(yīng)的Y條上述第1位線與上述Y條讀出數(shù)據(jù)線，各上述連接控制部包含在數(shù)據(jù)讀出時(shí)控制上述虛設(shè)位線與各上述第2讀出數(shù)據(jù)線的連接的虛設(shè)連接部，上述薄膜磁性體存儲器還具備在上述數(shù)據(jù)讀出時(shí)響應(yīng)于選擇行的字線的激活連接與選擇列對應(yīng)的第1位線與選擇存儲單元并連接上述虛設(shè)位線與上述多個(gè)虛設(shè)單元中的1個(gè)用的地址選擇部。
全文摘要
將多條位線分割為各Y條(Y2以上的整數(shù))的多個(gè)群。此外，設(shè)置在數(shù)據(jù)讀出時(shí)數(shù)據(jù)讀出電流通過的Y條讀出數(shù)據(jù)線，在每個(gè)群中設(shè)置導(dǎo)電性地耦合Y條位線與Y條讀出數(shù)據(jù)線的Y個(gè)連接控制部。因此，可均等地分割與Y條讀出數(shù)據(jù)線導(dǎo)電性地連接的連接控制部的個(gè)數(shù)，利用與連接控制部的導(dǎo)電性的連接，可抑制附加在讀出數(shù)據(jù)線上的寄生電容。由此，可縮短將讀出數(shù)據(jù)線充電到規(guī)定的電壓電平時(shí)的充電時(shí)間，可進(jìn)行高速的數(shù)據(jù)讀出。
文檔編號G11C11/16GK1489151SQ0313866
公開日2004年4月14日 申請日期2003年6月6日 優(yōu)先權(quán)日2002年10月9日
發(fā)明者谷崎弘晃, 辻高晴, 日高秀人, 人 申請人:三菱電機(jī)株式會社, 三菱電機(jī)工程株式會社