專利名稱：具有高速頁面模式操作的非易失性存儲裝置的制作方法
背景技術(shù)：
發(fā)明領(lǐng)域本發(fā)明涉及一種具有單獨(dú)的感應(yīng)及存儲電路以實(shí)現(xiàn)高速頁面模式操作，如讀取或編程，的改良型非易失性集成電路存儲裝置。
現(xiàn)有技術(shù)說明用于存儲數(shù)據(jù)的半導(dǎo)體集成存儲器電路裝置通常分為兩類一種為易失性，這種電路中一旦電源切斷數(shù)據(jù)就所有丟失；另一種為非易失性，這種電路中即使電源關(guān)閉后數(shù)據(jù)依然保留。
由排列成多行及多列(或位線)的非易失性存儲存儲單元陣列組成的非易失性存儲器，根據(jù)非易失性存儲器存儲單元在陣列中的排列方式可以分為NAND或NOR型。另外，非易失性存儲單元可排列成以頁面模式操作，其中一個數(shù)據(jù)頁(通常是512個字節(jié))存儲在多個鎖存器(或多個頁緩存器)，鎖存器與存儲器電路裝置集成在一起。集成存儲器電路設(shè)備的讀取造成來自一個存儲單元頁的數(shù)據(jù)被讀取并被存儲在多個鎖存器中。隨后通常以串行方式集成存儲器電路裝置讀取該多個鎖存器的內(nèi)容。對集成存儲器電路裝置的編程使得來自外部的數(shù)據(jù)被存儲在多個鎖存器中。隨后該多個鎖存器的內(nèi)容被存儲在一個非易失性存儲單元頁中。通常一個非易失性存儲單元頁位于同一行或同一字線。
采用傳統(tǒng)的頁面模式讀操作，每當(dāng)一字線被定址時，需要一個等待狀態(tài)讓芯片上的控制電路感應(yīng)出存儲在該選定字線的存儲單元中的數(shù)據(jù)。在感應(yīng)出后，數(shù)據(jù)被鎖存于多個頁緩沖器中，隨后才被時鐘輸出至I/O墊。這個等待狀態(tài)通常在七微秒左右，占據(jù)了平均頁面模式讀訪問時間的一大部分。尤其是在讀取大量數(shù)據(jù)的應(yīng)用程序中，經(jīng)常連續(xù)定址幾個連續(xù)的字線。對每個被定址的字線用一個等待狀態(tài)，總體讀性能低劣。因此需要有一種將等待狀態(tài)減至最少的非易失性存儲器來提供高性能頁面模式讀取操作。
在現(xiàn)有的技術(shù)中，造成等待狀態(tài)因素之一的是由于感應(yīng)電路是和鎖存電路一起提供用來沿著一個位線或一組位線感應(yīng)及鎖存存儲單元的內(nèi)容。因而各感應(yīng)電路以及伴隨的鎖存器電路的節(jié)距必須相等，而且必須小到能夠容納對應(yīng)的位線或位線組的節(jié)距。
在美國專利第5,768,215號中，為前述等待狀態(tài)提出了一種解決方案，該方案設(shè)置兩組頁緩沖器，各組頁緩沖器大小為一個存儲單元頁的一半。最初，來自第一個存儲單元頁的數(shù)據(jù)被讀入兩組頁緩沖器。隨后讀取第一組頁緩沖器，把其內(nèi)容輸出至外部。但是，一旦開始讀取第二組頁緩沖器的內(nèi)容，第二頁存儲單元的讀取開始，而自第二頁存儲單元的一半讀出的數(shù)據(jù)被存儲在第一組頁緩沖器中。在第二組頁緩沖器的內(nèi)容被輸出至外部后，也已經(jīng)讀取的第二頁存儲單元的一半并存儲在第一組頁緩沖器中。當(dāng)?shù)谝唤M頁緩沖器的讀取開始時，也開始讀取第二頁緩沖器的另一半，并存儲在第二組頁緩沖器中。如此交替讀取一個存儲單元頁的一半，并將數(shù)據(jù)存儲在頁緩沖器組之一中，同時繼續(xù)讀出另一組頁緩沖器的內(nèi)容。雖然這種技術(shù)可避免一定量的等待時間，但無法完全消除它們。
采用傳統(tǒng)的頁面模式編程操作，首先把數(shù)據(jù)順序載入多個頁緩沖器。無論要編程的位(或總共的字節(jié))數(shù)目如何，載入多個頁緩沖器的所有數(shù)據(jù)都將被同時編程寫入一選定頁的存儲單元中。由于片上電路，例如電荷泵(由于編程通常需要電壓比外部提供的電壓要高的電壓電源)，只能提供有限的電流，故隨著位元數(shù)目的增加，編程的效率會降低。由于電路板上電荷泵所提供的電流的限制，一種解決方案是需要更長時間來對一個(或多個)數(shù)據(jù)頁進(jìn)行編程。因此需要有新技術(shù)來提供高效率的編程。
NAND架構(gòu)中所用的非易失性存儲單元通常屬于疊層?xùn)蓬愋?，例如美國專?,768,215中所公開的那樣。此外，NOR架構(gòu)中所用的非易失性存儲單元可為疊層?xùn)蓬愋突蚍蛛x型，如美國專利5,668,757中所公開的那樣，以引用方式整體引入該專利的公開。
最后，在現(xiàn)有技術(shù)中，已經(jīng)用組合感應(yīng)放大器與鎖存器的組合用來感應(yīng)非易失性存儲單元的內(nèi)容，鎖存器用來以頁面模式操作存儲來自感應(yīng)放大器或外部的內(nèi)容。但這種方法需要組合感應(yīng)放大器/鎖存器的節(jié)距與存儲單元的節(jié)距相一致，就損害了感應(yīng)放大器的性能。
發(fā)明概述本發(fā)明的一個目的是提供一種能夠執(zhí)行高速頁面模式讀取及編程操作的非易失性半導(dǎo)體存儲器。
本發(fā)明的另一目的是提供一種能夠執(zhí)行高速頁面模式讀取及編程操作的多級非易失性半導(dǎo)體存儲器產(chǎn)品。
為了實(shí)現(xiàn)本發(fā)明的目的，設(shè)計(jì)了一種快速電流電平轉(zhuǎn)換器(QCLT)來和傳統(tǒng)的頁鎖存器一起工作。每個QCLT是一個設(shè)計(jì)用來檢測存儲單元電流以及將電流轉(zhuǎn)換成二進(jìn)碼的電流模式模數(shù)轉(zhuǎn)換器(ADC)。二進(jìn)碼暫時存儲在QCLT的Q鎖存器，然后傳輸至頁鎖存器用以時鐘輸出。每個QCLT是由32條位元線共享的。這就導(dǎo)致了大節(jié)距寬度，它又導(dǎo)致了高速ADC。此外，QCLT也可修改用于多級存儲單元電流感應(yīng)。由于QCLT是電流模式的ADC，故可用于解析多級存儲單元的存儲單元電流。存儲單元電流將被根據(jù)其信號幅度而轉(zhuǎn)換成二進(jìn)制代碼。
本發(fā)明也能夠進(jìn)行無間隙讀取。
附圖概述

圖1是本發(fā)明的集成存儲器電路裝置的平面圖的示意布局。
圖2A是一個示意圖，描繪了本發(fā)明的裝置中位線到頁緩沖器的連接以及頁緩沖器分組成為子頁。
圖2B是顯示金屬帶到VSS的連接的示意圖。
圖3為詳細(xì)的示意電路圖，顯示了本發(fā)明的裝置中，由存儲器陣列到感應(yīng)電路以及由感應(yīng)電路到頁緩沖器的位元線間的連接，以及由頁緩沖器至輸出緩沖器的連接。
圖3A是顯示本發(fā)明裝置的位元線預(yù)充電電路的詳細(xì)電路圖。
圖3B是顯示本發(fā)明裝置的數(shù)據(jù)線預(yù)充電電路的詳細(xì)電路圖。
圖3C是顯示與本發(fā)明裝置的各個頁緩沖器相關(guān)聯(lián)的感應(yīng)放大器及讀取-更改-寫入電路。
圖4是圖3所示感應(yīng)電路之一的詳細(xì)電路圖。
圖4A是圖3所示頁緩沖器之一的詳細(xì)電路圖。
圖4B是顯示本發(fā)明裝置的頁面模式讀取操作的時序圖。
圖4C是顯示本發(fā)明裝置的頁面模式編程操作的時序圖。
圖4D是顯示本發(fā)明裝置的頁面模式編程驗(yàn)證操作的時序圖。
圖4E是圖4所示感應(yīng)電路中用于程序驗(yàn)證部分的示意電路圖。
圖4F是圖4所示感應(yīng)電路中用于電流比較部分的詳細(xì)示意電路圖。
圖5是本發(fā)明裝置的示意框圖。
圖6是顯示本發(fā)明裝置的頁面模式讀取操作的時序圖。
圖7是顯示本發(fā)明的頁面模式讀取方法中的子頁預(yù)取操作的流程圖。
圖8是顯示本發(fā)明的頁面模式編程方法中的子頁編程操作的流程圖。
圖9顯示了多級單元的閾值電壓分布、以及通過開關(guān)控制柵電壓而檢測單元電流的視圖。
圖10是圖4所示用于多級操作的感應(yīng)電路的示意電路圖。
圖10A是圖3所示適合用于多級操作的頁緩沖器之一的詳細(xì)電路圖。
圖10B是用于圖10所示感應(yīng)電路的模式識別ROM電路的詳細(xì)電路圖。
圖10C是顯示用于本發(fā)明裝置，被編程為條件“11”的多級存儲單元的頁面模式讀取操作的時序圖。
圖10D為時序圖顯示用于本發(fā)明裝置，被編程為條件“10”的多級單元的頁面模式讀取操作的時序圖。
圖10E是顯示用于本發(fā)明裝置，被編程為條件“01”的多級單元的頁面模式讀取操作的時序圖。
圖10F是顯示用于本發(fā)明裝置，被編程為條件“00”的多級單元的頁面模式讀取操作的時序圖。
圖10G是顯示用于本發(fā)明裝置，欲編程為條件“10”的多級單元的頁面模式編程操作的時序圖。
圖10H是顯示用于本發(fā)明裝置，欲編程為條件“01”的多級單元的頁面模式編程操作的時序圖。
圖10I是顯示用于本發(fā)明裝置，欲編程為條件“00”的多級單元的頁面模式編程操作的時序圖。
圖10J是顯示本發(fā)明裝置的多級單元的頁面模式程序驗(yàn)證操作的時序圖。
圖10K是圖10所示電路中用于多級單元的頁面模式程序驗(yàn)證部分的詳細(xì)電路圖。
圖11是顯示將一個存儲單元子頁編程為多級的方法的流程圖。
圖11A是顯示將一個存儲單元子頁編程為多級的方法的另一流程圖。
圖11B是用在10所示感應(yīng)電路中的另一模式識別ROM電路的示意電路圖。
優(yōu)選實(shí)施方案詳述參照圖1，顯示本發(fā)明的集成存儲電路裝置10的板面示意布局。眾所周知，裝置10是由硅制成的，并且是集成電路裝置或芯片10。在優(yōu)選實(shí)施方案中，裝置或芯片10是8M×8-位快閃EEPROM，使用安裝在NOR陣列12中的分裂柵(splitgate)型非易失性存儲單元，如美國專利5,668,757中所公開的那樣，以引用方式引入該公開。如美國專利5,668,757所公開的那樣，由熱溝道電子隧穿而對存儲單元編程。此外，在優(yōu)選實(shí)施方案中，雖然裝置10在NOR陣列12中裝有非易失性存儲單元，但裝置10模擬NAND型頁面模式裝置的操作。但應(yīng)該注意到本發(fā)明并不局限于此種特定的密度或配置或操作模式。
存儲單元陣列12位于裝置10的中心。在陣列12的左側(cè)，放置了一個控制柵解碼器14。在陣列12的右側(cè)，放置了一個字線解碼器16。陣列12的上方放置了多個頁緩沖器18。在優(yōu)選實(shí)施方案中，與一個存儲單元頁(1024×8)對應(yīng)的有512×8個頁緩沖器。外圍電路24位于裝置10上側(cè)。在裝置10左側(cè)放置了電荷泵22。在裝置10右側(cè)放置了電流泵20。在裝置10的角落附近放置了外圍設(shè)備(如I/O外設(shè)、電源外設(shè)及控制外設(shè))。
由于存儲單元陣列被配置為8M×8-位，整個存儲單元陣列12被劃分成八個相同的子陣列(子陣列12-0、子陣列12-1、...子陣列12-7)。各個子陣列有對應(yīng)的I/O。因而，子陣列12-0對應(yīng)于I/O-0...子陣列12-7對應(yīng)于I/O-7。雖然存儲單元陣列12被劃分成八個相同子陣列12-n，但來自字線解碼器16的每條字線、以及來自控制柵解碼器14的每條控制柵線都是“水平”穿越所有八個完全相同的子陣列12-n。在優(yōu)選實(shí)施方案中，字線及控制線交叉了1024×8個單元，每個單元有相關(guān)的位線。因而每個子陣列12-n有1024個單元。在每個子陣列12-n有512個頁緩沖器18。因而與每個頁緩沖器18相關(guān)的有兩個存儲單元。為了簡化說明，在后面的圖中只描述和顯示了八個子陣列12-n其中之一及其對應(yīng)的頁緩沖器18-n。
參照圖2A，多個相鄰信號線PDB0至PDB511與頁緩沖器18L相連。每個信號線PDB與一個頁緩沖器18L相連。因而共有512個頁緩沖器18L。每條信號線PDB還進(jìn)一步通過位線開關(guān)46L、感應(yīng)放大器36U、及位線開關(guān)46U及44，最終與一對緊密相鄰的位線BLj及BL(j+1)相連，連接至存儲器陣列12(參考圖3)。因而512條PDB線把512個頁緩沖器連接到1024個位線BL。接著每條位線(BLx)又連接到一列非易失性存儲單元。當(dāng)選定一行特定的存儲單元時，與512個PDB線相關(guān)的有1024存儲單元。連接到信號線PDB0-PDB511的所有512個(由#0至#511)頁緩沖器18L進(jìn)一步分組成16交叉的子頁18L-n。因而每個子頁18L-n包含32個頁緩沖器18L。各子頁18L-n及其成員的分組如下子頁n包含PDB[16k+n]此處n＝0，1......，15；k＝0，1......，31；因而子頁18L-0包含連接到PDB
、[16]、[32]、[48]、......、[496]的頁緩沖器18L子頁18L-1包含連接到PDB[1]、[17]、[33]、[49]、......、[497]的頁緩沖器18L子頁18L-2包含連接到PDB[2]、[18]、[34]、[50]、......、[498]的頁緩沖器18L...
最后，子頁18L-15包含連接到PDB[15]、[31]、[47]、[63]......、[511]的頁緩沖器18L由前述可知，每個子頁18L-n包含位置未彼此緊密相鄰的頁緩沖器18L。而是同一子頁18L-n的頁緩沖器18L連接到相互等間距(間距為15頁緩沖器18L的大小)分開的信號線PDB并且組合在一起形成一個子頁。因而16個子頁18L-0到18L-15彼此交織。采用這種配置，在子頁預(yù)取期間，由選定的存儲單元抽取的電流可以跨越整個存儲單元子陣列12-n而均勻地展開，而不是群集于窄如32個相鄰的PDB信號線間距一樣的區(qū)域上。兩個相鄰PDBs間的距離是根據(jù)存儲單元的源擴(kuò)散區(qū)的表面電阻而仔細(xì)選擇的。
參照圖2A，每個存儲單元的源線由局部擴(kuò)散路徑而連接在一起。一條金屬帶水平通過單元陣列。周期性VSS分接頭連接局部擴(kuò)散路徑至VSS。如果子頁距離L長到足以為圖中所示的每條選中的位線提供1個VSS開關(guān)，則VSS反跳(bounce)(或地面反跳)將減至最低，為Icell×Rdiff。此處Icell是單元電流，Rdiff為擴(kuò)散電阻。如果子頁距離縮小至L/4，則一個VSS分接頭由4個選定的位線共享，則圖2B中所示的這4條位線的VSS反跳將會有不同程度的增加。因此在VSS布局區(qū)域的惡化和VSS反跳之間進(jìn)行折衷可以獲得L的理想數(shù)值。
參照圖3，顯示了來自存儲器陣列12的位線BL0...BL1023(如圖1所示)到裝置10的輸出的互連示意圖。來自存儲器陣列12的1024個位線首先被提供給位線開關(guān)44。提供給位線開關(guān)44的1024條位線被減至512條信號線MBLx(x＝0，511)。因而，每對相鄰位線BLj及BL(j+1)與信號線MBLx相連。有512條信號線MBLx被提供給第一列解碼器46U。第一列解碼器46U也接收列信號YLS(0...15)。每16個相鄰的MBL信號線被指定給1條XDL線。因此512條MBL信號線被解碼成32條XDL線。第一列解碼器46U是作為多路復(fù)用器/多路分配器用來從16條MBL線中選擇一條連接到單條XDL線。32條XDL線中的每一條都被提供給各自的感應(yīng)電路36U。因而在頁緩沖器18U/18L的第一段18U有32個感應(yīng)電路36U。
由于每個感應(yīng)電路36U與32條位線BL相關(guān)，因而每個感應(yīng)電路36U的大小(寬度)可以是各存儲單元間距或大小(寬度)的32倍。因而感應(yīng)電路36U比各存儲單元要大得多。
圖3A是一個示意圖，顯示了位線預(yù)充電電路36U-8/36U-9/36U-10。這些預(yù)充電晶體管用于在啟動頁面模式讀操作之前把選中的位線預(yù)先充電到預(yù)定的電壓電平BIASP。預(yù)充電晶體管由信號XDLpb激活。
每個感應(yīng)電路36U有一個輸出SDLBx(0...31)。32條SDLB線被提供給第二列解碼器46L，其亦由列信號YLS(0...15)解碼，并連接32條SDLB線到512條PDBx(0...511)線。第二列解碼器也作為多路復(fù)用器/多路分配器用來連接QCLT 36U的單一輸出至選定的16條PDB線之一。有512條PDR線被提供給頁緩沖器18U/18L的第二段18L的多個鎖存器34，512條PDB線中的每一條都有一個鎖存器34與之相關(guān)。512個鎖存器34被分成32個子頁36L。每個子頁36L包含32個鎖存器34，每個鎖存器3 4與一條彼此間隔的PDB線相關(guān)，上述所有皆可參照圖2A。
每個鎖存器34的輸出與輸出線PDx相連(實(shí)際上輸出線PDx是一對輸出線，包含PDx及PDx(bar))。因?yàn)橛?12個鎖存器，因而有512輸出線PDx。16個相鄰的鎖存器3 4及其相關(guān)的輸出線PD(x，x+15)被組合在一起形成一個組。共有32組輸出線PDx。這32組輸出線PDx被提供給第三列解碼器38，列解碼器38也充當(dāng)多路復(fù)用器/多路分配器。第三列解碼器38基于選擇信號YL0...YL15從每個組36L中選擇輸出線PDx之一。因而第三列解碼器38選定了32個輸出，每組36Lx一個，代表來自同一選定子頁18-n的鎖存器34的所有輸出。
第三列解碼器38的32個輸出被提供給預(yù)充電電路38P，該電路在節(jié)點(diǎn)DLU0...DLU15、DLU0...DLU15輸出這32個信號(如圖3B所示)(同樣，每條線代表一對輸出線)。預(yù)充電電路38P的預(yù)充電晶體管用于在開關(guān)第三列解碼器38之前為中間節(jié)點(diǎn)DLUx預(yù)充電。
圖3B是一個示意電路圖，顯示了DLUx預(yù)充電電路38P/40P。
信號DLU0...DLU15、DLU0...DLU15從預(yù)充電電路38P的輸出被提供給第四列解碼器40。第四列解碼器40基于選擇信號YU0...YU15，從第一組16個DLU信號選擇輸出線之一，并從第二組16個DLU信號選擇輸出線之一。因而第四列解碼40選擇了2個輸出，每個輸出都是一對線。
來自第四列解碼器40的兩個輸出被提供給預(yù)充電電路40P，它在節(jié)點(diǎn)DLL0及DLL1上輸出2個信號。預(yù)充電電路4 0P的預(yù)充電晶體管用來在開關(guān)第四列解碼器40之前，給中間節(jié)點(diǎn)DLLx預(yù)充電。
信號DLL0及DLL1由預(yù)充電電路40P被提供給第五列解碼器42，第五列解碼器又根據(jù)選擇信號Z0及Z1選擇這兩個信號之一作為輸出DL(一對輸出線DL及DLB)。選定的信號DL(DL及DLB)被從第五列解碼器42提供給輸出緩沖器48。
因而經(jīng)過第三、第四及第五列解碼器38/40/42的作用，存儲在來自選定子頁18L-n的鎖存器34中的一個信號(包括信號及其補(bǔ)碼)由裝置10輸出。預(yù)充電電路38P/40p只用來在激活列解碼器38/40/42之前為特定的節(jié)點(diǎn)預(yù)充電。由于所有這些中間節(jié)點(diǎn)DLUx/DLLx都載有大寄生電容，因而對列解碼器38/40/42的任何開關(guān)都將造成對數(shù)據(jù)鎖存器34的干擾。為了防止此種干擾，所有DLUx/DLLx節(jié)點(diǎn)都必須在開關(guān)之前預(yù)充電到VCC-VTN。
圖3C是一個示意電路圖，詳細(xì)顯示了輸出緩沖器48。表示來自選定頁緩沖器18L的鎖存器的輸出的數(shù)據(jù)信號及數(shù)據(jù)反相信號的該對輸出信號DL及DLB被提供給差動放大器48SA。差動放大器48SA的輸出DOUT被提供給一系列鎖存器，然后提供給多路復(fù)用器/多路分配器48M。在頁面模式操作中，這將是信號的路徑。但裝置10也可以非頁面模式操作，其中來自非易失性存儲單元的信號被直接讀出而不是存儲在頁緩沖器18L中。這種情況下，來自非易失性存儲單元的信號連同來自參考存儲單元的信號一起被提供給感應(yīng)放大器48NA。感應(yīng)放大器48NA的輸出被提供給一系列鎖存器、并被提供給多路復(fù)用器/多路復(fù)用器48M的另一輸入。多路復(fù)用器/多路分配器48M的輸出被提供作為裝置10的輸出。
來自感應(yīng)放大器48NA的被鎖存的信號CSAOUT也被以反饋方式供給反饋電路48R，反饋電路48R與輸出線DL及DLB相連，鎖存器信號被用在編程期間的讀-修改-寫模式中，容后詳述。
參照圖4，顯示了圖3所示感應(yīng)電路36U的詳細(xì)電路圖。感應(yīng)電路或快速電流電平轉(zhuǎn)換器(QCLT)36U接收輸入線XDL上的數(shù)據(jù)，并將它的輸出提供給SDLB。每個XDL通過第一列解碼器46U與多個位線相連。每個SDLB通過第二列解碼器46L與多個頁鎖存器36L相連。頁鎖存器通過列解碼器38/40/42與對應(yīng)的輸出緩沖器相連。
QCLT 36U是一個電流模式模數(shù)轉(zhuǎn)換器，它把局部數(shù)據(jù)線XDL上的輸入電流信號轉(zhuǎn)換成二進(jìn)制碼，并把這些二進(jìn)制碼存儲在圖4所示的Q-鎖存器36U-2中。存儲在Q-鎖存器36U-2中的數(shù)據(jù)將被傳輸?shù)巾撴i存器34以用于時鐘輸出。在頁面模式非易失性存儲器的現(xiàn)有技術(shù)中，電流感應(yīng)裝置通常和數(shù)據(jù)存儲裝置組合在一起形成復(fù)雜的頁緩沖器。這種復(fù)雜的頁緩沖器通常難以在緊密的位線節(jié)距內(nèi)布局。同時，緊密的節(jié)距還限制了頁緩沖器設(shè)計(jì)的細(xì)致程度。此外為了適應(yīng)節(jié)距，電流感應(yīng)裝置經(jīng)常制作成原始形式。與現(xiàn)有技術(shù)不同，在本發(fā)明中，感應(yīng)裝置(QCLT)36U與數(shù)據(jù)存儲裝置(頁鎖存器34)完全分離。每32個位線共享1個QCLT。QCLT的節(jié)距較大。采用這種設(shè)計(jì)，感應(yīng)裝置QCLT可進(jìn)行高精度的電流感應(yīng)，同時頁鎖存器設(shè)計(jì)也能盡可能的簡單以適應(yīng)緊密的節(jié)距。
圖4是QCLT 36U的示意電路圖。各QCLT包含Q鎖存器36U-2、電流模式比較器36U-1、程序驅(qū)動電路36U-12、程序驗(yàn)證電路36U-13、預(yù)充電晶體管36U-10、以二極管連接的PMOS晶體管36U-7、三態(tài)反相器36U-3、直通柵晶體管36U-8/36U-9/36U-11/36U-4/36U-17、鎖存器復(fù)置電路36U-6、兩個鎖存器預(yù)置電路36U-5/36U-14，所有這些部件及其連接都如圖4所示。下面將討論QCLT 36U的操作。
圖4A是頁鎖存器34的示意電路圖。此頁鎖存器34簡單得就是一個SRAM單元。
QCLT 36U的編程/讀取操作如下。
參照圖4B，顯示了本發(fā)明的讀取操作的詳細(xì)時序圖。
為了進(jìn)行讀取操作，首先由復(fù)置電路36U-6把Q鎖存器36U-2的數(shù)據(jù)節(jié)點(diǎn)QD復(fù)置到0V。由預(yù)充電電路36U-10把選定的位線BLx(由XDL連接)預(yù)充電至BIASL-VTN。PMOS晶體管36U-7把單元電流映射到比較器36U-1。如果選定的單元沒有導(dǎo)通任何電流，比較器36U-1的輸出V0就維持在0V。如果選定的存儲單元導(dǎo)通了高于預(yù)定值的電流，則V0變成VCC。節(jié)點(diǎn)V0上的數(shù)據(jù)被提供給預(yù)設(shè)電路36U-5，而且當(dāng)信號latRd為高時，節(jié)點(diǎn)QD上的數(shù)據(jù)被提供給VCC。盡管1atRd高，但反相器36U-3仍然被三態(tài)化以防止到比較器36U-1的噪音反饋。隨后通過把信號xtlat及pglat都轉(zhuǎn)換成高，數(shù)據(jù)節(jié)點(diǎn)QD將通過數(shù)據(jù)線SDLB被傳輸至頁鎖存器34節(jié)點(diǎn)PD(如圖4A所示)。一旦數(shù)據(jù)節(jié)點(diǎn)QD在感應(yīng)之后變?yōu)楦?，直通柵晶體管36U-8將被切斷，比較器36U-1將被斷開和選定的位線XDL以及和選定的存儲單元的連接。由此，選定的存儲單元在感應(yīng)之后不再導(dǎo)電流，功耗也會大大減少。
參照圖4C，顯示了本發(fā)明的編程操作的詳細(xì)時序圖。
在開始編程操作前，由信號Rstpgb復(fù)置所有頁鎖存器34。然后通過第三列解碼器38/40/42把要編程的數(shù)據(jù)從IO墊裝入選定的頁鎖存器34。因?yàn)槊總€QCLT 36U的節(jié)點(diǎn)SDLB都與多個頁鎖存器34相連，因而在一次程序迭代期間，只有一個來自頁鎖存器34的數(shù)據(jù)可被上傳至Q鎖存器36U-2用于編程。為了上傳選定的頁鎖存器數(shù)據(jù)，信號pglat及xtlat都被切換至高，并通過把ph2切換至低(切換ph2b為高)而三態(tài)化Q鎖存器36U-2。其次，信號pgmd接通直通柵晶體管36U-11，它連接程序驅(qū)動器電路36U-12到局部數(shù)據(jù)線XDL。XDL通過第一列解碼器46U與選定的位線相連。
根據(jù)存儲在Q鎖存器36U-2的數(shù)據(jù)，選定的位線將被驅(qū)動至VCC-VTN或0V。如果要把選定的存儲單元編程為比其初始值更高的閾值電壓，那么它的位線將被降至0V(此為程序狀態(tài))。如果不打算更改選定存儲單元的閾值電壓，那么它的位線將被提升至VCC-VTN(此為程序禁止?fàn)顟B(tài))。
參照圖4D，顯示了本發(fā)明的編程驗(yàn)證操作的細(xì)節(jié)時序圖。
編程驗(yàn)證操作和圖4B中所示的電流感應(yīng)操作類似，所不同的是以不同方式修改Q鎖存器36U-2的數(shù)據(jù)節(jié)點(diǎn)QD。圖4B中，如果選定的存儲單元導(dǎo)通的電流高于預(yù)定值，節(jié)點(diǎn)QD將被翻轉(zhuǎn)至0V。圖4D圖中，如果選定的存儲單元沒有導(dǎo)通電流，則節(jié)點(diǎn)QD將被翻轉(zhuǎn)至VCC。如果對選定存儲單元成功地進(jìn)行了編程，則其閾值電壓將高于預(yù)定值，并且在驗(yàn)證條件下將不再導(dǎo)通電流。一旦達(dá)到此種無電流狀態(tài)，節(jié)點(diǎn)QD將被翻轉(zhuǎn)至VCC，其對應(yīng)的位線也將被提升至VCC-VTN(“編程禁止”態(tài))。每個QDB都被被NOR接線至PVDT，如圖4E所示。如果所有QDB都是高電平，則PVDT也將變成高電平。通過檢查PVDT，可以確定程序迭代為“通過”或“故障”。
參照圖4F，顯示了電流模式比較器36U-1的詳細(xì)電路圖。比較器36U-1接收輸入電壓線(如圖4中的Vin所示)和參考電壓Vref(如圖4中的BIASR所示)，分別轉(zhuǎn)換成電流信號Iin及Iref，并根據(jù)比較產(chǎn)生輸出電壓Vout(如圖4中的Vo所示)。
圖5是一個電路框圖，顯示了依照本發(fā)明的優(yōu)選實(shí)施方案執(zhí)行編程和讀操作的不同電路。
本發(fā)明的裝置還能進(jìn)行所謂的“無間隙讀取”。圖6圖是執(zhí)行頁面模式無間隙讀操作的時序圖。圖7是執(zhí)行圖6所示頁面模式讀取操作的流程圖。
在“無間隙讀取”操作中，預(yù)充電晶體管36U-10(顯示于第3A圖)用來在開始頁面模式讀取操作前將選定的位線預(yù)充電至預(yù)定電壓電平BIASL-VTN。預(yù)充電晶體管由信號XDLpb激活。信號YLSx是解碼過的信號，它表示對特定子頁18L-x的選擇。當(dāng)激活了特定的YLSx時，它對與子頁18L-x相關(guān)聯(lián)的32個位線預(yù)充電。例如，如果激活YLS0，則位線BL0、BL16、BL32、BL48、......、BL496都被預(yù)無電至BIASL-VIN。
為了執(zhí)行頁面模式讀取操作，首先由鎖存器重置電路36U-6重置Q鎖存器36U-2，并由位線預(yù)充電電路36U-10把選定的位線預(yù)充電至BIASL-VTN電壓電平。根據(jù)存儲在選定存儲單元中的數(shù)據(jù)，MBL(或位線或列線)將在位線預(yù)充電后被驅(qū)動至兩種二進(jìn)制電壓電平之任一高或低。存儲在存儲單元的數(shù)據(jù)可以是下列兩種狀態(tài)之一ON或OFF。每個狀態(tài)表示一個二進(jìn)制數(shù)據(jù)1或0。如果選定的存儲單元處于ON狀態(tài)，這個存儲單元將提取電流以將MBL由預(yù)充電電平BIASL-VTN放電至0V(低電平)。如果選定的單元處于OFF狀態(tài)，這個單元就不抽取電流，MBL維持在預(yù)充電電平BIASL-VTN(高)。在預(yù)充電后的位線到達(dá)電穩(wěn)態(tài)后，存儲在選定的存儲單元中的數(shù)據(jù)被轉(zhuǎn)換為XDL上對應(yīng)的電壓電平。
在顯示為“感應(yīng)出子頁(0)YLS<0>”的階段一個特定子頁X被選中。當(dāng)信號XDLpb走低時，選定的位線被預(yù)充電。當(dāng)YLS<0>第一次走高時，Rstqclt為高會導(dǎo)致出現(xiàn)鎖存器36U-2的復(fù)置，并且第一列解碼器46U中的晶體管也被導(dǎo)通。然后來自選定子頁x的存儲單元被讀取并存儲在相關(guān)聯(lián)的鎖存器3 4中。在顯示為“感應(yīng)出子頁(1)YLS<1>”的下一階段，選定第二個特定的子頁x+1。然后來自選定子頁x+1的存儲單元被讀出并存儲在相關(guān)聯(lián)的鎖存器3 4中。在顯示為“時鐘輸出子頁YL<0>”的下一時段中，存儲在子頁x相關(guān)的鎖存器3 4中的數(shù)據(jù)被時鐘輸出。在顯示為“時鐘輸出子頁YL<1>”的下一時段中，存儲在與子頁x+1相關(guān)聯(lián)的鎖存器34中的數(shù)據(jù)被時鐘輸出。但同時來自選定的第三個特定子頁x+2的存儲單元被讀出且存儲在相關(guān)聯(lián)的鎖存器中。隨后，在每個時段中，在來自與另一子頁相關(guān)的存儲單元的數(shù)據(jù)被讀出且存儲在其相關(guān)聯(lián)的鎖存器中的同時從鎖存器34讀取數(shù)據(jù)。
圖8是執(zhí)行圖4C～4D圖所示頁面模式編程操作的流程圖。這個流程圖包含兩個主循環(huán)。在開始編程操作前，所有頁鎖存器必需被復(fù)置成“編程禁止”狀態(tài)，起始地址必需輸入芯片上的地址計(jì)數(shù)器。編程的起始地址將由第一組片上地址寄存器鎖存。在循環(huán)1中，數(shù)據(jù)的字節(jié)將被順序裝入頁鎖存器。隨著地址計(jì)數(shù)器的增加，第二組地址寄存器存儲最后的地址作為編程的結(jié)束地址。在循環(huán)2中，將對連續(xù)的子頁依次編程。如上所述，兩組地址寄存器用來存儲編程的起始地址及結(jié)束地址。因此在這個循環(huán)中，只有先前在循環(huán)1中裝入數(shù)據(jù)的那些子頁才會被編程。也可為循環(huán)2中的每個子頁編程嵌入編程驗(yàn)證。
至今所描述的電路也可用來在存儲單元中存儲多級。在隨后的描述中，將詳細(xì)說明能夠進(jìn)行多級頁面模式讀取及編程操作的實(shí)施方案。
圖9顯示在快閃存儲器陣列中的多級單元的典型閾值電壓分布。單元閾值電壓分成四組。為每組指定兩位二進(jìn)制代碼。在這個圖中，為最低閾值電壓值組指定狀態(tài)“11”，為最高閾值電壓值組指定狀態(tài)“00”。采用這種狀態(tài)分配，二位二進(jìn)制數(shù)據(jù)被映射到4個閾值電壓電平。因此，可以四種不同閾值電壓電平形式存儲兩位元二進(jìn)制數(shù)據(jù)。為了操縱閾值電壓電平，單元首先被清至其最低閾值電平“11”。然后用多步編程迭代來逐步升高閾值電壓，直至達(dá)到期望的電平。
為了讀取多級存儲單元，采用多步驟感應(yīng)操作來檢測閾值電壓電平，并把其轉(zhuǎn)換成兩位二進(jìn)制碼。在多步驟感應(yīng)期間，多級電壓源被施加至CONG終端。施加至CONG的可變電壓電平用來作為檢測閾值電壓的參照。檢測算法是眾所周知的“多次逼近”。最初，CONG被設(shè)定為VCR1，感應(yīng)電路被導(dǎo)通以檢測選定的存儲單元是否導(dǎo)通電流。如果存儲單元導(dǎo)通電流，則閾值電壓屬于“11”組。如果存儲單元不導(dǎo)通電流，CONG將被設(shè)定為VCR2以感應(yīng)更高的電平。CONG電平被逐步地每次升高一些以感應(yīng)更高的閾值電壓電平。一旦找到選定存儲單元的閾值電壓電平，就指定并存儲對應(yīng)的二進(jìn)制碼。
圖10是用于多級讀取/編程操作的從圖4修改而成的QCLT 36U的示意圖?；窘Y(jié)構(gòu)與圖4所示實(shí)施方案大體相同，但與電路36U-2相關(guān)的Q鎖存器加倍，如36U-2H及36U-2L所示，并增加了模式識別電路PTR 36U-15/36U-16H36U-16L。
圖10A顯示了多級操作的頁鎖存器34。
圖10B是模式識別裝置PTR的示意電路圖。PTR電路用來有選擇地接受或拒絕一些特定的數(shù)據(jù)模式。在編程迭代開始前，PTR電路只接受載入Q鎖存器36U-2H/36U-2L的數(shù)據(jù)的特定模式。如果載入Q鎖存器36U-2H/36U-2L的數(shù)據(jù)未被PTR接受，則Q鎖存器36U-2H/36U-2L將被復(fù)置為“編程禁止”狀態(tài)。這種模式選擇裝置能夠消除對無需編程的存儲單元的過度編程。
這種多級QCLT36的編程/讀取操作細(xì)節(jié)說明如后。
參照圖10C～10F有關(guān)單元電流感應(yīng)的詳細(xì)時序圖。
多級讀取操作被分成3個連續(xù)段。在第一段，Q鎖存器36U的輸入{QDH，QDL}首先被36U-6H/36U-6L分別復(fù)置為{0，0}狀態(tài)。CONG被連接到多級電壓源的VCR1輸出，選定的位線由36U-10預(yù)充電至BIASL-VTN。PMOS晶體管36U-7把單元電流映射至比較器36U-1。如果選定單元的閾值電壓高于VCR1，則比較器36U-1的V0維持于0V。否則，如圖10C所示，當(dāng)信號latll(提供給36U-5H/36U-5L)為高時V0變成VCC并且Q鎖存器36U-2H/36U-2L的輸入{QDH，QDL}被翻轉(zhuǎn)成{1，1}狀態(tài)。當(dāng)lat11為高時，反相器36U-3H/36U-L被三態(tài)化以消除反饋回比較器36U-1的噪音。一旦Q鎖存器36U-2H/36U-2L的輸入{QDH，QDL}在感應(yīng)后變成{1，1}，則直通柵晶體管36U-8H/36U-8L將被切斷，并且比較器36U-1也將和選定的存儲單元斷開。由此，在感應(yīng)后選定的存儲單元不再導(dǎo)通電流，并且在感應(yīng)操作的其余時間數(shù)據(jù){QDH，QDL}被凍結(jié)。
在第二段，CONG被提高至VCR2，并被選定的位線預(yù)充電。如果選定單元的閾值電壓高于VCR2，則比較器36U-1的V0維持于0V。否則如圖10D所示，當(dāng)信號lat10為高時，V0變成VCC，且Q鎖存器36U-2H/36U-2L的輸入{QDH，QDL}被翻轉(zhuǎn)成{1，0}狀態(tài)。一旦輸入{QDH，QDL}在感應(yīng)后變成{1，0}狀態(tài)，則直通柵晶體管36U-8H將被切斷。在感應(yīng)操作的其余時間，數(shù)據(jù){QDH，QDL}將被凍結(jié)。
在第三段，CONG被提高至VCR3，選定的位線被預(yù)充電。如果選定存儲單元的閾值電壓高于VCR3，則比較器36U-1的V0維持于0V。否則，如圖10E所示，當(dāng)信號lat01為高時，V0變成VCC，{QDH，QDL}被翻轉(zhuǎn)為{0，1}狀態(tài)。一旦{QDH，QDL}在感應(yīng)后變成{0，1}，直通柵晶體管36U-8L將被切斷。在感應(yīng)操作的其余時間，數(shù)據(jù){QDH，QDL}被凍結(jié)。
如果選定單元的閾值電壓是高于VCR3，則{QDH，QDL}維持于{0，0}狀態(tài)，如圖10F所示。
當(dāng)信號xtlatH/xlatL及pglatH/pglatL變?yōu)楦邥r，數(shù)據(jù){QDH，QDL}將通過局部數(shù)據(jù)線SDLB被傳輸?shù)巾撴i存器34H/34L的節(jié)點(diǎn){PDH，PDL}。
至于將單元編程為多級，參照圖10G～10I中的詳細(xì)編程時序圖。
在開始編程操作前，由信號Rstpgb復(fù)置所有頁鎖存器34。然后通過第三列解碼器38/40/42把要編程的數(shù)據(jù)從I0設(shè)備載入選定的頁鎖存器34。由于每個QCLT 36U的節(jié)點(diǎn)SDLB都與多個頁鎖存器相連，這些頁鎖存器數(shù)據(jù)中只有一個{PDH，PDL}對可在一次編程迭代期間上傳至{QDH，QDL}進(jìn)行編程。為了上傳所選的{PDH，PDL}，pglatH/pglatL及xtlatH/xlatL被切換成高，并通過切換ph2/ph3為低(ph2b/pb3b為高)而使Q鎖存器36U-2H/36U-2L三態(tài)化。
載入{QDH，QDL}后，通過適當(dāng)?shù)厍袚Q信號loadPatL、loadPatM、loadPatH及patRec而激活PTR 36U-15以檢驗(yàn){QDH，QDL}的數(shù)據(jù)模式。不同的{QDH，QDL}模式表示單元將被編程的不同閾值電壓電平。本發(fā)明的多級編程算法則將根據(jù)目標(biāo)閾值電壓電平有選擇地接受特定{QDH，QDL}模式。如果{QDH，QDL}模式未被PTR所接受，則{QDH，QDL}將被36U-16H/36H-16L設(shè)定為“編程禁止”狀態(tài)(“11”狀態(tài))。例如，如圖10G所示，目標(biāo)閾值電壓電平為“10”。數(shù)據(jù)模式“10”、“01”、“00”將被接受，數(shù)據(jù)模式“11”為“編程禁止”狀態(tài)。圖10H中目標(biāo)電平為“01”。數(shù)據(jù)模式“01”及“00”可以被接受。模式“10”被拒絕，原因在于電平10低于目標(biāo)電平而不能過量編程至電平“01”。在圖10I中，目標(biāo)電平為“00”，數(shù)據(jù)模式“01”、“10”將被拒絕以防止被過量編程成為電平“00”。
隨后，信號pgmd導(dǎo)通連接編程電路36U-12到局部數(shù)據(jù)線XDL的直通柵晶體管36U-11。XDL通過第一列解碼器46U連接至選定的位線。根據(jù)Q鎖存器中所存儲的{QDH，QDL}數(shù)據(jù)，選定的位線將被驅(qū)動至VCC-VTN或0V。如果選定的存儲單元將被編程至比其初始值更高的閾值電壓，則其位線將被下調(diào)至0伏特。如果選定存儲單元的閾值電壓不會被修改，則其位線將被上調(diào)至VCC-VTN。圖10J是多級編程驗(yàn)證的時序圖。
編程驗(yàn)證操作類似于圖10C所示的電流感應(yīng)操作，不同之處是以不同的方式修改數(shù)據(jù){QDH，QDL}。根據(jù)目標(biāo)閾值電壓電平，CONG被設(shè)定為VCR1、VCR2或VCR3之一。如果選定存儲單元未導(dǎo)通電流，則{QDH，QDL}將被翻轉(zhuǎn)為“編程禁止”狀態(tài)(“11”狀態(tài))。如果選定存儲單元被成功地編程，則其閾值電壓將高于目標(biāo)電平，并且在驗(yàn)證條件下將不導(dǎo)通電流。一旦達(dá)到無電流狀態(tài)，{QDH，QDL}將被翻轉(zhuǎn)為“11”，其對應(yīng)位線也將被上調(diào)至VCC-VTN(“編程禁止”狀態(tài))。每個QDHB/QDLB也都被NOR接線至PVDT。如果所有QDH/QDL都變成高，則PVDT也變高。通過檢驗(yàn)PVDT，可確定編程迭代是“通過”或“故障”。圖10K顯示了QDHB/QDLB節(jié)點(diǎn)被如何接線來形成NOR邏輯。
圖11是執(zhí)行多級頁面模式編程操作的流程圖。這個流程圖與圖8大體相同，不同的是增加了一個額外的數(shù)據(jù)模式識別算法以消除過量編程(參照圖10B PTR)。
圖11A是由第11圖修改而成的另一流程圖。這個流程圖中，更改了數(shù)據(jù)模式識別算法，圖11B中所示的新PTR用來代替圖10B的PTR。于在這個新算法中，對每個目標(biāo)閾值電壓電平只接受一種特定的模式。例如，如果目標(biāo)電平是“10”，則只接受模式“10”，所有其它模式都被拒絕(翻轉(zhuǎn)為“編程禁止”狀態(tài))。
參照圖10B，顯示了PTR 36U-15的一種實(shí)施方案。信號loadPatAII被提供給晶體管80的柵極。晶體管80連接輸出信號hitb到節(jié)點(diǎn)98。在節(jié)點(diǎn)98有6個并聯(lián)的分支通路標(biāo)示為a、b、c、d、e及f。信號loadPatL被提供給晶體管82a、82b及82c的柵極。信號loadPatM被提供給晶體管84d及84e的柵極。信號loadPatH被提供給晶體管86f的柵極。數(shù)據(jù)信號QDH被提供給晶體管88c的柵極。信號QDH的反相QDHB被提供給晶體管90a、90b、90d、90e及90f的柵極。信號QDL被提供給晶體管92b及92e的柵極。信號QDL的反相QDLB供給晶體管94a、94c、94d及94f的柵極。如同從圖10B所看到的那樣，同一電流通路的所有晶體管(a、b、c、d、e或f)是串行連接的。因而晶體管82a、90a及94a是串行連接的。同樣晶體管82b、90b及92b也是串行連接的。雖然在圖10B中顯示的名稱是“00”、“01”及“10”。但應(yīng)該注意到這些并非輸入。而是注釋，顯示{QDH，QDL}狀態(tài)何時連接hitb到地，如下所述。
在圖10B中，當(dāng)loadPatAII＝1時，晶體管80連接hitb到節(jié)點(diǎn)98。此外，如果loadPatL＝1以及如果QDHB＝“1”及QDLB＝“1”，則hitb將通過晶體管82a、90a及94a連接至Vss。當(dāng)QDHB＝“1”且QDLB＝“1”時，這意味著信號的反相，或QDH及QDL皆為“0”。因而當(dāng){QDH，QDL}處于{0，0}狀態(tài)時hitb被接地。同樣，如果loadPatL＝1且{QDH，QDL}處于{0，1}狀態(tài)，則hitb通過晶體管82b、90b及92b接地。如果loadPatL＝1且{QDH，QDL}處于{1，0}狀態(tài)，則hitb通過晶體管82c、88c及94c接地。當(dāng)loadPatM＝1且{QDH，QDL}處于{0，0}狀態(tài)時，或當(dāng)loadPatM＝1且{QDH，QDL}處于{0，1}狀態(tài)時；或當(dāng)loadPatH＝1且{QDH，QDL}處于{0，0}狀態(tài)時，出現(xiàn)hitb何時被接地的其它三種條件。一旦hitb＝0，數(shù)據(jù){QDH，QDL}就會被接受并將被編程入存儲單元。
相反，在圖11B中，當(dāng)loadPatAII＝1且loadPatL＝1時，如果{QDH，QDL}狀態(tài)為“10”，則hitb將變成0。當(dāng)loadPatAII＝1、loadPatM＝1時，如果{QDH，QDL}狀態(tài)為“01”，則hitb將變成0。
最后當(dāng)loadPatAII＝1且loadPatH＝1時，如果{QDH，QDL}狀態(tài)為“00”，則hitb將變成0。一旦hitb＝0，{QDH，QDL}數(shù)據(jù)就會被接受并將被編程入存儲單元。
參照圖11圖中所示編程算法，采用了圖10B的PTR。當(dāng)編程電平＝“10”，loadPatAII＝1且loadPatL＝1時，如果{QDH，QDL}等于“00”、“ 01”或“10”的任意一個，hitb將為0。將要編程為三種不同電平“00”、“01”、“10”的單元首先被編程為電平“01”，如圖10G所示。當(dāng)編程電平＝“01”，loadPatAII＝1且loadPatM＝1時，如果{QDH，QDL}等于“00”或“01”中任一，則hitb將為0。如果{QDH，QDL}＝“10”，則hitb將為1并且{QDH，QDL}也將被翻轉(zhuǎn)為“11”。將要編程為兩種不同電平“00”或“01”的單元隨后被編程成為電平“01”，如圖10H所示。當(dāng)編程電平＝“00”，loadPatAII＝1且loadPatH＝1時，如果{QDH，QDL}等于“00”，則hitb將為0。如果{QDH，QDL}＝“01”或“10”，則hitb將為1且{QDH，QDL}也將被翻轉(zhuǎn)為“11”。將被編程成為電平“00”的存儲單元隨后被編程成為電平“00”，如圖10I所示。本算法中，將被編程為不同電平(“00”、“01”、“10”)的單元經(jīng)這種方式編程后，所有那些存儲單元首先都被編程為最低電平(本例為“10”)，而不管它們各自的目標(biāo)電平。接著，在隨后的編程區(qū)間，存儲單元被編程為中間電平(“01”)。在這個編程區(qū)間中，目標(biāo)為電平“10”的單元將被PTR裝置有選擇地拒絕(當(dāng)hitb＝1時)。只有目標(biāo)電平為“00”及“01”的單元將被編程為電平“01”。同樣，在最后的編程區(qū)間中，只有目標(biāo)電平為“00”的單元將被編程為電平“00”，而目標(biāo)電平為“10”及“01”的單元將被有選擇地拒絕。
圖11A與圖11的編程算法區(qū)別只在PTR裝置部分以及基于這種差異的操作方法。在圖11A所示的編程算法中，采用了圖11B的PTR。當(dāng)編程電平＝“10”，loadPatAII＝1且loadPatL＝1時，只在{QDH，QDL}等于“10”時，hitb才為0。將被編程為電平“10”的單元被編程為電平“01”。當(dāng)編程電平＝“01”，loadPatAII＝1且loadPatM＝1時，只在{QDH，QDL}等于“01”時hitb才為0。將被編程為電平“01”的單元被編程為電平“01”。當(dāng)編程電平＝“00”，loadPatAII＝1且loadPatH＝1時，只在{QDH，QDL}等于“00”時hitb才為0。將被編程為電平“00”的單元被編程為電平“00”。在這個算法中，將被編程為不同電平(“00”、“01”、“10”)的單元被以這樣的方式編程，其結(jié)果是相同目標(biāo)電平的單元在一個編程區(qū)間內(nèi)被編程為各自的目標(biāo)電平。在電平“10”的編程區(qū)間，電平“00”及“01”將被拒絕(hitb＝1)。在電平“01”的編程區(qū)間，電平“00”及“10”將被拒絕。在電平“00”的編程區(qū)間，電平“01”及“10”將被拒絕。
權(quán)利要求
1.一種集成電路非易失性存儲裝置，包含一非易失性存儲單元頁面，排列成多個非易失性存儲單元子頁，這些子頁與相應(yīng)的多個字線和多個位線電耦合；第一多路復(fù)用器/多路分配器電路，與所述多個位線電耦合，并用于與多個第一多路復(fù)用的線接口；多個電流感應(yīng)放大器，各自有一輸入線及一輸出線，所述輸入線與第一多路復(fù)用的線相耦合；每個電流感應(yīng)放大器，具有對應(yīng)于第一多個位線的節(jié)距，用于共享來自所述第一多個位線對存儲單元的感應(yīng)；所述多個電流感應(yīng)放大器用于產(chǎn)生沿著所述多個輸出線供應(yīng)的多個感應(yīng)信號；第二多路復(fù)用器/多路分配器電路，它與所述多個輸出線電耦合，用于與多個第二多路復(fù)用的線接口；多個電頁鎖存器，各自有一鎖存輸入線及一鎖存輸出線，該鎖存輸入線與第二多路復(fù)用的線相耦合；每個頁鎖存器具有對應(yīng)于第二多個位線的節(jié)距用于共享到或自第二多個位線的非易失性存儲單元的數(shù)據(jù)的存儲；該多個頁鎖存器用于存儲多個數(shù)據(jù)；I/O數(shù)據(jù)緩沖器，與所述多個頁鎖存器的所述鎖存輸出線相耦合；以及讀取控制器電路，用于初始化讀取操作以通過所述多個電流感應(yīng)放大器從非易失性存儲單元所述頁讀取數(shù)據(jù)，同時由所述頁鎖存器傳輸數(shù)據(jù)至所述I/O數(shù)據(jù)緩沖器。
2.權(quán)利要求1的裝置，其中對應(yīng)于第一多個位線的所述節(jié)距大于對應(yīng)于第二多個位線的所述節(jié)距。
3.權(quán)利要求2的裝置，其中每個電流感應(yīng)放大器具有對應(yīng)于32位線寬度的節(jié)距。
4.權(quán)利要求3的裝置，其中每個頁鎖存器具有對應(yīng)于兩個位線寬度的節(jié)距。
5.權(quán)利要求1的裝置，其中所述讀取控制器電路初始化讀取操作以通過對應(yīng)的電流感應(yīng)放大器從非易失性存儲單元的第一子頁讀取數(shù)據(jù)，同時把數(shù)據(jù)從頁鎖存器的第二子頁傳輸至所述I/O數(shù)據(jù)緩沖器。
6.權(quán)利要求1的裝置，其中每個子頁還包含多個非相鄰均勻間隔的位線，存儲單元耦合于其上。
7.權(quán)利要求1的裝置，其中每個電流感應(yīng)放大器包含電流比較器，它有兩個輸入端和一個輸出端，第一輸入端用于接收來自第一解碼過的列線的第一電流，第二輸入端用于接收參考電流并沿所述輸出端提供結(jié)果信號；鎖存器，用于存儲來自所述比較器的所述輸出端的所述結(jié)果信號；復(fù)置電路，用于復(fù)置所述鎖存器；以及三態(tài)隔離電路，位于所述鎖存器與所述第一解碼過的列線間，用以隔開所述鎖存器與所述第一解碼過的列線。
8.權(quán)利要求7的裝置，其中所述電流感應(yīng)放大器還包含多個鎖存器，用于存儲來自多級非易失性存儲單元的數(shù)據(jù)。
9.一種集成電路存儲裝置，包含浮柵存儲單元陣列，它與相應(yīng)的多個字線和多個位線電耦合；所述陣列被排列成存儲單元多個子頁，各存儲單元用于存儲由多個位表示的多個狀態(tài)；多個子頁緩沖器，它們被電耦合到所述多個位線，用于存儲外部提供給該裝置的并且將被編程入與所述多個位線耦合的所述存儲單元的數(shù)據(jù)；編程控制電路，它包括一模式識別電路，與該多個子頁緩沖器相耦合，用于初始化編程操作以把數(shù)據(jù)順序地從一個子頁緩沖器編程至存儲單元的相關(guān)子頁，并用于控制對各存儲單元從一種狀態(tài)到另一種狀態(tài)的編程，直到來自所述多個子頁緩沖器的數(shù)據(jù)被編程入所述多個子頁存儲單元為止。
10.權(quán)利要求9的存儲裝置，其中每個子頁還包含多個非相鄰均勻間隔的位線，存儲單元耦合于其上。
11.權(quán)利要求10的存儲裝置，其中每個子頁緩沖器與多個相鄰位線相關(guān)聯(lián)；并且列選擇電路用于選擇子頁緩沖器至所述多個相鄰位線之一。
12.權(quán)利要求9的存儲裝置，其中模式識別電路包含一個組合邏輯電路，用于決定何時到達(dá)各存儲單元的多個狀態(tài)并用于禁止把所述存儲單元編程為不同狀態(tài)。
13.一種對非易失性存儲裝置編程的方法，該非易失性存儲裝置具有一非易失性浮柵存儲單元陣列，這些存儲單元與相應(yīng)多個字線及多個位線電耦合；該陣列被排列成多個存儲單元子頁，該方法包含一次對一存儲單元子頁編程，其中在每個存儲單元子頁中，數(shù)據(jù)被順序編程至與多個非相鄰且均勻間隔的位線相耦合的多個存儲單元；通過把存儲單元從一種狀態(tài)編程到另一種狀態(tài)而對一個子頁中的每個存儲單元順序編程；并且在一個存儲單元的每個狀態(tài)后驗(yàn)證編程以確保該單元被編程。
14.權(quán)利要求13的方法，其中所述編程步驟把所有單元編程為第一狀態(tài)而不管所期望的狀態(tài)。
15.權(quán)利要求14的方法，其中所述編程步驟還包含遞增地把特定的單元編程為第二狀態(tài)，其中所述特定存儲單元構(gòu)成具有所期望的狀態(tài)而不是所述第一狀態(tài)的所有單元。
16.權(quán)利要求13的方法，其中所述編程步驟只把將成為其期望的狀態(tài)的單元編程而不對其它單元編程。
全文摘要
一種非易失性半導(dǎo)體存儲器，包括多個成行及成列排列的存儲單元、多個字線、多個位線、多個輸出緩沖器(48)、多個頁鎖存器(34)、以及多個快速電流電平轉(zhuǎn)換器(QCLT，36U)。每個QCLT(36U)是都通過第一列解碼器(46U)連接到多個位線并由它們共享，并通過第二列解碼器(46L)連接到多個頁鎖存器(34)。每個頁鎖存器(34)通過第三列解碼器電路(38/40/42)與一個對應(yīng)的輸出緩沖器(48)相連。頁鎖存器(34)被分組為多個子頁(18L－n)。QCLT(36U)進(jìn)行高速高精度的電流模式比較，并將比較結(jié)果轉(zhuǎn)成二進(jìn)碼。
文檔編號G11C16/10GK1520594SQ02811375
公開日2004年8月11日 申請日期2002年3月26日 優(yōu)先權(quán)日2001年4月6日
發(fā)明者曹正中 申請人:積憶科技股份有限公司