專利名稱：半導(dǎo)體存儲(chǔ)器的制作方法
專利說(shuō)明半導(dǎo)體存儲(chǔ)器 [發(fā)明所屬的技術(shù)領(lǐng)域]本發(fā)明涉及半導(dǎo)體存儲(chǔ)器，更特定地涉及備有SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)器的結(jié)構(gòu)。圖24是表示現(xiàn)有SRAM存儲(chǔ)單元結(jié)構(gòu)的電路圖。NMOS晶體管Q1、Q4是驅(qū)動(dòng)用晶體管(也可稱為“驅(qū)動(dòng)晶體管”)，NMOS晶體管Q3、Q6是傳輸用晶體管(也可稱為“存取晶體管”)，PMOS晶體管Q2、Q5是負(fù)載晶體管，有時(shí)也形成電阻元件代替PMOS晶體管Q2、Q5。
NMOS晶體管Q1、Q4的各源極被連接在給出GND電位的電源2上。PMOS晶體管Q2、Q5的各源極被連接在給出規(guī)定的電源電位(Vdd)的電源1上。NMOS晶體管Q1及PMOS晶體管Q2的各漏極被連接在存儲(chǔ)節(jié)點(diǎn)ND1上。NMOS晶體管Q4及PMOS晶體管Q5的各漏極被連接在存儲(chǔ)節(jié)點(diǎn)ND2上。存儲(chǔ)節(jié)點(diǎn)ND1連接NMOS晶體管Q4及PMOS晶體管Q5的各柵極。存儲(chǔ)節(jié)點(diǎn)ND2連接NMOS晶體管Q1及PMOS晶體管Q2的各柵極。NMOS晶體管Q3的柵極連接字線WL、源極連接存儲(chǔ)節(jié)點(diǎn)ND1、漏極連接位線BL0。NMOS晶體管Q6的柵極連接字線WL、源極連接存儲(chǔ)節(jié)點(diǎn)ND2、漏極連接位線BL1。
圖25原理性地示出了現(xiàn)有SRAM存儲(chǔ)單元結(jié)構(gòu)的俯視圖。在硅襯底上局部地形成元件隔離絕緣膜4，通過(guò)元件隔離絕緣膜4規(guī)定元件形成區(qū)域。圖24所示的NMOS晶體管Q1都具有n+型的源區(qū)5及漏區(qū)6。并且，PMOS晶體管Q2都具有p+型的源區(qū)8及漏區(qū)9。同樣，NMOS晶體管Q4都具有n+型的源區(qū)10及漏區(qū)11。并且，PMOS晶體管Q5都具有型p+的源區(qū)13及漏區(qū)14。另外，NMOS晶體管Q3都具有n+型的源區(qū)6及漏區(qū)15，NMOS晶體管Q6都具有n+型的源區(qū)11及漏區(qū)16。
NMOS晶體管Q1及PMOS晶體管Q2具有共同的柵結(jié)構(gòu)7，柵結(jié)構(gòu)7與NMOS晶體管Q4及PMOS晶體管Q5的各漏區(qū)11、14連接。同樣，NMOS晶體管Q4及PMOS晶體管Q5具有共同的柵結(jié)構(gòu)12，柵結(jié)構(gòu)12與NMOS晶體管Q1及PMOS晶體管Q2的各漏區(qū)6、9連接。另外，NMOS晶體管Q3、Q6具有共同的柵結(jié)構(gòu)17，柵結(jié)構(gòu)17具有字線WL的功能。但是，還存在如下問(wèn)題如果說(shuō)與現(xiàn)有這樣的半導(dǎo)體存儲(chǔ)器有關(guān)，則容易發(fā)生從封裝材料等中發(fā)射的α射線等電離性放射線入射到存儲(chǔ)單元而使存儲(chǔ)信息被破壞的現(xiàn)象(軟錯(cuò)誤)。
例如，參照?qǐng)D24，假定存儲(chǔ)節(jié)點(diǎn)ND1的電位為高電平，存儲(chǔ)節(jié)點(diǎn)ND2的電位為低電平。在這種狀況下，當(dāng)α射線入射NMOS晶體管Q1的漏區(qū)時(shí)，由于α射線的照射而產(chǎn)生大量電子-空穴對(duì)。產(chǎn)生的電子被NMOS晶體管Q1的漏極收集，使存儲(chǔ)節(jié)點(diǎn)ND1的電位從高電平變化為低電平。于是，存儲(chǔ)節(jié)點(diǎn)ND1的電位變化被傳遞到NMOS晶體管Q4及PMOS晶體管Q5，使存儲(chǔ)節(jié)點(diǎn)ND2的電位從低電平變化為高電平。并且，存儲(chǔ)節(jié)點(diǎn)ND2的電位變化被傳遞到NMOS晶體管Q1及PMOS晶體管Q2。作為以上結(jié)果，半導(dǎo)體存儲(chǔ)器的存儲(chǔ)信息遭到破壞。
本發(fā)明是為解決這樣的問(wèn)題而完成的，其目的在于獲得高的耐軟錯(cuò)誤性的半導(dǎo)體存儲(chǔ)器。本發(fā)明中第一方面所述的存儲(chǔ)器是備有靜態(tài)隨機(jī)存取存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)器。該靜態(tài)隨機(jī)存取存儲(chǔ)單元具有通過(guò)第一存儲(chǔ)節(jié)點(diǎn)相互連接的第一驅(qū)動(dòng)用晶體管、第一負(fù)載元件和第一傳輸用晶體管；以及通過(guò)第二存儲(chǔ)節(jié)點(diǎn)相互連接的第二驅(qū)動(dòng)用晶體管、第二負(fù)載元件和第二傳輸用晶體管，第一驅(qū)動(dòng)用晶體管具有的第一柵電極被連接在第二存儲(chǔ)節(jié)點(diǎn)上，第二驅(qū)動(dòng)用晶體管具有的第二柵電極被連接在第一存儲(chǔ)節(jié)點(diǎn)上，該半導(dǎo)體存儲(chǔ)器的特征在于還備有覆蓋第一柵電極的一部分而形成的第一保護(hù)膜，沒(méi)有被第一保護(hù)膜覆蓋部分的第一柵電極有在第一柵絕緣膜上依次層疊第一半導(dǎo)體層和第一金屬-半導(dǎo)體化合物層的結(jié)構(gòu)，被第一保護(hù)膜覆蓋部分的第一柵電極有在第一柵絕緣膜上形成第一半導(dǎo)體層，在第一半導(dǎo)體層上不形成第一金屬-半導(dǎo)體化合物層的結(jié)構(gòu)。
并且，本發(fā)明中第二方面所述的半導(dǎo)體存儲(chǔ)器就是第一方面所述的半導(dǎo)體存儲(chǔ)器，其特征在于還備有覆蓋第二柵電極的一部分而形成的第二保護(hù)膜，沒(méi)有被第二保護(hù)膜覆蓋部分的第二柵電極有在第二柵絕緣膜上依次層疊第二半導(dǎo)體層和第二金屬-半導(dǎo)體化合物層的結(jié)構(gòu)，被第二保護(hù)膜覆蓋部分的第二柵電極有在第二柵絕緣膜上形成第二半導(dǎo)體層，在第二半導(dǎo)體層上不形成第二金屬-半導(dǎo)體化合物層的結(jié)構(gòu)。
并且，本發(fā)明中第三方面所述的半導(dǎo)體存儲(chǔ)器是備有靜態(tài)隨機(jī)存取存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)器，該靜態(tài)隨機(jī)存取存儲(chǔ)單元具有通過(guò)第一存儲(chǔ)節(jié)點(diǎn)相互連接的第一驅(qū)動(dòng)用晶體管、第一負(fù)載元件和第一傳輸用晶體管；以及通過(guò)第二存儲(chǔ)節(jié)點(diǎn)相互連接的第二驅(qū)動(dòng)用晶體管、第二負(fù)載元件和第二傳輸用晶體管，第一驅(qū)動(dòng)用晶體管具有的第一柵電極被連接在第二存儲(chǔ)節(jié)點(diǎn)上，第二驅(qū)動(dòng)用晶體管具有的第二柵電極被連接在第一存儲(chǔ)節(jié)點(diǎn)上，該半導(dǎo)體存儲(chǔ)器的特征在于還包括具有與第一柵電極連接的第一雜質(zhì)導(dǎo)入?yún)^(qū)和與第二存儲(chǔ)節(jié)點(diǎn)連接的第二雜質(zhì)導(dǎo)入?yún)^(qū)的第一電阻附加用晶體管，第一柵電極通過(guò)第一電阻附加用晶體管與第二存儲(chǔ)節(jié)點(diǎn)連接。
并且，本發(fā)明中第四方面所述的半導(dǎo)體存儲(chǔ)器就是第三方面所述的半導(dǎo)體存儲(chǔ)器，其特征在于還備有與第一及第二負(fù)載元件連接的、給出規(guī)定的電源電位的電源，第一電阻附加用晶體管是NMOS晶體管，第一電阻附加用晶體管的柵電極與電源連接。
并且，本發(fā)明中第五方面所述的半導(dǎo)體存儲(chǔ)器就是第三方面所述的半導(dǎo)體存儲(chǔ)器，其特征在于還備有與第一及第二驅(qū)動(dòng)用晶體管連接的、給出GND電位的電源，第一電阻附加用晶體管是PMOS晶體管，第一電阻附加用晶體管的柵電極與上述電源連接。
并且，本發(fā)明中第七方面所述的半導(dǎo)體存儲(chǔ)器就是第三方面所述的半導(dǎo)體存儲(chǔ)器，其特征在于第一電阻附加用晶體管還具有與第一及第二雜質(zhì)導(dǎo)入?yún)^(qū)的導(dǎo)電類型相同導(dǎo)電類型的溝道區(qū)，第一電阻附加用晶體管的柵電極與第一或第二雜質(zhì)導(dǎo)入?yún)^(qū)連接。
并且，本發(fā)明中第九方面所述的半導(dǎo)體存儲(chǔ)器就是第三方面所述的半導(dǎo)體存儲(chǔ)器，其特征在于第一電阻附加用晶體管的閾值電壓比第一及第二驅(qū)動(dòng)用晶體管的閾值電壓低，第一電阻附加用晶體管的柵電極與第一或第二雜質(zhì)導(dǎo)入?yún)^(qū)連接。
并且，本發(fā)明中第十一方面所述的半導(dǎo)體存儲(chǔ)器就是第三方面所述的半導(dǎo)體存儲(chǔ)器，其特征在于還備有與第一及第二傳輸用晶體管的各柵電極連接的字線，第一電阻附加用晶體管是NMOS晶體管，第一電阻附加用晶體管的柵電極與字線連接。
并且，本發(fā)明中第十二方面所述的半導(dǎo)體存儲(chǔ)器就是第三至第十一方面中任一方面所述的半導(dǎo)體存儲(chǔ)器，其特征在于還包括具有與第二柵電極連接的第三雜質(zhì)導(dǎo)入?yún)^(qū)和與第一存儲(chǔ)節(jié)點(diǎn)連接的第四雜質(zhì)導(dǎo)入?yún)^(qū)的第二電阻附加用晶體管，第二柵電極通過(guò)第二電阻附加用晶體管與第一存儲(chǔ)節(jié)點(diǎn)連接。
并且，本發(fā)明中第十三方面所述的半導(dǎo)體存儲(chǔ)器就是第三至第十二方面中任一方面所述的半導(dǎo)體存儲(chǔ)器，其特征在于還備有半導(dǎo)體襯底；以及在半導(dǎo)體襯底的主面上形成的層間絕緣膜，第一柵電極通過(guò)柵絕緣膜在半導(dǎo)體襯底的主面上形成，第二存儲(chǔ)節(jié)點(diǎn)在上述半導(dǎo)體襯底的主面內(nèi)形成，第一電阻附加用晶體管是在層間絕緣膜上形成的薄膜晶體管。

圖1是表示本發(fā)明的實(shí)施例1的SRAM存儲(chǔ)單元結(jié)構(gòu)的電路圖。
圖2是原理性地表示本發(fā)明的實(shí)施例1的SRAM存儲(chǔ)單元結(jié)構(gòu)的俯視圖。
圖3是表示沿著圖2中所示的線段X1-X1位置的剖面結(jié)構(gòu)的剖面圖。
圖4是表示沿著圖2中所示的線段X2-X2位置的剖面結(jié)構(gòu)的剖面圖。
圖5是表示本發(fā)明的實(shí)施例2的SRAM存儲(chǔ)單元結(jié)構(gòu)的電路圖。
圖6是原理性地表示本發(fā)明的實(shí)施例2的SRAM存儲(chǔ)單元結(jié)構(gòu)的俯視圖。
圖7是表示本發(fā)明的實(shí)施例3的SRAM存儲(chǔ)單元結(jié)構(gòu)的電路圖。
圖8是表示本發(fā)明的實(shí)施例3的第1變例的SRAM存儲(chǔ)單元結(jié)構(gòu)的電路圖。
圖9是表示本發(fā)明的實(shí)施例3的第2變例的SRAM存儲(chǔ)單元結(jié)構(gòu)的電路圖。
圖10是表示本發(fā)明的實(shí)施例4的SRAM存儲(chǔ)單元結(jié)構(gòu)的電路圖。
圖11是表示本發(fā)明的實(shí)施例4的第1變例的SRAM存儲(chǔ)單元結(jié)構(gòu)的電路圖。
圖12是表示本發(fā)明的實(shí)施例4的第2變例的SRAM存儲(chǔ)單元結(jié)構(gòu)的電路圖。
圖13是表示本發(fā)明的實(shí)施例5的SRAM存儲(chǔ)單元結(jié)構(gòu)的電路圖。
圖14是表示本發(fā)明的實(shí)施例6的SRAM存儲(chǔ)單元結(jié)構(gòu)的電路圖。
圖15是原理性地表示本發(fā)明的實(shí)施例7的SRAM存儲(chǔ)單元結(jié)構(gòu)的俯視圖。
圖16是表示沿著圖15中所示的線段X3-X3位置的剖面結(jié)構(gòu)的剖面圖。
圖17是表示沿著圖15中所示的線段X4-X4位置的剖面結(jié)構(gòu)的剖面圖。
圖18是原理性地表示本發(fā)明的實(shí)施例7的第1變例的SRAM存儲(chǔ)單元結(jié)構(gòu)的俯視圖。
圖19是表示沿著圖18中所示的線段X5-X5位置的剖面結(jié)構(gòu)的剖面圖。
圖20是表示沿著圖18中所示的線段X6-X6位置的剖面結(jié)構(gòu)的剖面圖。
圖21是原理性地表示本發(fā)明的實(shí)施例7的第2變例的SRAM存儲(chǔ)單元結(jié)構(gòu)的俯視圖。
圖22是表示沿著圖21中所示的線段X7-X7位置的剖面結(jié)構(gòu)的剖面圖。
圖23是表示沿著圖21中所示的線段X8-X8位置的剖面結(jié)構(gòu)的剖面圖。
圖24是表示現(xiàn)有的SRAM存儲(chǔ)單元結(jié)構(gòu)的電路圖。
圖25是原理性地表示現(xiàn)有的SRAM存儲(chǔ)單元結(jié)構(gòu)的俯視圖。實(shí)施例1圖1是示出本發(fā)明的實(shí)施例1的SRAM存儲(chǔ)單元結(jié)構(gòu)的電路圖。NMOS晶體管Q1、Q4是驅(qū)動(dòng)用晶體管(也可稱為“驅(qū)動(dòng)晶體管”)，NMOS晶體管Q3、Q6是傳輸用晶體管(也可稱為“存取晶體管”)。PMOS晶體管Q2、Q5是負(fù)載晶體管，有時(shí)也形成電阻元件代替PMOS晶體管Q2、Q5。
NMOS晶體管Q1、Q4的各源極被連接在給出GND電位的電源2上。PMOS晶體管Q2、Q5的各源極被連接在給出規(guī)定的電源電位Vdd(0.5～5.0V左右)的電源1上。NMOS晶體管Q1及PMOS晶體管Q2的各漏極被連接在存儲(chǔ)節(jié)點(diǎn)ND1上。NMOS晶體管Q4及PMOS晶體管Q5的各漏極被連接在存儲(chǔ)節(jié)點(diǎn)ND2上。存儲(chǔ)節(jié)點(diǎn)ND1通過(guò)電阻3被連接在NMOS晶體管Q4及PMOS晶體管Q5的各柵極上。存儲(chǔ)節(jié)點(diǎn)ND2被連接在NMOS晶體管Q1及PMOS晶體管Q2的各柵極上。NMOS晶體管Q3的柵極被連接在字線WL上，源極被連接在存儲(chǔ)節(jié)點(diǎn)ND1上，漏極被連接在位線BL0上。NMOS晶體管Q6的柵極被連接在字線WL上，源極被連接在存儲(chǔ)節(jié)點(diǎn)ND2上，漏極被連接在位線BL1上。
圖2是原理性地示出了本實(shí)施例1的SRAM存儲(chǔ)單元結(jié)構(gòu)的俯視圖。在硅襯底上局部地形成元件隔離絕緣膜4，由元件隔離絕緣膜4規(guī)定元件形成區(qū)域。圖1所示的NMOS晶體管Q1都具有n+型的源區(qū)5及漏區(qū)6。并且，PMOS晶體管Q2都具有p+型的源區(qū)8及漏區(qū)9。同樣，NMOS晶體管Q4都具有n+型的源區(qū)10及漏區(qū)11。并且，PMOS晶體管Q5都具有p+型的源區(qū)13及漏區(qū)14。另外，NMOS晶體管Q3都具有n+型的源區(qū)6及漏區(qū)15，NMOS晶體管Q6都具有n+型的源區(qū)11及漏區(qū)16。
NMOS晶體管Q1及PMOS晶體管Q2具有共同的柵結(jié)構(gòu)7，柵結(jié)構(gòu)7與NMOS晶體管Q4及PMOS晶體管Q5的各漏區(qū)11、14連接。同樣，NMOS晶體管Q4及PMOS晶體管Q5具有共同的柵結(jié)構(gòu)12，柵結(jié)構(gòu)12與NMOS晶體管Q1及PMOS晶體管Q2的各漏區(qū)6、9連接。柵結(jié)構(gòu)12的一部分被由氧化硅膜構(gòu)成的硅化物保護(hù)膜18覆蓋。被硅化物保護(hù)膜18覆蓋部分的柵結(jié)構(gòu)12比沒(méi)有被硅化物保護(hù)膜18覆蓋部分的柵結(jié)構(gòu)12的電阻值高，被規(guī)定為高電阻部19。另外，NMOS晶體管Q3、Q6具有共同的柵結(jié)構(gòu)17，柵結(jié)構(gòu)17具有字線WL的功能。
圖3是表示沿著圖2中所示的線段X1-X1位置的剖面結(jié)構(gòu)的剖面圖。在硅襯底24上形成由氧化硅膜構(gòu)成的元件隔離絕緣膜4，在元件隔離絕緣膜4上形成柵結(jié)構(gòu)12。柵結(jié)構(gòu)12具有在由氧化硅膜構(gòu)成的柵絕緣膜20上依次層疊多晶硅層21和硅化鈷層22并在該層疊結(jié)構(gòu)的側(cè)面形成由氧化硅膜構(gòu)成的側(cè)壁23的結(jié)構(gòu)。被導(dǎo)入多晶硅層21中的雜質(zhì)濃度為1×1017～1×1021cm-3的程度，柵結(jié)構(gòu)12的薄層電阻為數(shù)10Ω/□的程度。
圖4示出了沿著圖2中所示的線段X2-X2位置的剖面結(jié)構(gòu)的剖面圖。在元件隔離絕緣膜4上形成柵結(jié)構(gòu)12的高電阻部19。該高電阻部19相當(dāng)于圖1所示的電阻3。高電阻部19具有在柵絕緣膜20上形成多晶硅層21、在該結(jié)構(gòu)的側(cè)面形成側(cè)壁23的結(jié)構(gòu)。在高電阻部19中，多晶硅層21上不形成硅化鈷層22，高電阻部19的薄層電阻為數(shù)kΩ/□～數(shù)100Ω/□的程度，比高電阻部19以外部分的柵結(jié)構(gòu)12的薄層電阻高。
圖3、圖4所示的結(jié)構(gòu)按下述順序進(jìn)行就可以形成(A)在柵絕緣膜20上形成了多晶硅層21的柵結(jié)構(gòu)的工序；(B)在該柵結(jié)構(gòu)的側(cè)面形成側(cè)壁23的工序；(C)在成為高電阻部19的區(qū)域上形成硅化物保護(hù)膜18的工序；(D)通過(guò)對(duì)沒(méi)有用硅化物保護(hù)膜18覆蓋部分的多晶硅層21進(jìn)行硅化而形成硅化鈷層22的工序。
這樣，按照本實(shí)施例1的半導(dǎo)體存儲(chǔ)器，如圖1所示，存儲(chǔ)節(jié)點(diǎn)ND1通過(guò)電阻3與NMOS晶體管Q4及PMOS晶體管Q5的各柵極連接。所以，可提高半導(dǎo)體存儲(chǔ)器的耐軟錯(cuò)誤性。
以下，具體說(shuō)明其理由。參照?qǐng)D1，假定存儲(chǔ)節(jié)點(diǎn)ND1的電位為高電平，存儲(chǔ)節(jié)點(diǎn)ND2的電位為低電平。在這種狀況下，當(dāng)α射線入射NMOS晶體管Q1的漏極時(shí)，由于該α射線的照射而產(chǎn)生大量電子-空穴對(duì)。產(chǎn)生的電子被NMOS晶體管Q1的漏極收集，使存儲(chǔ)節(jié)點(diǎn)ND1的電位從高電平變?yōu)榈碗娖?。于是，存?chǔ)節(jié)點(diǎn)ND1的電位變化根據(jù)由電阻3的阻值和NMOS晶體管Q4及PMOS晶體管Q5的各柵極電容決定的時(shí)間常數(shù)而逐漸地傳遞到NMOS晶體管Q4及PMOS晶體管Q5。也就是說(shuō)，存儲(chǔ)節(jié)點(diǎn)ND1的電位變化傳遞到NMOS晶體管Q4及PMOS晶體管Q5所需要的時(shí)間因電阻3而延遲，所以，存儲(chǔ)節(jié)點(diǎn)ND2的電位不會(huì)立即變化。
與此相對(duì)照，在存儲(chǔ)節(jié)點(diǎn)ND2的電位發(fā)生變化之前的時(shí)刻，在NMOS晶體管Q1及PMOS晶體管Q2的各柵極上仍繼續(xù)施加著存儲(chǔ)節(jié)點(diǎn)ND2的電位(低電平)。所以，因α射線的照射而使存儲(chǔ)節(jié)點(diǎn)ND1的電位從高電平變?yōu)榈碗娖胶?，存?chǔ)節(jié)點(diǎn)ND1的電位又恢復(fù)為高電平。其結(jié)果是，存儲(chǔ)節(jié)點(diǎn)ND2的電位被保持為低電平。根據(jù)上述理由，可以提高半導(dǎo)體存儲(chǔ)器的耐軟錯(cuò)誤性。
并且，只追加形成硅化物保護(hù)膜18的簡(jiǎn)單工序就能形成柵結(jié)構(gòu)12的高電阻部19，所以，既不會(huì)使制造工序復(fù)雜化，也不會(huì)增大芯片面積。
實(shí)施例2圖5是表示本發(fā)明實(shí)施例2的SRAM存儲(chǔ)單元結(jié)構(gòu)的電路圖。存儲(chǔ)節(jié)點(diǎn)ND2通過(guò)電阻25被連接在NMOS晶體管Q1及PMOS晶體管Q2的各柵極上。本實(shí)施例2的SRAM存儲(chǔ)單元的其他結(jié)構(gòu)與圖1所示的上述實(shí)施例1的SRAM存儲(chǔ)單元的結(jié)構(gòu)相同。
圖6原理性地示出了本實(shí)施例2的SRAM存儲(chǔ)單元結(jié)構(gòu)的俯視圖。柵結(jié)構(gòu)7的一部分被由氧化硅膜形成的硅化物保護(hù)膜26覆蓋，用硅化物保護(hù)膜26覆蓋部分的柵結(jié)構(gòu)7比沒(méi)有用硅化物保護(hù)膜26覆蓋部分的柵結(jié)構(gòu)7的電阻值高，被規(guī)定為高電阻部27。高電阻部27相當(dāng)于圖5所示的電阻25。高電阻部27與圖4所示的高電阻部分19同樣，具有在柵絕緣膜20上形成多晶硅層21、在該結(jié)構(gòu)的側(cè)面形成側(cè)壁23的結(jié)構(gòu)。在高電阻部27中，在多晶硅層21上不形成硅化鈷層22，高電阻部27的薄層電阻為數(shù)kΩ/□～數(shù)100Ω/□的程度，比高電阻部27以外部分的柵結(jié)構(gòu)7的薄層電阻(數(shù)10Ω/□)高。本實(shí)施例2的SRAM存儲(chǔ)單元的其他結(jié)構(gòu)與圖2所示的上述實(shí)施例1的SRAM存儲(chǔ)單元的結(jié)構(gòu)相同。
這樣，根據(jù)本實(shí)施例2的半導(dǎo)體存儲(chǔ)器，如圖5所示，存儲(chǔ)節(jié)點(diǎn)ND1通過(guò)電阻3與NMOS晶體管Q4及PMOS晶體管Q5的各柵極連接。并且，存儲(chǔ)節(jié)點(diǎn)ND2通過(guò)電阻25與NMOS晶體管Q1及PMOS晶體管Q2的各柵極連接。所以，與上述實(shí)施例1的半導(dǎo)體存儲(chǔ)器相比，還可提高耐軟錯(cuò)誤性。
實(shí)施例3圖7是本發(fā)明的實(shí)施例3的SRAM存儲(chǔ)單元結(jié)構(gòu)的電路圖。用NMOS晶體管Q7代替圖1中所示的電阻3形成。NMOS晶體管Q7的柵極連接電源1。并且，NMOS晶體管Q7的源、漏極中，一個(gè)被連接在存儲(chǔ)節(jié)點(diǎn)ND1上，另一個(gè)被連接在NMOS晶體管Q4及PMOS晶體管Q5的各柵極上。本實(shí)施例3的SRAM存儲(chǔ)單元的其他結(jié)構(gòu)與圖1所示的上述實(shí)施例1的SRAM存儲(chǔ)單元的結(jié)構(gòu)相同。NMOS晶體管Q7的源-漏間的電阻可以通過(guò)柵長(zhǎng)度和柵寬度及源、漏的雜質(zhì)濃度等調(diào)整，例如數(shù)kΩ～數(shù)100Ω的程度。
這樣，根據(jù)本實(shí)施例3的半導(dǎo)體存儲(chǔ)器，在存儲(chǔ)節(jié)點(diǎn)1和NMOS晶體管Q4及PMOS晶體管Q5的各柵極之間附加NMOS晶體管Q7的源-漏間的電阻。特別是可以在本實(shí)施例3的半導(dǎo)體存儲(chǔ)器中附加NMOS晶體管Q7的導(dǎo)通電阻。所以，根據(jù)與上述實(shí)施例1同樣的理由，可以提高半導(dǎo)體存儲(chǔ)器的耐軟錯(cuò)誤性。
并且，NMOS晶體管Q7的源-漏間電阻可以通過(guò)柵長(zhǎng)度和柵寬度及源、漏的雜質(zhì)濃度等調(diào)整，所以可以附加具有所希望阻值的電阻。
圖8是表示本發(fā)明的實(shí)施例3的第1變例的SRAM存儲(chǔ)單元結(jié)構(gòu)的電路圖。用PMOS晶體管Q8代替圖7中的NMOS晶體管Q7形成。PMOS晶體管Q8的柵極被連接在電源2上。并且，PMOS晶體管Q8的源、漏極中的一方被連接在存儲(chǔ)節(jié)點(diǎn)ND1上，另一方被連接在NMOS晶體管Q4及PMOS晶體管Q5的各柵極上。
圖9是表示本發(fā)明的實(shí)施例3的第2變例的SRAM存儲(chǔ)單元結(jié)構(gòu)的電路圖。由圖7中所示的NMOS晶體管Q7及圖8中所示的PMOS晶體管Q8雙方形成。
根據(jù)本實(shí)施例3的第1及第2變例的半導(dǎo)體存儲(chǔ)器也能夠得到與圖7所示半導(dǎo)體存儲(chǔ)器同樣的效果。
實(shí)施例4圖10是表示本發(fā)明的實(shí)施例4的SRAM存儲(chǔ)單元結(jié)構(gòu)的電路圖。用NMOS晶體管Q9代替圖1中所示的電阻3形成。NMOS晶體管Q9的源、漏極中的一方被連接在存儲(chǔ)節(jié)點(diǎn)ND1上，另一方被連接在NMOS晶體管Q4及PMOS晶體管Q5的各柵極上。并且，NMOS晶體管Q9的柵極與本身的源、漏極中的任意一方連接。
為使NMOS晶體管Q9的源-漏極間在電學(xué)上導(dǎo)通，NMOS晶體管Q9系采用源極-溝道-漏極的導(dǎo)電類型為n+-n-n+的晶體管?；蛘咴O(shè)定NMOS晶體管Q9的閾值電壓的絕對(duì)值比其他的NMOS晶體管Q1、Q4的閾值電壓的絕對(duì)值低。例如，設(shè)定對(duì)柵極施加0伏電壓時(shí)流過(guò)低至數(shù)μA～數(shù)mA程度的電流。本實(shí)施例4的SRAM存儲(chǔ)單元的其他結(jié)構(gòu)與圖1所示的上述實(shí)施例1的SRAM存儲(chǔ)單元的結(jié)構(gòu)相同。
這樣，根據(jù)本實(shí)施例4的半導(dǎo)體存儲(chǔ)器，存儲(chǔ)節(jié)點(diǎn)ND1與NMOS晶體管Q4及PMOS晶體管Q5的各柵極間可以附加NMOS晶體管Q9的源-漏間的電阻，所以能夠得到與上述實(shí)施例3同樣的效果。
并且，因?yàn)镹MOS晶體管Q9的柵極電容被附加在NMOS晶體管Q4及PMOS晶體管Q5的各柵極電容上，所以可以表觀地降低因α射線的照射而引起的存儲(chǔ)節(jié)點(diǎn)ND1、ND2的電位的變化量。其結(jié)果是，與上述實(shí)施例3的半導(dǎo)體存儲(chǔ)器比較，更能提高耐軟錯(cuò)誤性。
圖11是表示本發(fā)明的實(shí)施例4的第1變例的SRAM存儲(chǔ)單元結(jié)構(gòu)的電路圖。用PMOS晶體管Q10代替圖10中所示的NMOS晶體管Q9形成。PMOS晶體管Q10的源、漏區(qū)的一方被連接在存儲(chǔ)節(jié)點(diǎn)ND1上，另一方被連接在NMOS晶體管Q4及PMOS晶體管Q5的各柵極上。并且，PMOS晶體管Q10的柵極被連接在本身的源極及漏極中的任意一方上。
為使PMOS晶體管Q10的源-漏極間在電學(xué)上導(dǎo)通，PMOS晶體管Q10系采用源極-溝道-漏極的導(dǎo)電類型為p+-p-p+的晶體管?；蛘咴O(shè)定PMOS晶體管Q10的閾值電壓的絕對(duì)值比其他的PMOS晶體管Q2、Q5的閾值電壓的絕對(duì)值低。
圖12是表示本發(fā)明的實(shí)施例4的第2變例的SRAM存儲(chǔ)單元結(jié)構(gòu)的電路圖。由圖10中所示的NMOS晶體管Q9及圖11中所示的PMOS晶體管Q10雙方形成。
由本實(shí)施例4的第1及第2變例的半導(dǎo)體存儲(chǔ)器也能夠得到與圖10所示半導(dǎo)體存儲(chǔ)器同樣的效果。
實(shí)施例5圖13是表示本發(fā)明的實(shí)施例5的SRAM存儲(chǔ)單元結(jié)構(gòu)的電路圖，用NMOS晶體管Q11代替圖1中所示的電阻3形成。NMOS晶體管Q11的源、漏極中的一方被連接在存儲(chǔ)節(jié)點(diǎn)ND1上，另一方被連接在NMOS晶體管Q4及PMOS晶體管Q5的各柵極上。并且，NMOS晶體管Q11的柵極與字線WL連接。
為使NMOS晶體管Q11的源-漏極間在電學(xué)上導(dǎo)通，NMOS晶體管Q11系采用源極-溝道-漏極的導(dǎo)電類型為n+-n-n+的晶體管?；蛘咴O(shè)定NMOS晶體管Q11的閾值電壓的絕對(duì)值比其他的NMOS晶體管Q1、Q4的閾值電壓的絕對(duì)值還低。例如，設(shè)定對(duì)柵極施加0伏電壓時(shí)流過(guò)低至數(shù)μA～數(shù)mA程度的電流。本實(shí)施例5的SRAM存儲(chǔ)單元的其他結(jié)構(gòu)與圖1所示的上述實(shí)施例1的SRAM存儲(chǔ)單元的結(jié)構(gòu)相同。
這樣，根據(jù)本實(shí)施例5的半導(dǎo)體存儲(chǔ)器，存儲(chǔ)節(jié)點(diǎn)ND1與NMOS晶體管Q4及PMOS晶體管Q5的各柵極間可以附加NMOS晶體管Q11的源-漏間的電阻，所以能夠得到與上述實(shí)施例3同樣的效果。
并且，因?yàn)镹MOS晶體管Q11的柵極被連接在字線WL上，所以在數(shù)據(jù)寫入及讀出時(shí)數(shù)據(jù)線WL被激活的場(chǎng)合，施加在字線WL上的電壓也被施加到NMOS晶體管Q11上，驅(qū)動(dòng)NMOS晶體管Q11。由此，NMOS晶體管Q11的源-漏極間的電阻變低，所以可以抑制在數(shù)據(jù)寫入及讀出時(shí)的工作延遲。
實(shí)施例6圖14是表示本發(fā)明的實(shí)施例6的SRAM存儲(chǔ)單元結(jié)構(gòu)的電路圖。存儲(chǔ)節(jié)點(diǎn)ND2通過(guò)NMOS晶體管Q12被連接在NMOS晶體管Q1及PPMOS晶體管Q2的各柵極上。NMOS晶體管Q12的源、漏極中的一方被連接在存儲(chǔ)節(jié)點(diǎn)ND2上，另一方被連接在NMOS晶體管Q1及PMOS晶體管Q2的各柵極上。并且，NMOS晶體管Q12的柵極與上述實(shí)施例3同樣，被連接在電源1上。但是，NMOS晶體管Q12的柵極也可以與上述實(shí)施例4同樣，被連接在本身的源極或漏極上，或者也可以與上述實(shí)施例5同樣，被連接在字線WL上。NMOS晶體管Q7的柵極也同樣。本實(shí)施例6的SRAM存儲(chǔ)單元的其他結(jié)構(gòu)與圖1所示的上述實(shí)施例1的SRAM存儲(chǔ)單元的結(jié)構(gòu)相同。
這樣，根據(jù)本實(shí)施例6的半導(dǎo)體存儲(chǔ)器，如圖14所示，存儲(chǔ)節(jié)點(diǎn)ND1通過(guò)NMOS晶體管Q7被連接在NMOS晶體管Q4及PMOS晶體管Q5的各柵極上。并且，存儲(chǔ)節(jié)點(diǎn)ND2通過(guò)NMOS晶體管Q12被連接在NMOS晶體管Q1及PMOS晶體管Q2的各柵極上。所以，與上述實(shí)施例3～5的半導(dǎo)體存儲(chǔ)器相比，更能提高耐軟錯(cuò)誤性。
實(shí)施例7在本實(shí)施例7中說(shuō)明追加的MOS晶體管(以下稱為“電阻附加用晶體管”)的結(jié)構(gòu)。以下，作為代表，對(duì)圖14所示的NMOS晶體管Q12的結(jié)構(gòu)的一個(gè)例子進(jìn)行說(shuō)明。
圖15是原理性地表示本發(fā)明的實(shí)施例7的SRAM存儲(chǔ)單元結(jié)構(gòu)的俯視圖。并且，圖16是表示沿著圖15中所示的線段X3-X3位置的剖面結(jié)構(gòu)的剖面圖，圖17是表示沿著圖15中所示的線段X4-X4位置的剖面結(jié)構(gòu)的剖面圖。如圖16、圖17所示，在硅襯底24及元件隔離絕緣膜4上形成由氧化硅膜構(gòu)成的層間絕緣膜40，NMOS晶體管Q12是在層間絕緣膜40上形成的薄膜晶體管(TFT)。
參照?qǐng)D15～17，NMOS晶體管Q12都具有在層間絕緣膜40上形成的溝道區(qū)38，和夾著溝道區(qū)38的成對(duì)的源、漏區(qū)31、32。并且，NMOS晶體管Q12具有夾著柵絕緣膜39、在溝道區(qū)38上面形成的柵電極30。源、漏區(qū)31、32的導(dǎo)電類型是n+型，溝道區(qū)38的導(dǎo)電類型是p型。但是，在圖10、圖12中所示的NMOS晶體管Q9及圖13所示的NMOS晶體管Q11中，溝道區(qū)38的導(dǎo)電類型是n型。
參照?qǐng)D15，源、漏區(qū)31通過(guò)接觸塞33被連接在柵結(jié)構(gòu)7上。并且，源、漏區(qū)32通過(guò)接觸塞34、35被分別連接在漏區(qū)11、14上。參照?qǐng)D16，接觸塞33具有在源、漏區(qū)31的底面與柵結(jié)構(gòu)7的頂面之間的層間絕緣膜40內(nèi)形成的接觸孔36和填充在接觸孔36內(nèi)的金屬塞37。參照?qǐng)D17，接觸塞34具有在源、漏區(qū)32的底面與漏區(qū)11的頂面之間的層間絕緣膜40內(nèi)形成的接觸孔41和填充在接觸孔41內(nèi)的金屬塞42。并且，接觸塞35具有在源、漏區(qū)32的底面與漏區(qū)14的頂面之間的層間絕緣膜40內(nèi)形成的接觸孔43和填充在接觸孔43內(nèi)的金屬塞44。
這樣，根據(jù)本實(shí)施例7的半導(dǎo)體存儲(chǔ)器，因?yàn)楦郊与娮栌镁w管在絕緣膜40上形成，所以將附加電阻用晶體管與其他NMOS晶體管Q1～Q6一起在硅襯底24上形成的情況相比，可以抑制芯片面積的增大。
圖18是原理性地表示本發(fā)明的實(shí)施例7的第1變例的SRAM存儲(chǔ)單元結(jié)構(gòu)的俯視圖。并且，圖19是表示沿著圖18中所示的線段X5-X5位置的剖面結(jié)構(gòu)的剖面圖，圖20是表示沿著圖18中所示的線段X6-X6位置的剖面結(jié)構(gòu)的剖面圖。如圖19、圖20所示，在硅襯底24及元件隔離絕緣膜4上形成由氧化硅膜構(gòu)成的層間絕緣膜60，在層間絕緣膜60上形成由氧化硅膜構(gòu)成的層間絕緣膜63。NMOS晶體管Q12是在層間絕緣膜60上形成的薄膜晶體管。
參照?qǐng)D18～20，NMOS晶體管Q12都具有在層間絕緣膜60上形成的溝道區(qū)61，和夾著溝道區(qū)61的成對(duì)的源、漏區(qū)51、52。并且，NMOS晶體管Q12具有夾著柵絕緣膜62、在溝道區(qū)61上面形成的柵電極50。源、漏區(qū)51、52的導(dǎo)電類型是n+型，溝道區(qū)61的導(dǎo)電類型是p型。但是，在圖10、圖12中所示的NMOS晶體管Q9及圖13所示的NMOS晶體管Q11中，溝道區(qū)61的導(dǎo)電類型是n型。
參照?qǐng)D18，源、漏區(qū)51通過(guò)接觸塞54、55及由鋁構(gòu)成的金屬布線53被連接在柵結(jié)構(gòu)7上。并且，源、漏區(qū)52通過(guò)接觸塞57、58及金屬布線56被連接在漏區(qū)11上。同樣，源、漏區(qū)52通過(guò)接觸塞57、59及金屬布線56被連接在漏區(qū)14上。
參照?qǐng)D19，接觸塞55具有在源、漏區(qū)51的頂面與金屬布線53的底面之間的層間絕緣膜63內(nèi)形成的接觸孔64和填充在接觸孔64內(nèi)的金屬塞65。并且，接觸塞57具有在源、漏區(qū)52的頂面與金屬布線56的底面之間的層間絕緣膜63內(nèi)形成的接觸孔66和填充在接觸孔66內(nèi)的金屬塞67。同樣，接觸塞54具有在柵結(jié)構(gòu)7的頂面與金屬布線53的底面之間的層間絕緣膜60、63內(nèi)形成的接觸孔68和填充在接觸孔68內(nèi)的金屬塞69。
參照?qǐng)D20，接觸塞57具有在源、漏區(qū)52的頂面與金屬布線56的底面之間的層間絕緣膜63內(nèi)形成的接觸孔70和填充在接觸孔70內(nèi)的金屬塞71。并且，接觸塞58具有在金屬布線56的底面與漏區(qū)11的頂面之間的層間絕緣膜60、63內(nèi)形成的接觸孔72和填充在接觸孔72內(nèi)的金屬塞柱73。同樣，接觸塞59具有在金屬布線56的底面與漏區(qū)14的頂面之間的層間絕緣膜60、63內(nèi)形成的接觸孔74和填充在接觸孔74內(nèi)的金屬塞75。
圖21是原理性地表示本發(fā)明的實(shí)施例7的第2變例的SRAM存儲(chǔ)單元結(jié)構(gòu)的俯視圖。并且，圖22是表示沿著圖21中所示的線段X7-X7位置的剖面結(jié)構(gòu)的剖面圖，圖23是表示沿著圖21中所示的線段X8-X8位置的剖面結(jié)構(gòu)的剖面圖。如圖22、圖23所示，在硅襯底24及元件隔離絕緣膜4上形成由氧化硅膜構(gòu)成的層間絕緣膜85，在層間絕緣膜85上形成由氧化硅膜構(gòu)成的層間絕緣膜88。NMOS晶體管Q12是在層間絕緣膜85上形成的薄膜晶體管。
參照?qǐng)D21～23，NMOS晶體管Q12都具有在層間絕緣膜85上形成的溝道區(qū)86，和夾著溝道區(qū)86形成的成對(duì)的源、漏區(qū)80、81。并且，NMOS晶體管Q12具有夾著柵絕緣膜87、在溝道區(qū)86上面形成的柵電極50。源、漏區(qū)80、81的導(dǎo)電類型是n+型，溝道區(qū)86的導(dǎo)電類型是p型。但是，在圖10、圖12中所示的NMOS晶體管Q9及圖13所示的NMOS晶體管Q11中，溝道區(qū)86的導(dǎo)電類型是n型。
參照?qǐng)D21，源、漏區(qū)80通過(guò)接觸塞82被連接在柵結(jié)構(gòu)7上。并且，源、漏區(qū)81通過(guò)接觸塞83、84被分別連接在漏區(qū)11、14上。
參照?qǐng)D22，接觸塞82使與溝道區(qū)86相反一側(cè)的源、漏區(qū)80的端部露出，并且具有在柵結(jié)構(gòu)7的頂面與金屬布線91的底面之間的層間絕緣膜85、88內(nèi)形成的接觸孔89和填充在接觸孔89內(nèi)的金屬塞90。
參照?qǐng)D23，接觸塞83使源、漏區(qū)81的一端露出，并且具有在漏區(qū)11的頂面與金屬布線94的底面之間的層間絕緣膜85、88內(nèi)形成的接觸孔92和填充在接觸孔92內(nèi)的金屬塞93。同樣，接觸塞84使源、漏區(qū)81的另一端露出，并且具有在漏區(qū)14的頂面與金屬布線97的底面之間的層間絕緣膜85、88內(nèi)形成的接觸孔95和填充在接觸孔95內(nèi)的金屬塞96。
根據(jù)本實(shí)施例7的第一及第二變例的半導(dǎo)體存儲(chǔ)器也能夠得到與圖15～圖17所示的半導(dǎo)體存儲(chǔ)器同樣的效果。根據(jù)本發(fā)明中第一方面的半導(dǎo)體存儲(chǔ)器，第二存儲(chǔ)節(jié)點(diǎn)被第一保護(hù)膜覆蓋，不形成第一金屬-半導(dǎo)體化合物層，通過(guò)第一柵電極的高電阻部被連接在第一驅(qū)動(dòng)用晶體管上。所以，可以提高半導(dǎo)體存儲(chǔ)器的耐軟錯(cuò)誤性。
并且，根據(jù)本發(fā)明中第二方面的半導(dǎo)體存儲(chǔ)器，第一存儲(chǔ)節(jié)點(diǎn)被第二保護(hù)膜覆蓋，不形成第二金屬-半導(dǎo)體化合物層，通過(guò)第二柵電極的高電阻部被連接在第二驅(qū)動(dòng)用晶體管上。所以，還可以提高半導(dǎo)體存儲(chǔ)器的耐軟錯(cuò)誤性。
同樣，根據(jù)本發(fā)明中第三方面的半導(dǎo)體存儲(chǔ)器，因?yàn)榈谝粬烹姌O通過(guò)第一電阻附加用晶體管被連接在第二存儲(chǔ)節(jié)點(diǎn)上，所以可以提高半導(dǎo)體存儲(chǔ)器的耐軟錯(cuò)誤性。
同樣，根據(jù)本發(fā)明中第四方面的半導(dǎo)體存儲(chǔ)器，可以在第一柵電極與第二存儲(chǔ)節(jié)點(diǎn)之間附加作為NMOS晶體管的第一電阻附加用晶體管的導(dǎo)通電阻。
同樣，根據(jù)本發(fā)明中第五方面的半導(dǎo)體存儲(chǔ)器，可以在第一柵電極與第二存儲(chǔ)節(jié)點(diǎn)之間附加作為PMOS晶體管的第一電阻附加用晶體管的導(dǎo)通電阻。
同樣，根據(jù)本發(fā)明中第七方面的半導(dǎo)體存儲(chǔ)器，可以在第二驅(qū)動(dòng)用晶體管的柵電容上附加第一電阻附加用晶體管的柵電容，所以在表觀上能夠降低因α射線照射而引起的第一及第二存儲(chǔ)節(jié)點(diǎn)的電位的變化量。其結(jié)果是，還可以提高耐軟錯(cuò)誤性。
同樣，根據(jù)本發(fā)明中第九方面的半導(dǎo)體存儲(chǔ)器，可以在第二驅(qū)動(dòng)用晶體管的柵電容上附加第一電阻附加用晶體管的柵電容，所以在表觀上能夠降低因α射線照射而引起的第一及第二存儲(chǔ)節(jié)點(diǎn)的電位的變化量。其結(jié)果是，還可以提高耐軟錯(cuò)誤性。
同樣，根據(jù)本發(fā)明中第十一方面的半導(dǎo)體存儲(chǔ)器，在數(shù)據(jù)寫入及讀出時(shí)字線被激活的情況下，施加在字線上的電壓也被施加在第一電阻附加用晶體管的柵電極上，驅(qū)動(dòng)第一電阻附加用晶體管。由此，可以降低第一電阻附加用晶體管的源-漏間的電阻，所以能夠抑制數(shù)據(jù)寫入時(shí)及讀出時(shí)的工作延遲。
同樣，根據(jù)本發(fā)明中第十二方面的半導(dǎo)體存儲(chǔ)器，因?yàn)榈诙烹姌O通過(guò)起第二附加電阻作用的晶體管被連接在第一存儲(chǔ)節(jié)點(diǎn)上，所以，還可以提高半導(dǎo)體存儲(chǔ)器的耐軟錯(cuò)誤性。
同樣，根據(jù)本發(fā)明中第十三方面的半導(dǎo)體存儲(chǔ)器，作為薄膜晶體管的第一電阻附加用晶體管在層間絕緣膜上形成，所以，第一電阻附加用晶體管與其他晶體管一起在半導(dǎo)體襯底上形成的類型的半導(dǎo)體存儲(chǔ)器相比，可以抑制芯片面積的增大。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器，它備有靜態(tài)隨機(jī)存取存儲(chǔ)單元，該靜態(tài)隨機(jī)存取存儲(chǔ)單元具有通過(guò)第一存儲(chǔ)節(jié)點(diǎn)相互連接的第一驅(qū)動(dòng)用晶體管、第一負(fù)載元件和第一傳輸用晶體管；以及通過(guò)第二存儲(chǔ)節(jié)點(diǎn)相互連接的第二驅(qū)動(dòng)用晶體管、第二負(fù)載元件和第二傳輸用晶體管，上述第一驅(qū)動(dòng)用晶體管具有的第一柵電極被連接在上述第二存儲(chǔ)節(jié)點(diǎn)上，上述第二驅(qū)動(dòng)用晶體管具有的第二柵電極被連接在上述第一存儲(chǔ)節(jié)點(diǎn)上，該半導(dǎo)體存儲(chǔ)器的特征在于還備有覆蓋上述第一柵電極的一部分而形成的第一保護(hù)膜，沒(méi)有被上述第一保護(hù)膜覆蓋部分的上述第一柵電極有在第一柵絕緣膜上依次層疊第一半導(dǎo)體層和第一金屬-半導(dǎo)體化合物層的結(jié)構(gòu)，被上述第一保護(hù)膜覆蓋部分的上述第一柵電極有在上述第一柵絕緣膜上形成上述第一半導(dǎo)體層，在上述第一半導(dǎo)體層上不形成上述第一金屬-半導(dǎo)體化合物層的結(jié)構(gòu)。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其特征在于還備有覆蓋上述第二柵電極的一部分而形成的第二保護(hù)膜，沒(méi)有被上述第二保護(hù)膜覆蓋部分的上述第二柵電極有在第二柵絕緣膜上依次層疊第二半導(dǎo)體層和第二金屬-半導(dǎo)體化合物層的結(jié)構(gòu)，被上述第二保護(hù)膜覆蓋部分的上述第二柵電極有在上述第二柵絕緣膜上形成上述第二半導(dǎo)體層，在上述第二半導(dǎo)體層上不形成上述第二金屬-半導(dǎo)體化合物層的結(jié)構(gòu)。
3.一種半導(dǎo)體存儲(chǔ)器，它備有靜態(tài)隨機(jī)存取存儲(chǔ)單元，該靜態(tài)隨機(jī)存取存儲(chǔ)單元具有通過(guò)第一存儲(chǔ)節(jié)點(diǎn)相互連接的第一驅(qū)動(dòng)用晶體管、第一負(fù)載元件和第一傳輸用晶體管；以及通過(guò)第二存儲(chǔ)節(jié)點(diǎn)相互連接的第二驅(qū)動(dòng)用晶體管、第二負(fù)載元件和第二傳輸用晶體管，上述第一驅(qū)動(dòng)用晶體管具有的第一柵電極被連接在上述第二存儲(chǔ)節(jié)點(diǎn)上，上述第二驅(qū)動(dòng)用晶體管具有的第二柵電極被連接在上述第一存儲(chǔ)節(jié)點(diǎn)上，該半導(dǎo)體存儲(chǔ)器的特征在于還包括具有與上述第一柵電極連接的第一雜質(zhì)導(dǎo)入?yún)^(qū)和與上述第二存儲(chǔ)節(jié)點(diǎn)連接的第二雜質(zhì)導(dǎo)入?yún)^(qū)的第一電阻附加用晶體管，上述第一柵電極通過(guò)上述第一電阻附加用晶體管與上述第二存儲(chǔ)節(jié)點(diǎn)連接。
4.如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器，其特征在于還備有與上述第一及第二負(fù)載元件連接的、給出規(guī)定的電源電位的電源，上述第一電阻附加用晶體管一附加電阻作用的晶體管是NMOS晶體管，上述第一電阻附加用晶體管的柵電極與上述電源連接。
5.如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器，其特征在于還備有與上述第一及第二驅(qū)動(dòng)用晶體管連接的、給出GND電位的電源，上述第一電阻附加用晶體管是PMOS晶體管，上述第一電阻附加用晶體管的柵電極與上述電源連接。
6.如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器，其特征在于還備有與上述第一及第二負(fù)載元件連接的、給出規(guī)定的電源電位的第一電源；以及與上述第一及第二驅(qū)動(dòng)用晶體管連接的、給出GND電位的第二電源，上述第一電阻附加用晶體管包括具有連接在上述第一電源上的柵電極的NMOS晶體管；以及具有連接在上述第二電源上的柵電極的PMOS晶體管。
7.如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述第一電阻附加用晶體管還具有與上述第一及第二雜質(zhì)導(dǎo)入?yún)^(qū)的導(dǎo)電類型相同導(dǎo)電類型的溝道區(qū)，上述第一電阻附加用晶體管的柵電極與上述第一或第二雜質(zhì)導(dǎo)入?yún)^(qū)連接。
8.如權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述第一電阻附加用晶體管被設(shè)置成多個(gè)。
9.如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述第一電阻附加用晶體管的閾值電壓的絕對(duì)值比上述第一及第二驅(qū)動(dòng)用晶體管的閾值電壓的絕對(duì)值低，上述第一電阻附加用晶體管的柵電極與上述第一或第二雜質(zhì)導(dǎo)入?yún)^(qū)連接。
10.如權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述第一電阻附加用晶體管被設(shè)置成多個(gè)。
11.如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器，其特征在于還備有與上述第一及第二傳輸用晶體管的各柵電極連接的字線，上述第一電阻附加用晶體管是NMOS晶體管，上述第一電阻附加用晶體管的柵電極與上述字線連接。
12.如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器，其特征在于包括具有與上述第二柵電極連接的第三雜質(zhì)導(dǎo)入?yún)^(qū)和與上述第一存儲(chǔ)節(jié)點(diǎn)連接的第四雜質(zhì)導(dǎo)入?yún)^(qū)的第二電阻附加用晶體管，上述第二柵電極通過(guò)上述第二電阻附加用晶體管與上述第一存儲(chǔ)節(jié)點(diǎn)連接。
13.如權(quán)利要求3～12中任意一項(xiàng)所述的半導(dǎo)體存儲(chǔ)器，其特征在于還備有半導(dǎo)體襯底；以及在上述半導(dǎo)體襯底的主面上形成的層間絕緣膜，上述第一柵電極通過(guò)柵絕緣膜在上述半導(dǎo)體襯底的上述主面上形成，上述第二存儲(chǔ)節(jié)點(diǎn)在上述半導(dǎo)體襯底的上述主面內(nèi)形成，上述第一電阻附加用晶體管是在上述層間絕緣膜上形成的薄膜晶體管。
全文摘要
本發(fā)明的課題是得到一種耐軟錯(cuò)誤性高的半導(dǎo)體存儲(chǔ)器。該半導(dǎo)體存儲(chǔ)器備有SRAM存儲(chǔ)單元。NMOS晶體管Q1、Q4是驅(qū)動(dòng)用晶體管，NMOS晶體管Q3、Q6是傳輸用晶體管，PMOS晶體管Q2、Q5是負(fù)載晶體管。NMOS晶體管Q7是為了附加電阻用的晶體管。NMOS晶體管Q7的柵極被連接在電源1上。并且，NMOS晶體管Q7的源、漏極中的一方被連接在存儲(chǔ)節(jié)點(diǎn)ND1上，另一方被連接在NMOS晶體管Q4及PMOS晶體管Q5的各柵極上。NMOS晶體管Q7的源－漏間的電阻可以通過(guò)柵長(zhǎng)度和柵寬度及源、漏的雜質(zhì)濃度等進(jìn)行調(diào)整，例如是數(shù)10kΩ程度。
文檔編號(hào)G11C11/412GK1402353SQ02129740
公開日2003年3月12日 申請(qǐng)日期2002年8月9日 優(yōu)先權(quán)日2001年8月10日
發(fā)明者平野有一, 一法師隆志 申請(qǐng)人:三菱電機(jī)株式會(huì)社