專利名稱：具有零寫入恢復(fù)時間和無最大周期時間的刷新型存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲裝置和操作方法，具體地說，涉及這樣一種半導(dǎo)體存儲裝置和操作方法在其中存儲單元需要刷新儲存的數(shù)據(jù)、刷新操作在其內(nèi)執(zhí)行和該裝置以與靜態(tài)RAM相似的定時要求在其外部操作。
隨機(jī)存取存儲器(RAM)裝置在通常所說的存儲單元的單個的可尋址元件陣列中存儲電子數(shù)據(jù)。在市場上流行的RAM單元的兩種基本類型是靜態(tài)RAM(SRAM)單元和動態(tài)RAM(DRAM)單元。SRAM單元具有靜態(tài)封閉結(jié)構(gòu)(例如包含6個晶體管、或4個晶體管和2個寄存器)，該結(jié)構(gòu)可長期儲存數(shù)據(jù)。DRAM單元有一個儲存節(jié)點(diǎn)(例如電容器)和一個單獨(dú)存取的晶體管。通過設(shè)定儲存節(jié)點(diǎn)的充電狀態(tài)來將數(shù)據(jù)儲存在該單元中。
因?yàn)樗须娙萜鞫加谐潆娐┬?，所以DRAM的特征是它不能長期保存數(shù)據(jù)。一個充電的儲存節(jié)點(diǎn)最終將放電到會被錯讀為一個放電的儲存節(jié)點(diǎn)的點(diǎn)，而導(dǎo)致數(shù)據(jù)錯誤。要防止這種情況發(fā)生，則DRAM要周期性地“被刷新”，也就是說充電的單元被再充電。為防數(shù)據(jù)丟失，這種周期性刷新必須每秒種多次重復(fù)光顧每個單元。
DRAM刷新需要一個刷新電路來確保每個單元在發(fā)生數(shù)據(jù)丟失前被訪問。早期的DRAM(特別是由外部操作的、具有與靜態(tài)RAM相似的定時要求的DRAM)依靠外部儲存控制器執(zhí)行必要的刷新電路功能。而現(xiàn)在許多DRAM把刷新電路并入它們的內(nèi)部邏輯電路，從而執(zhí)行“內(nèi)部刷新”。在過去，內(nèi)部刷新DRAM與SRAM相比有不同的外部操作要求。特別地，現(xiàn)有技術(shù)的內(nèi)部刷新DRAM強(qiáng)加在SRAM中不存在的2個外部操作要求中至少1個，這兩個要求是加到每個寫周期結(jié)束的有限寫入恢復(fù)時間和最大寫周期時間。正如以下解釋的那樣，要求的寫入恢復(fù)時間使DRAM寫存取時間比正常讀存取時間慢，并且最大寫周期時間給外部寫周期的長度強(qiáng)加一個上限。
不管DRAM很特別，但與SRAM相比它還是有一些明顯的優(yōu)點(diǎn)。主要優(yōu)是其大小——與使用相似處理技術(shù)制造的SRAM儲存單元相比，DRAM儲存單元一般要小一個數(shù)量級。該尺寸差異可以讓人得到較便宜的裝置，或者說用相同的儲存費(fèi)用可以儲存更多的數(shù)據(jù)。因此希望得到這樣的DRAM，它可以替代SRAM而又不必對周圍電路強(qiáng)加附屬的外部運(yùn)算要求。
發(fā)明名稱為“具有改進(jìn)的刷新操作的動態(tài)讀/寫存儲器”，專利號為4,984,208，1989年6月12日授予Kazuhiro Sawada等人的美國專利申請公開了2個DRAM電路，一個具有寫入恢復(fù)時間要求，另一個具有最大周期時間要求。


圖1所示為一個具有寫入恢復(fù)時間要求的內(nèi)部刷新的DRAM電路，如在‘208號專利的背景技術(shù)中公開的一樣。寫操作顯示在圖1中的時間t0和t3之間。寫操作通過在時間t0在ADD上設(shè)置寫地址，然后將寫使能信號WE#取為低來由外部啟動。在將被寫的數(shù)據(jù)設(shè)置在I/O接口后，寫使能信號WE#在t1取回到高電平，給DRAM電路發(fā)信號，通知現(xiàn)在可以讀取I/O數(shù)據(jù)。但在圖1中，在t1時間，電路通過選擇刷新字線(refrash word line)RWL剛好開始刷新操作。因此該陣列寫存取的開始必須延遲到t2時間的刷新操作結(jié)束為止。在t2，最終輸出字線(word line)NWL1(assartad)，并且在I/O上寫該數(shù)據(jù)。該數(shù)據(jù)和地址必須保持輸入到裝置足夠長，以使得該刷新完成，并且該陣列寫存取開始。
在圖1中，寫入恢復(fù)時間t(WR)是在WE#脈沖的上升沿之后，而在另一個存儲操作開始之前，必須的附加時間。然而SRAM可以通過檢測(sansing)WE#脈沖的上升沿來完成寫操作，但DRAM不能。這是因?yàn)闉榱耸顾⑿虏僮髟谶@期間能出現(xiàn)，DRAM不能在該數(shù)據(jù)在I/O可利用之前預(yù)選字線NWL1。圖1所示是為最壞情況所作的設(shè)計，在這種情況下，當(dāng)WE#變大時刷新操作剛好開始。
圖2說明了在‘208’專利中描述的第二個DRAM的操作。在圖2中，當(dāng)WE#變?yōu)榈忘c(diǎn)平時，新的刷新操作已經(jīng)開始(RWL被選擇)。當(dāng)刷新操作結(jié)束時，選中相應(yīng)于ADD上的地址的字線NWL1，并且在WE#脈沖的持續(xù)時間內(nèi)保持被選中的狀態(tài)。因此當(dāng)數(shù)據(jù)對I/O接口有效時，它緊接被寫，而當(dāng)WE#變會高電平時，NWL1允許寫操作結(jié)束并開始另一個操作。因而在圖2中不要求任何寫入恢復(fù)時間，而且表顯出具有相同于SRAM定時。
如圖3所示，第二個DRAM操作提出一個潛在的對SRAM來說不存在的問題。因?yàn)镹WL1在寫使能脈沖持續(xù)時間t(WP)段內(nèi)，保持被選的狀態(tài)，所以在WE#為低電平時，不會開始刷新操作。因此如果外部電路系統(tǒng)啟動一個“長寫”，即它等待時間太長以至于不能釋放WE#，這會太長地延遲刷新操作以至于不能防止數(shù)據(jù)損壞。
為了防止數(shù)據(jù)損壞，按照圖2和圖3操作的DRAM在外部電路系統(tǒng)上強(qiáng)加一個最大寫周期時間。換言之，在每個寫周期的持續(xù)時間內(nèi)，t(WP)可以限制成，例如，1到10毫秒。這就限制了這種裝置應(yīng)用到既能承受又能確保與一個最大寫周期時間要求一致的設(shè)備。
現(xiàn)在已經(jīng)認(rèn)可存在對使用刷新型存儲單元，但在與SRAM相同的定時參數(shù)范圍內(nèi)操作的存儲裝置的需要。本發(fā)明的優(yōu)選實(shí)施例剛好通過具有零寫入恢復(fù)時間和無最大周期時間限制的操作實(shí)現(xiàn)這一目的。在這些優(yōu)選實(shí)施例中，刷新操作和連續(xù)讀/寫操作可以在一個外部讀/寫周期中，以零寫入恢復(fù)時間執(zhí)行。但是如果讀/寫周期進(jìn)行得很長，在單周期中也可以執(zhí)行多次刷新操作。因?yàn)樵陂L外部讀/寫周期中刷新可以連續(xù)進(jìn)行，所以優(yōu)選實(shí)施例不需要關(guān)于最大周期時間的限制。
公開了用于操作具有刷新型存儲單元陣列的半導(dǎo)體存儲裝置的方法。在該方法中，外部寫命令促使該裝置將寫地址和數(shù)據(jù)儲存到寄存器而不是存儲單元陣列中。因此，在外部寫命令期間，為了使裝置響應(yīng)該命令，本方法不需要靜態(tài)地激活存儲單元陣列的字線。在外部寫命令期間，本方法允許刷新操作按需要進(jìn)行，而不管外部寫操作花多久完成。
在一些優(yōu)選實(shí)施例中，外部寫命令也觸發(fā)一個被脈動的遲寫(信號)到與上一個外部寫操作相關(guān)的寄存器數(shù)據(jù)的存儲單元陣列。這釋放了寄存器，使得它們能被用于儲存與當(dāng)前外部寫命令相關(guān)的寫入地址和數(shù)據(jù)。但也許是更重要的，因?yàn)楹髮懭氚凑沼稍撗b置的定時控被脈動，所以該寫入占據(jù)用來存取存儲單元陣列的已知時間周期——不管外部寫周期有多長。在該已知時間周期外部，允許刷新操作。
還公開了一個有刷新型存儲單元陣列的半導(dǎo)體存儲裝置。該裝置包括一個刷新電路、一個數(shù)據(jù)輸入寄存器、一個寫入地址寄存器、寫電路系統(tǒng)、讀電路系統(tǒng)和控制電路系統(tǒng)。在當(dāng)前的外部請求寫操作期間，為了將儲存在數(shù)據(jù)輸入寄存器中的數(shù)據(jù)寫入到儲存在寫入地址寄存器中的單元陣列，寫電路系統(tǒng)啟動脈動寫(pulsed write)操作。寫電路也將在當(dāng)前外部請求寫操作期間接收的寫入地址儲存到寫入地址寄存器，并將在當(dāng)前外部請求寫操作期間接收的數(shù)據(jù)儲存到數(shù)據(jù)輸入寄存器。
在當(dāng)前的外部請求讀操作期間，讀電路系統(tǒng)啟動脈動寫操作。用于讀操作的讀地址與儲存在寫操作寄存器中的地址比較。當(dāng)兩個地址不同時，從存儲單元陣列中讀出的數(shù)據(jù)選作輸出。當(dāng)兩個地址相同時，來自數(shù)據(jù)輸入寄存器中的數(shù)據(jù)選作輸出。
控制電路系統(tǒng)產(chǎn)生用于脈動寫操作、脈動讀(pulsed read)操作和脈動刷新操作的定時信號。控制電路在脈動寫操作和脈動讀操作期間，也禁用來自刷新電路的刷新操作請求。
本發(fā)明可以通過對照附圖閱讀公開文本來得到更好的理解，其中圖1、2和3是用于現(xiàn)有技術(shù)DRAM操作的時間圖；圖4a和4b表示本發(fā)明優(yōu)選實(shí)施例的一個方塊圖；圖5是圖解本發(fā)明的一個實(shí)施例中的讀操作的時間圖；圖6是圖解本發(fā)明的一個實(shí)施例中的寫操作的時間圖；圖7是圖解本發(fā)明的一個實(shí)施例中的支路讀操作的時間圖；圖8包含關(guān)于用在本發(fā)明的一個實(shí)施例中的讀/寫脈沖電路的方塊圖；圖9包含關(guān)于圖8的電路的一部分的備選設(shè)計的方塊圖；以及圖10a和10b包含本發(fā)明的一個備選實(shí)施例的方塊圖。
在下面的描述中，幾個術(shù)語的意義有限制。
脈動操作，例如脈動讀操作或脈動寫操作，指的是一個被內(nèi)部地排序的操作，它與基于外部信號變化來開始和結(jié)束操作相對。例如，脈動寫操作可以根據(jù)內(nèi)部或外部起始信號而開始，但然后是根據(jù)內(nèi)部產(chǎn)生的信號進(jìn)行。
后寫入(late write)指的是對存儲單元陣列內(nèi)部的脈動寫操作。后寫入的明顯特征在于在外部寫操作之后，利用外部寫入地址和這期間儲存在臨時寄存器中的數(shù)據(jù)，陣列地址設(shè)置和數(shù)據(jù)寫入同時發(fā)生，在該外部操作期間，該地址和數(shù)據(jù)被提供給裝置。后寫入可能，例如，在一后續(xù)的外部寫操作期間發(fā)生。后寫入的另一特征是具有這樣一種可能性，即在裝置實(shí)際寫數(shù)據(jù)到陣列之前，有發(fā)生讀數(shù)據(jù)請求的可能性。
現(xiàn)在轉(zhuǎn)到本發(fā)明的第一實(shí)施例，圖4a和4b包含一半導(dǎo)體存儲裝置90的方塊圖。
在裝置90中，存儲單元陣列200包括刷新存儲單元、字線WL和位線BL。每個存儲單元都連接一字線和一位線。行解碼器140和列解碼器150提供一種訪問特定存儲單元的方法。在存取過程中，位線BL被預(yù)先充電，然后當(dāng)主脈沖發(fā)生器320在PWLb上產(chǎn)生脈沖時，行解碼器140根據(jù)行地址信號選擇一字線。被選擇的字線導(dǎo)通與該行連接的每個存儲單元中的存取晶體管，以允許電荷在每個存儲單元的儲存節(jié)點(diǎn)和連接到該存儲單元的位線BL中的一條特別位線之間共享；檢測放大器(sense amplifier)410依靠在PSA上的脈沖激活；每個檢測放大器通過測量位線上的電壓，檢測當(dāng)前連接到其特定位線的存儲單元是否被充電或放電。該信號被放大，以此刷新存儲單元。
在讀或?qū)懖僮髌陂g，一個或過多個單元被讀或?qū)?。?dāng)主脈沖發(fā)生器在PCSL上產(chǎn)生脈沖時，列解碼器150根據(jù)列地址信號選擇一列選擇線CSL。每個列選擇線將一或多個相應(yīng)的位線連接到裝置90的輸入/輸出電路系統(tǒng)上，以允許將讀和寫連接被選定的位線上的存儲單元到。
對于裝置90的外存儲器的存取，由讀和寫命令啟動。例如，這些命令可以由關(guān)于地址ADDi的外部輸入之一或多個、芯片選通(也叫片選)CE#和寫入選通WE#的信號變化啟動。例如，讀命令可以通過在ADDi上呈現(xiàn)新地址或通過輸出CE#(在兩種情況下都含有WE#輸出)來啟動。寫命令可以也以幾種方式啟動。一種常用的方式是在輸出CE#的同時輸出WE#。類似地，如果輸出WE#的同時也輸出CE#，則啟動寫命令。最后，利用輸出的CE#和WE#，新的寫命令可以由在ADDi上的地址變化啟動。雖然權(quán)利要求打算覆蓋以上方式以及其他啟動都和寫命令的常用方法，但為了簡化該公開，以下的例子僅使用一種讀和一種寫命令方法。
地址緩沖電路100接收和緩沖外部信號ADDi和CE#。但這些信號之一改變(并且CE#的最終狀態(tài)導(dǎo)通)時，ATD(地址變化探測器)電路330響應(yīng)ADDi或CE#變化，并且產(chǎn)生短脈沖PATD。
寫使能緩沖電路300接收和緩沖外部信號WE#和CE#。WE#作為緩沖信號WEb提供給讀/寫脈沖控制電路310。當(dāng)輸出WE#和CE#變化，并且其余的已經(jīng)準(zhǔn)備好輸出時，寫使能緩沖電路300產(chǎn)生脈沖SPGL_WE。當(dāng)不輸出WE#變化時，寫使能緩沖電路300產(chǎn)生脈沖SPGH_WE。
讀/寫脈沖控制電路310產(chǎn)生內(nèi)部控制信號，以便操作多路復(fù)用器130、主脈沖發(fā)生器320和刷新控制電路510。輸入到控制電路310的是PATD、WEb、SPGL_WE、SPGH_WE和PRFH(由刷新控制電路510產(chǎn)生的刷新脈沖)?？刂齐娐?10在刷新周期中產(chǎn)生刷新選擇信號RFHTD，在讀周期中產(chǎn)生讀選擇信號RATD，在寫周期中產(chǎn)生寫選擇信號PWTD。另外，每當(dāng)不允許刷新時，控制電路310產(chǎn)生刷新請求操作阻止信號來控制刷新控制電路510。
多路復(fù)用器130使用信號RATD、PWTD和RFHTD選擇3種可能的地址信號之一作為輸入地址Ai給行解碼器140和列解碼器150。該3個地址信號中的第一個是內(nèi)部地址Ai_R——當(dāng)在外部地址線ADDi上接收到新地址時，地址緩沖電路100儲存該地址并將其作為Ai_R輸出，而不管該地址響應(yīng)讀命令還是寫命令。該3個地址信號中的第二個是寫地址Ai_W。寫地址寄存器110在寫周期期間儲存Ai_R。第三個地址信號是刷新地址Ai_cnt。通常，多路復(fù)用器130在陣列200的脈動讀期間選擇Ai_R、在陣列200的脈動寫期間選擇Ai_W、在陣列200的脈沖刷新期間選擇Ai_cnt。
裝置90的刷新電路系統(tǒng)包括刷新定時器500、刷新控制電路510、刷新地址計數(shù)器520和讀/寫脈沖控制電路310。
脈沖定時器500在刷新請求線SRFHB上，例如按固定間隔產(chǎn)生脈沖。間隔持續(xù)時間是為確保具有防止數(shù)據(jù)丟失的刷新速率。
刷新控制電路510當(dāng)NERFH不輸出時，接收SRFHB脈沖。當(dāng)NERFH輸出時，刷新控制電路510不接收SRFHB脈沖。
刷新地址計數(shù)器520以這樣一種方式通過地址執(zhí)行指令，該方式能使得可以以預(yù)先確定的順序?qū)ぶ访恳蛔志€和列選擇線。刷新地址計數(shù)器520在PRFH被脈動時，改變其輸出Ai_cnt。
讀/寫脈沖控制電路產(chǎn)生刷新控制信號RFHTD，而刷新操作在脈動讀操作和脈動寫操作期間請求。
半導(dǎo)體存儲裝置90也包括用來進(jìn)行正確處理遲寫的電路系統(tǒng)，它包括寫入地址寄存器110、比較器120、支路控制電路160、數(shù)據(jù)輸入寄存器440和數(shù)據(jù)輸出多路復(fù)用器430。寫入地址寄存器110根據(jù)SPGH_WE上的脈沖信號儲存Ai_R的數(shù)值。同時(也根據(jù)SPGH_WE)，數(shù)據(jù)輸入寄存器440在數(shù)據(jù)輸入緩沖460中儲存當(dāng)前數(shù)據(jù)輸入信息。寄存器110和440一直輸出這些被儲存的值，直到它們被下一個SPGH_WE脈沖所取代。
當(dāng)啟動外部寫命令時，在當(dāng)前的外部寫命令完成之前，執(zhí)行數(shù)據(jù)輸入寄存器中的數(shù)據(jù)的遲寫入。該遲寫入將上一個外部寫入命令期間輸入到數(shù)據(jù)輸入寄存器440中的數(shù)據(jù)Din_W，儲存到存儲單位陣列200相應(yīng)于上一個外部寫入命令期間輸入到該裝置的寫入地址Ai_W的陣列地址處。因此，當(dāng)SPGH_WE被脈動時，在當(dāng)前外部寫命令的末尾，該脈沖操作寫入地址寄存器110和數(shù)據(jù)輸入寄存器440(使它們分別儲存當(dāng)前寫入地址和當(dāng)前數(shù)據(jù)輸入信息)。
裝置90必須根據(jù)需要讀出已經(jīng)內(nèi)部地寫到設(shè)備90中的任何數(shù)據(jù)，包括遲寫數(shù)據(jù)。比較器120將當(dāng)前請求的讀地址(Ai_R)與寫地址寄存器內(nèi)容(Ai_W)比較，當(dāng)它們匹配時，指示外部讀操作所請求的數(shù)據(jù)還沒有儲存到存儲單元陣列200中(但它被臨時存儲在數(shù)據(jù)輸入寄存器440中)。因此比較器120把Add_comp輸出到支路控制電路160中。當(dāng)Add_comp被輸出和脈動支路使能信號PBYPASS也被輸出時，支路控制電路160輸出BYPASS信號。BYPASS信號引發(fā)數(shù)據(jù)輸出多路復(fù)用器430為輸出(到輸出數(shù)據(jù)緩沖器450)選擇儲存在數(shù)據(jù)輸入寄存器440中的數(shù)據(jù)，而不是從存儲單元陣列200取回的數(shù)據(jù)(在本實(shí)施例中它也被取回，但要在過期以后)。對于所有其它讀地址，比較器產(chǎn)生非匹配，并且顯示在輸出數(shù)據(jù)緩沖器450的數(shù)據(jù)是從單元陣列200中取回的數(shù)據(jù)。
圖5包含用來說明正常讀操作的時間圖，圖6包含用來說明正常寫操作的時間圖，圖7包含用來說明支路讀操作的時間圖。以下將依次解釋每個圖。
首先參考圖5，在ADDi中(變成地址A0)的變化觸發(fā)脈動讀操作。ATD電路在PATD上產(chǎn)生短脈沖。在讀/寫脈沖操作電路內(nèi)部，脈沖擴(kuò)展器通過在ATDD上產(chǎn)生長度為tF來響應(yīng)PATD上的脈沖。PATD上的脈沖，又叫“啞刷新(dummyrefresh)”，它提供這樣一個間隔使得在該間隔期間，未實(shí)施的刷新操作可以在正常讀周期中完成。PATD上的脈沖也輸出NERFH，用于阻止請求新刷新操作。
在啞刷新脈沖的末尾，在RATD上產(chǎn)生短脈沖，以便啟動脈動讀操作。這個脈沖選擇Ai_R(它包含地址A0)作為地址多路復(fù)用器的輸出地址Ai。RATD脈沖也啟動用于讀存取的陣列尋址脈沖(PWLb被顯示)，以至于使得WL0被選擇作開始于t1的預(yù)定脈沖寬度。其后當(dāng)數(shù)據(jù)DQA0從數(shù)據(jù)輸出緩沖器中輸出時，脈動讀操作緊接完成。
在脈動讀操作期間，在讀/寫脈沖控制電路的內(nèi)部，脈沖擴(kuò)展器通過產(chǎn)生正常的讀請求(NRR)脈沖響應(yīng)啞刷新的結(jié)束。NRR脈沖提供足夠時間用于將完成的脈動讀操作。在NRR脈沖結(jié)束時，停止輸出NERFH，允許刷新請求。注意，在期間刷新被禁用的間隔具有持續(xù)時間tACCESS，它等于啞刷新脈沖和正常讀請求脈沖的組合長度。
圖5也示出了在SRFHB上的3個定時刷新請求信號SRFHB1，在ADD變化成值A(chǔ)0之前剛好出現(xiàn)；SRFHB2，在NERFH輸出時出現(xiàn)；SRFHB3，在同一外部讀周期期間，但在脈動讀操作已經(jīng)完成之后出現(xiàn)。
通過刷新控制電路在ADDi變化到A0之前接收刷新請求信號SRFHB1。因此輸出PRFH，以通過觸發(fā)在RFHTD上的脈沖來啟動脈沖刷新操作。該脈沖選擇尋址當(dāng)前刷新字線的Ai_cnt作為地址多路復(fù)用器的輸出地址Ai。RFHTD脈沖也啟動在PWLb上選擇脈沖的字線，以使得WL_RFH1被選作開始于t0的預(yù)定脈沖寬度。如圖5所示，在啞刷新時間內(nèi)，為WL_RFH1選擇脈沖的字線順利結(jié)束。
在輸出NERFH的同時，通過刷新控制電路接收刷新請求信號SRFHB2(在tACCESS間隔內(nèi))。因此，刷新控制電路響應(yīng)于SRFHB2延遲輸出PRFH，直到NERFH停止輸出到脈動讀操作的信號末端為止。在NERFH不輸出時，啟動用于字線WL_RFH2的脈動刷新操作，并且該刷新在t2時以類似于t0的字線WL_RFH1的刷新發(fā)生。
刷新請求信號SRFHB3在接近從地址A0讀結(jié)束時，通過刷新控制電路被接收。刷新控制電路不被NERFH阻止，因此啟動第三脈動刷新操作。在部分?jǐn)U展到下一個(A1)外部讀周期的脈動刷新期間，字線WL_RFH3在t3被刷新。
前述脈動讀操作在每個正常讀操作期間(在啞刷新時間內(nèi))允許至少一個刷新出現(xiàn)。如圖所示，關(guān)于長外部讀周期時間也不會出現(xiàn)問題，原因是刷新操作在脈動的、對于字線正常讀存取之后，甚至在長讀周期后，也能再使能。
現(xiàn)在轉(zhuǎn)到圖6，它顯示了關(guān)于兩個連續(xù)的外部寫操作W1和W2的定時，在其之后是讀操作R3。注意，當(dāng)時間圖開始時，外部寫操作W0剛好結(jié)束。
外部寫操作W1開始于在ADD上向地址A1變化，以及在寫使能WE#上相應(yīng)的低變化。注意，正好在這之前，WE#上的高變化發(fā)信號通知外部寫操作W0的結(jié)束，從而觸發(fā)SPGH_WE上的脈沖。這個脈沖使Ai_W從Ai_R中儲存A0，并且使Din儲存Din0。
外部寫操作W1的起始觸發(fā)脈動寫操作，以便將Din0寫到存儲陣列中與A0相應(yīng)的地址處。WE#上的低變化觸發(fā)SPGL_WE上的脈沖。讀/寫脈沖控制電路通過產(chǎn)生用于相似于前述的例子的啞刷新間隔的啞刷新的間隔的擴(kuò)展脈沖WTDD，來響應(yīng)這個脈沖。
在啞刷新間隔的末端，讀/寫脈沖控制電路在PWTD上產(chǎn)生短脈沖，并在NWR上產(chǎn)生擴(kuò)展脈沖。該擴(kuò)展脈沖的末端點(diǎn)定義脈動寫命令的末端點(diǎn)。PWTD脈沖導(dǎo)致地址多路復(fù)用器選擇地址Ai_W(即本例的A0)作為相對于行和列解碼器的地址Ai。PWTD脈沖也啟動主脈沖生成器中的寫脈沖序列，引發(fā)字線WL0在時間t1被選擇。在時間WL0被選擇期間，Din0被從Din_W寫到數(shù)據(jù)陣列。
一旦脈動寫周期完成，裝置可以重新開始刷新操作，直到外部信號(例如WE#的高變化)發(fā)信號通知外部寫周期的結(jié)束。在該高變化時，在SPGH_WE上的脈沖儲存A1和Din1，使得這些數(shù)字在Ai_W和Din_W上分別出現(xiàn)。
外部寫周期W2緊接外部寫周期。對于W2的處理類似于W1的處理，并且包含將A1儲存到存儲單元陣列的脈動寫操作。
讀周期R3緊接W2，這說明不需要寫恢復(fù)時間。讀周期如同在圖5的讀周期那樣進(jìn)行。根據(jù)本實(shí)施例，值的注意的點(diǎn)是Ai_W和Din_W通過和經(jīng)過外部讀周期R3保存它們的信息(換言之，A2和Din2)，并且將這樣做到下個寫周期。
圖6中的刷新操作與對照圖5描述過的操作相似。因此不需要指定最大寫周期時間，如所見的那樣，刷新可以在正常外部寫周期中發(fā)生，而不管它的長度(如在所有存儲裝置所作的那樣，最小周期時間當(dāng)然存在)是多少。
圖7包含用于支路讀操作的定時圖。當(dāng)外部讀請求信息還沒有被儲存在存儲單元陣列中時，發(fā)生支路讀，就象數(shù)據(jù)正等待適當(dāng)?shù)亩〞r遲寫入一樣。因?yàn)閿?shù)據(jù)(還)不能從存儲單元陣列讀出，所以支路讀將該數(shù)據(jù)識別成存在于數(shù)據(jù)輸入寄存器中的數(shù)據(jù)，并且該數(shù)據(jù)輸入寄存器信息被反饋到被輸出的數(shù)據(jù)，以有效“繞過”存儲單元陣列。
圖7中顯示一些如圖6中關(guān)于外部寫周期W1的末尾一樣的信號。但在圖7中，兩個外部讀周期R1和R2緊跟著W1。當(dāng)來自外部寫周期W1(有相同陣列地址A1)的數(shù)據(jù)還沒有寫到存儲單元陣列時，外部讀周期R1產(chǎn)生需要支路讀。雖然為清楚起見刷新操作被從圖7省略，但可以理解，刷新操作很可能也在如圖7所示的間隔期間訪問字線WL。
讀周期R2與前面解釋的定時圖相似。讀周期R2顯示出數(shù)據(jù)SAout_A2從與A2對應(yīng)的存儲單元中檢測出來，并且在檢測放大器上輸出輸出的SAout，然后由于BYPASS被禁用，而選擇到Dout。
讀周期R1操作有些不同。注意在周期R1期間一旦Al在Ai_W出現(xiàn)，那么Ai_R和Ai_W比較結(jié)果為真，以使得Add_comp高。因此當(dāng)支路脈沖在R1期間在PBYPASS上導(dǎo)致支路控制電路檢查Add_comp時，該電路向多路復(fù)用器輸出BYPASS。這導(dǎo)致多路復(fù)用器在外部讀周期R1的脈動讀操作之后，選擇DinW而不是Saout。當(dāng)數(shù)據(jù)Din1等待在將被寫到A1的DinW處時，這產(chǎn)生正確結(jié)果，因此數(shù)據(jù)Din1是與地址A1對應(yīng)的最后寫數(shù)據(jù)。
圖8包含關(guān)于讀/寫脈沖控制電路310(見圖4)的實(shí)施例的方塊圖。本特殊實(shí)施例激起PATD的脈動讀操作和SPGL_WE的脈動寫操作。
電路310的上半部分在讀操作期間起作用。刷新存取控制311包含脈沖擴(kuò)展器——該脈沖擴(kuò)展器擴(kuò)展PATD脈沖，以在ATDD上產(chǎn)生啞刷新脈沖。ATDD作為輸入連接到正常讀存取控制312。塊312通過產(chǎn)生兩個脈沖——啟動陣列讀的、在RATD上的短脈沖，和在陣列讀期間阻止刷新操作的、在NRR上的較長脈沖——響應(yīng)啞刷新的下降沿。OR門313組合ATDD和NRR，以產(chǎn)生信號NERFHR。因此NERFHR延續(xù)ATDD和NRR脈沖組合的持續(xù)時間長度(即脈動讀存取時間tACCESS)。
電路310的下半部分在寫操作期間起作用。刷新存取控制311包含脈沖擴(kuò)展器以擴(kuò)展SPGL_WE脈沖，因此在WTDD上產(chǎn)生啞刷新脈沖。WTDD作為輸入連接到正常寫存取控制315。塊315通過產(chǎn)生兩個脈沖——啟動陣列的、在PWTD上的短脈沖，和在陣列寫期間阻止刷新操作的、在NWR上的較長脈沖一—響應(yīng)啞刷新的下降沿。0R門316組合WTDD和NWR以產(chǎn)生信號NERFHW。因此NERFHW延續(xù)ATDD和NWR NRR脈沖組合的持續(xù)時間長度(在本實(shí)施例中，為脈動寫存取時間tACCESS)。
NERFHR和NERFHW通過0R門317組合，以產(chǎn)生信號NERFH。NERFH是刷新請求阻止信號，該信號在脈動讀操作和脈動寫操作期間是有效的。
圖8使用關(guān)于WTDD的固定脈沖長度。一個備選實(shí)施例用變化的脈沖長度，并且具有等于啞刷新脈沖持續(xù)時間的最大持續(xù)時間，和接近零的最小持續(xù)時間。當(dāng)條件允許時，本實(shí)施例允許在稍早于外部寫命令時執(zhí)行脈動寫。
關(guān)于WTDD變化的脈沖長度通過觸發(fā)信號上的脈沖的下降沿計算。該信號上的脈沖的下降沿與任何執(zhí)行的刷新操作的狀態(tài)有關(guān)。例如，這個信號可以是長度上等于啞刷新脈沖的脈沖，而且刷新操作每次開始時，它由PRFH觸發(fā)。
圖9顯示一個備用儀器318，它可以替代圖8中的正常存取控制電路315。圖9的電路根據(jù)外部寫操作的開始時，刷新操作是否在進(jìn)行中，來改變脈動寫操作的定時。這種情況下，允許遲寫操作在外部周期中盡可能早執(zhí)行，以釋放以前執(zhí)行刷新的外部周期中的陣列存取邏輯電路(以及釋放以前的寫地址和數(shù)據(jù)輸入寄存器)。
圖9的電路運(yùn)行如下當(dāng)接收到SPGL_WE脈沖時，擴(kuò)大脈沖發(fā)生器321生成擴(kuò)展脈沖A(近似于啞刷新時間長度)。上升沿脈沖發(fā)生器322激起擴(kuò)展脈沖A的上升沿短脈沖B，下降沿脈沖發(fā)生器32 3激起擴(kuò)展脈沖A的下降沿短脈沖C。根據(jù)開關(guān)324和325的狀態(tài)，脈沖B和C之一用作PWTD脈沖。
當(dāng)PRFH信號變化低時(即刷新操作開始時)開關(guān)325閉合，開關(guān)324斷開。因此一旦刷新操作開始，則在SPLG_WE輸出后的啞刷新時間結(jié)束時，信號C變成PWTD。
當(dāng)PRFH信號狀態(tài)是其它情形(不是刷新操作)，而SPGL_WE輸出時，開關(guān)324閉合，開關(guān)325斷開。因此信號B變成PWTD，啞刷新時間無效。
當(dāng)NERFHW輸出時，開關(guān)324和325不許改變位置。
圖10a和10b所示為本發(fā)明的、使用多級寄存器的備選的實(shí)施例。寫地址寄存器級110A和110B串聯(lián)連接，以使得較低級(110A)提供輸入到其后級(110B)——因此外部寫地址在被寫到存儲單元陣列200之前，延遲兩個寫周期。同樣，數(shù)據(jù)輸入寄存器及440A和440B也以串聯(lián)方式連接。以使得輸入數(shù)據(jù)在被寫到存儲單元陣列200之前，也延遲兩個寫周期。在任何外部寫命令之后，輸入數(shù)據(jù)的最后兩組等待被儲存到存儲單元陣列200中。
圖10a和10b所示的備選實(shí)施例使支路讀操作變得有些復(fù)雜。用兩個比較器級120A和120B，每個寫地址寄存器級使用一個。每個比較器級把Ai_R與儲存在其分配的寄存器級的地址相比較，產(chǎn)生信號Add_comp1(級120A)和Add_comp2(級120B)。兩極數(shù)據(jù)輸出多路復(fù)用器430A，430B任意選擇Saout、DIN_W2或Din_W1作為脈動讀操作的輸出數(shù)據(jù)。雖然該數(shù)據(jù)輸出多路復(fù)用器作為兩極多路復(fù)用器顯示，但它可以用一個單級三輸入多路復(fù)用器來實(shí)現(xiàn)。
理解這里講授的概念的本領(lǐng)域普通技術(shù)人員，可以以許多別方法將其改造成特殊的應(yīng)用。雖然在隨后的外部寫周期期間遲寫入一般將要求一點(diǎn)簡單邏輯，但在外部讀操作期間排定脈沖遲寫操作也是有可能的。關(guān)于寫操作討論的可變持續(xù)時間啞刷新脈沖概念，也可用于讀操作期間。對本發(fā)明來說，布置和存取存儲單元陣列的特定方法不是關(guān)鍵的，用于操作刷新電路系統(tǒng)的特定方法也不是關(guān)鍵的。還應(yīng)承認(rèn)，根據(jù)本發(fā)明公開的內(nèi)部定時信號代表著某些可能的操作方法，電路設(shè)計者可以利用許多與公布的方法有明顯偏差的方法，甚至有些可能更有效。這些實(shí)施細(xì)節(jié)包括在本發(fā)明中，并且意欲屬于權(quán)利要求的范圍內(nèi)。
前述實(shí)施例是示范性的。雖然說明書在幾個位置指出“一個”、“一”、“另一個”、或”一些”實(shí)施例，這不一定意味著每個這樣的參考是對同樣的實(shí)施例，或這些特性僅用于單個實(shí)施例。
權(quán)利要求
1.一種具有刷新型存儲單元陣列的半導(dǎo)體存儲裝置，該裝置包括一個地址緩沖區(qū)，用于在讀/寫操作期間接收外部地址信息和產(chǎn)生內(nèi)部地址信號；一個寫地址寄存器，用于在外部寫操作期間儲存通過地址緩沖區(qū)接收的內(nèi)部地址信號，并且輸出儲存的內(nèi)部地址信號作為寫地址信號，直到后續(xù)外部寫操作為止；一個刷新電路，用于產(chǎn)生刷新操作請求和在刷新操作期間產(chǎn)生用于刷新存儲單元陣列的存儲單元的刷新地址信號；一個控制電路，用于產(chǎn)生內(nèi)部控制信號，該內(nèi)部控制信號包括在脈動讀操作期間產(chǎn)生的讀選擇信號、在脈動寫操作期間產(chǎn)生的寫選擇信號和在刷新操作期間產(chǎn)生的刷新選擇信號，并在每個外部讀/寫操作的存取子區(qū)間期間產(chǎn)生刷新阻止信號，用來禁用刷新操作請求，在該存取子區(qū)間期間裝置執(zhí)行脈動讀或?qū)懖僮鳎灰粋€地址多路復(fù)用器，用于根據(jù)內(nèi)部控制信號選擇內(nèi)部地址信號、寫地址信號和刷新地址信號之一作為陣列地址信號；行和列解碼器，用于根據(jù)陣列地址信號尋址一個或更多存儲單元陣列單元；一個數(shù)據(jù)輸入寄存器，用于在外部寫操作期間儲存接收的數(shù)據(jù)輸入信息，直到下一外部寫操作為止；一個比較器，用于在讀操作期間將內(nèi)部地址信號和寫地址信號比較；以及一個數(shù)據(jù)輸出多路復(fù)用器，用于根據(jù)在讀操作期間比較器的輸出信號，選擇儲存在數(shù)據(jù)輸入寄存器中的數(shù)據(jù)輸入信息或從一個或多個存儲單元陣列的單元輸出的數(shù)據(jù)，其中，當(dāng)該內(nèi)部地址信號匹配該寫地址信號時，數(shù)據(jù)輸出多路復(fù)用器選擇儲存在數(shù)據(jù)輸入寄存器中的數(shù)據(jù)輸入信息，否則從存儲單元中選擇數(shù)據(jù)。
2.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中，在第外部寫操作期間接收的寫地址和數(shù)據(jù)信息，在下個外部寫操作之前不寫到與這個寫地址對應(yīng)的存儲單元中。
3.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中，存儲單元陣列包括字線和位線，每個存儲單元連接到一個字線和一個位線，其中，行解碼器通過使能字線尋址存儲單元陣列，并且列解碼器通過使能一個或多個列選擇行尋址存儲單元陣列，每個列選擇線連接到選擇的位線，其中，使能字線或列選擇線包括在該線上生成脈動使能信號。
4.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中，刷新阻止信號在檢測到外部讀/寫操作信號變化時產(chǎn)生。
5.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中，當(dāng)刷新操作請求在外部讀/寫命令信號變化之前輸入時，刷新操作啟動，并且當(dāng)刷新操作請求在讀/寫存取子區(qū)間期間輸入時，在指定的時間段中刷新操作不能啟動。
6.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中，當(dāng)刷新請求被輸入存取子區(qū)間之外時，刷新操作啟動，而當(dāng)刷新操作請求在存取子區(qū)間期間輸入時，刷新操作延遲到存取子區(qū)間的結(jié)束之后為止。
7.一種具有刷新型存儲單元陣列的半導(dǎo)體存儲裝置，包括請求儲存數(shù)據(jù)刷新的存儲單元，該半導(dǎo)體存儲裝置包括一個控制電路，用于在該裝置執(zhí)行存儲單元陣列的脈沖存取的同時，在每個外部讀或?qū)懖僮鞔嫒∽訁^(qū)間期間產(chǎn)生刷新阻止信號，另外還用于通過產(chǎn)生刷新操作信號響應(yīng)刷新操作請求，以及一個遲寫入電路，用于將在前一外部寫入操作期間接收到的寫入數(shù)據(jù)，在當(dāng)前寫操作的存取子區(qū)間期間寫到存儲單元陣列，并儲存當(dāng)前寫操作期間接收的數(shù)據(jù)，直到后續(xù)寫操作到來為止。
8.如權(quán)利要求7所述的半導(dǎo)體存儲裝置，其中，刷新阻止信號延遲在存取子區(qū)間接收到的刷新操作請求，直到存取子區(qū)間結(jié)束之后。
9.如權(quán)利要求7所述的半導(dǎo)體存儲裝置，其中，確定存取子區(qū)間的持續(xù)時間作為脈動刷新操作所需的近似刷新存取時間與存儲單元陣列的脈動存取所需的近似讀/寫存取時間之和。
10.如權(quán)利要求7所述的半導(dǎo)體存儲裝置，其中，當(dāng)在外部讀期間檢測到外部讀命令信號的變化，以及在外部寫期間檢測到外部寫命令信號的變化時，產(chǎn)生刷新阻止信號。
11.如權(quán)利要求10所述的半導(dǎo)體存儲裝置，其中，該外部寫命令信號的變化是這樣一種事件在選中該裝置時，由一個或多個外部寫使能信號的變化表示；在輸出外部寫啟動時，由外部芯片選擇信號的變化表示；在選擇并寫使能該裝置時，由外部地址信號的變化表示。
12.如權(quán)利要求10所述的半導(dǎo)體存儲裝置，其中，當(dāng)在外部讀/寫命令信號之前輸入刷新操作請求時，啟動刷新操作；而在讀/寫存取子區(qū)間期間輸入刷新操作請求時，在設(shè)定時間段中禁用。
13.如權(quán)利要求7所述的半導(dǎo)體存儲裝置，其中，當(dāng)刷新請求在存取子區(qū)間之外輸入時，刷新操作啟動；并且當(dāng)刷新操作請求在存取子區(qū)間期間輸入時，延遲刷新操作直到該存取子區(qū)間的結(jié)束之后為止。
14.一種操作具有刷新型存儲單元陣列和刷新電路的半導(dǎo)體存儲裝置的方法，該方法包括在當(dāng)前寫操作從外部請求時，啟動脈動寫操作，以便將以前儲存在數(shù)據(jù)輸入寄存器中的數(shù)據(jù)，寫入到以前儲存在寫地址寄存器中的單元陣列地址，將在當(dāng)前寫操作期間接收到的寫地址儲存到寫地址寄存器，并且將在當(dāng)前寫操作期間接收到的數(shù)據(jù)儲存到該數(shù)據(jù)輸入寄存器；在讀操作從外部請求時，按相應(yīng)于讀操作期間接收到的讀地址的陣列地址，啟動存儲單元陣列的脈動讀操作，將該讀地址與儲存在寫地址寄存器中的地址比較，并且在該地址匹配時，選擇儲存在數(shù)據(jù)輸入寄存器中的數(shù)據(jù)用于輸出，否則選擇從脈動讀操作中返回的數(shù)據(jù)用于輸出；當(dāng)刷新操作請求先于外部讀/寫操作請求時，啟動脈沖刷新操作并且在完成關(guān)于外部讀/寫操作請求的脈動讀/寫操作之前，完成這個脈動刷新操作；當(dāng)在脈動讀/寫操作期間發(fā)生刷新操作請求時，在完成脈動讀/寫操作之后啟動脈沖刷新操作；以及在外部讀/寫操作期間，而且在那個外部操作期間啟動的脈動讀/寫操作完成之后，發(fā)生刷新操作請求時，在刷新請求的時候啟動脈沖刷新操作。
15.如權(quán)利要求14所述的方法，其中，每個脈動讀操作包括一個刷新子區(qū)間，在該子區(qū)間內(nèi)，先于當(dāng)前請求的讀操作被請求的刷新操作可以完成。
16.如權(quán)利要求14所述的方法，其中，每個脈動寫操作包括足夠長的刷新子區(qū)間，以允許完成先于當(dāng)前請求的寫操作被請求的刷新操作。
17.如權(quán)利要求16所述的方法，其中，刷新子區(qū)間的持續(xù)時間根據(jù)先前請求的刷新操作的定時，從沒有等待狀態(tài)的刷新操作時的最小的持續(xù)時間，變化到允許完成等待刷新操作的最大持續(xù)時間。
18.一種操作具有刷新型存儲單元陣列和刷新電路的半導(dǎo)體存儲裝置的方法，該方法包括在第一外部寫周期中，在寫地址寄存器中儲存寫周期期間接收到的寫地址，并且在數(shù)據(jù)輸入寄存器中儲存寫周期期間接收到的輸入數(shù)據(jù)；在后面的外部寫周期中，啟動脈動寫操作，以便將來自數(shù)據(jù)輸入寄存器的輸入數(shù)據(jù)，按與儲存在寫地址寄存器中的寫地址對應(yīng)的地址，儲存到存儲單元陣列；當(dāng)刷新操作請求先于外部寫周期時，啟動脈沖刷新操作并且在完成脈動寫操作之前，在外部寫周期期間完成這個刷新操作；當(dāng)在脈動寫操作期間發(fā)生刷新操作請求時，在完成脈動寫操作之后，啟動脈沖刷新操作；以及在外部寫周期期間，而且在那個外部寫周期期間啟動的脈動寫操作完成之后，發(fā)生刷新操作請求時，在刷新請求的時候啟動脈動刷新操作。
19.如權(quán)利要求18所述的方法，其中，當(dāng)寫命令信號的變化發(fā)出外部寫周期開始的信號時，啟動脈動寫操作。
20.如權(quán)利要求19所述的方法，其中，脈動寫操作包括足夠長的刷新子區(qū)間，以允許完成先于寫命令信號的變化被請求的刷新操作。
21.如權(quán)利要求18所述的方法，其中，當(dāng)寫命令信號的變化發(fā)出外部寫周期開始的信號時，寫地址儲存到寫地址寄存器中。
22.如權(quán)利要求18所述的方法，其中，當(dāng)寫命令信號的變化發(fā)出外部寫周期開始的信號時，輸入數(shù)據(jù)儲存在寫數(shù)據(jù)輸入寄存器中。
23.一種具有刷新型存儲單元陣列和刷新電路的半導(dǎo)體存儲裝置，該裝置包括一個數(shù)據(jù)輸入寄存器；一個寫地址寄存器；寫電路部件，用于在外部請求的當(dāng)前寫操作期間，啟動有設(shè)定的持續(xù)時間的脈動寫操作，以便將以前儲存在數(shù)據(jù)輸入寄存器中的數(shù)據(jù)寫入到以前儲存在寫地址寄存器中的單元陣列地址，將在當(dāng)前寫操作期間接收到的數(shù)據(jù)存儲到寫地址寄存器，并且將在當(dāng)前寫操作期間接收的數(shù)據(jù)儲存到數(shù)據(jù)輸入寄存器；讀電路部件，用于在外部請求的當(dāng)前讀操作期間，啟動有設(shè)定持續(xù)時間的脈動讀操作，用于將讀操作的讀地址與儲存在寫地址寄存器中的地址比較，并且當(dāng)?shù)刂菲ヅ鋾r，選擇儲存在數(shù)據(jù)輸入寄存器中的數(shù)據(jù)，否則選擇儲存在地址的與讀地址相對應(yīng)的數(shù)據(jù)；以及控制電路部件，用于產(chǎn)生脈動寫操作、脈動讀操作和脈沖刷新操作定時信號，并用于在脈動讀操作脈動讀操作期間，禁用來自刷新電路的刷新操作請求。
24.如權(quán)利要求23所述的半導(dǎo)體存儲裝置，其中，寫電路部件包括寫使能緩沖電路，它響應(yīng)外部寫命令信號的上升沿，發(fā)信號通知脈動寫操作開始，以及響應(yīng)外部寫命令信號的下降沿，操作數(shù)據(jù)輸入寄存器和寫地址寄存器。
25.如權(quán)利要求23所述的半導(dǎo)體存儲裝置，其中，讀電路部件包括地址變化檢測器，用于當(dāng)新的讀地址在外部裝置接口上出現(xiàn)時，產(chǎn)生脈沖信號；比較器，用于比較新地址和寫地址寄存器內(nèi)容，并當(dāng)?shù)刂菲ヅ鋾r輸出支路信號；以及數(shù)據(jù)輸出多路復(fù)用器，用于當(dāng)支路信號輸出時，選擇數(shù)據(jù)輸入寄存器內(nèi)容，而當(dāng)支路信號不輸出時，當(dāng)前單元陣列輸出。
26.如權(quán)利要求23所述的半導(dǎo)體存儲裝置，其中，控制電路部件包括脈沖控制電路，用于響應(yīng)來自讀電路方法的啟動信號，為脈動讀操作產(chǎn)生定時控制信號；響應(yīng)來自寫電路方法的啟動信號，為脈動寫操作產(chǎn)生定時控制信號；響應(yīng)來自刷新電路的啟動信號，為脈沖刷新操作產(chǎn)生定時控制信號；以及在脈動讀操作和脈動寫操作期間，向刷新電路輸出刷新操作禁用信號。
27.一種具有刷新型存儲單元陣列和刷新電路的半導(dǎo)體存儲裝置，該裝置包括一個寫地址寄存器，用于儲存來自當(dāng)前外部寫操作的寫地址，直到發(fā)生脈動寫操作為止，有時在單項外部寫操作結(jié)束之后；一個數(shù)據(jù)輸入寄存器，用于儲存來自當(dāng)前外部寫操作的輸入數(shù)據(jù)，直到發(fā)生脈動寫操作為止；一個讀/寫脈沖控制電路，用于為脈動讀操作、脈動寫操作和脈動沖刷新操作產(chǎn)生定時控制信號，還用于在脈動讀和寫操作期間產(chǎn)生刷新操作禁用信號，脈動寫操作的該定時控制信號，按與儲存在寫地址寄存器中的寫地址對應(yīng)的存儲單元陣列地址，啟動儲存在數(shù)據(jù)輸入寄存器中的輸出數(shù)據(jù)的遲寫；一個地址多路復(fù)用器，用于響應(yīng)通過讀/寫脈沖控制電路產(chǎn)生的定時控制電路，從寫地址寄存器中選擇刷新地址、外部輸入地址和寫地址其中之一作為對存儲單元陣列的輸出地址；一個地址比較器，用比較外部輸入地址和儲存在地址寄存器中的地址；以及一個數(shù)據(jù)輸出多路復(fù)用器，用于在外部讀操作期間，為該裝置的輸出，選擇儲存在數(shù)據(jù)輸入寄存器中的輸入數(shù)據(jù)和讀自與外部輸入地址對應(yīng)的存儲單元陣列地址的數(shù)據(jù)之一，該選擇響應(yīng)由該地址比較器執(zhí)行的比較。
28.如權(quán)利要求27所述的半導(dǎo)體存儲裝置，其中，遲寫操作利用在下一個外部寫操作期間發(fā)生的脈動寫操作，將當(dāng)前外部寫操作中的輸出數(shù)據(jù)寫到與來自當(dāng)前外部寫操作的寫地址相應(yīng)的存儲單元陣列地址。
29.如權(quán)利要求27所述的半導(dǎo)體存儲裝置，其中，每個脈動讀操作和脈動寫操作包括初始延遲，以允許先于脈動讀操作或?qū)懖僮鲉拥娜魏嗡⑿虏僮鞯耐瓿伞?br> 30.如權(quán)利要求29所述的半導(dǎo)體存儲裝置，其中，初始延遲的持續(xù)時間從最小持續(xù)時間，變化到當(dāng)沒有刷新操作被請求或進(jìn)行時的最大足夠長持續(xù)時間，以完成僅僅先于脈動讀操作或脈動寫操作的啟動請求的刷新操作。
31.如權(quán)利要求27所述的半導(dǎo)體存儲裝置，其中，在刷新操作禁用信號不輸出的任何時間都允許刷新操作。
32.如權(quán)利要求27所述的半導(dǎo)體存儲裝置，其中，在外部寫命令信號的下降沿，將寫地址儲存在寫地址寄存器中。
33.如權(quán)利要求27所述的半導(dǎo)體存儲裝置，其中，在設(shè)定延遲的后續(xù)外部寫命令信號的上升沿之后，將寫地址儲存在寫地址寄存器中。
34.如權(quán)利要求27所述的半導(dǎo)體存儲裝置，其中，在外部寫命令信號的下降沿，將輸入數(shù)據(jù)儲存在數(shù)據(jù)輸入寄存器。
35.如權(quán)利要求27所述的半導(dǎo)體存儲裝置，其中，每個寫地址寄存器和數(shù)據(jù)輸入寄存器都包括一個多級寄存器，它的低級具有為其緊隨的后續(xù)級提供輸入的后續(xù)級；地址比較器包括用于每個寫地址寄存器級的比較級，每個比較器級將外部輸入地址與儲存在分配的寫地址寄存器級比較；并且當(dāng)比較器階段指示沒有地址匹配時，數(shù)據(jù)輸出多路復(fù)用器從存儲單元陣列選擇數(shù)據(jù)讀之一，否則，選擇儲存在與指示地址匹配的最低級比較器級相應(yīng)的數(shù)據(jù)輸入寄存器中的輸入數(shù)據(jù)。
全文摘要
一種半導(dǎo)體存儲裝置及其操作方法。該存儲裝置使用刷新型存儲單元。在讀/寫周期中,用零寫入恢復(fù)時間完成刷新和連續(xù)讀/寫操作。在讀/寫周期變得很長上時,在讀寫周期期間執(zhí)行多次刷新操作。因此該裝置操作沒有最大寫周期時間限制。該方法利用外部寫命令儲存地址和數(shù)據(jù)到寄存器而不是存儲單元陣列中。當(dāng)外部寫命令發(fā)數(shù)據(jù)存在的信號時,需要零寫入恢復(fù)時間,而不管外部寫需要多長時間完成。在外部寫命令結(jié)束之后的一時間內(nèi),短脈動寫操作把數(shù)據(jù)轉(zhuǎn)移到存儲單元陣列。
文檔編號G11C11/408GK1331472SQ0013239
公開日2002年1月16日 申請日期2000年11月10日 優(yōu)先權(quán)日2000年6月30日
發(fā)明者金昌來, 樸鐘烈, 鄭珉喆, 韓相集 申請人:三星電子株式會社