專利名稱：非易失性半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性半導(dǎo)體存儲(chǔ)裝置，特別是涉及在電可擦除和寫入的EEPROM快閃存儲(chǔ)器中，在進(jìn)行芯片整體的寫入擦除試驗(yàn)的情況下有效的測試技術(shù)。
現(xiàn)在，作為非易失性半導(dǎo)體存儲(chǔ)裝置，一般都使用電可寫入/擦除的EEPROM快閃存儲(chǔ)器。作為該快閃存儲(chǔ)器的存儲(chǔ)單元，疊層?xùn)艠O式的存儲(chǔ)單元業(yè)已實(shí)用化。存儲(chǔ)單元的構(gòu)成為具備在半導(dǎo)體襯底上邊中間存在著約9nm的隧道氧化膜形成的由多晶硅材料構(gòu)成的浮置柵極、在浮置柵極上邊中間存在著柵極間絕緣膜形成的由多晶硅材料構(gòu)成的控制柵極。
作為EEPROM快閃存儲(chǔ)器，已開發(fā)出了使存儲(chǔ)單元對于位線多個(gè)并聯(lián)連接的NOR型、作為其變形的AND型或DINOR型、此外還開發(fā)出了使用使多個(gè)存儲(chǔ)單元串聯(lián)連接的基本單元的NAND型等等。其中，由于NAND型快閃存儲(chǔ)器可以高密度集成化，故受到了人們的注意。
在NAND型快閃存儲(chǔ)器中，為進(jìn)行在存儲(chǔ)單元中是否有不合格的試驗(yàn)，使用對所有的存儲(chǔ)單元進(jìn)行整體地寫入或擦除的試驗(yàn)方式。整體寫入試驗(yàn)，是這樣一種試驗(yàn)采用給所有的控制柵線供給寫入高電壓VPPW，給單元陣列區(qū)域的p型阱供給接地(Vss)的辦法，向所有的存儲(chǔ)單元的浮置柵極注入電子，以把閾值設(shè)定得高。在進(jìn)行該整體寫入試驗(yàn)時(shí)，把行地址的前置譯碼器電路構(gòu)成為使得行地址可以多次被選，此外，若為16NAND的情況，則只要把電路構(gòu)成為使得16個(gè)全局控制線電壓供給電路全都供給APPW就可以實(shí)現(xiàn)。
此外整體擦除試驗(yàn)，是這樣一種試驗(yàn)采用向所有存儲(chǔ)單元的控制柵線供給Vss，向單元陣列的p型阱供給擦除高電壓的辦法，從所有的存儲(chǔ)單元的浮置柵極抽出電子，以把閾值設(shè)定得低。為此，與寫入一樣，在整體擦除試驗(yàn)時(shí)，把行地址的前置譯碼器電路構(gòu)成為使得可以多次選擇行地址，此外只要使所有的塊都變成為被選狀態(tài)進(jìn)行擦除動(dòng)作就可以實(shí)現(xiàn)。
但是，在進(jìn)行上邊所說的整體寫入試驗(yàn)或整體擦除試驗(yàn)的情況下，如果在存儲(chǔ)單元中有缺陷，則將從升壓電路供給的高電壓發(fā)生漏電，引起升壓電路的輸出電壓降低的問題。

圖18(a)、(b)用剖面圖和等效電路示出了在NAND型存儲(chǔ)單元中的缺陷的樣子。從圖18的①到⑥是有可能在實(shí)際的制造工序中產(chǎn)生的缺陷。①示出的是作為金屬布線的位線BL和多晶硅材料的選擇柵線SGD被灰塵等電短路時(shí)的不合格模式。②和⑤示出的是選擇柵線SGD被破壞，選擇柵線SGD或SGS和襯底電短路時(shí)的不合格模式。③示出的是位線BL和多晶硅材料的控制柵線CG被灰塵等電短路時(shí)的不合格模式。此外④示出的是存儲(chǔ)單元的控制柵CG和浮置柵極FG間，和浮置柵極FG和襯底間的薄的氧化膜破壞，控制柵極CG和襯底電短路時(shí)的不合格模式。⑥示出的是源極一側(cè)的選擇柵線SGS和源極擴(kuò)散層線被灰塵等電短路時(shí)的不合格模式。
在這些模式之內(nèi)，④的控制柵極CG和襯底間的短路，在控制柵極CG和浮置柵極FG間的柵極絕緣膜(通常為ONO膜)存在缺陷時(shí)發(fā)生。在制造階段在不合格的存儲(chǔ)單元的ONO膜中存在著缺陷，且該存儲(chǔ)單元的控制柵極CG和浮置柵極FG變成為同電位的情況下，在進(jìn)行寫入試驗(yàn)時(shí)，由于將給該存儲(chǔ)單元的隧道氧化膜加上氧化膜的耐壓以上的寫入高電壓，故該不合格存儲(chǔ)單元的隧道氧化膜也將立即破壞。此外，由于在某一存儲(chǔ)單元的隧道氧化膜中存在著缺陷，故即便是在浮置柵極FG和襯底間已經(jīng)短路的情況下，由于給ONO膜加上耐壓以上的高電壓，故ONO膜立即破壞。
當(dāng)存在著這樣的不合格存儲(chǔ)單元時(shí)，在進(jìn)行整體寫入試驗(yàn)時(shí)，控制柵線的升壓電壓就會(huì)因向襯底漏電而使升壓電壓降低。為此，沒有連接不合格存儲(chǔ)單元的其它的正常的控制柵線電壓也將從規(guī)定的VPPW降低下來。此外在進(jìn)行整體擦除試驗(yàn)時(shí)，將發(fā)生p型阱的升壓電壓向控制柵線漏電而使升壓電壓VPPE降低的問題。此外，在象③那樣，控制柵線和位線短路的情況下，在整體寫入時(shí)和整體擦除時(shí)，也將引起分別使VPPW和VPPE降低的問題。
為此，現(xiàn)有技術(shù)，在進(jìn)行了用冗余單元陣列置換缺陷存儲(chǔ)單元的作業(yè)之后，才可以執(zhí)行整體寫入試驗(yàn)和整體擦除試驗(yàn)。圖19示出了從現(xiàn)有的NAND型快閃存儲(chǔ)器等的晶片分類試驗(yàn)到組裝為止的測試作業(yè)的流程。首先，為了查找不合格存儲(chǔ)單元的地址，進(jìn)行頁單位的寫入和塊單位擦除動(dòng)作。根據(jù)其結(jié)果，把有缺陷的存儲(chǔ)單元的不合格地址存儲(chǔ)在存儲(chǔ)器芯片內(nèi)部。例如，人們常常使用用激光切斷用多晶硅材料形成的熔絲的熔絲編程法存儲(chǔ)不合格地址的裝置。
然后，為了屏蔽初始不合格品，進(jìn)行規(guī)定次數(shù)的整體寫入試驗(yàn)和整體擦除試驗(yàn)，給存儲(chǔ)單元加上寫入/擦除應(yīng)力。加上了應(yīng)力之后，執(zhí)行最后的寫入/擦除試驗(yàn)分選出合格品。存儲(chǔ)單元的氧化膜，會(huì)因?qū)懭?擦除應(yīng)力而劣化，在整體寫入擦除試驗(yàn)之后，在將增加不合格位的情況下，就把該芯片當(dāng)作不合格品扔掉。為此如果在寫入/擦除試驗(yàn)中劣化很厲害，則結(jié)果變成為不可能取得合格品，存在著芯片價(jià)格上升的問題。此外，為了不扔掉，不降低成品率，有這樣的方法用激光切斷再次變成為不合格的地址的熔絲器件。但是，為此就必須要用激光2次切斷熔絲器件，存在著測試時(shí)間變長，測試價(jià)格上漲的問題。
如上所述，在現(xiàn)有的NAND型的快閃存儲(chǔ)器中，為了進(jìn)行整體寫入或整體擦除試驗(yàn)，就有必要防止起因于給缺陷存儲(chǔ)單元加上高電壓的降低，為此就必須用冗余單元置換不合格存儲(chǔ)單元。這還將使得快閃存儲(chǔ)器的價(jià)格上漲。
同樣的問題，在其它形式的EEPROM中也存在，不限于NAND型。
本發(fā)明的目的是，提供具備即便是不用冗余單元置換缺陷存儲(chǔ)單元，也可以進(jìn)行整體寫入試驗(yàn)和整體擦除試驗(yàn)的測試功能的非易失性半導(dǎo)體存儲(chǔ)裝置。
本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征是具備把電可改寫非易失性存儲(chǔ)單元排列起來構(gòu)成的存儲(chǔ)單元陣列；進(jìn)行該存儲(chǔ)單元陣列的存儲(chǔ)單元選擇的譯碼電路；讀出上述存儲(chǔ)單元陣列的讀出數(shù)據(jù)，鎖存寫入數(shù)據(jù)的讀出放大器電路；根據(jù)數(shù)據(jù)的寫入和擦除產(chǎn)生升壓后的驅(qū)動(dòng)電壓的驅(qū)動(dòng)電壓產(chǎn)生電路；采用對從該驅(qū)動(dòng)電壓產(chǎn)生電路產(chǎn)生的驅(qū)動(dòng)電壓驅(qū)動(dòng)的信號(hào)線的電位進(jìn)行檢測的辦法，檢測含有上述存儲(chǔ)單元陣列的不合格存儲(chǔ)單元的塊并進(jìn)行暫時(shí)存儲(chǔ)的不合格塊檢測電路；對用上述存儲(chǔ)單元陣列的擦除單位進(jìn)行的整體擦除或用寫入單位進(jìn)行的整體寫入的測試進(jìn)行控制，在其測試時(shí)，根據(jù)上述不合格塊檢測電路的檢測輸出，控制向不合格存儲(chǔ)單元供給的驅(qū)動(dòng)電壓供給停止的測試控制電路。
倘采用本發(fā)明，具備對用升壓后的寫入電壓或擦除電壓進(jìn)行驅(qū)動(dòng)的信號(hào)的電位進(jìn)行檢測，對含有存儲(chǔ)單元陣列的不合格存儲(chǔ)單元的塊進(jìn)行檢測并進(jìn)行暫時(shí)存儲(chǔ)的不合格塊檢測電路，在進(jìn)行整體寫入/擦除的測試中，根據(jù)不合格塊檢測電路的檢測輸出，進(jìn)行停止向不合格存儲(chǔ)單元供給驅(qū)動(dòng)電壓的控制。借助于此，就可以在整體寫入/擦除測試中防止驅(qū)動(dòng)電壓因缺陷存儲(chǔ)單元而引起的電位降低。因此，可以進(jìn)行用正常的驅(qū)動(dòng)電壓進(jìn)行的整體寫入/擦除的測試，而無須用冗余單元進(jìn)行置換。
圖1示出了本發(fā)明的實(shí)施例1的EEPROM的塊構(gòu)成。
圖2示出了該實(shí)施例1的存儲(chǔ)單元陣列的構(gòu)成。
圖3示出了該實(shí)施例1的行譯碼器內(nèi)的全局控制柵線電位產(chǎn)生電路的構(gòu)成。
圖4示出了該行譯碼器內(nèi)的全局控制柵線電位檢測電路的構(gòu)成。
圖5示出了該行譯碼器內(nèi)的行主譯碼器的構(gòu)成。
圖6示出了該行譯碼器內(nèi)的行子譯碼器的構(gòu)成。
圖7示出了該實(shí)施例1的EEPROM動(dòng)作時(shí)的各個(gè)部分的電位關(guān)系。
圖8是說明該實(shí)施例1中的整體寫入擦除的動(dòng)作的定時(shí)圖。
圖9的定時(shí)圖對時(shí)間軸進(jìn)行擴(kuò)大地示出了圖8的一部分。
圖10示出了實(shí)施例2的EEPROM的行譯碼器的構(gòu)成。
圖11是說明實(shí)施例2的整體寫入/擦除的動(dòng)作的定時(shí)圖。
圖12示出了實(shí)施例3的EEPROM的控制柵線電位檢測電路的構(gòu)成。
圖13示出了實(shí)施例4的AND型EEPROM的存儲(chǔ)單元陣列構(gòu)成。
圖14示出了該EEPROM動(dòng)作時(shí)的各個(gè)部分的電位關(guān)系。
圖15示出了實(shí)施例4的行主譯碼器的構(gòu)成。
圖16示出了該實(shí)施例4的行子譯碼器和全局控制柵線電位檢測電路的構(gòu)成。
圖17示出了該實(shí)施例4的全局控制柵線電位產(chǎn)生電路的構(gòu)成。
圖18示出了NAND型EEPROM的不合格模式。
圖19示出了通常的EEPROM從晶片完成到組裝為止的測試工序。
以下參看附圖，說明本發(fā)明的實(shí)施例。圖1示出了本發(fā)明實(shí)施例1的NAND型EEPROM快閃存儲(chǔ)器的塊構(gòu)成。如圖所示，該快閃存儲(chǔ)器具有存儲(chǔ)單元陣列1；讀出該存儲(chǔ)單元陣列1的讀出數(shù)據(jù)，鎖存寫入數(shù)據(jù)的讀出放大器電路3；讀入地址Add的地址緩沖器6；對所取入的地址進(jìn)行譯碼的行譯碼器2和列譯碼器4；用列譯碼器4的輸出進(jìn)行控制以選擇位線數(shù)據(jù)的列門電路5和數(shù)據(jù)輸入輸出緩沖器8。
在存儲(chǔ)單元陣列1中設(shè)置有用來補(bǔ)救不合格存儲(chǔ)單元的冗余單元陣列1a。用冗余單元陣列進(jìn)行的不合格存儲(chǔ)單元的置換，用設(shè)于行譯碼器2內(nèi)的不合格地址存儲(chǔ)電路進(jìn)行。即，作為不合格地址存儲(chǔ)電路，例如設(shè)置熔絲電路，結(jié)果就變成為借助于該熔絲電路的編程，實(shí)施用不合格地址的冗余單元陣列1a進(jìn)行的置換控制。
為了進(jìn)行存儲(chǔ)單元陣列1的寫入、擦除和讀出的控制，設(shè)有控制電路7。此外，為了用來產(chǎn)生在寫入、擦除中使用的正的高電壓、中間電壓和負(fù)的高電壓等，設(shè)有驅(qū)動(dòng)電壓產(chǎn)生電路9，所產(chǎn)生的驅(qū)動(dòng)電壓被送往行譯碼器2。此外，在本實(shí)施例中，為了防止加往不合格地址的應(yīng)力，同時(shí)為了進(jìn)行整體寫入/擦除，還設(shè)有不合格塊檢測電路10。該不合格塊檢測電路10，在對存儲(chǔ)單元陣列1進(jìn)行整體寫入/擦除的測試時(shí)的測試控制的程序的初期被激活化。然后，不合格塊檢測電路10的檢測輸出被送往控制電路7，從控制電路7對行譯碼器2送出用來停止向不合格存儲(chǔ)單元供給的驅(qū)動(dòng)電壓的供給的控制信號(hào)RN。
存儲(chǔ)單元陣列1，如圖2所示，在列方向上排列n條位線BL，在行方向上排列與m位的地址對應(yīng)的2m個(gè)的NAND束。各個(gè)NAND束由16個(gè)串聯(lián)連接的存儲(chǔ)單元MC和在其兩端設(shè)置的選擇柵晶體管SG1、SG2構(gòu)成。即，各個(gè)NAND束的電流通路的一端通過選擇柵晶體管SG1連接到位線BL上，另一端則通過選擇柵晶體管SG2連接到公用源極線上。
含于在行方向上排列起來的m個(gè)NAND單元中的各個(gè)控制柵和2個(gè)選擇柵被連接到控制柵線(即字線)CG1～CG16和選擇柵線SGD、SGS上。在行方向上排列起來的m個(gè)NAND單元，每一個(gè)都構(gòu)成擦除的最小單位，一般被叫做擦除塊。在一個(gè)擦除塊內(nèi)含有的多條控制柵線和選擇柵線用對應(yīng)的行譯碼器2進(jìn)行驅(qū)動(dòng)。向2m個(gè)行譯碼器2輸入m位的行地址信號(hào)、向含于行譯碼器2內(nèi)的升壓電路供給電源的泵電源、全局選擇柵線GSGD線和GSGS線、全局控制柵線GCG1～GCG16、行譯碼器控制信號(hào)線A、/A、B、C、RN和擦除塊檢索信號(hào)線D。
在圖2中，與m位行主地址對應(yīng)地畫有2m個(gè)行譯碼器2和被各個(gè)行譯碼器2驅(qū)動(dòng)的2m個(gè)的擦除塊。此外，在各條位線上都連接讀出位線的電位的讀出放大器和鎖存器電路(SL)3。
行譯碼器2具有輸入行地址進(jìn)行存儲(chǔ)單元陣列1的塊選擇的行主譯碼器22(圖5)、和向被該行主譯碼器22選擇的塊的控制柵線和選擇柵線傳送控制由驅(qū)動(dòng)電壓產(chǎn)生電路9產(chǎn)生的升壓后的驅(qū)動(dòng)電壓的行子譯碼器23(圖6)。
驅(qū)動(dòng)電壓產(chǎn)生電路9具有圖3所示的全局控制柵線電壓產(chǎn)生電路(GCG產(chǎn)生電路)21。GCG電路21具有產(chǎn)生擦除用高電壓VPPE的VPPE升壓電路301、和產(chǎn)生寫入用高電壓VPPW的VPPW升壓電路302、產(chǎn)生在寫入時(shí)提供給一個(gè)塊內(nèi)的非選擇控制柵線的中間電壓VMID的VMID升壓電路303。這些升壓電路301～303的輸出，在電壓產(chǎn)生電路304中用切換控制信號(hào)或頁地址信號(hào)進(jìn)行選擇后，提供給全局控制柵線GCG1～GCG16。電源電壓的電位，在電壓產(chǎn)生電路305、306中，用切換控制信號(hào)或頁地址信號(hào)進(jìn)行選擇，供給作為選擇柵線SGD、SGS的上位線的全局選擇柵線GSGD、GSGS。
行主譯碼器22，是與行地址信號(hào)對應(yīng)起來，選擇一個(gè)塊的選擇柵線SGD、SGS和控制柵線CGi的部分。在讀出/寫入/擦除時(shí)與被選的塊地址對應(yīng)，節(jié)點(diǎn)VG的電位將變成為H電平。相反，與非被選塊地址對應(yīng)的節(jié)點(diǎn)VG的電位將變成為L電平。局部泵502控制供給電壓，使得被選地址的節(jié)點(diǎn)VG的電位，在寫入時(shí)，變成為VPPW+Vth(NMOS晶體管的閾值)，在讀出和擦除時(shí)則變成為(Vcc+Vth)。作為局部泵502的電源，在寫入時(shí)供給VPPW，在讀出和擦除時(shí)則供給Vcc。
如圖5所示，行主譯碼器22中，輸入行地址信號(hào)的NAND門電路G1構(gòu)成輸入級(jí)電路。該NAND門電路G1的反轉(zhuǎn)輸出連接到NMOS晶體管QN4和QN6的柵極、時(shí)鐘反相器CI1、NMOS晶體管QN2的柵極上。NMOS晶體管QN4中間存在著NMOS晶體管QN5連接到熔絲器件FS上，另一端則連接到具有互逆并聯(lián)連接的反相器I51、I52的鎖存電路501的輸入部分上。在該鎖存電路501的輸出節(jié)點(diǎn)La上，通過柵極已連接到IN上的NMOS晶體管QN6后，再通過鎖存存儲(chǔ)數(shù)據(jù)復(fù)位用的NMOS晶體管QN7，連接到Vss上。
譯碼器輸出端子IN和鎖存電路501的輸出端子La，連接到借助于信號(hào)A、/A進(jìn)行互補(bǔ)驅(qū)動(dòng)的時(shí)鐘反相器CI1、CI2的輸入端子上。這些時(shí)鐘反相器CI1、CI2的輸出，進(jìn)行共通連接，其輸出被送往行子譯碼器23。時(shí)鐘反相器CI1、CI2的輸出，通過反相器I53后變成為局部泵502的使能信號(hào)，同時(shí)還通過傳送門電路晶體管QN8連接到節(jié)點(diǎn)VG上。該節(jié)點(diǎn)VG的電壓，將成為在行子譯碼器23中的驅(qū)動(dòng)電壓傳送門電路的控制電壓。
行主譯碼器22中串聯(lián)連接的NMOS晶體管QN1、QN2、QN3的部分，在擦除模式的驗(yàn)證讀出中，構(gòu)成用來檢索地址增加后作為擦除狀態(tài)被選的情況的擦除選擇地址檢索電路503。NMOS晶體管QN3的柵極連接到鎖存電路501的輸出節(jié)點(diǎn)La上，NMOS晶體管QN2的柵極則連接到譯碼器輸出端子IN上。與已存儲(chǔ)下數(shù)據(jù)擦除信息的塊對應(yīng)的鎖存電路501的輸出節(jié)點(diǎn)La為‘H’，當(dāng)借助于控制電路使地址增加后，輸入了該塊所對應(yīng)的地址時(shí)，該塊的輸出節(jié)點(diǎn)IN也將變成為‘H’，NMOS晶體管QN2、QN3將一起變成為導(dǎo)通(ON)。該狀態(tài)可以在被信號(hào)C控制的選擇晶體管QN1變成為ON后進(jìn)行檢測，控制電路可以借助于端子D的變化，檢索已作為擦除狀態(tài)被選的地址。
行子譯碼器23，如圖6所示，具備用來分別把全局選擇柵線GSGD、GSGS和全局控制柵線GCG1～GCG16連接到存儲(chǔ)單元陣列1的對應(yīng)的選擇柵線SGD、SGS和控制柵線CG1～CG16上的NMOS傳送門電路晶體管TG。這些傳送門電路晶體管TG用行子譯碼器22的局部泵電路502的輸出節(jié)點(diǎn)VG進(jìn)行控制。此外，在寫入動(dòng)作中，為了從信號(hào)線SGS向選擇柵線SGD、SGS供給規(guī)定的電位，受行主譯碼器22控制的NMOS晶體管QN61、QN62分別連接到選擇柵線SGD、SGS上。
在本實(shí)施例中，在行主譯碼器22中，在其鎖存電路501的輸出節(jié)點(diǎn)La和復(fù)位用NMOS晶體管QN7之間，插入了受譯碼器輸出節(jié)點(diǎn)IN控制的NMOS晶體管QN6。這樣，就向復(fù)位用晶體管QN7的柵極，輸入根據(jù)不合格塊檢測電路10的檢測輸出從控制電路7產(chǎn)生的控制信號(hào)RN。
此外，在本發(fā)明中，在整體寫入擦除模式時(shí)，采用自動(dòng)地檢測使升壓電路的輸出電位降低這樣的不合格地址，把不合格地址存儲(chǔ)到存儲(chǔ)電路中，使得高電壓應(yīng)力不會(huì)加到該地址上去的辦法，實(shí)現(xiàn)可以在冗余電路使用之前進(jìn)行的向存儲(chǔ)單元的整體寫入擦除試驗(yàn)。為了該目的，設(shè)有不合格塊檢測電路10。該不合格塊檢測電路10，在本實(shí)施例的情況下，如圖4所示，可以在GCG電壓產(chǎn)生電路21和行主譯碼器23之間，作為進(jìn)行全局控制柵線GCG1～GCG16的電位變化檢測的全局控制柵線電位檢測電路41構(gòu)成。
電位檢測電路41，具有傳送門NMOS晶體管QN41，一端分別連接到全局控制柵線GCG1～GCG16上，另一端則共通地連接到讀出節(jié)點(diǎn)NS上，并用測試信號(hào)Test1進(jìn)行驅(qū)動(dòng)。讀出節(jié)點(diǎn)NS連接到讀出用NMOS晶體管DTR的柵極上。讀出用NMOS晶體管DTR的源極接地，漏極則連接到保持讀出結(jié)果的鎖存電路401上。被測試信號(hào)Test2驅(qū)動(dòng)使該節(jié)點(diǎn)NS復(fù)位的復(fù)位用NMOS晶體管RTR1連接到讀出節(jié)點(diǎn)NS上。在鎖存電路401的輸出節(jié)點(diǎn)La上也連接有被復(fù)位信號(hào)RESET驅(qū)動(dòng)的復(fù)位用NMOS晶體管RTR2。
該電位檢測電路41，用在整體擦除/寫入測試的初期的不合格地址檢索動(dòng)作檢測全局控制柵線GCG1～GCG16的電位，細(xì)節(jié)將在后邊講述。在不合格地址處，當(dāng)讀出節(jié)點(diǎn)NS=H時(shí)，讀出用NMOS晶體管DTR將變成為ON，把H保持在鎖存電路401的輸出節(jié)點(diǎn)La上。借助于該鎖存數(shù)據(jù)，控制測試控制電路42(含于圖1的控制電路7中)。測試控制電路42輸出地址增加控制信號(hào)的同時(shí)，還接受鎖存數(shù)據(jù)TLa=H，對行主譯碼器22的鎖存電路501供給復(fù)位控制信號(hào)RN。借助于此，結(jié)果就變成為進(jìn)行控制，使得在整體擦除/寫入時(shí)，不向不合格控制柵線供給驅(qū)動(dòng)電壓。
其次，說明本實(shí)施例EEPROM的動(dòng)作。在說明整體擦除、整體寫入動(dòng)作之前，首先說明通常的寫入和擦除動(dòng)作。圖7是寫入和擦除動(dòng)作時(shí)的各個(gè)部分的電位關(guān)系。
在擦除動(dòng)作時(shí)，被選擦除塊內(nèi)的所有控制柵線CG都被設(shè)定為Vss電位(GND)。這時(shí)，向要形成存儲(chǔ)單元的p型阱供給約20V左右的擦除電壓VPPE。結(jié)果，存儲(chǔ)單元的浮置柵極中的電子向p型阱內(nèi)放出，存儲(chǔ)單元的閾值降低。含于被選塊內(nèi)的所有存儲(chǔ)單元的閾值都變化成負(fù)值，變成為擦除狀態(tài)。
在該擦除動(dòng)作時(shí)，p型硅襯底被設(shè)定為Vss電位，向含有p型阱的n型阱供給擦除電壓VPPE。此外，所有的位線BL和選擇柵線SGD、SGS，都被設(shè)定為浮置狀態(tài)，使得不會(huì)加上高電壓應(yīng)力。此外，非被選擦除塊內(nèi)的所有控制柵線CG也都被設(shè)定為浮置狀態(tài)。為此，在p型阱被充電到VPPE時(shí)，在非被選塊中，歸因于溝道和控制柵極之間的耦合，控制柵線CG的電位大體上將上升到VPPE的電位。結(jié)果，在非被選塊內(nèi)的存儲(chǔ)單元的隧道氧化膜上不產(chǎn)生大的電場，非被選塊內(nèi)的存儲(chǔ)單元的閾值不變化。
在寫入時(shí)，向被選塊內(nèi)的被選頁地址的控制柵線CG供給高電壓的寫入電壓VPPW。這時(shí)，向同一塊內(nèi)的非被選控制柵線，供給VPPW和Vss間的中間電壓VMID，p型阱、n型阱和襯底被接地。向被選塊的漏極一側(cè)選擇柵線SGD供給電源電壓Vcc，源極一側(cè)選擇柵線SGS被接地。在寫入時(shí)，采用向位線BL供給0V的辦法，使被選頁地址的存儲(chǔ)單元的控制柵極-溝道間產(chǎn)生高電壓的電場，就可以使存儲(chǔ)單元的閾值上升。此外，采用向位線供給電源電壓Vcc的辦法，使被選塊的漏極一側(cè)選擇柵晶體管SG1截止，借助于與非被選控制柵線之間的耦合，使被選NAND單元內(nèi)的溝道電位上升。結(jié)果，在被選頁地址的存儲(chǔ)單元的控制柵極-溝道間產(chǎn)生高電場，存儲(chǔ)單元的閾值不變化。如上所述，采用向位線BL選擇供給Vss還是供給Vcc的辦法，向被選頁內(nèi)的所有存儲(chǔ)單元內(nèi)整體地寫入所希望的數(shù)據(jù)。此外，非被選塊內(nèi)的所有控制柵線和選擇柵線則都被接地。
在以上的寫入和擦除動(dòng)作中行譯碼器2的動(dòng)作如下。由于被選塊的行地址信號(hào)全都變成為高電平，故在圖5的行主譯碼器22中，譯碼器輸出IN將變成為高電平。這時(shí)，由于時(shí)鐘反相器CI1的時(shí)鐘信號(hào)A被設(shè)定為高電平，故時(shí)鐘反相器CI1變成為允許，時(shí)鐘反相器CI2則變成為禁止。為此作為譯碼器輸出IN的反轉(zhuǎn)電平的低電平被供往反相器I53的輸入端子，而與鎖存電路501的內(nèi)容無關(guān)，同時(shí)，向行子譯碼器23的高耐壓晶體管QN61、QN62的柵極供給該電平。
由于反相器I53的輸出信號(hào)變成為高電平，故NMOS晶體管QN8截止，把局部泵電路502的輸出VPPW+Vth提供給節(jié)點(diǎn)VG。借助于此，在行主譯碼器23中，傳送門電路TG變成為ON。由于分別把電壓Vcc、Vss供給給全局選擇柵線GSGD和GDGS，故通過傳送門電路TG分別向存儲(chǔ)單元陣列的被選塊的選擇柵線SGD、DGS供給Vcc、Vss。
此外，向與被選頁地址對應(yīng)的全局控制柵線GCG供給寫入電壓VPPW，向除此之外的剩下的全局控制柵線GCG供給中間電壓VMID。結(jié)果向被選塊內(nèi)的被選頁地址的控制柵線供給寫入電壓VPPW，向除此之外的頁地址的控制柵線供給中間電壓VMID。在非被選塊中，由于譯碼器輸出端子IN將變成為低電平，故局部泵電路502變成為禁止，反相器I53向行子譯碼器23的傳送門電路晶體管TG的柵極供給低電平。此外，在行子譯碼器23中，NMOS晶體管QN61、QN62將變成為導(dǎo)通狀態(tài)，供往信號(hào)線SGSP的Vss電平被供往漏極一側(cè)和源極一側(cè)的選擇柵線SGD、SGS。結(jié)果，非被選塊的控制柵線將變成為浮置，選擇柵線將變成為非被選的Vss電平。借助于此，不向非被選塊內(nèi)的存儲(chǔ)單元的柵極和溝道部分供給寫入電壓，存儲(chǔ)單元的閾值不會(huì)變化。
其次，對塊擦除時(shí)的行譯碼器2的動(dòng)作進(jìn)行說明。在擦除動(dòng)作中，首先，對要想擦除的一個(gè)以上的塊，使高電平鎖存到主行譯碼器22的鎖存電路501內(nèi)，然后對于含于全部被選的多個(gè)塊內(nèi)的存儲(chǔ)單元同時(shí)進(jìn)行擦除動(dòng)作。在擦除后，以塊單位進(jìn)行驗(yàn)證讀出以驗(yàn)證塊內(nèi)的所有存儲(chǔ)單元是否已正確地擦除，如果存在著未正確擦除的塊的情況下，則再次進(jìn)行該塊的擦除。在使擦除塊的鎖存電路501鎖存高電平的情況下，使NMOS的柵極信號(hào)變成為高電平。如果在被選塊不是不合格的情況下，由于用多晶硅構(gòu)成的熔絲器件FS未被激光切斷，被選塊的譯碼器的輸出端子IN將變成為高電平，故把高電平鎖存到鎖存電路501的端子La上。
在選擇多個(gè)塊的情況下，采用使信號(hào)B變成為高電平后切換行地址的辦法，就可以使高電平存儲(chǔ)在多個(gè)選擇塊的鎖存電路501內(nèi)。在被選塊是不合格塊，由多晶硅構(gòu)成的熔絲器件FS已用激光切斷的情況下，高電平就不能鎖存到鎖存電路501內(nèi)。在這種情況下，通常選擇冗余塊，把高電平存儲(chǔ)到冗余塊的鎖存電路中。
在使要擦除塊內(nèi)的鎖存電路501全部都存儲(chǔ)了高電平之后，含于該塊內(nèi)的所有存儲(chǔ)單元就被整體地擦除。這時(shí)，塊信號(hào)/A變成為高電平，存儲(chǔ)在鎖存電路501中的高電平則通過時(shí)鐘反相器CI2作為低電平輸出。這時(shí)，從局部泵電路502供給的高電平，被設(shè)定為電源Vcc電平。由于時(shí)鐘反相器CI2的輸出為低電平，故在行譯碼器23中，NMOS晶體管QN61、QN62變成為非導(dǎo)通狀態(tài)。在擦除時(shí)，全局控制線全都變成為Vss電平，向形成存儲(chǔ)單元的p型阱供給擦除電壓VPPE。
在被選塊中，由于該全局控制線的Vss電平照原樣不變地供給16條控制柵線，故存儲(chǔ)單元的控制柵極和p型阱間形成高電場，存儲(chǔ)單元的浮置柵極中的電子向p型阱放出。這時(shí)，由于向全局選擇柵線GSGD、GSGS供給電源電壓Vcc，故選擇柵晶體管將變成為非導(dǎo)通狀態(tài)，選擇柵線SGD、SGS則變成為浮置。由于被選塊的p型阱的電位將慢慢地上升到VPPE，故借助于耦合，選擇柵線SGD、SGS也要大體上上升到VPPE。為此，高電壓的應(yīng)力不會(huì)加到選擇柵晶體管上。
此外，在鎖存電路501中已經(jīng)存儲(chǔ)有低電平的塊中，傳送門電路線電壓將變成為Vss，控制柵線則被設(shè)定為浮置狀態(tài)。此外，非被選塊的NMOS晶體管QN61、QN62的柵極電位雖然將變成為Vcc，但是由于在擦除時(shí)SGSP的電位也被設(shè)定為電源電壓Vcc，故NMOS晶體管QN61、QN62將變成為非導(dǎo)通，選擇柵線SGD、SGS則變成為浮置狀態(tài)。這樣一來，由于在非被選塊中選擇柵線和控制柵線都變成為浮置狀態(tài)，故借助于與p型阱之間的耦合，這些門電路線大體上將上升到VPPE。結(jié)果，非被選塊內(nèi)的存儲(chǔ)單元的閾值不變化。
在上邊所說的擦除動(dòng)作后，為了進(jìn)行被擦除的塊內(nèi)的存儲(chǔ)單元是否已被正確擦除的檢查，故要進(jìn)行以各個(gè)被選擦除塊單位進(jìn)行的驗(yàn)證讀出。為了縮短擦除時(shí)間，要檢查在各個(gè)快的鎖存電路501中是否已存儲(chǔ)有高電平，僅僅對已存儲(chǔ)了高電平的塊進(jìn)行驗(yàn)證讀出。為此，向共通地連接到所有的鎖存電路501上的信號(hào)線D提供高電平，使信號(hào)C變化為高電平。在該狀態(tài)下，控制電路使地址依次不斷增加。如果在被選塊的鎖存電路501中沒有存儲(chǔ)高電平的情況下，在被選塊中NMOS晶體管QN1～QN3全部變成為ON，信號(hào)線D的電平降低。接受該信號(hào)線D的變化后，芯片上邊的控制電路就產(chǎn)生控制信號(hào)，使得對于該被選的塊進(jìn)行驗(yàn)證讀出。此外，由于在被選塊的鎖存電路501中已存儲(chǔ)有低電平的情況下，信號(hào)線D的電平不降低，故對于該塊來說，就把順序控制為不進(jìn)行驗(yàn)證讀出。
其次，對本實(shí)施例的EEPROM中的整體寫入/擦除動(dòng)作進(jìn)行說明。首先，在進(jìn)行整體寫入/擦除動(dòng)作的控制順序的初期，用圖4所示的檢測電路41，在芯片內(nèi)部自動(dòng)地進(jìn)行檢測含有不合格存儲(chǔ)單元的塊的動(dòng)作。對于動(dòng)作，雖然使用圖8所示的主要信號(hào)的定時(shí)圖進(jìn)行說明，但對于實(shí)現(xiàn)這樣動(dòng)作的測試控制電路42來說，由于可以用通常的順序設(shè)計(jì)手法實(shí)現(xiàn)，故對于電路的細(xì)節(jié)省略其說明。
圖8對在第1號(hào)地址和第2號(hào)地址的塊內(nèi)存在著不合格存儲(chǔ)單元的情況下的例子進(jìn)行說明，圖9是對時(shí)間軸進(jìn)行擴(kuò)大后詳細(xì)地畫出了圖8的不合格塊檢測動(dòng)作的開始部分的動(dòng)作的主要信號(hào)的定時(shí)圖。特別是在圖9中，是以連接到第2號(hào)地址的塊內(nèi)的控制柵線CG15上的存儲(chǔ)單元之內(nèi)的一個(gè)存儲(chǔ)單元不合格的情況為例子畫出來的。
首先，使浮置狀態(tài)的所有控制線電位復(fù)位為0V。為此，測試控制電路42要把行譯碼器控制為使得所有的行地址都變成為被選狀態(tài)，控制為使得所有的全局控制線GCG1～GCG16都輸出0V。這時(shí)，信號(hào)A已變成為高狀態(tài)，當(dāng)行地址變成為全被選狀態(tài)時(shí)，所有的行主譯碼器22的節(jié)點(diǎn)VG都將變成為高電平，全局控制線GCG1～GCG16的0V都被傳送至所有的控制柵線CG1～CG16。
此外，采用把短的脈沖狀的正邏輯信號(hào)給予信號(hào)B的辦法，把行主譯碼器22內(nèi)的鎖存電路501的輸出節(jié)點(diǎn)La全部設(shè)定為高電平。在熔絲編程前進(jìn)行的整體寫入/擦除試驗(yàn)中，行主譯碼器22內(nèi)的熔絲器件FS，由于尚未進(jìn)行激光切斷，故行主譯碼器22內(nèi)的所有鎖存電路501(從第1號(hào)地址到第2m號(hào)地址)的輸出節(jié)點(diǎn)La的電平被置位為高。
其次，把測試信號(hào)Test1設(shè)定成高電平，為了檢測含有不合格存儲(chǔ)單元的塊，給將形成存儲(chǔ)單元的襯底中的P型阱和含有p型阱的n型阱提供高電壓的擦除電壓VPPE。該動(dòng)作，由于與通常的數(shù)據(jù)擦除時(shí)進(jìn)行的順序是相同的，故省略詳細(xì)的說明。采用使測試信號(hào)Test1變成為H的辦法，圖4所示的電位檢測電路41將變成為激活狀態(tài)(即晶體管QN41變成為ON狀態(tài))。這時(shí)，所有的全局控制柵線GCG1～GCG16和全局選擇柵線GDGD、GSGS都被置成浮置狀態(tài)。如圖9所示，如在時(shí)刻t2給形成存儲(chǔ)單元的溝道部分的p型阱加上擦除電壓，則借助于存儲(chǔ)單元的溝道部分和控制柵極間的電容耦合，控制柵極電壓也將上升。
在圖9中，說明這樣的狀態(tài)塊1的控制柵線CG1～CG16、塊2的控制柵線CG1～CG14、CG16的電位，借助于耦合，大體上變成為VPPE。此外，控制柵極和襯底間已經(jīng)電短路的塊2的控制柵線CG15的電位，作為電短路的結(jié)果，將變成為VPPE。全局選擇柵線GSGD、GSGS，由于被設(shè)定為Vcc，故選擇柵線SGD、SGS與擦除狀態(tài)一樣將變成為浮置狀態(tài)，借助于選擇柵晶體管的溝道部分與選擇柵線間的耦合，選擇柵線SGD、SGS也大體上變成為VPPE。
當(dāng)在時(shí)刻t3復(fù)位信號(hào)Reset變成為規(guī)定時(shí)間正邏輯時(shí)，圖4所示的檢測電路41的復(fù)位二極管RTR2變成為導(dǎo)通狀態(tài)。為此，節(jié)點(diǎn)TLa被復(fù)位成低電平。其次，在時(shí)刻t4測試電路42產(chǎn)生使之發(fā)生選擇塊1的地址信號(hào)的地址增加控制信號(hào)，使第1塊的行地址變成為被選狀態(tài)。為此，第1塊的行主譯碼器22內(nèi)的節(jié)點(diǎn)VG將變成為高電平，第1號(hào)地址行子譯碼器23的所有的傳送門電路晶體管TG都變成為導(dǎo)通狀態(tài)。
一直到時(shí)刻t5為止，由于全局控制柵線GCG被接地為Vss電位，故在傳送門電路晶體管TG變成為導(dǎo)通狀態(tài)的定時(shí)處，存儲(chǔ)單元的借助于耦合而上升的控制柵線CG的電位，將降低為Vss。此外，由于全局選擇柵線GSGD、GSGS被置為浮置狀態(tài)，故將變化一個(gè)使選擇柵線SGD、SGS的電荷進(jìn)行移動(dòng)的那么大的量。在時(shí)刻T6所有的行譯碼器都變成為非被選狀態(tài)，第1塊也將返回非被選狀態(tài)。為此，節(jié)點(diǎn)VG也將降低為低電平。
在從時(shí)刻t5到t7間，測試信號(hào)Test2輸出負(fù)邏輯的脈沖，復(fù)位晶體管RTR1變成為非導(dǎo)通狀態(tài)，此外，這期間由于向柵極輸入Test1的晶體管QN41變成為導(dǎo)通狀態(tài)，故全局控制線電位檢測電路41內(nèi)的讀出用NMOS晶體管DTR的柵極電位，由全局控制線電位決定。只要在16條全局控制線GCG1～GCG16之內(nèi)，哪怕是一條變成為高電平，晶體管DTR就變成為ON。在圖9的例子中，第1號(hào)地址的塊的控制柵線CG上，由于沒有連接不合格存儲(chǔ)單元，故全局控制柵線GCG1～GCG16變成為低電平，讀出用NMOS晶體管DTR不導(dǎo)通。為此，節(jié)點(diǎn)TLa保存復(fù)位狀態(tài)的低電平。
此外，測試控制電路42，與在從時(shí)刻t5到t7期間的節(jié)點(diǎn)TLa相同的邏輯電平的信號(hào)RN供往行主譯碼器22內(nèi)的鎖存電路501的晶體管QN7的柵極。如圖9所示，由于從時(shí)刻t5到t7期間的節(jié)點(diǎn)TLa的電平變成為低電平，故在第1號(hào)地址的塊1將變成為被選狀態(tài)的從t4到t6期間，即便是把晶體管QN7置成導(dǎo)通狀態(tài)，節(jié)點(diǎn)La也將保持高電平。至此，在第1號(hào)地址的塊1內(nèi)是否存在不合格存儲(chǔ)單元的檢查動(dòng)作結(jié)束。
接著，借助于測試控制電路42進(jìn)行對第2號(hào)地址的塊2的檢查。在時(shí)刻t8復(fù)位信號(hào)Reset再次變成為規(guī)定時(shí)間正邏輯，節(jié)點(diǎn)TLa被復(fù)位成低電平。此外，全局控制柵線也解除浮置狀態(tài)，被接地到Vss上。在時(shí)刻t9第2號(hào)行地址變成為被選狀態(tài)。結(jié)果，塊2的行譯碼器內(nèi)的節(jié)點(diǎn)VG變成為高電平，第2號(hào)地址的行主譯碼器23內(nèi)的所有傳送門電路晶體管提高都變成為導(dǎo)通狀態(tài)。為此，塊的控制柵線CG1～CG16降低到Vss電平。
這時(shí)，控制柵極CG15在氧化膜內(nèi)存在不合格，雖然與襯底中的p型阱電短路，但是由于伴隨有破壞的電阻高，故與全局控制柵線GCG15一樣，大體上將變成為Vss電位。然后，在從時(shí)刻t10到t12為止的期間，當(dāng)輸出負(fù)邏輯的測試信號(hào)Test2時(shí)，復(fù)位晶體管RTR1將變成為非導(dǎo)通狀態(tài)，各個(gè)全局控制線被置為浮置狀態(tài)。但是，第1號(hào)地址的塊的控制柵線CG15上，由于連接有不合格存儲(chǔ)單元，故頁地址15的控制柵線CG15和全局控制柵線GCG15慢慢地上升變成為與VPPE同電位。
結(jié)果，通過全局控制線電位檢測電路41的晶體管QN41，剩下的控制柵線和全局控制柵線也大體上上升到VPPE。這時(shí)，由于讀出晶體管DTR變成為導(dǎo)通狀態(tài)，故全局控制線電位檢測電路41內(nèi)的鎖存電路401的輸入節(jié)點(diǎn)變化為低電平，把高電平鎖存到節(jié)點(diǎn)TLa內(nèi)。測試控制電路42，把作為與節(jié)點(diǎn)TLa同一邏輯電平的高電平的信號(hào)RN，供往行主譯碼器22內(nèi)的鎖存電路501的晶體管QN7的柵極。為此，在第2號(hào)地址塊2被選，晶體管QN7變成為導(dǎo)通狀態(tài)的期間內(nèi)，第2號(hào)地址的塊2內(nèi)的鎖存電路501的輸出節(jié)點(diǎn)La被置位為低電平。該信息一直保存到之后接著進(jìn)行的整體寫入/擦除試驗(yàn)為止。
在時(shí)刻t11所有的行地址都變成為非被選狀態(tài)，在時(shí)刻t12再次借助于復(fù)位用晶體管RTR1全局控制線被接地到Vss電平。至此，在第2號(hào)地址的塊中是否存在不合格單元的檢查動(dòng)作結(jié)束，在時(shí)刻t13借助于復(fù)位信號(hào)Reset使全局控制線電位檢測電路41的鎖存電路401的輸出復(fù)位。以下，同樣地進(jìn)行第3塊以后的全塊的檢查。在圖8中，對于第3塊以后，示出的是第1號(hào)地址的頁地址1(控制柵極CG1)上已連接有不合格單元的情況。
經(jīng)以上那樣地處理，一直到最后的塊地址2m為止，檢查動(dòng)作結(jié)束后，測試信號(hào)Test1變化為低電平，不合格塊檢測和鎖存的期間結(jié)束。然后繼續(xù)進(jìn)行整體擦除動(dòng)作。為此，用芯片內(nèi)控制電路自動(dòng)切換模式，信號(hào)A變化成低電平，而信號(hào)/A則變化成高電平。借助于此，各個(gè)行子譯碼器22內(nèi)的節(jié)點(diǎn)VG的電平，變成為與各自的鎖存電路501的節(jié)點(diǎn)La的電平相同的電平。
在圖8的例子中，與塊地址2和第1號(hào)地址對應(yīng)的行主譯碼器22的鎖存電路501內(nèi)鎖存有‘0’數(shù)據(jù)(L)，其他塊地址的行主譯碼器22的鎖存電路501內(nèi)則鎖存有‘1’數(shù)據(jù)(H)。為此，在整體擦除動(dòng)作時(shí)，由于與塊地址2和第1號(hào)地址對應(yīng)的行子譯碼器23內(nèi)的所有的傳送門電路晶體管TG，把VG=L提供給柵極，變成為非導(dǎo)通狀態(tài)。與除此之外的塊地址對應(yīng)的行子譯碼器23內(nèi)的所有的傳送門電路晶體管TG，借助于VG=H變成為導(dǎo)通狀態(tài)。在整體擦除動(dòng)作時(shí)，由于所有的全局控制柵線的電位全都變成為Vss，故塊地址21和第1號(hào)地址所有的控制柵極都變成為浮置狀態(tài)，除此之外的塊地址的所有的控制柵極則變成為Vss電位。
如上所述，倘采用本實(shí)施例，則可以把在控制柵極和在將其上邊形成存儲(chǔ)單元的p型阱之間含有短路之類的不合格模式的存儲(chǔ)單元的塊的控制柵極，在整體擦除時(shí)變成為浮置狀態(tài)。為此，可以把所希望的擦除電壓VPPE加在除去不合格塊以外的塊中所含有的存儲(chǔ)單元上，而不存在輸出擦除電壓的升壓電路的電位下降。
此外，在整體擦除時(shí)，由于信號(hào)線SGSP被設(shè)定為Vcc電平，故所有的選擇柵線，都被置成浮置狀態(tài)，而與不合格存儲(chǔ)單元的存在無關(guān)。為此，連接到選擇柵線上的選擇柵晶體管的氧化膜內(nèi)即便是存在著不合格，將在其上邊形成存儲(chǔ)單元的p型阱的擦除電壓VPPE也不會(huì)下降。
其次接著對進(jìn)行整體寫入的情況進(jìn)行說明。在整體寫入動(dòng)作時(shí)，給將形成存儲(chǔ)單元的p型阱提供接地電位Vss。此外，信號(hào)A和/A與上邊所說的整體擦除時(shí)一樣，分別被設(shè)定為低和高電平。借助于此，向節(jié)點(diǎn)VG輸出鎖存電路501的鎖存數(shù)據(jù)。如果在鎖存數(shù)據(jù)為‘1’的情況下，節(jié)點(diǎn)VG就向?qū)懭肷龎弘娢籚PPW輸出NMOS晶體管的閾值電壓那么大的一個(gè)量的電位的高電平。此外，在鎖存數(shù)據(jù)為‘0’的情況下，節(jié)點(diǎn)VG就輸出Vss這樣的低電平。
在整體寫入動(dòng)作時(shí)，從升壓電路向所有的全局控制柵線供給Vppw的電位。為此，在含有用上述不合格塊檢測動(dòng)作檢測出來的不合格存儲(chǔ)單元的塊內(nèi)含有的所有控制柵線將變成為Vss，除此以外的塊內(nèi)含有的所有控制柵線的電位則變成為VPPW。在本實(shí)施例中，在整體寫入時(shí)，升壓電路電位也不會(huì)通過不合格存儲(chǔ)單元漏電。因此可以進(jìn)行向不存在不合格存儲(chǔ)單元的所有控制柵極內(nèi)正確地加上所希望的寫入電位VPPW的整體寫入測試。圖10示出了本發(fā)明的實(shí)施例2的行主譯碼器22和行子譯碼器23的構(gòu)成。在先前的實(shí)施例中，如圖4所示，在存儲(chǔ)單元陣列的所有塊內(nèi)共通地設(shè)置全局控制柵線電位檢測電路41。對此，在本實(shí)施例中，則把同樣的檢測功能分散到每一塊的行譯碼器23內(nèi)，設(shè)置為電位檢測電路101。具體地說，在圖4中，作為與連接到全局控制柵線GCG上的NMOS晶體管QN41對應(yīng)的晶體管，在各個(gè)行子譯碼器23中，設(shè)置16個(gè)放電用NMOS晶體管QN100。放電用NMOS晶體管QN100的柵極，分別連接到控制柵線CG1～CG16上，漏極則共通地連接到讀出節(jié)點(diǎn)NS上，源極則接地。該放電晶體管QN100的部分，構(gòu)成相當(dāng)于圖1所示的不合格塊檢測電路10的電位檢測電路101。
讀出節(jié)點(diǎn)NS通過讀出用NMOS晶體管QN101連接到各個(gè)行主譯碼器22的鎖存電路501的鎖存節(jié)點(diǎn)La上。向該NMOS晶體管QN101的柵極輸入控制信號(hào)EN。即，在控制信號(hào)EN為H時(shí)，若放電用晶體管QN100中的任何一個(gè)為ON，則鎖存電路501的數(shù)據(jù)就被復(fù)位。
其它的構(gòu)成與先前的實(shí)施例是一樣的，對于那些對應(yīng)的部分賦予同一標(biāo)號(hào)而省略詳細(xì)的說明。
參看圖11的定時(shí)圖，說明在本實(shí)施例中進(jìn)行的整體擦除/寫入的動(dòng)作。與先前的實(shí)施例一樣，在進(jìn)行整體擦除寫入動(dòng)作之前，芯片內(nèi)的控制電路進(jìn)行不合格塊檢測動(dòng)作。首先在時(shí)刻t1多重選擇所有的行主譯碼器。借助于此，所有的行譯碼器的節(jié)點(diǎn)VG的電位都變成為高電平，向所有的控制柵線CG1～CG16傳送全局控制柵線GCG1～GCG16的Vss電位。其次在時(shí)刻t2信號(hào)線B的電平從低變化成高，所有的行譯碼器內(nèi)的鎖存電路501的輸出節(jié)點(diǎn)La都被置成高電平。在時(shí)刻t3所有的行譯碼器都變成為非被選狀態(tài)，信號(hào)線B的電平也返回到低。
在時(shí)刻t4將形成存儲(chǔ)單元的p型阱的電位升壓，所有的行譯碼器再次被多重選擇。這時(shí)，信號(hào)線SGSP的電位，從低變化成高。為此，選擇柵線SGD、SGS被置成浮置狀態(tài)，并借助于與p型阱之間的耦合，其電位大體上變成為升壓電位VPPE。此外這時(shí)，由于全局控制線全都被設(shè)定為Vss電位，故所有的控制柵線都被復(fù)位成Vss電位。在時(shí)刻t5信號(hào)線EN的電平從低變化成高，讀出節(jié)點(diǎn)NS和鎖存節(jié)點(diǎn)La電連。借助于此，所有的塊的讀出節(jié)點(diǎn)NS的電平，都與輸出節(jié)點(diǎn)一樣，變成為高電平。
然后，在時(shí)刻t6，所有的行譯碼器都變成為非被選狀態(tài)，所有的塊的節(jié)點(diǎn)VG的電平，都從高變化成低。為此，行子譯碼器23內(nèi)的所有的傳送門電路晶體管TG都變成為非導(dǎo)通狀態(tài)，所有的控制柵線CG1～CG16都與全局控制柵線GCG1～GCG16電隔離開來，被置成浮置狀態(tài)。
在圖11中，示出了在第2號(hào)地址的塊地址的第15頁的控制柵線CG15上連接有不合格存儲(chǔ)單元的情況的例子。由于該地址的控制柵線CG15與p型阱電短路，故變成為與p型阱同電位。其它的控制柵線由于被置成浮置狀態(tài)，與Vss電位沒變化。
連接不合格存儲(chǔ)單元的控制柵線CG15的電位，若變成為大于NMOS晶體管的閾值，則連接到該控制柵線CG15上的放電晶體管QN100變成為導(dǎo)通狀態(tài)，借助于此，讀出節(jié)點(diǎn)NS變成為Vss電位。結(jié)果，驅(qū)動(dòng)連接不合格存儲(chǔ)單元的控制柵線CG15的行主譯碼器部分的鎖存節(jié)點(diǎn)La從高電平變化成低電平，鎖存數(shù)據(jù)從“1”數(shù)據(jù)變?yōu)椤?”數(shù)據(jù)。
在時(shí)刻t8信號(hào)線EN的電平從高電平變化為低電平，結(jié)束不合格塊檢測動(dòng)作。這樣，在本實(shí)施例中，與邊進(jìn)行地址增加邊探測連接有不合格存儲(chǔ)單元的塊地址，向命中的行主譯碼器部分的鎖存電路置位數(shù)據(jù)這樣的先前的實(shí)施例不同，可以一次地向所有的行主譯碼器部分鎖存電路中置位數(shù)據(jù)。因此，具有在整體擦除寫入時(shí)可以縮短不合格塊檢測時(shí)間的優(yōu)點(diǎn)。然后接著進(jìn)行的整體擦除/寫入動(dòng)作，與上邊所說的實(shí)施例是一樣的。
圖12對于存儲(chǔ)單元陣列的一個(gè)塊i示出了使實(shí)施例2變形后的實(shí)施例3的電路。在本實(shí)施例中，與先前的實(shí)施例2中的放電用NMOS晶體管QN100對應(yīng)的放電用NMOS晶體管QN121，被配置在與配置塊i的行譯碼器的一側(cè)相反的一側(cè)的控制柵線CG1～CG15的終端部分上。控制柵線電位檢測電路121被構(gòu)成為含有該放電用NMOS晶體管QN121、讀出用NMOS晶體管QN122和該讀出用NMOS晶體管QN122的行地址譯碼器用NAND門電路。
放電用NMOS晶體管QN121的柵極，分別連接到控制柵線CG1～CG15上，源極被接地，漏極共通地被連接到讀出用NMOS晶體管QN122的一端上。讀出用NMOS晶體管QN122的另一端，則通過讀出節(jié)點(diǎn)NS連接到不合格塊判定電路122上，在每一塊中設(shè)置的控制柵線電位檢測電路121和不合格塊判定電路122的部分，相當(dāng)于圖1中的不合格塊檢測電路10。
測試控制電路42發(fā)出地址增加控制信號(hào)，借助于此，地址計(jì)數(shù)器123依次輸出更新的行地址，進(jìn)行不合格塊檢測。讀出節(jié)點(diǎn)NS被預(yù)置為H電平。
當(dāng)變成為對應(yīng)塊的地址時(shí)，NAND門電路2的輸出就變成為L，讀出用NMOS晶體管QN122被驅(qū)動(dòng)為ON。這時(shí)，與先前的實(shí)施例一樣，如果假定控制柵線CG1～CG16之一為不合格，上拉到p型阱的電位，因而變成為高電位，則放電用NMOS晶體管QN121變成為ON，讀出節(jié)點(diǎn)NS通過讀出用NMOS晶體管QN122放電。不合格塊檢測電路122對此進(jìn)行檢測，通過控制電路42向行譯碼器內(nèi)的鎖存電路置位，表明是不合格塊的數(shù)據(jù)。該行譯碼器2內(nèi)的鎖存電路的構(gòu)成，只要作成為與圖5所示的實(shí)施例1一樣即可。其次，說明把本發(fā)明應(yīng)用于AND型EEPROM中的實(shí)施例。
圖13示出了AND型EEPROM的存儲(chǔ)單元陣列構(gòu)成。
在AND型EEPROM中，在子地址線SDL和子源極線SSL之間，作為基本單位，構(gòu)成把多個(gè)浮置柵極型非易失性存儲(chǔ)單元MC連接起來的AND單元。在AND單元中，含有作為開關(guān)插入在子地址線SDL和主地址線DL之間的漏極一側(cè)的選擇柵晶體管SG1、和作為開關(guān)插入在子源極線SSL和主源極線MSL之間的源極一側(cè)的選擇柵晶體管SG2。
圖14示出了該EEPROM的寫入/擦除動(dòng)作的各個(gè)部分電位關(guān)系。寫入，采用給控制柵極加上正的高電壓VPPW，以向浮置柵極注入電子的辦法進(jìn)行。此外，擦除，則采用給控制柵極加上負(fù)的高電壓，以從浮置柵極向襯底抽出電子的辦法進(jìn)行。用共通的選擇柵線SGD、SGS進(jìn)行選擇的多個(gè)AND單元，構(gòu)成一個(gè)塊。與NAND型EEOROM不同的是不是用塊單位，而是用控制柵線單位執(zhí)行擦除動(dòng)作這一點(diǎn)，和在擦除時(shí)給柵極加上負(fù)電位后進(jìn)行擦除動(dòng)作這一點(diǎn)。
但是，在控制柵極和襯底間存在著電短路的存儲(chǔ)單元的情況下，與NAND型EEPROM一樣，也會(huì)引起下述缺點(diǎn)不能輸出整體寫入的正的升壓電位VPPW和整體擦除的負(fù)的升壓電位VPPE，不能用規(guī)定的時(shí)間向其它的存儲(chǔ)單元內(nèi)寫入和擦除。如果在已經(jīng)連接到特定的控制柵線上的存儲(chǔ)單元中存在著不合格的情況下，就可以用設(shè)置在芯片內(nèi)部的冗余電路置換該塊全體。這時(shí)，行方向的置換可以用塊單位進(jìn)行。
圖15是本實(shí)施例中的行主譯碼器151的電路圖。對于那些與實(shí)施例1中的圖5的行主譯碼器22對應(yīng)的部分，賦予同一標(biāo)號(hào)。該行主譯碼器151，具有使用NAND門電路G1的、對行主地址信號(hào)進(jìn)行譯碼的輸入部分；存儲(chǔ)不合格塊信息的鎖存電路152；把鎖存電路152的輸出信號(hào)的電壓電平變換成輸入部分的輸出信號(hào)的電平移位器153。與NAND型EEPROM的情況下一樣，在已檢測出不合格的情況下，出于把鎖存數(shù)據(jù)置位成‘0’的目的，在鎖存電路152的輸出節(jié)點(diǎn)La和Vss之間，串聯(lián)連接有NMOS晶體管QN6、QN7。
向晶體管QN7的柵極供給信號(hào)RN，該信號(hào)，在不合格塊檢測的動(dòng)作期間內(nèi)，在與實(shí)施例1同樣的定時(shí)處變成為高。此外，晶體管QN4向柵極供給譯碼輸出信號(hào)，僅僅與被測試控制電路選中的塊地址對應(yīng)的行主譯碼器內(nèi)的晶體管QN4，變成為導(dǎo)通狀態(tài)，鎖存電路152由2個(gè)反相器I51、I52構(gòu)成，其輸出信號(hào)，通過已輸入了允許信號(hào)/A的時(shí)鐘緩沖器CI2，被傳送至電平移位器153。該信號(hào)/A僅僅在不合格塊檢測動(dòng)作期間和接著的整體寫入/擦除動(dòng)作的時(shí)候，才變成為高電平，使鎖存電路152的輸出變成為允許。在除此之外的通常動(dòng)作時(shí)，該時(shí)鐘反相器CI2則變成為被禁止，與之進(jìn)行輪換地，已輸入了A的時(shí)鐘反相器CI1變成為允許。為此，在通常動(dòng)作時(shí)，譯碼器輸出信號(hào)通過時(shí)鐘反相器CI1被傳送至電平移位器153。
在本實(shí)施例4中，與實(shí)施例1一樣，在整體寫入/擦除動(dòng)作時(shí)，把已連接有不合格存儲(chǔ)單元的塊地址信號(hào)，預(yù)先存儲(chǔ)在鎖存電路152內(nèi)。借助于此，在整體寫入/擦除動(dòng)作時(shí)，就可以禁止給不合格塊內(nèi)的控制柵極供給正或負(fù)的升壓電位。鎖存電路152的輸出信號(hào)，借助于電平移位器153變換成輸出電平，作為行子譯碼器的BLKi及其反轉(zhuǎn)信號(hào)BLKBi輸出。
在圖16中示出了行子譯碼器161的構(gòu)成。該行子譯碼器161，基本構(gòu)成與圖6所示的實(shí)施例1中的行子譯碼器是一樣的。在擦除時(shí)，高電壓電源VSW變成為0V，行主譯碼器151的低電壓電源VBB變成為負(fù)電位VPPE。借助于此被選塊的信號(hào)BLKi的電平變成為0V，其反轉(zhuǎn)BLKBi則變成為負(fù)電源VPPE的電平。在擦除時(shí)，電平移位器153和行子譯碼器161的傳送門電路TG的NMOS晶體管的p型阱，被設(shè)定為低電位VPPE，PMOS晶體管的n型阱電位，則被設(shè)定為高電壓源的0V。結(jié)果傳送門電路TG變成為導(dǎo)通狀態(tài)，在被選塊中，全局控制線GCG和GSGD、GSGS的電位分別被傳送至控制柵線CG和選擇柵線SGD、SGS上。在非被選塊中，BLKi及其反轉(zhuǎn)信號(hào)BLKBi的電位關(guān)系變成為相反，傳送門電路TG變成為非導(dǎo)通狀態(tài)，因此，選擇柵線SGD、SGS和控制柵線CG的電平，變成為Vss。
在寫入時(shí)，電源VSW變成為正的高電位VPPW，電源VBB則變成為0V。借助于此，被選塊的信號(hào)BLKi的電平變成為高電位VPPW，其反轉(zhuǎn)信號(hào)BLKBi變成為最低電位的0V。結(jié)果，向?qū)懭雺K的控制柵線CG和選擇柵線SGD、SGS傳送對應(yīng)的GCG和全局選擇柵線GSGD、GSGS的電位。此外，在非被選塊中，選擇柵線SGD、SGS和控制柵線CG被接地。
供往上邊所說的全局控制柵線GCG和全局選擇柵線GSGD、GSGS的電壓，由圖17所示的電路產(chǎn)生。即與各個(gè)信號(hào)線對應(yīng)地由SGD邏輯電路171、SGS邏輯電路172、選擇柵極譯碼器電路173產(chǎn)生的Vcc系的電壓，分別通過電平移位器174和電平變化緩沖器175，變換成在擦除/寫入時(shí)所必須的電壓。
在各個(gè)全局控制柵線GCG上，設(shè)置與實(shí)施例1同樣構(gòu)成的全局控制柵線電位檢測電路162。一端連接到各個(gè)全局控制柵線GCG上的NMOS晶體管QN41，是耐高電壓的高電壓晶體管，其另一端共通地連接到讀出節(jié)點(diǎn)NS上。向每一個(gè)晶體管的柵極供給測試信號(hào)Test1。
柵極連接到讀出節(jié)點(diǎn)NS上的讀出用NMOS晶體管DTR，漏極通過電阻R連接到電源Vcc上，源極被接地。該讀出用晶體管DTR的漏極輸出，通過送入使能信號(hào)的時(shí)鐘緩沖器CI16，傳送至鎖存電路等的暫時(shí)存儲(chǔ)電路162中去進(jìn)行保持。根據(jù)該暫時(shí)存儲(chǔ)電路62所保持的數(shù)據(jù)，用測試控制電路42進(jìn)行測試動(dòng)作控制這一點(diǎn)，基本上也與實(shí)施例1是一樣的。
在本實(shí)施例中，向控制線CG供給負(fù)電壓VPPE以檢查在被選塊內(nèi)是否存在不合格存儲(chǔ)單元。以下說明該方法。首先，向全局控制線供給負(fù)電壓，把被選塊內(nèi)的控制柵線設(shè)置為負(fù)電位。然后，停止向全局控制線供給負(fù)電位。如果在存在著缺陷存儲(chǔ)單元的情況下，結(jié)果就變成為全局控制線的電位，從負(fù)的高電位向著0V上升。此外，在不存在缺陷存儲(chǔ)單元的情況下，結(jié)果就變成為保持該負(fù)的高電位。用電位檢測電路162檢測該電位變化，若是已檢測出缺陷存儲(chǔ)單元的塊地址，則把該塊將變成為非被選塊之類的電平的信息存儲(chǔ)在暫時(shí)存儲(chǔ)電路162中。
測試信號(hào)Test1在通常的寫入讀出時(shí)和整體寫入動(dòng)作時(shí)變成為0V，在擦除和整體擦除動(dòng)作時(shí)則變成為負(fù)的最低電壓VBB。此外，該測試信號(hào)Test1，在不合格塊檢測動(dòng)作開始前，已變成為禁止的VBB，與實(shí)施例1一樣，在作為整體擦除寫入的動(dòng)作的前工序的不合格塊檢測動(dòng)作期間，變成為允許(0V)。借助于此，把全局控制線GCG的上邊所說的電位變化傳送至讀出用晶體管DTR的柵極。讀出用晶體管的源極為VBB。在不合格塊檢測動(dòng)作期間內(nèi)，通過晶體管QN41讀出來的全局控制線GCG的負(fù)電位，用讀出用晶體管DTR進(jìn)行電平變換，在下一級(jí)的時(shí)鐘反相器CI16中讀出。如果在被選塊地址內(nèi)沒有不合格存儲(chǔ)單元的情況下，全局控制線CG的電位則原樣不變地為負(fù)的VPPE電平，向源極供給VBB的讀出用晶體管DTR，變成為非導(dǎo)通狀態(tài)。為此，讀出用晶體管DTR的漏極節(jié)點(diǎn)變成為電源電壓。
此外，在被選中的塊地址內(nèi)存在著不合格存儲(chǔ)單元的情況下，全局控制線CG的電位將變成為比負(fù)的高電壓VPPE還高的電平，讀出用晶體管DTR導(dǎo)通。這時(shí)，連接到漏極和電源端子之間的電阻R的值若作成為充分大，則讀出用晶體管DTR的漏極節(jié)點(diǎn)的電平大體上將降低到VBB。時(shí)鐘反相器CI16檢測這些高或低龜平，暫時(shí)存儲(chǔ)電路162存儲(chǔ)其結(jié)果。該時(shí)鐘反相器CI162，雖然借助于使能信號(hào)EN，在該不合格塊檢測期間內(nèi)變成為允許，但在通常動(dòng)作時(shí)，卻被設(shè)定為禁止。
與實(shí)施例1的NAND型EEPROM的情況下一樣，在暫時(shí)存儲(chǔ)電路162的結(jié)果表示所選擇的塊內(nèi)存在著不合格存儲(chǔ)單元的情況下，就可以從測試控制電路42輸出信號(hào)RN。為此，僅僅在被選塊地址的行主譯碼器內(nèi)的鎖存電路中，置位‘0’數(shù)據(jù)。測試控制電路42從最初的塊地址到最后的塊地址為止，自動(dòng)地邊使塊地址增加，邊進(jìn)行上述的不合格塊檢測動(dòng)作。采用象這樣地僅僅使存在不合格存儲(chǔ)單元的塊存儲(chǔ)‘0’數(shù)據(jù)，然后，進(jìn)行整體擦除動(dòng)作的辦法，就可以把正常的電壓加到正常塊地址的存儲(chǔ)單元上，而升壓電壓不會(huì)通過不合格存儲(chǔ)單元漏電。
如上所述，倘采用本發(fā)明，則可以進(jìn)行向芯片內(nèi)的所有存儲(chǔ)單元內(nèi)寫入/擦除，而無須用冗余部分置換不合格的存儲(chǔ)器地址。為此，在最初的晶片分類時(shí)就可以把寫入/擦除應(yīng)力加到存儲(chǔ)單元上去，使得可以一次地同時(shí)用冗余部分置換初期不合格的塊和寫入/擦除試驗(yàn)后變成為不合格的塊。此外，由于變成為使得在寫入/擦除應(yīng)力試驗(yàn)中不給不合格位加上應(yīng)力，故可以消除升壓電壓的下降，可以提高寫入/擦除應(yīng)力試驗(yàn)的可靠性。
權(quán)利要求
1．一種非易失性半導(dǎo)體存儲(chǔ)裝置，其特征是具備把電可改寫非易失性存儲(chǔ)單元排列起來構(gòu)成的存儲(chǔ)單元陣列；進(jìn)行該存儲(chǔ)單元陣列的存儲(chǔ)單元選擇的譯碼電路；讀出上述存儲(chǔ)單元陣列的讀出數(shù)據(jù)，鎖存寫入數(shù)據(jù)的讀出放大器電路；根據(jù)數(shù)據(jù)的寫入和擦除產(chǎn)生升壓后的驅(qū)動(dòng)電壓的驅(qū)動(dòng)電壓產(chǎn)生電路；采用對從該驅(qū)動(dòng)電壓產(chǎn)生電路產(chǎn)生的驅(qū)動(dòng)電壓驅(qū)動(dòng)的信號(hào)線的電位進(jìn)行檢測的辦法，檢測含有上述存儲(chǔ)單元陣列的不合格存儲(chǔ)單元的塊并進(jìn)行暫時(shí)存儲(chǔ)的不合格塊檢測電路；對用上述存儲(chǔ)單元陣列的擦除單位進(jìn)行的整體擦除或用寫入單位進(jìn)行的整體寫入的測試進(jìn)行控制，在其測試時(shí)，根據(jù)上述不合格塊檢測電路的檢測輸出，控制向不合格存儲(chǔ)單元供給的驅(qū)動(dòng)電壓供給停止的測試控制電路。
2．權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征是上述不合格塊檢測電路在利用上述測試控制電路進(jìn)行的整體寫入/整體擦除的測試控制順序的初期，被激活化。
3．權(quán)利要求2所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征是上述測試控制電路，在整體寫入或整體擦除的測試控制順序的初期，產(chǎn)生地址增加控制信號(hào)，根據(jù)上述不合格塊檢測電路的檢測輸出進(jìn)行控制，使停止向不合格存儲(chǔ)單元供給驅(qū)動(dòng)電壓的控制數(shù)據(jù)存儲(chǔ)在上述譯碼器電路內(nèi)。
4．權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征是上述譯碼器電路，具有選擇驅(qū)動(dòng)上述存儲(chǔ)單元陣列的字線的行譯碼器，和選擇位線的列譯碼器，由上述測試控制電路產(chǎn)生的、對停止向不合格存儲(chǔ)單元供給驅(qū)動(dòng)電壓進(jìn)行控制的控制信號(hào)，保持在上述行譯碼器內(nèi)的鎖存電路內(nèi)。
5．權(quán)利要求4所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征是上述行譯碼器，具有選擇上述存儲(chǔ)單元陣列的塊的行主譯碼器，和用該行主譯碼器的輸出進(jìn)行控制，把由上述驅(qū)動(dòng)電壓產(chǎn)生電路產(chǎn)生的驅(qū)動(dòng)電壓，傳送至被選中的塊內(nèi)的字線上的行子譯碼器，上述不合格塊檢測電路，具有電位檢測電路，用來對把由上述驅(qū)動(dòng)電壓產(chǎn)生電路產(chǎn)生的驅(qū)動(dòng)電壓分配給每一個(gè)塊的上述行子譯碼器之前的信號(hào)線的電位變化進(jìn)行檢測并暫時(shí)保持。
6．權(quán)利要求4所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征是上述行譯碼器具有選擇上述存儲(chǔ)單元陣列的塊的行主譯碼器；和用該行主譯碼器的輸出進(jìn)行控制，把由上述驅(qū)動(dòng)電壓產(chǎn)生電路產(chǎn)生的驅(qū)動(dòng)電壓，傳送至被選中的塊內(nèi)的字線上的行子譯碼器，上述不合格塊檢測電路，具有電位檢測電路，設(shè)置于在上述存儲(chǔ)單元陣列的每一塊內(nèi)都設(shè)置的上述行子譯碼器內(nèi)，檢測各個(gè)塊內(nèi)的字線的電位變化，該電位檢測電路的檢測輸出，保持在每一個(gè)塊內(nèi)都設(shè)置的行主譯碼器內(nèi)的鎖存電路中。
7．權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征是上述不合格塊檢測電路，具有電位檢測電路，配置在上述存儲(chǔ)單元陣列的每一個(gè)塊內(nèi)與上述行譯碼器相反的一側(cè)，進(jìn)行各個(gè)塊的字線的電位檢測。
全文摘要
不用冗余單元陣列也可以進(jìn)行整體寫入/擦除試驗(yàn)的非易失性半導(dǎo)體存儲(chǔ)裝置,具有存儲(chǔ)單元陣列、行譯碼器和列譯碼器、讀出放大器電路、驅(qū)動(dòng)電壓產(chǎn)生電路、和對驅(qū)動(dòng)電壓驅(qū)動(dòng)的信號(hào)線的電位進(jìn)行檢測,檢測含有不合格存儲(chǔ)單元的塊,并暫時(shí)進(jìn)行存儲(chǔ)的不合格塊檢測電路。不合格塊檢測電路在整體擦除或整體寫入的測試控制順序的初期被激活化,控制電路根據(jù)不合格塊檢測電路的檢測輸出,對供往不合格存儲(chǔ)單元的驅(qū)動(dòng)電壓供給的停止進(jìn)行控制。
文檔編號(hào)G11C16/06GK1287362SQ0012694
公開日2001年3月14日 申請日期2000年9月8日 優(yōu)先權(quán)日1999年9月8日
發(fā)明者中井弘人 申請人:株式會(huì)社東芝