生成方法和系統(tǒng)、校準(zhǔn)方法及工藝控制和成品率管理方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及生成集成電路(IC，integrated circuit)的電路設(shè)計(jì)的方法和系統(tǒng)，尤其涉及使用電子設(shè)計(jì)自動(dòng)化(EDA，electronic design automat1n)工具生成集成電路(1C)的電路設(shè)計(jì)的方法和系統(tǒng)。此外，提供了用于校準(zhǔn)檢測(cè)儀的方法和用于工藝控制和成品率管理的方法，這些方法基于所述用于生成電路設(shè)計(jì)的方法。
[0002]本發(fā)明解決了在檢測(cè)期間有效收集例如用于成品率管理和工藝窗口定性(qualificat1n)的質(zhì)量數(shù)據(jù)的問題。本發(fā)明不僅通過憑機(jī)會(huì)地找到部件(item)而且通過在電路設(shè)計(jì)的流片(tape-out)階段或在電路設(shè)計(jì)的流片階段之前創(chuàng)建部件并使用該部件例如用于校準(zhǔn)、工藝控制和成品率分析來解決了在越來越多的數(shù)據(jù)中找到相關(guān)檢測(cè)部件的難題。
【背景技術(shù)】
[0003]掩I旲檢測(cè)、晶片檢測(cè)和相關(guān)監(jiān)視和檢驗(yàn)工藝是半導(dǎo)體制造的基本步驟。該制造工藝越來越復(fù)雜并且要求高精度，從而隨著進(jìn)步的技術(shù)節(jié)點(diǎn)而使結(jié)構(gòu)的尺寸縮小。同時(shí)，芯片復(fù)雜度，即，例如需要監(jiān)視的結(jié)構(gòu)數(shù)目，增加。檢測(cè)和成品率分析工藝需要跟上這些要求。因?yàn)闄z測(cè)策略和檢測(cè)設(shè)置必須適應(yīng)于設(shè)計(jì)以能夠獲取相關(guān)信息，所以檢測(cè)愈加得益于設(shè)計(jì)信息。
[0004]劃片線(scribeline)結(jié)構(gòu)已被用于此目的，但是劃片線具有一些缺點(diǎn)。例如劃片線擠滿了其他測(cè)試結(jié)構(gòu)。此外，劃片線可能不是電路設(shè)計(jì)的一部分，并且在中間掩模(reticle)中或在中間掩模的邊緣、位于芯片之間。劃片線因此嚴(yán)重限制了布局可能性并且可能不能完全表現(xiàn)實(shí)際設(shè)計(jì)場(chǎng)景。

【發(fā)明內(nèi)容】

[0005]—個(gè)目的是為掩膜檢測(cè)、晶片檢測(cè)和相關(guān)監(jiān)視和檢驗(yàn)工藝提供改進(jìn)的構(gòu)思。
[0006]通過獨(dú)立的權(quán)利要求的主題來實(shí)現(xiàn)此目的。新發(fā)展、實(shí)施例和實(shí)現(xiàn)方式是從屬權(quán)利要求的主題。
[0007]根據(jù)改進(jìn)的構(gòu)思，提供了一種用于生成集成電路的電路設(shè)計(jì)的方法，其中該電路設(shè)計(jì)包括至少一個(gè)功能區(qū)和至少一個(gè)非功能區(qū)。該方法包括以下步驟:向EDA工具提供對(duì)至少一個(gè)測(cè)試單元的描述并且將至少一個(gè)測(cè)試單元嵌入該電路設(shè)計(jì)中。
[0008]其中，對(duì)至少一個(gè)測(cè)試單元的所述描述包括對(duì)至少一個(gè)測(cè)試結(jié)構(gòu)的描述，并且該至少一個(gè)測(cè)試結(jié)構(gòu)被設(shè)計(jì)成對(duì)制造工藝中的變化敏感。此外，將至少一個(gè)測(cè)試單元嵌入至少一個(gè)非功能區(qū)中的一個(gè)非功能區(qū)中，并且嵌入由EDA工具自動(dòng)執(zhí)行。
[0009]要強(qiáng)調(diào)的是，與可能特別無意地也對(duì)制造工藝呈現(xiàn)出一定敏感性的在所述電路描述內(nèi)的常規(guī)結(jié)構(gòu)相比，至少一個(gè)測(cè)試結(jié)構(gòu)被有意地設(shè)計(jì)成對(duì)制造工藝的變化敏感。
[0010]在所述方法的一些實(shí)現(xiàn)中，將至少一個(gè)測(cè)試元件嵌入所述至少一個(gè)非功能區(qū)的在度量步驟和/或檢驗(yàn)步驟期間為了檢測(cè)而可被訪問的一部分中。特別是，至少一個(gè)非功能區(qū)的一部分在掩膜檢測(cè)和/或晶片檢測(cè)期間為了檢測(cè)可被訪問。此外，至少一個(gè)測(cè)試結(jié)構(gòu)被設(shè)計(jì)成在度量步驟和/檢驗(yàn)步驟中指示制造工藝的變化。
[0011]在該方法的一些實(shí)現(xiàn)中，向EDA工具提供的單元庫(kù)特別是標(biāo)準(zhǔn)單元庫(kù)包括對(duì)至少一個(gè)測(cè)試單元的描述。
[0012]標(biāo)準(zhǔn)單元庫(kù)為例如單元的預(yù)定義集合，所述單元實(shí)現(xiàn)1C設(shè)計(jì)中的功能所必需的邏輯操作。這樣的單元庫(kù)由例如第三方庫(kù)提供商提供，使得設(shè)計(jì)團(tuán)隊(duì)不必再設(shè)計(jì)他們自己的庫(kù)。設(shè)計(jì)過程可通過例如綜合工具中的綜合步驟來實(shí)現(xiàn)，所述綜合工具自動(dòng)選擇例如在功率、性能和區(qū)域的界限內(nèi)可執(zhí)行預(yù)期操作的正確的標(biāo)準(zhǔn)單元元素。在放置了實(shí)體之后，芯片區(qū)域的一個(gè)相當(dāng)大的部分會(huì)例如具有空置的空間，留下空置的空間，使得能夠進(jìn)行布線或在無需對(duì)這些實(shí)體中的許多實(shí)體進(jìn)行大的移動(dòng)的情況下實(shí)現(xiàn)對(duì)設(shè)計(jì)的設(shè)計(jì)改變命令(ECO)。因?yàn)檫@些空間不可以例如空置地留下，所以例如可使用不提供實(shí)際功能操作的填充單元以防止違反例如密度和/或其他設(shè)計(jì)規(guī)則?？赡苡杏玫氖牵?，在這些填充單元中放置非功能單元之外的一些有用的東西，即例如所述至少一個(gè)測(cè)試單元。
[0013]在本方法的一些實(shí)現(xiàn)中，至少一個(gè)測(cè)試結(jié)構(gòu)被設(shè)計(jì)成通過違反至少一條設(shè)計(jì)規(guī)則而對(duì)所述制造工藝敏感。
[0014]在本方法的一些實(shí)現(xiàn)中，至少一條設(shè)計(jì)規(guī)則包括，線間分離規(guī)則，端間分離規(guī)則和/或線-端間分離規(guī)則。
[0015]在本方法的一些實(shí)現(xiàn)中，至少一個(gè)測(cè)試結(jié)構(gòu)對(duì)用于評(píng)估光刻性能的結(jié)構(gòu)進(jìn)行仿真。
[0016]在本方法的一些實(shí)現(xiàn)中，在所述電路設(shè)計(jì)的功能區(qū)不出現(xiàn)該至少一個(gè)測(cè)試結(jié)構(gòu)。
[0017]在本方法的一些實(shí)施例中，至少一個(gè)測(cè)試結(jié)構(gòu)代表設(shè)計(jì)的常見單元類型和/或關(guān)鍵電路。
[0018]根據(jù)所述改進(jìn)的構(gòu)思，還提供了一種校準(zhǔn)檢測(cè)儀的方法。該方法包括利用根據(jù)改進(jìn)的構(gòu)思的方法生成電路設(shè)計(jì)，并且檢測(cè)與至少一個(gè)測(cè)試單元中的一個(gè)測(cè)試單元有關(guān)的違規(guī)(irregularity)。
[0019]在所述用于校準(zhǔn)檢測(cè)儀的方法的一些實(shí)現(xiàn)中，所述檢測(cè)儀是用于執(zhí)行掩膜檢測(cè)或晶片檢測(cè)的光學(xué)檢測(cè)儀。
[0020]在一些實(shí)現(xiàn)中，所述用于校準(zhǔn)檢測(cè)儀的方法還包括根據(jù)檢測(cè)到的違規(guī)和/或至少一個(gè)測(cè)試單元中的一個(gè)測(cè)試單元的坐標(biāo)來校準(zhǔn)該檢測(cè)儀。
[0021]在一些實(shí)現(xiàn)中，用于校準(zhǔn)檢測(cè)儀的方法還包括:放大率校正，網(wǎng)格校正，歪斜校正或旋轉(zhuǎn)校正中的至少一個(gè)。
[0022]根據(jù)所述改進(jìn)的構(gòu)思，還提供了一種用于工藝控制和/或成品率管理的方法。這樣的方法包括利用根據(jù)改進(jìn)的構(gòu)思的方法生成電路設(shè)計(jì)。此外，該方法包括檢測(cè)與至少一個(gè)測(cè)試單元中的一個(gè)測(cè)試單元有關(guān)的違規(guī)，以及基于對(duì)與至少一個(gè)測(cè)試單元中的一個(gè)測(cè)試單元有關(guān)的違規(guī)的檢測(cè)來檢測(cè)在用于制造1C的工藝中的或在用于制造用來制造1C的掩膜的工藝中的違規(guī)。
【附圖說明】
[0023]將關(guān)于特定實(shí)施例來描述改進(jìn)的構(gòu)思，并且將會(huì)參考附圖，其中:
[0024]圖1示出了說明性的集成電路設(shè)計(jì)流程的簡(jiǎn)化表示。
[0025]圖2示意性地示出了具有功能區(qū)和非功能區(qū)的集成電路的電路設(shè)計(jì)，其中所述非功能區(qū)包括帶有人為熱點(diǎn)(hot-spot)的測(cè)試單元。
[0026]圖3A示意性地示出了違反設(shè)計(jì)規(guī)則的一個(gè)結(jié)構(gòu)的示例。
[0027]圖3B示意性地示出了違反設(shè)計(jì)規(guī)則被修正的一個(gè)結(jié)構(gòu)的示例。
【具體實(shí)施方式】
[0028]功能相同或具有相同效果的組件可用相同附圖標(biāo)記表示。相同或效果上相同的組件可僅關(guān)于最先出現(xiàn)這些組件的附圖來描述，對(duì)這些組件的描述不一定在后續(xù)附圖中重復(fù)。
[0029]圖1示出了說明性的1C設(shè)計(jì)流程的簡(jiǎn)化表示。在高層次上，該過程從產(chǎn)品概念(步驟100)開始，并在EDA軟件設(shè)計(jì)過程中實(shí)現(xiàn)(步驟110)。當(dāng)該設(shè)計(jì)結(jié)束后，可對(duì)該設(shè)計(jì)進(jìn)行流片(步驟127)。在流片后的某個(gè)時(shí)刻，發(fā)生制造工藝(步驟150)及封裝和組裝工藝(步驟160)，最終得到完成的1C芯片(結(jié)果170)。
[0030]所述EDA軟件設(shè)計(jì)過程(步驟110)本身包括為簡(jiǎn)單起見以線性方式示出的多個(gè)步驟112-130。在實(shí)際的集成電路設(shè)計(jì)過程中，特定設(shè)計(jì)可能必須返回一些步驟，直到特定測(cè)試通過。類似地，在任意實(shí)際的設(shè)計(jì)過程中，這些步驟可能以不同順序和組合發(fā)生。因此，通過背景和一般性說明而不是作為特定集成電路的特定或推薦的設(shè)計(jì)流程來提供此描述。
[0031]現(xiàn)在將提供所述EDA軟件設(shè)計(jì)過程(步驟110)的組成步驟的簡(jiǎn)明描述。
[0032]系統(tǒng)設(shè)計(jì)(步驟112):設(shè)計(jì)者描述他們想要實(shí)現(xiàn)的功能，他們可執(zhí)行假設(shè)分析以細(xì)化功能，檢測(cè)成本，等等。硬件-軟件架構(gòu)劃分可發(fā)生在此階段?？稍谶@個(gè)步驟使用的來自 Synopsys 公司的不例 EDA 軟件產(chǎn)品包括 Model Architect、Saber、System Stud1 和Designffare (R)產(chǎn)品。
[0033]邏輯設(shè)計(jì)和功能驗(yàn)證(步驟114):在此階段，用于系統(tǒng)中的模塊的VHDL或Verilog代碼被寫入，并且檢查該設(shè)計(jì)的功能準(zhǔn)確性。更具體地，檢測(cè)該設(shè)計(jì)，以確保該設(shè)計(jì)響應(yīng)于特定的輸入激勵(lì)而產(chǎn)生正確的輸出。可在這個(gè)步驟使用的來自Synopsys公司的示例 EDA 軟件產(chǎn)品包括 VCS、VERA、Designffare (R)、Magellan、Formality、ESP 和 LEDA 產(chǎn)品。
[0034]綜合和測(cè)試設(shè)計(jì)(步驟116):這里，所述VHDL/Verilog被轉(zhuǎn)化為網(wǎng)表?？蔀榱四繕?biāo)技術(shù)優(yōu)化該網(wǎng)表。另外，發(fā)生測(cè)試的設(shè)計(jì)和實(shí)現(xiàn)，以允許檢查完成的芯片?？稍谶@個(gè)步驟使用的來自Synopsys公司的示例EDA軟件產(chǎn)品包括Design Compiler(R)、PhysicalCompiler、DFT Compiler、Power Compiler、FPGA Compiler、TetraMAX 和 Designffare(R)產(chǎn)品ο
[0035]網(wǎng)表驗(yàn)證(步驟118):在此步驟，檢查網(wǎng)表與時(shí)序約束的符合以及與VHDL/Verilog源代碼的一致。可在這個(gè)步驟使用的來自Synopsys公司的示例EDA軟件產(chǎn)品包括Formality、PrimeTime 和 VCS 產(chǎn)品。
[0036]設(shè)計(jì)規(guī)劃(步驟120):這里，針對(duì)時(shí)序和頂層布線來構(gòu)造和分析芯片的總體平面圖?？稍谶@個(gè)步驟使用的來自Synopsys公司的示例EDA軟件產(chǎn)品包括Astro和Cust