[0039]時(shí)鐘偏差指的是在數(shù)據(jù)通路中的各種時(shí)鐘偏差，如從主時(shí)鐘mclk到PHY時(shí)鐘yelk的同步延時(shí)和從WCK到PHY時(shí)鐘yelk的同步延時(shí)。這些是數(shù)據(jù)通路中所有延時(shí)中的一部分。
[0040]DRAM設(shè)置包括如列地址選通信號(hào)延遲(Column Address Strobe latency, CASlatency或CL)和寫等待延遲。這些是數(shù)據(jù)通路延時(shí)中的一部分所以它們也需要被算在延時(shí)計(jì)算中。
[0041]所有這些值(指針距離、時(shí)鐘同步延時(shí)以及DRAM設(shè)置延時(shí))，如圖2所示，將通過編程語言接口(PLI, Programming Language Interface)或數(shù)字編程接口(DigitalProgramming Interface, DPI)被輸出至自動(dòng)調(diào)諧配置時(shí)序中的自動(dòng)調(diào)諧算法。
[0042]自動(dòng)調(diào)諧算法的結(jié)果，即配置值(config value),隨后通過PLI或DPI被輸出至配置BFM (Config BFM)，然后通過配置BFM總線被驅(qū)動(dòng)至SEQ，提供了一個(gè)接口以設(shè)置SEQ或PHY配置寄存器，包括相位或幀設(shè)置，以建立DRAM鏈接。
[0043]圖3示出了圖2中的⑶DR5驗(yàn)證系統(tǒng)中的示例性的自動(dòng)調(diào)諧配置時(shí)序。
[0044]圖3中示出的自動(dòng)調(diào)諧配置時(shí)序采用自動(dòng)調(diào)諧算法，其可以是基于C/C++或其他系統(tǒng)的函數(shù)。SEQ側(cè)的延時(shí)設(shè)置必須與⑶DR5數(shù)據(jù)通路中的全部延時(shí)相匹配?，F(xiàn)在隨著FIFO指針距離、時(shí)鐘偏差、CAS延遲(CL)以及一些可能的可配置數(shù)據(jù)通路延時(shí)的值可被確定，如圖1所示的從SEQ命令分配到讀數(shù)據(jù)返回的數(shù)據(jù)通路中的延時(shí)可被計(jì)算出來。然后從計(jì)算結(jié)果中可確定如何設(shè)置SEQ和PHY，換句話說，可確定正確的相位和幀設(shè)置。
[0045]如圖3中所示的自動(dòng)調(diào)諧配置時(shí)序可在系統(tǒng)的初始化時(shí)運(yùn)行也可在運(yùn)行期間當(dāng)系統(tǒng)環(huán)境改變時(shí)運(yùn)行。
[0046]如圖3所示，在根據(jù)本發(fā)明的相位和幀調(diào)諧之前，可調(diào)諧WCK至CK (wck2ck)。目的是為了確保WCK和CK可對(duì)齊。當(dāng)wck2ck調(diào)諧完成后，配置時(shí)序包括確定接收RX時(shí)鐘信號(hào)是否與數(shù)據(jù)隊(duì)列對(duì)齊，如果沒有對(duì)齊，調(diào)整接收RX時(shí)鐘信號(hào)的相位使其與數(shù)據(jù)隊(duì)列對(duì)齊。配置時(shí)序進(jìn)一步包括確定發(fā)送TX時(shí)鐘信號(hào)是否與數(shù)據(jù)隊(duì)列對(duì)齊，如果沒有對(duì)齊，調(diào)整發(fā)送TX時(shí)鐘信號(hào)的相位使其與數(shù)據(jù)隊(duì)列對(duì)齊。
[0047]最后，如圖3所示，配置時(shí)序包括Tx幀和Rx幀。
[0048]用于Rx相位調(diào)諧和Rx幀的算法將結(jié)合圖4 (A)、圖4⑶和圖5進(jìn)行詳細(xì)描述。相似的算法應(yīng)用于Tx相位和Tx幀調(diào)諧。
[0049]圖4(A)給出了根據(jù)本發(fā)明的一個(gè)實(shí)施方式的Rx相位調(diào)諧的示例。所述調(diào)諧應(yīng)該滿足時(shí)序要求。參考圖4(A)，陰影部分表示一數(shù)據(jù)期間的有效數(shù)據(jù)窗口。如上所述，為了避免亞穩(wěn)問題，有必要通過正確調(diào)諧在DQ處的接收相位的yelk對(duì)數(shù)據(jù)眼進(jìn)行采樣。數(shù)據(jù)眼是所述數(shù)據(jù)窗口的中心。
[0050]現(xiàn)在參考圖4 (B)，為了獲得最佳的信號(hào)完整性，Rx的yelk應(yīng)該與DQ對(duì)齊，這意味著dly_rxyclk2dq和Rxphase的總和(如圖4(B)所示)除以時(shí)鐘周期后剩下的必須是半個(gè)時(shí)鐘周期。即，
(dly_yclk2dq+rxphase) = (N+l/2) Xyclk_per1d;
其中，“dly_yclk2dq”意思是yelk到dq的延時(shí),且在圖4(B)中指的是數(shù)據(jù)窗口的邊緣和時(shí)鐘邊緣之間的距離。Rx相位在圖4(B)中指的是時(shí)鐘邊緣與數(shù)據(jù)眼之間的距離。“yclk_per1d”代表I個(gè)yelk周期?！癲ly_yclk2dq”可以由下面的等式計(jì)算得到:dly_yclk2dq=(dly_yclk2wck+ddr_wck2dqo);
其中，“dly_yclk2wck”意思是yelk到wck的延時(shí),其由時(shí)鐘偏差監(jiān)測(cè)器獲得^“ddr_wck2dqo”是某種⑶DR5的固定時(shí)序。因此，可獲得相位調(diào)諧值(此處是rxphase),然后其被與入寄存器。
[0051]圖5給出了根據(jù)本發(fā)明的一個(gè)實(shí)施方式的Rx巾貞(Rxframing)調(diào)諧的示例。Rx中貞調(diào)諧的結(jié)果是獲得如圖5中所示的Rx幀。所述Rx幀調(diào)諧來自于讀取延時(shí)的等式。即，
rxframing=cmd_txfifo_dly+dat_rxfifo_dly+ddr_cl+clk_sync_dly 其中,“cmd_txfifo_dly”代表Tx FIFO上的指令延時(shí)；“dat_rxfifo_dly”代表Rx FIFO上的數(shù)據(jù)延時(shí)；“ddr_cl” 代表 DDR CL，以及 “clk_sync_dly” 代表時(shí)鐘同步延時(shí)?！癱md_txfifo_dly”和“dat_rxfifo_dly”由FIFO指針監(jiān)測(cè)器獲得?！癲dr_cl”由DRAM設(shè)置監(jiān)測(cè)器獲得?！癱lk_sync_dly”由時(shí)鐘偏差監(jiān)測(cè)器獲得。SEQ側(cè)的延時(shí)設(shè)置必須與讀取數(shù)據(jù)通路上的實(shí)際延時(shí)相匹配。
[0052]如上文所述，本發(fā)明的在一般的⑶DR5系統(tǒng)驗(yàn)證中設(shè)置DRAM鏈接的方法在仿真環(huán)境中使用了一種新的配置時(shí)序，其相比用于娃晶片的真實(shí)調(diào)試(real training)的配置時(shí)序更簡(jiǎn)單。因此，通過在功能驗(yàn)證中使用這種新的方法可省下大量計(jì)算資源。
[0053]本發(fā)明的方法相比真實(shí)調(diào)試可減少模擬周期和機(jī)器時(shí)間。沒有對(duì)存儲(chǔ)器的讀/寫操作以及將待測(cè)設(shè)計(jì)投入確定性狀態(tài)，這種方法在零時(shí)間設(shè)置GDDR5鏈接。本發(fā)明需要大約?1000時(shí)鐘時(shí)間(clocks)在驗(yàn)證系統(tǒng)中的新的配置時(shí)序中建立接口，這是之前的調(diào)試配置時(shí)序的150倍速。這種方法也是一種自適應(yīng)測(cè)試設(shè)置，其可支持在測(cè)試激勵(lì)內(nèi)或運(yùn)行期間的GDDR5鏈接的改變。本發(fā)明的方法不受驗(yàn)證方式的支配。這種方法也是穩(wěn)健的并且可移植到IP級(jí)和SoC級(jí)驗(yàn)證環(huán)境，且容易隨同待測(cè)設(shè)計(jì)(控制器、PHY、DRAM模型)的改變而執(zhí)行和調(diào)整。
[0054]在本文的一個(gè)或多個(gè)實(shí)施例中，所述方法可在硬件、軟件、固件或任何它們的組合中實(shí)行。如果通過軟件執(zhí)行，用于實(shí)現(xiàn)上述方法的步驟的函數(shù)的計(jì)算機(jī)可讀代碼可存儲(chǔ)在計(jì)算機(jī)可讀介質(zhì)中。計(jì)算機(jī)可讀介質(zhì)例如可包括但不限于:磁性媒體如硬盤、軟盤和磁帶；光學(xué)媒體如⑶-ROMs和全息裝置；磁光介質(zhì)如軟磁光碟(floptical disks);以及硬件設(shè)備，所述硬件設(shè)備是專門地配置用于存儲(chǔ)和執(zhí)行程序代碼，如專用集成電路(ASICs)、可編程的邏輯設(shè)備以及ROM和RAM設(shè)備。所述計(jì)算機(jī)可讀代碼可由一個(gè)或多個(gè)處理單元(如圖像處理單元)來執(zhí)行。
[0055]對(duì)于本領(lǐng)域的技術(shù)人員來說顯而易見的是，上述實(shí)施方式只為了說明和描述目的并非為了限制本發(fā)明，可以在不背離本發(fā)明的精神和權(quán)利要求的范圍的情況下對(duì)本發(fā)明作不同的修改和變型。因此，如果對(duì)本發(fā)明的修改和變型落入了權(quán)利要求和它們的等同物的范圍內(nèi)，那么應(yīng)當(dāng)認(rèn)為本發(fā)明覆蓋了對(duì)本發(fā)明所描述的不同實(shí)施例的修改和變型。
【主權(quán)項(xiàng)】
1.一種用于DRAM系統(tǒng)的驗(yàn)證方法，其中系統(tǒng)中讀和寫數(shù)據(jù)在自由運(yùn)行差分時(shí)鐘的兩邊沿傳輸，所述方法包括: 監(jiān)測(cè)數(shù)據(jù)通路中的延時(shí)值， 計(jì)算從指令分配到讀數(shù)據(jù)的返回在數(shù)據(jù)通路中的延時(shí)的量， 在待測(cè)設(shè)計(jì)中設(shè)置延時(shí)配置以與數(shù)據(jù)通路中的全部延時(shí)相匹配，以及 基于延時(shí)設(shè)置配置與待測(cè)設(shè)計(jì)的DRAM接口。
2.根據(jù)權(quán)利要求1所述的方法，其中監(jiān)測(cè)待測(cè)設(shè)計(jì)在數(shù)據(jù)通路中的延時(shí)值包括監(jiān)測(cè)物理層(PHY)中的RX接收和TX發(fā)送FIFO的寫指針和讀指針、監(jiān)測(cè)數(shù)據(jù)通路中的時(shí)鐘偏差，以及監(jiān)測(cè)DRAM時(shí)序延遲。
3.根據(jù)權(quán)利要求2所述的方法，其中計(jì)算數(shù)據(jù)通路中的延時(shí)至少包括RX/TXFIFO指針距離、數(shù)據(jù)通路中的時(shí)鐘偏差的量、寫等待延遲和CAS延遲。
4.根據(jù)權(quán)利要求3所述的方法，其中計(jì)算數(shù)據(jù)通路中的延時(shí)的量是基于可配置的數(shù)據(jù)通路延時(shí)。
5.根據(jù)權(quán)利要求3所述的方法，包括調(diào)諧時(shí)鐘信號(hào)的相位。
6.根據(jù)權(quán)利要求5所述的方法，其中調(diào)諧時(shí)鐘信號(hào)的相位包括確定接收RX時(shí)鐘信號(hào)是否與數(shù)據(jù)隊(duì)列對(duì)齊，如果沒有對(duì)齊，調(diào)整接收RX時(shí)鐘信號(hào)的相位使其與數(shù)據(jù)隊(duì)列對(duì)齊。
7.根據(jù)權(quán)利要求6所述的方法，包括確定發(fā)送TX時(shí)鐘信號(hào)是否與數(shù)據(jù)隊(duì)列對(duì)齊，如果沒有對(duì)齊，調(diào)整發(fā)送TX時(shí)鐘信號(hào)的相位使其與數(shù)據(jù)隊(duì)列對(duì)齊。
8.根據(jù)權(quán)利要求6或7所述的方法，進(jìn)一步包括Rx巾貞(Rxframe)調(diào)諧和TX中貞(Txframe)調(diào)諧。
9.根據(jù)權(quán)利要求8 所述的方法，其中 Rxframing=cmd_txf ifo_dly+dat_rxf ifo_dly+ddr_cl+clk_sync_dly。
10.根據(jù)權(quán)利要求8所述的方法，其中用于DRAM系統(tǒng)的所述驗(yàn)證方法是一種用于⑶DR5系統(tǒng)的驗(yàn)證方法。
【專利摘要】一種用于DRAM系統(tǒng)的驗(yàn)證方法，其中系統(tǒng)中讀和寫數(shù)據(jù)在自由運(yùn)行差分時(shí)鐘的兩邊沿傳輸，包括：監(jiān)測(cè)數(shù)據(jù)通路中的延時(shí)值，計(jì)算從指令分配到讀數(shù)據(jù)的返回在數(shù)據(jù)通路中的延時(shí)，在待測(cè)設(shè)計(jì)中設(shè)置延時(shí)配置以與數(shù)據(jù)通路中的全部延時(shí)相匹配，以及基于延時(shí)設(shè)置配置與待測(cè)設(shè)計(jì)的DRAM接口。所述方法在仿真環(huán)境中使用了了新的配置時(shí)序，省下了大量計(jì)算資源。
【IPC分類】G06F17-50
【公開號(hào)】CN104866638
【申請(qǐng)?zhí)枴緾N201410064075
【發(fā)明人】姚于斌, 彭瑞華, 王曦東
【申請(qǐng)人】超威半導(dǎo)體公司
【公開日】2015年8月26日
【申請(qǐng)日】2014年2月25日