一種延緩老化并容忍軟錯(cuò)誤的集成電路選擇性加固方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及技術(shù)集成電路容錯(cuò)設(shè)計(jì)領(lǐng)域，尤其涉及一種延緩老化并容忍軟錯(cuò)誤的 集成電路選擇性加固方法。
【背景技術(shù)】
[0002] 集成電路老化可由多種物理效應(yīng)引起，其中常見的老化誘因有：負(fù)偏置溫度不穩(wěn) 定性 NBTI、柵氧經(jīng)時(shí)擊穿（Time-Dependent Dielectric Breakdown，簡(jiǎn)稱 TDDB)、熱載流子 注入（Hot Carrier Injection，簡(jiǎn)稱 HCI)和電遷移（Electro migration，簡(jiǎn)稱 EM)。已有 研宄表明，在納米工藝下，NBTI效應(yīng)是導(dǎo)致集成電路發(fā)生老化的主要因素。
[0003] NBTI效應(yīng)是作用于PMOS晶體管并導(dǎo)致其性能衰退的一種物理效應(yīng)，該效應(yīng)的發(fā) 生過程遵循反應(yīng)-擴(kuò)散模型。當(dāng)PMOS晶體管的柵極處于負(fù)偏置狀態(tài)，即柵極電壓為"0"時(shí)， 晶體管硅氧化層界面上硅-氫鍵在高電場(chǎng)的作用下發(fā)生斷裂，從而在溝道中形成帶正電荷 的空穴，此時(shí)PMOS晶體管的狀態(tài)被稱為老化偏置期。隨著PMOS晶體管柵極受壓時(shí)間的持 續(xù)增加，更多的硅-氫鍵發(fā)生斷裂，形成氫氣并從界面氧化層中釋放出來。由于帶正電的空 穴持續(xù)增加，導(dǎo)致PMOS晶體管溝道導(dǎo)電能力下降、晶體管驅(qū)動(dòng)電流不斷減小和閾值電壓的 持續(xù)增加。
[0004] 在NBTI效應(yīng)的作用下，當(dāng)柵極處于負(fù)偏置時(shí)，PMOS晶體管雖然會(huì)發(fā)生老化，但是， 當(dāng)柵極處于正向偏置，即柵極電壓為"1"時(shí)，晶體管中的氫原子會(huì)與帶正電荷的硅離子重新 結(jié)合，減少溝道中空穴的數(shù)量，從而實(shí)現(xiàn)晶體管老化的部分自恢復(fù)，此時(shí)PMOS晶體管處于 老化恢復(fù)期。因此，由NBTI效應(yīng)導(dǎo)致的數(shù)字集成電路老化具有部分自恢復(fù)的特點(diǎn)。
[0005] 根據(jù)NBTI效應(yīng)自身的特點(diǎn)，可將其分為靜態(tài)NBTI效應(yīng)和動(dòng)態(tài)NBTI效應(yīng)。當(dāng)柵極 始終處于負(fù)偏置狀態(tài)下，PMOS晶體管會(huì)持續(xù)發(fā)生老化，此時(shí)，稱為靜態(tài)NBTI效應(yīng)。當(dāng)柵極 交替出現(xiàn)正向電壓和負(fù)向電壓，PMOS晶體管會(huì)交替的處于老化偏置期和老化恢復(fù)期，此時(shí)， 稱為動(dòng)態(tài)NBTI效應(yīng)。當(dāng)處于靜態(tài)NBTI效應(yīng)時(shí)，晶體管閾值電壓會(huì)持續(xù)升高；而在動(dòng)態(tài)NBTI 效應(yīng)影響下，PMOS晶體管的閾值電壓會(huì)以升高和下降交替的方式發(fā)生變化，即在老化偏置 期閾值電壓會(huì)不斷升高，在老化恢復(fù)期，閾值電壓會(huì)出現(xiàn)下降的現(xiàn)象。
[0006] 隨著工藝水平的不斷提升，MOS管柵氧層厚度不斷降低，NBTI效應(yīng)變得越發(fā)嚴(yán)重。 近年來，不斷有學(xué)者研宄并提出延緩NBTI導(dǎo)致老化的技術(shù)。Huazhong Yang等人在文獻(xiàn) Leakage Power and Circuit Aging Cooptimization by Gate Replacement Techniques 中提出門替換技術(shù)，能達(dá)到同時(shí)延緩集成電路老化和降低泄漏功耗的目的；Kumar等人在 文獻(xiàn) Impact of NBTI on SRAM Read Stability and Design for Reliability 中提出一種 比特翻轉(zhuǎn)的方法，有效地恢復(fù)了 SRAM單元的靜態(tài)噪聲容限；此外還有引腳重排序法、NBTI 綜合法、輸入向量控制等技術(shù)。
[0007] 另一方面，隨著集成電路工藝尺寸的不斷縮小，供電電壓不斷降低，導(dǎo)致電路的節(jié) 點(diǎn)電容不斷減小，從而使電路節(jié)點(diǎn)的邏輯狀態(tài)發(fā)生翻轉(zhuǎn)所需要的電荷量（臨界電荷）也隨 之降低，電路越發(fā)容易受到空間輻射環(huán)境中的重離子、α粒子、中子和質(zhì)子等粒子的影響而 產(chǎn)生軟錯(cuò)誤。
[0008] 空間輻射環(huán)境中的粒子入射晶體管敏感區(qū)將導(dǎo)致半導(dǎo)體材料發(fā)生電離，在粒子入 射軌跡上產(chǎn)生淀積電荷并被敏感節(jié)點(diǎn)收集，引發(fā)單粒子效應(yīng)。當(dāng)不存在電場(chǎng)時(shí)，電離的電子 空穴對(duì)對(duì)電路的正常操作沒有影響。但是當(dāng)存在電場(chǎng)時(shí)，粒子軌跡上的電子空穴對(duì)將會(huì)被 電極收集，形成瞬時(shí)電流。該情況若發(fā)生在組合電路中，較大的瞬時(shí)電流將會(huì)使邏輯門的輸 出電壓發(fā)生瞬態(tài)變化，從而產(chǎn)生SET瞬態(tài)脈沖；該情況若發(fā)生在存儲(chǔ)器電路中，晶體管漏極 和襯底之間大量的電荷轉(zhuǎn)移將會(huì)使得存儲(chǔ)單元的正常邏輯狀態(tài)發(fā)生改變，即發(fā)生SEU，且表 現(xiàn)為數(shù)據(jù)位翻轉(zhuǎn)。
[0009] SET和SEU是導(dǎo)致集成電路發(fā)生單粒子失效的重要原因。集成電路的抗單粒子加 固技術(shù)，國(guó)內(nèi)外已提出較多方案，冗余為最常用方式。冗余技術(shù)主要分為空間冗余和時(shí)間 冗余。針對(duì)組合邏輯產(chǎn)生的SET，有復(fù)制門法、電壓調(diào)整法、門尺寸調(diào)整法、輸出鉗位電路法 和選擇邏輯節(jié)點(diǎn)法等方案。對(duì)于時(shí)序單元的抗SEU加固技術(shù)，主要是設(shè)計(jì)具有抗SEU的時(shí) 序單元結(jié)構(gòu)，并將傳統(tǒng)的時(shí)序單元替換為抗SEU的時(shí)序單元。通過構(gòu)造抗軟錯(cuò)誤的時(shí)序單 元結(jié)構(gòu)，將極大程度地降低電路中存儲(chǔ)單元對(duì)軟錯(cuò)誤的敏感性?，F(xiàn)有的抗輻射加固結(jié)構(gòu)如 TMR-latch、DICE-latch、HiPeR-latch，以及合肥工業(yè)大學(xué)提出的各類鎖存器結(jié)構(gòu)等。
[0010] 在航空航天領(lǐng)域，集成電路長(zhǎng)時(shí)間工作于高能粒子和宇宙射線大量存在的空間輻 射環(huán)境，對(duì)電路的可靠性提出了嚴(yán)峻挑戰(zhàn)。同時(shí)，工藝水平的提升使NBTI效應(yīng)引起的老化 越發(fā)不容忽視。因此，以較低的開銷，對(duì)集成電路進(jìn)行抗老化和抗軟錯(cuò)誤的選擇性加固容錯(cuò) 設(shè)計(jì)，具有重要的現(xiàn)實(shí)意義和應(yīng)用價(jià)值。雖然很多學(xué)者分別提出了延緩NBTI效應(yīng)導(dǎo)致的老 化，以及容忍空間輻射效應(yīng)導(dǎo)致的軟錯(cuò)誤的方法。但是到目前為止，還沒有學(xué)者提出一種能 同時(shí)達(dá)到這兩個(gè)目的并且不影響電路性能的有效方法，而本發(fā)明提出的方法，可以同時(shí)很 好地抑制SET和SEU，并能夠延緩NBTI效應(yīng)導(dǎo)致的老化。由于提出的方法能夠有效地降低 電路發(fā)生軟錯(cuò)誤的概率，從而提高集成電路的可靠性，因此可以應(yīng)用于航空航天領(lǐng)域。

【發(fā)明內(nèi)容】

[0011] 本發(fā)明目的就是為了彌補(bǔ)已有技術(shù)的缺陷，提供一種延緩老化并容忍軟錯(cuò)誤的集 成電路選擇性加固方法。
[0012] 本發(fā)明是通過以下技術(shù)方案實(shí)現(xiàn)的：
[0013] 一種延緩老化并容忍軟錯(cuò)誤的集成電路選擇性加固方法，對(duì)基準(zhǔn)電路利用計(jì)算機(jī) 進(jìn)行仿真設(shè)計(jì)，具體步驟如下：
[0014] 步驟（1):向所述的計(jì)算機(jī)輸入對(duì)所述的基準(zhǔn)電路進(jìn)行測(cè)試時(shí)用的測(cè)試信號(hào)拓?fù)?序列；
[0015] 步驟（2):計(jì)算考慮負(fù)偏置溫度不穩(wěn)定性NBTI效應(yīng)的集成電路軟錯(cuò)誤率，找出發(fā) 生軟錯(cuò)誤的邏輯門集合{G_ OT}和發(fā)生軟錯(cuò)誤的鎖存器集合{L_OT}，并將所述的發(fā)生軟錯(cuò) 誤的邏輯門集合{G" ra}和所述的發(fā)生軟錯(cuò)誤的鎖存器集合ILemJ的元素按照軟錯(cuò)誤率的 大小從高到低進(jìn)行排序；
[0016] 步驟（3):按所述拓?fù)湫盘?hào)序列訪問所述基準(zhǔn)電路中老化關(guān)鍵路徑上的每一個(gè)與 非邏輯門，即老化關(guān)鍵邏輯門G aging，找出直接影響該基準(zhǔn)電路時(shí)延的所述老化關(guān)鍵邏輯門 Gaging；
[0017] 步驟⑷：判斷老化關(guān)鍵路徑上，所述老化關(guān)鍵邏輯門Gaging的前一個(gè)扇入門G拍 輸出信號(hào)：
[0018] 若：所述前一個(gè)扇入門輸出是"0"，
[0019] 則：同一個(gè)在輸入端增加了睡眠信號(hào)^^的替換門G1'替換所述前一個(gè)扇入門 G1，以便在所述基準(zhǔn)電路閑置時(shí)能使該替換門G1'的輸出變?yōu)?1"，達(dá)到延緩NBTI效應(yīng)引起 的老化的目的，并記錄所有用于替換的邏輯門；
[0020] 若：所述前一個(gè)扇入門輸出為"1"，
[0021] 則：放棄替換所述的前一個(gè)扇入門G1;
[0022] 步驟（5):同一個(gè)對(duì)PMOS/NMOS晶體管寬度長(zhǎng)度等比放大（門尺寸調(diào)整法）的替 換門G aging'替換老化關(guān)鍵邏輯門Gaging，以便增加該老化關(guān)鍵邏輯門Gaging的臨界電荷量，從 而弱化甚至屏蔽一定寬度的單粒子瞬態(tài)故障脈沖（稱之為SET瞬態(tài)故障脈沖），達(dá)到容忍軟 錯(cuò)誤的目的，并記錄所有用于替換的邏輯門；
[0023] 步驟（6):查找所述的老化關(guān)鍵邏輯門Gaging所連接的鎖存器集合{L aging sub}，并判 斷所述的鎖存器集合ILaging sub}的性質(zhì)：
[0024] 若：所述的鎖存器集合{Laging_sub}中包含已加固的鎖存器；
[0025] 則：從所述的鎖存器集合ILaging sub}中剔除已加固的鎖存器；
[0026] 步驟（7):同一個(gè)抗單粒子翻轉(zhuǎn)SEU的替換鎖存器Laging'替換該鎖存器集合{L aging} 的元素，將該鎖存器集合{Laging}的元素從所述的發(fā)生軟錯(cuò)誤的鎖存器集合{L_J中剔除， 并記錄所有用于替換的鎖存器；
[0027] 步驟⑶：判斷該老化關(guān)鍵邏輯門Gaging和發(fā)生軟錯(cuò)誤的邏輯門集合{G emJ的關(guān) 系：
[0028] 若：該老化關(guān)鍵邏輯門Gaging為發(fā)生軟錯(cuò)誤的邏輯門集合{G 的元素；
[0029] 則：從發(fā)生軟錯(cuò)誤的邏輯門集合{GOTra}中剔除該老化