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面向YOLOv5棗類創(chuàng)傷目標(biāo)檢測(cè)的FPGA硬件加速系統(tǒng)、方法、存儲(chǔ)介質(zhì)和電子設(shè)備

文檔序號(hào):40388973發(fā)布日期:2024-12-20 12:11閱讀:來(lái)源:國(guó)知局

技術(shù)特征:

1.一種面向yolov5棗類創(chuàng)傷目標(biāo)檢測(cè)的fpga硬件加速系統(tǒng),其特征在于:

2.根據(jù)權(quán)利要求1所述的一種面向yolov5棗類創(chuàng)傷目標(biāo)檢測(cè)的fpga硬件加速方法,其特征在于,包括如下步驟:

3.根據(jù)權(quán)利要求1所述的面向yolov5棗類創(chuàng)傷目標(biāo)檢測(cè)的fpga硬件加速方法,其特征在于:所述的步驟s2具體包括如下步驟:構(gòu)建棗類創(chuàng)傷檢測(cè)數(shù)據(jù)集,利用構(gòu)建的數(shù)據(jù)集對(duì)改進(jìn)yolov5的棗類創(chuàng)傷目標(biāo)檢測(cè)模型進(jìn)行訓(xùn)練,具體的:

4.根據(jù)權(quán)利要求2所述的面向yolov5棗類創(chuàng)傷目標(biāo)檢測(cè)的fpga硬件加速方法,其特征在于:所述的步驟s3具體包括如下步驟:具體的:融合前的卷積層和bn層的原理如下:yconv=wx+b其中,w為權(quán)重,x為輸入,b為偏置,yconv為卷積輸出;

5.根據(jù)權(quán)利要求3所述的面向yolov5棗類創(chuàng)傷目標(biāo)檢測(cè)的fpga硬件加速方法,其特征在于:所述的平方量化的原理如下:對(duì)于位寬為m的權(quán)重ω,量化值縮放因子α乘以量化級(jí)數(shù),

6.根據(jù)權(quán)利要求1所述的一種面向yolov5棗類創(chuàng)傷目標(biāo)檢測(cè)的fpga硬件加速系統(tǒng),其特征在于,所述的步驟s4中改進(jìn)后的yolov5卷積神經(jīng)網(wǎng)絡(luò)加速器主要包括步長(zhǎng)為2和1的3×3卷積ip、步長(zhǎng)為1的1×1卷積ip、上采樣ip、步長(zhǎng)為2的5×5最大池化ip以及矩陣加法ip。

7.根據(jù)權(quán)利要求3所述的面向yolov5棗類創(chuàng)傷目標(biāo)檢測(cè)的fpga硬件加速方法,其特征在于:所述的步驟d中,針對(duì)計(jì)算量最大的3×3與1×1卷積ip設(shè)計(jì)了最大分塊傳輸計(jì)算的策略:每次在bram申請(qǐng)一個(gè)完整輸出特征圖大小的數(shù)組,每次計(jì)算tr×tc×tm個(gè)數(shù)據(jù),根據(jù)卷積核的參數(shù)和輸入特征圖的形狀逆推出對(duì)應(yīng)的輸入特征圖和卷積權(quán)重的坐標(biāo)進(jìn)行卷積運(yùn)算并依次遍歷整個(gè)輸出特征圖,具體的:

8.根據(jù)權(quán)利要求3所述的面向yolov5棗類創(chuàng)傷目標(biāo)檢測(cè)的fpga硬件加速方法,其特征在于:所述的步驟s5中每個(gè)網(wǎng)絡(luò)層配置信息包括的輸入特征圖大小、輸入特征圖通道數(shù)、輸出特征圖大小、輸出特征圖通道數(shù)、核大小、步長(zhǎng)、以及激活使能,具體的:

9.一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì),其上存儲(chǔ)有計(jì)算機(jī)程序,其特征在于,所述的計(jì)算機(jī)程序被處理器執(zhí)行時(shí),使所述計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)所在設(shè)備執(zhí)行權(quán)利要求1-7任意一項(xiàng)所述的面向yolov5棗類創(chuàng)傷目標(biāo)檢測(cè)的fpga硬件加速方法。

10.一種電子設(shè)備,其特征在于,包括:存儲(chǔ)器和處理器,所述存儲(chǔ)器上存儲(chǔ)有可在所述處理器上運(yùn)行的程序,所述處理器執(zhí)行所述程序時(shí)實(shí)現(xiàn)如權(quán)利要求1-7任一所述的面向yolov5棗類創(chuàng)傷目標(biāo)檢測(cè)的fpga硬件加速方法。


技術(shù)總結(jié)
本發(fā)明公開了一種面向YOLOv5棗類創(chuàng)傷目標(biāo)檢測(cè)的FPGA硬件加速系統(tǒng)、方法、存儲(chǔ)介質(zhì)和電子設(shè)備,包括ARM端、FPGA端、AXI總線以及外部存儲(chǔ)設(shè)備SD卡;ARM端負(fù)責(zé)讀取DDR中的數(shù)據(jù)、各個(gè)模塊初始化、調(diào)度整個(gè)YOLOv5算法網(wǎng)絡(luò)的前向推理、Yolo?Head檢測(cè)和非極大值抑制得到檢測(cè)框;FPGA端主要包括步長(zhǎng)為2和1的3×3卷積IP、步長(zhǎng)為1的1×1卷積IP、上采樣IP、步長(zhǎng)為2的5×5最大池化IP以及矩陣加法IP;ARM端和FPGA端通過(guò)AXI總線連接。本發(fā)明通過(guò)采用了單個(gè)計(jì)算單元分時(shí)復(fù)用的架構(gòu),同時(shí)采用了最大分塊傳輸計(jì)算的策略,極大地減少了FPGA資源量的占用,具有較高的可靠性和實(shí)時(shí)性。

技術(shù)研發(fā)人員:李永軍,李超越,黃奕佳,陳錦智敏,張心茹,梁一飛,和婧怡,張大蔚
受保護(hù)的技術(shù)使用者:河南大學(xué)
技術(shù)研發(fā)日:
技術(shù)公布日:2024/12/19
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