本發(fā)明屬于集成電路領(lǐng)域，具體涉及一種用于雷達(dá)信號(hào)處理的可重構(gòu)系統(tǒng)。

背景技術(shù)：

可重構(gòu)系統(tǒng)是指系統(tǒng)能夠在計(jì)算過程中改變硬件配置結(jié)構(gòu)，實(shí)現(xiàn)一種動(dòng)態(tài)的邏輯體系。傳統(tǒng)的硬件系統(tǒng)，由于芯片和電路結(jié)構(gòu)已經(jīng)鎖定，只能執(zhí)行特定的功能，缺乏可控性、靈活性與可變性。通用芯片的運(yùn)行是順序運(yùn)行，而可編程邏輯陣列是并行運(yùn)行，與通用芯片相比，可編程邏輯陣列的計(jì)算效率有著巨大的優(yōu)勢(shì)。因此采用FPGA的可重構(gòu)系統(tǒng)兼顧了計(jì)算性能與使用靈活性。

技術(shù)實(shí)現(xiàn)要素：

(一)要解決的技術(shù)問題

本發(fā)明要解決的技術(shù)問題是：如何提供一種用于雷達(dá)信號(hào)處理的可重構(gòu)系統(tǒng)，從而可以大幅提高計(jì)算性能，同時(shí)兼顧了不同場(chǎng)景的使用靈活性。

(二)技術(shù)方案

為解決上述技術(shù)問題，本發(fā)明提供一種用于雷達(dá)信號(hào)處理的可重構(gòu)系統(tǒng)，其包括與總線連接的微處理器、可編程邏輯陣列、動(dòng)態(tài)存儲(chǔ)模塊、邏輯陣列配置模塊、重構(gòu)控制模塊、模擬數(shù)字轉(zhuǎn)換模塊以及用于互聯(lián)的接口模塊；

所述微處理器作為主控制處理器，所述可編程邏輯陣列作為協(xié)處理器負(fù)責(zé)雷達(dá)信號(hào)數(shù)據(jù)的計(jì)算；模擬數(shù)字轉(zhuǎn)換器負(fù)責(zé)將前端來(lái)的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，可編程邏輯陣列采用流水線結(jié)構(gòu)持續(xù)不斷的計(jì)算輸入的數(shù)據(jù)，并將計(jì)算結(jié)果順序輸出；

所述重構(gòu)控制模塊存儲(chǔ)可編程邏輯陣列算法，可根據(jù)需要自動(dòng)配置不同的算法；所述重構(gòu)控制模塊用于控制配置模塊重新構(gòu)造可編程邏輯陣列，在重構(gòu)期間，微處理器切斷可編程邏輯陣列與總線的數(shù)據(jù)通訊，關(guān)閉模擬數(shù)字轉(zhuǎn)換器，保證可編程邏輯陣列重構(gòu)正確，重構(gòu)完畢后，重構(gòu)控制模塊中斷通知微處理器，微處理器恢復(fù)可編程邏輯陣列的數(shù)據(jù)通訊，打開模擬數(shù)字轉(zhuǎn)換模塊。

其中，所述系統(tǒng)還包括健康監(jiān)控單元，其用于監(jiān)控可編程邏輯陣列、重構(gòu)控制模塊的狀態(tài)，當(dāng)重構(gòu)發(fā)生錯(cuò)誤的時(shí)候通知微處理器，重新進(jìn)行重構(gòu)。

其中，所述總線采用分層互聯(lián)結(jié)構(gòu)，在微處理器的控制下，可編程邏輯陣列輸出的數(shù)據(jù)既可以存儲(chǔ)到動(dòng)態(tài)存儲(chǔ)模塊中，也可以通過微處理器內(nèi)部的直接存儲(chǔ)訪問單元，輸出到外設(shè)接口。

其中，所述系統(tǒng)還包括電源管理模塊，其在不同的模式下，關(guān)閉不必要的模塊，達(dá)到降低功耗的目的。

其中，所述用于互聯(lián)的接口模塊包括SPI接口，I2C接口、CAN接口、1553B接口、以太網(wǎng)接口、UART接口。

其中，所述系統(tǒng)還包括：FLASH模塊；

所述FLASH模塊用于存儲(chǔ)微處理器指令和程序；所述動(dòng)態(tài)存儲(chǔ)模塊用于存放常用數(shù)據(jù)，包括程序運(yùn)行過程中產(chǎn)生的中間數(shù)據(jù)和主機(jī)間交換的緩存數(shù)據(jù)。

其中，該系統(tǒng)工作過程為：

步驟1：微處理器切斷可編程邏輯陣列與總線的數(shù)據(jù)通訊，關(guān)閉模擬數(shù)字轉(zhuǎn)換器，保證可編程邏輯陣列重構(gòu)正確；

步驟2：重構(gòu)控制模塊控制邏輯陣列配置模塊，將預(yù)先存儲(chǔ)的硬件代碼燒寫入可編程邏輯陣列中，配置完成后，對(duì)可編程邏輯陣列進(jìn)行重啟，完成可編程邏輯陣列重構(gòu)操作；

步驟3：健康監(jiān)控單元實(shí)時(shí)監(jiān)控可編程邏輯陣列、重構(gòu)控制模塊、配置模塊的狀態(tài)，當(dāng)重構(gòu)發(fā)生錯(cuò)誤的時(shí)候通知微處理器，返回步驟1，重構(gòu)控制模塊控制重新重構(gòu)可編程邏輯陣列；

步驟4：可編程邏輯陣列被成功重構(gòu)，重構(gòu)控制模塊中斷通知微處理器，微處理器會(huì)恢復(fù)可編程邏輯陣列的數(shù)據(jù)通訊，打開模擬數(shù)字轉(zhuǎn)換器。

(三)有益效果

由于雷達(dá)信號(hào)數(shù)據(jù)量巨大，數(shù)據(jù)計(jì)算為并行計(jì)算，十分適合采用可編程邏輯陣列進(jìn)行計(jì)算。本發(fā)明提供了一種可重構(gòu)系統(tǒng)，將數(shù)據(jù)計(jì)算放在可編程邏輯陣列中，實(shí)現(xiàn)高效率的計(jì)算，由微處理器控制計(jì)算結(jié)果存儲(chǔ)與傳輸；微處理器還可以通過重構(gòu)控制模塊重新構(gòu)造FPGA，實(shí)現(xiàn)更好的靈活性和可變性。本方案配備了系統(tǒng)監(jiān)控模塊，對(duì)本地系統(tǒng)進(jìn)行健康管理，同時(shí)配置了電源管理模塊實(shí)現(xiàn)了低功耗的設(shè)計(jì)。

與現(xiàn)有技術(shù)相比較，本發(fā)明中使用FLASH作為非易失存儲(chǔ)器，存放系統(tǒng)指令和數(shù)據(jù)，模擬信號(hào)經(jīng)過模擬數(shù)字轉(zhuǎn)換器變?yōu)閿?shù)字信號(hào)，直接送入可編程邏輯模塊進(jìn)行計(jì)算，計(jì)算結(jié)果可以存儲(chǔ)在動(dòng)態(tài)存儲(chǔ)模塊，或者傳遞給外設(shè)接口，同時(shí)可以根據(jù)需要，自動(dòng)重構(gòu)可編程邏輯陣列，切換算法。本發(fā)明能夠滿足雷達(dá)信號(hào)處理的應(yīng)用需求，并可以根據(jù)需要自動(dòng)重構(gòu)可編程邏輯模塊。

附圖說(shuō)明

圖1為本發(fā)明系統(tǒng)的架構(gòu)圖。

圖2為本發(fā)明主要電源域劃分圖。

具體實(shí)施方式

為使本發(fā)明的目的、內(nèi)容、和優(yōu)點(diǎn)更加清楚，下面結(jié)合附圖和實(shí)施例，對(duì)本發(fā)明的具體實(shí)施方式作進(jìn)一步詳細(xì)描述。

為解決現(xiàn)有技術(shù)的問題，本發(fā)明提供一種用于雷達(dá)信號(hào)處理的可重構(gòu)系統(tǒng)，其包括與總線連接的微處理器、可編程邏輯陣列(FPGA)、動(dòng)態(tài)存儲(chǔ)模塊、邏輯陣列配置模塊、重構(gòu)控制模塊、模擬數(shù)字轉(zhuǎn)換模塊、系統(tǒng)時(shí)鐘模塊以及用于互聯(lián)的接口模塊；

所述微處理器作為主控制處理器，所述可編程邏輯陣列作為協(xié)處理器負(fù)責(zé)雷達(dá)信號(hào)數(shù)據(jù)的計(jì)算；模擬數(shù)字轉(zhuǎn)換器負(fù)責(zé)將前端來(lái)的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，可編程邏輯陣列采用流水線結(jié)構(gòu)持續(xù)不斷的計(jì)算輸入的數(shù)據(jù)，并將計(jì)算結(jié)果順序輸出；

所述重構(gòu)控制模塊存儲(chǔ)可編程邏輯陣列算法，可根據(jù)需要自動(dòng)配置不同的算法；所述重構(gòu)控制模塊用于控制配置模塊重新構(gòu)造可編程邏輯陣列，在重構(gòu)期間，微處理器切斷可編程邏輯陣列與總線的數(shù)據(jù)通訊，關(guān)閉模擬數(shù)字轉(zhuǎn)換器，保證可編程邏輯陣列重構(gòu)正確，重構(gòu)完畢后，重構(gòu)控制模塊中斷通知微處理器，微處理器恢復(fù)可編程邏輯陣列的數(shù)據(jù)通訊，打開模擬數(shù)字轉(zhuǎn)換模塊。

其中，所述系統(tǒng)還包括健康監(jiān)控單元，其用于監(jiān)控可編程邏輯陣列、重構(gòu)控制模塊的狀態(tài)，當(dāng)重構(gòu)發(fā)生錯(cuò)誤的時(shí)候通知微處理器，重新進(jìn)行重構(gòu)。

其中，所述總線采用分層互聯(lián)結(jié)構(gòu)，在微處理器的控制下，可編程邏輯陣列輸出的數(shù)據(jù)既可以存儲(chǔ)到動(dòng)態(tài)存儲(chǔ)模塊中，也可以通過微處理器內(nèi)部的直接存儲(chǔ)訪問單元，輸出到外設(shè)接口。

其中，所述系統(tǒng)還包括電源管理模塊，其在不同的模式下，關(guān)閉不必要的模塊，達(dá)到降低功耗的目的。

其中，所述用于互聯(lián)的接口模塊包括SPI接口，I2C接口、CAN接口、1553B接口、以太網(wǎng)接口、UART接口。

其中，所述系統(tǒng)還包括：FLASH模塊；

所述FLASH模塊用于存儲(chǔ)微處理器指令和程序；所述動(dòng)態(tài)存儲(chǔ)模塊用于存放常用數(shù)據(jù)，包括程序運(yùn)行過程中產(chǎn)生的中間數(shù)據(jù)和主機(jī)間交換的緩存數(shù)據(jù)。

其中，該系統(tǒng)工作過程為：

步驟1：微處理器切斷可編程邏輯陣列與總線的數(shù)據(jù)通訊，關(guān)閉模擬數(shù)字轉(zhuǎn)換器，保證可編程邏輯陣列重構(gòu)正確；

步驟2：重構(gòu)控制模塊控制邏輯陣列配置模塊，將預(yù)先存儲(chǔ)的硬件代碼燒寫入可編程邏輯陣列中，配置完成后，對(duì)可編程邏輯陣列進(jìn)行重啟，完成可編程邏輯陣列重構(gòu)操作；

步驟3：健康監(jiān)控單元實(shí)時(shí)監(jiān)控可編程邏輯陣列、重構(gòu)控制模塊、配置模塊的狀態(tài)，當(dāng)重構(gòu)發(fā)生錯(cuò)誤的時(shí)候通知微處理器，返回步驟1，重構(gòu)控制模塊控制重新重構(gòu)可編程邏輯陣列；

步驟4：可編程邏輯陣列被成功重構(gòu)，重構(gòu)控制模塊中斷通知微處理器，微處理器會(huì)恢復(fù)可編程邏輯陣列的數(shù)據(jù)通訊，打開模擬數(shù)字轉(zhuǎn)換器。

下面結(jié)合具體實(shí)施例來(lái)詳細(xì)描述本發(fā)明。

實(shí)施例

本實(shí)施例如附圖所示。圖1描述了本方法的實(shí)現(xiàn)架構(gòu)。本方法中的微處理器指令和程序全部存放在FLASH器件中。方法中引入的SDRAM用于存放常用數(shù)據(jù)，程序運(yùn)行過程中產(chǎn)生的中間數(shù)據(jù)和主機(jī)間交換的緩存數(shù)據(jù)。

在工作狀態(tài)，微處理器作為主控制處理器，可編程邏輯陣列(FPGA)作為協(xié)處理器負(fù)責(zé)雷達(dá)信號(hào)數(shù)據(jù)的計(jì)算，模擬數(shù)字轉(zhuǎn)換器負(fù)責(zé)將前端來(lái)的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，可編程邏輯陣列采用流水線結(jié)構(gòu)可以持續(xù)不斷的計(jì)算輸入的數(shù)據(jù)，并將計(jì)算結(jié)果順序輸出?？偩€為分層結(jié)構(gòu)，F(xiàn)PGA輸出的結(jié)構(gòu)既可以存儲(chǔ)到SDRAM中，也可以通過微處理器內(nèi)部的直接存儲(chǔ)訪問單元，輸出到外設(shè)接口。

在重構(gòu)狀態(tài)下，F(xiàn)PGA模塊重構(gòu)步驟如下：

1、微處理器切斷FPGA與總線1的數(shù)據(jù)通訊，關(guān)閉模擬數(shù)字轉(zhuǎn)換器，保證FPGA重構(gòu)正確；

2、重構(gòu)控制模塊控制FPGA配置模塊，將預(yù)先存儲(chǔ)的硬件代碼燒寫入FPGA中，配置完成后，對(duì)FPGA進(jìn)行重啟，完成FPGA重構(gòu)操作；

3、健康監(jiān)控單元實(shí)時(shí)監(jiān)控FPGA，重構(gòu)控制模塊、配置模塊的狀態(tài)，當(dāng)重構(gòu)發(fā)生錯(cuò)誤的時(shí)候通知微處理器，返回步驟1，重構(gòu)控制模塊控制會(huì)重新重構(gòu)FPGA模塊。

4、FPGA被成功重構(gòu)，重構(gòu)控制模塊會(huì)中斷通知微處理器，微處理器會(huì)恢復(fù)FPGA的數(shù)據(jù)通訊，打開模擬數(shù)字轉(zhuǎn)換器；

本系統(tǒng)包括兩種狀態(tài)，工作狀態(tài)和重構(gòu)狀態(tài)，當(dāng)需要切換算法或者發(fā)生錯(cuò)誤的時(shí)候，進(jìn)入重構(gòu)狀態(tài)，重構(gòu)完成后，進(jìn)入工作狀態(tài)進(jìn)行工作。

以上所述僅是本發(fā)明的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出，對(duì)于本技術(shù)領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)，在不脫離本發(fā)明技術(shù)原理的前提下，還可以做出若干改進(jìn)和變形，這些改進(jìn)和變形也應(yīng)視為本發(fā)明的保護(hù)范圍。