專利名稱：復位方法及復位控制裝置的制作方法
技術領域：
本發(fā)明涉及電子設備的復位技術領域，尤其涉及一種復位方法及復位控制裝置。
背景技術：
復位操作是指在系統不下電的情況下，對整機系統進行重新啟用的過程。當系統運行時，用戶可以按下復位按鈕，強拉整機復位信號，使電子設備的整個系統重新啟用，現 有技術中通常采用以下的復位方式1、復位按鈕直接控制整機復位信號，使得當復位按鈕按下時，直接將整機復位，這 種方式，容易造成數據丟失，可靠性差；2、復位按鈕按下后發(fā)出中斷信號告知CPU執(zhí)行數據保存等相關操作，執(zhí)行完畢后 再使整機復位，這種方式需要由CPU以軟件來主導完成，容易受到軟件不確定狀態(tài)的影響， 從而導致錯誤復位或者復位失敗，因此穩(wěn)定性較差；3、復位按鈕按下后，由CPU向一個計時器預設一個值，然后讓該計時器開始計時， 在計時器超時之前，CPU執(zhí)行數據保存等相關操作，當計時器超時后，無論CPU是否完成相 關操作，都進行整機復位，這種方式需要由CPU自己預先估算出復位時間，然后設置計時器 進行延時復位，這種方式中所用的計時器仍然為CPU自己設置的軟件計時器，因此仍然會 受到軟件運行穩(wěn)定性的影響。

發(fā)明內容
本發(fā)明提供一種復位方法及復位控制裝置，用以提高復位操作的可靠性和穩(wěn)定 性。本發(fā)明一實施例提供一種復位方法，其中包括接收到復位信號后，指示電子設備的CPU執(zhí)行信息收集操作及數據保存操作，并 啟用一級硬件定時器；當所述CPU執(zhí)行所述信息收集操作及數據保存操作的延遲時間使所述一級硬件 定時器超時時，啟用二級硬件定時器；當所述CPU執(zhí)行所述信息收集操作及數據保存操作時發(fā)生的延遲次數使所述二 級硬件定時器超時時，指示所述CPU停止執(zhí)行所述信息收集操作但繼續(xù)執(zhí)行所述數據保存 操作，并啟用三級硬件定時器；當所述CPU執(zhí)行所述數據保存操作時發(fā)生的延時次數使所述三級硬件定時器超 時時，發(fā)出整機復位指示信號，指示所述電子設備進行整機復位。本發(fā)明另一實施例提供一種復位控制裝置，其中包括復位發(fā)起模塊、一級硬件定 時器、二級硬件定時器及三級硬件定時器，其中所述復位發(fā)起模塊用于當接收到復位信號后，指示電子設備的CPU執(zhí)行信息收集 操作及數據保存操作，并啟用一級硬件定時器；所述一級硬件定時器用于當所述CPU執(zhí)行所述信息收集操作及數據保存操作的延遲時間使所述一級硬件定時器超時時，啟用二級硬件定時器；所述二級硬件定時器用于當所述CPU執(zhí)行所述信息收集操作及數據保存操作時 發(fā)生的延遲次數使所述二級硬件定時器超時時，指示所述CPU停止執(zhí)行所述信息收集操作 但繼續(xù)執(zhí)行所述數據保存操作，并啟用三級硬件定時器；所述三級硬件定時器用于當所述CPU執(zhí)行所述數據保存操作時發(fā)生的延時次數使所述三級硬件定時器超時時，發(fā)出整機復位指示信號，指示所述電子設備進行整機復位。本發(fā)明將收到復位信號后電子設備的CPU執(zhí)行相關操作的過程劃分為三級忙碌狀態(tài)，并根據所處的忙碌狀態(tài)逐步減小CPU的工作量，在盡量避免用戶數據丟失的同時，完 成整機復位操作，由于復位控制過程是由硬件實現的，因此具有更高的可靠性和穩(wěn)定性。


為了更清楚地說明本發(fā)明實施例或現有技術中的技術方案，下面將對實施例或現 有技術描述中所需要使用的附圖作一簡單地介紹，顯而易見地，下面描述中的附圖是本發(fā) 明的一些實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根 據這些附圖獲得其他的附圖。圖1為本發(fā)明所述復位方法實施例的流程圖；圖2為本發(fā)明所述復位控制裝置實施例一的結構示意圖；圖3為本發(fā)明所述復位控制裝置實施例一的可選電路圖；圖4為本發(fā)明所述復位控制裝置實施例一的工作原理流程圖；圖5為本發(fā)明所述復位控制裝置實施例二的可選電路圖。
具體實施例方式為使本發(fā)明實施例的目的、技術方案和優(yōu)點更加清楚，下面將結合本發(fā)明實施例 中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例是 本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領域普通技術人員 在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。圖1為本發(fā)明所述復位方法實施例的流程圖，如圖所示，該方法包括如下步驟步驟101，接收到復位信號后，指示電子設備的CPU執(zhí)行信息收集操作及數據保存 操作，并啟用一級硬件定時器。此時，CPU處于一級忙碌狀態(tài)，其中，所述復位信號是用戶按下電子設備的復位按 鈕后發(fā)出的信號；所述信息收集操作具體為收集電子設備在進行復位時的設備配置參數， 以使用戶得知電子設備在進行復位時的運行狀況；所述數據保存操作具體為保存用戶在 操作電子設備時暫存在緩存空間中的用戶數據，以避免在執(zhí)行復位操作后造成用戶數據丟 失。當所述CPU執(zhí)行所述信息收集操作及數據保存操作的延遲時間使所述一級硬件 定時器超時時，執(zhí)行步驟110 ；當所述CPU完成所述信息收集操作及數據保存操作后的等待 時間使所述一級硬件定時器超時時，執(zhí)行步驟120。步驟110，啟用二級硬件定時器，當所述CPU執(zhí)行所述信息收集操作及數據保存操 作時發(fā)生的延遲次數使所述二級硬件定時器超時時，指示所述CPU停止執(zhí)行所述信息收集操作但繼續(xù)執(zhí)行所述數據保存操作，并執(zhí)行步驟111。在本步驟中，CPU執(zhí)行所述信息收集操作及數據保存操作時發(fā)生的延遲次數超過 了預定值，表明CPU工作量較大，響應較慢，因此減少其工作量，由于避免用戶數據丟失對 于電子設備的用戶而言更為重要，因此CPU停止執(zhí)行所述信息收集操作但繼續(xù)執(zhí)行所述數 據保存操作，使其處于二級忙碌狀態(tài)。當所述CPU完成數據保存操作后的等待時間使所述一級硬件定時器超時時，執(zhí)行 步驟120。
步驟111，啟用三級硬件定時器。此時，CPU處于三級忙碌狀態(tài)。當所述CPU執(zhí)行所述數據保存操作時發(fā)生的延時 次數使所述三級硬件定時器超時時，執(zhí)行步驟120。三級忙碌狀態(tài)下，如果在減少CPU的工作量后，CPU執(zhí)行所述數據保存操作時發(fā)生 的延時次數仍然超過預定值，則表明CPU過于繁忙，已無法完成數據保存操作，因此，強行 指示電子設備進行復位操作。步驟120，發(fā)出整機復位指示信號，指示所述電子設備進行整機復位。其中，上述硬件定時器，如一級硬件定時器、二級硬件定時器及三級硬件定時器， 是指由硬件器件構成的能夠起到定時作用的器件，如計數器等。通過本實施例所述方法，將收到復位信號后電子設備的CPU執(zhí)行相關操作的過程 劃分為三級忙碌狀態(tài)，并根據所處的忙碌狀態(tài)逐步減小CPU的工作量，在盡量避免用戶數 據丟失的同時，完成整機復位操作，由于復位控制過程是由硬件實現的，因此具有更高的可 靠性和穩(wěn)定性。圖2為本發(fā)明所述復位控制裝置實施例一的結構示意圖，如圖所示，該復位控制 裝置10包括復位發(fā)起模塊11、一級硬件定時器12、二級硬件定時器13及三級硬件定時器 14。其中，一級硬件定時器12、二級硬件定時器13及三級硬件定時器14是指由硬件器 件構成的能夠起到定時作用的器件，如計數器等。其工作原理如下當接收到復位信號后，復位發(fā)起模塊11指示電子設備的CPU執(zhí)行信息收集操作及 數據保存操作，并啟用一級硬件定時器12，有關信息收集操作及數據保存操作的解釋可參 見前述方法實施例中的相關說明，此處不再贅述；當所述CPU執(zhí)行所述信息收集操作及數 據保存操作的延遲時間使所述一級硬件定時器12超時時，由該一級硬件定時器12啟用二 級硬件定時器13 ；當所述CPU執(zhí)行所述信息收集操作及數據保存操作時發(fā)生的延遲次數使 所述二級硬件定時器13超時時時，由該二級硬件定時器13指示所述CPU停止執(zhí)行所述信 息收集操作但繼續(xù)執(zhí)行所述數據保存操作并啟用三級硬件定時器14 ；當所述CPU執(zhí)行所述 數據保存操作時發(fā)生的延時次數使所述三級硬件定時器14超時時，由該三級硬件定時器 14發(fā)出整機復位指示信號，指示所述電子設備進行整機復位。圖3為本發(fā)明所述復位控制裝置實施例一的可選電路圖，此處需要說明的是本 發(fā)明各實施例所述M、N、P、Q、R和S均為自然數，且M<N<P< Q< R< S。如圖所示，其 具體電路結構如下所述復位發(fā)起模塊11具體可以包括D觸發(fā)器11A，該D觸發(fā)器IlA的數據輸入端 (D端)連接高電平信號，時鐘信號端(CLK端)連接來自于復位按鈕的復位信號；所述一級硬件定時器12具體可以為第一非歸零計數器12A，該第一非歸零計數器12A的清零端(CLR 端)連接來自于所述CPU在執(zhí)行信息收集操作和/或所述數據保存操作時發(fā)出的清零信 號，使能端(EN端)連接所述D觸發(fā)器IlA的輸出端(Q端)，時鐘信號端(CLK端)連接時 鐘信號，例如可以為由一個獨立的時鐘源(如晶振)提供的20Hz的時鐘信號；所述二級硬 件定時器13具體可以為第二非歸零計數器13A，該第二非歸零計數器13A的第M位輸出端 (例如第2位輸出端A2)連接所述CPU，使能端(EN端)連接所述D觸發(fā)器IlA的輸出端(Q 端)，時鐘信號端(CLK端)連接所述第一非歸零計數器12A的第P位輸出端(例如第5位 輸出端A5)。所述三級硬件定時器14具體可以為第三非歸零計數器14A，該第三非歸零計 數器14A的使能端(EN端)連接所述第二非歸零計數器13A的第M位輸出端，時鐘信號端 (CLK端)連接所述第一非歸零計數器12A的第N位輸出端(例如第4位輸出端A4)。另外，該復位控制裝置10中還包括與門運算器15和第一或門運算器16，其中與門運算器15的兩個輸入端分別連接所述第二非歸零計數器13A的第M位輸出端及所述第 一非歸零計數器12A的第Q位輸出端(例如第6位輸出端A6)，所述第一或門運算器16的 兩個輸入端分別連接所述與門運算器15的輸出端及所述第一非歸零計數器12A的第R位 輸出端(例如第7位輸出端A7)。所述復位控制裝置10還可以包括第二或門運算器17，該 第二或門運算器17的兩個輸入端分別連接所述第一或門運算器16的輸出端及所述第三非 歸零計數器14A的第M位輸出端(如A2端)。如圖4所示，其工作原理如下步驟201，復位控制裝置10接收到復位信號后，將所述復位信號作為時鐘信號觸 發(fā)D觸發(fā)器1IA輸出高電平信號。如圖所示，D觸發(fā)器IlA的D端接入高電平信號，因此在復位信號的觸發(fā)下會從Q 端輸出高電平信號。根據D觸發(fā)器IlA的工作原理，只要D端接入的信號電平不發(fā)生改變， D觸發(fā)器IlA的Q端會保持輸出高電平信號。步驟202，將所述D觸發(fā)器IlA輸出的高電平信號使能所述第一非歸零計數器12A 對所述時鐘信號進行計數，當接收到來自于所述CPU的清零信號時，對所述第一非歸零計 數器12A進行清零操作。其中，清零信號是指CPU在執(zhí)行所述信息收集操作和/或所述數據保存操作時發(fā) 出的信號，表明CPU此時正在正常進行相關操作，且這些操作尚未完成。第一非歸零計數器 12A對所述時鐘信號進行計數，在清零端(CLR端)接收到清零信號之前，計數值逐漸增加， 且相應的輸出端保持輸出高電平，當清零端接收到清零信號時，計數值被清零，并從新開始 計數。步驟203，由所述復位信號直接指示所述CPU執(zhí)行信息收集操作及數據保存操作。如圖所示，復位信號直接輸入給CPU，CPU接收到該復位信號后，便可以直接執(zhí)行 信息收集操作及數據保存操作。步驟204，將所述D觸發(fā)器IlA輸出的高電平信號使能所述第二非歸零計數器13A 對所述第一非歸零計數器12A的第P位輸出端(例如A5)輸出的高電平信號進行計數。通常，在CPU執(zhí)行所述信息收集操作和數據保存操作的情況下，會在計數值達到 20之前發(fā)出所述清零信號，但也會存在一定的延遲，因此，可以對第一非歸零計數器12A的 第P位輸出端(例如A5)輸出的高電平信號進行計數，每當清零信號的發(fā)送間隔使第一非 歸零計數器12A的計數值達到2P (如25 = 32)，即A5端輸出高電平，則令第二非歸零計數器13A的計數值加1。步驟205，由所述第二非歸零計數器13A的第M位輸出的高電平信號指示所述CPU 停止執(zhí)行所述信息收集操作但繼續(xù)執(zhí)行所述數據保存操作，并使能所述第三非歸零計數器 對所述第一非歸零計數器12A的第N位輸出端(如A4端)輸出的高電平信號進行計數。如圖所示，第二非歸零計數器13A的計數值達到2m(如22 = 4)時，則表明清零信 號的發(fā)送間隔超過計數值32的情況發(fā)生過4次而仍未實現整機復位，此時表明CPU響應速 率較慢，處于二級忙碌狀態(tài)，因此要減少CPU的工作量，由于避免用戶數據丟失對于電子設 備的用戶而言更為重要，因此從A2端發(fā)出高電平信號，令CPU停止執(zhí)行所述信息收集操作 但繼續(xù)執(zhí)行所述數據保存操作。同時，由于第二非歸零計數器13A是非歸零計數器，因此A2端會保持高電平，從而 使第三非歸零計數器14A保持使能狀態(tài)，對所述第一非歸零計數器12A的第N位輸出端(如 A4端)輸出的高電平信號持續(xù)進行計數操作。此處需要說明的是，雖然圖中顯示了兩個CPU，實際上，發(fā)出清零信號給第一非歸 零計數器12A的CPU與第二非歸零計數器13A的A2端所連接的CPU是指電子設備中的同 一個CPU，而不是指兩個不同的CPU，圖中畫虛框的CPU只是為了簡化連接，便于閱讀。步驟206，所述第三非歸零計數器14A的第M位輸出端輸出高電平信號作為所述整 機復位指示信號。如圖所示，第三非歸零計數器14A被第二非歸零計數器13A使能后，對第一非歸零 計數器12A的第N位輸出端(如A4端)進行計數，由于此時的CPU僅執(zhí)行數據保存操作，其 工作量比既執(zhí)行信息收集操作又執(zhí)行數據保存操作情形下的工作量要小，其響應速度(即 發(fā)送清零信號)的速度理應更快，因此，在CPU既執(zhí)行信息收集操作又執(zhí)行數據保存操作 時，由第二非歸零計數器13A對第一非歸零計數器12A的第P位輸出端進行計數，以判斷 其是否進入二級忙碌狀態(tài)；相應地，在CPU進入二級忙碌狀態(tài)以后，CPU僅執(zhí)行數據保存操 作時，由第三非歸零計數器14A對第一非歸零計數器12A的第N位輸出端進行計數，其中N < P，以縮短CPU是否忙碌的判斷標準，從而使CPU進入三級忙碌狀態(tài)。三級忙碌狀態(tài)下，如果在減少CPU的工作量后，CPU執(zhí)行所述數據保存操作時發(fā)生 的延時次數仍然超過預定值，則表明CPU過于繁忙，已無法完成數據保存操作，因此，強行 指示電子設備進行復位操作。當CPU回復清零信號的時間間隔有2M(如22 = 4)次超過計數值2N(如24 = 16) 但仍未實現整機復位時，第三非歸零計數器14A的第M位輸出端(如A2端)輸出高電平， 由于第三非歸零計數器14A的第M位輸出端接入第二或門運算器17，因此，只要第二或門運 算器17有一個輸入端輸入高電平信號，則可以輸出整機復位指示信號，以指示電子設備進 行整機復位。此處需要說明的是，本實施例所述整機復位指示信號是用于指示整機進行復位的 信號，本領域技術人員可以在此基礎上針對不同的電子設備對該整機復位指示信號進行相 應的處理，使其符合相應電子設備執(zhí)行復位操作的要求。例如，可以對第二或門運算器17 輸出的高電平的整機復位指示信號進行反向處理，以作為低電平有效的整機復位指示信 號；或者，也可以將本實施例中所述的第二或門運算器17替換為或非門運算器，從而能夠 直接輸出低電平有效的整機復位指示信號。
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在一級忙碌狀態(tài)下，第二非歸零計數器13A的第M位輸出端輸出低電平信號，從而 關閉與門運算器15。當所述CPU完成所述信息收集操作及數據保存操作后便不會再向第一 非歸零計數器12A發(fā)出歸零信號，經過一段等待時間后，即第一非歸零計數器12A的第R位 輸出端輸出高電平信號時，使第一或門運算器16輸出高電平信號，從而使第二或門運算器 17輸出整機復位指示信號，以指示電子設備進行整機復位。在二級忙碌狀態(tài)下，第二非歸零計數器13A的第M位輸出端輸出高電平信號，從而 開啟與門運算器15。當所述CPU完成數據保存操作后便不會再向第一非歸零計數器12A發(fā) 出歸零信號，經過一段等待時間后，即所述第一非歸零計數器12A的第Q位輸出端輸出高電 平信號，該高電平信號與所述第二非歸零計數器13A的第M位輸出端輸出的高電平信號進 行與操作后仍然輸出高電平信號，使第一或門運算器16輸出高電平信號，從而使第二或門 運算器17輸出整機復位指示信號，以指示電子設備進行整機復位。通過本實施例所述裝置，將收到復位信號后電子設備的CPU執(zhí)行相關操作的過程 劃分為三級忙碌狀態(tài)，并根據所處的忙碌狀態(tài)逐步減小CPU的工作量，在盡量避免用戶數 據丟失的同時，完成整機復位操作，由于復位控制過程是由硬件實現的，因此具有更高的可 靠性和穩(wěn)定性。圖5為本發(fā)明所述復位控制裝置實施例二的可選電路圖，如圖所示，本實施例所 述復位控制裝置10在上述裝置實施例一的基礎上進一步包括第四非歸零計數器18，該第 四非歸零計數器18的使能端(EN端)連接所述D觸發(fā)器11A的輸出端(Q端)，時鐘信號 端(CLK端)連接所述CPU發(fā)出的清零信號，所述第二或門運算器17的三個輸入端分別連 接所述第一或門運算器16的輸出端、所述第三非歸零計數器14A的第M位輸出端及第四非 歸零計數器18的第S位輸出端(如第8位輸出端A8)。其工作原理如下當D觸發(fā)器11A被復位信號觸發(fā)而輸出高電平信號之后，該所述D觸發(fā)器11A輸 出的高電平信號還用于使能第四非歸零計數器18對所述清零信號進行計數，并由該第四 非歸零計數器18的第S位輸出端輸出高電平信號作為整機復位指示信號，指示所述電子設 備進行整機復位。其中，S為自然數，且M<N<P<Q<R<S。本實施例所述裝置通過第四非歸零計數器18為該復位控制裝置10設置了最長的 等待時間，以便在復位控制裝置10無法正常工作時，強制進行整機復位，以避免復位按鈕 表現失效。本領域普通技術人員可以理解實現上述方法實施例的全部或部分步驟可以通過 程序指令相關的硬件來完成，前述的程序可以存儲于一計算機可讀取存儲介質中，該程序 在執(zhí)行時，執(zhí)行包括上述方法實施例的步驟；而前述的存儲介質包括R0M、RAM、磁碟或者 光盤等各種可以存儲程序代碼的介質。最后應說明的是以上實施例僅用以說明本發(fā)明的技術方案，而非對其限制；盡 管參照前述實施例對本發(fā)明進行了詳細的說明，本領域的普通技術人員應當理解其依然 可以對前述各實施例所記載的技術方案進行修改，或者對其中部分技術特征進行等同替 換；而這些修改或者替換，并不使相應技術方案的本質脫離本發(fā)明各實施例技術方案的精 神和范圍。
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權利要求
一種復位方法，其特征在于，包括接收到復位信號后，指示電子設備的CPU執(zhí)行信息收集操作及數據保存操作，并啟用一級硬件定時器；當所述CPU執(zhí)行所述信息收集操作及數據保存操作的延遲時間使所述一級硬件定時器超時時，啟用二級硬件定時器；當所述CPU執(zhí)行所述信息收集操作及數據保存操作時發(fā)生的延遲次數使所述二級硬件定時器超時時，指示所述CPU停止執(zhí)行所述信息收集操作但繼續(xù)執(zhí)行所述數據保存操作，并啟用三級硬件定時器；當所述CPU執(zhí)行所述數據保存操作時發(fā)生的延時次數使所述三級硬件定時器超時時，發(fā)出整機復位指示信號，指示所述電子設備進行整機復位。
2.根據權利要求1所述的方法，其特征在于，所述啟用一級硬件定時器之后還包括當 所述CPU完成所述信息收集操作及數據保存操作后的等待時間使所述一級硬件定時器超 時時，發(fā)出整機復位指示信號，指示所述電子設備進行整機復位。
3.根據權利要求2所述的方法，其特征在于，所述啟用三級硬件定時器之前還包括當 所述CPU完成數據保存操作后的等待時間使所述一級硬件定時器超時時，發(fā)出整機復位指 示信號，指示所述電子設備進行整機復位。
4.根據權利要求3所述的方法，其特征在于，所述一級硬件定時器為第一非歸零計數 器，所述接收到復位信號后，指示電子設備的CPU執(zhí)行信息收集操作及數據保存操作，并啟 用一級硬件定時器包括接收到復位信號后，將所述復位信號作為時鐘信號觸發(fā)D觸發(fā)器輸出高電平信號；所述D觸發(fā)器輸出的高電平信號使能所述第一非歸零計數器對所述時鐘信號進行計 數，當接收到來自于所述CPU的清零信號時，對所述第一非歸零計數器進行清零操作；由所述復位信號直接指示所述CPU執(zhí)行信息收集操作及數據保存操作。
5.根據權利要求4所述的方法，其特征在于，所述二級硬件定時器為第二非歸零計數 器，所述當所述CPU執(zhí)行所述信息收集操作及數據保存操作的延遲時間使所述一級硬件定 時器超時時，啟用二級硬件定時器包括所述D觸發(fā)器輸出的高電平信號使能所述第二非歸零計數器對所述第一非歸零計數 器的第P位輸出端輸出的高電平信號進行計數，其中，P為自然數。
6.根據權利要求5所述的方法，其特征在于，所述當所述二級硬件定時器超時，指示所 述CPU停止執(zhí)行所述信息收集操作但繼續(xù)執(zhí)行所述數據保存操作，并啟用三級硬件定時器 包括由所述第二非歸零計數器的第M位輸出的高電平信號指示所述CPU停止執(zhí)行所述信息 收集操作但繼續(xù)執(zhí)行所述數據保存操作，并使能所述第三非歸零計數器對所述第一非歸零 計數器的第N位輸出端輸出的高電平信號進行計數，其中，M和N為自然數，且M < N < P。
7.根據權利要求6所述的方法，其特征在于，當所述CPU執(zhí)行所述數據保存操作時發(fā)生 的延時次數使所述三級硬件定時器超時時，發(fā)出整機復位指示信號包括所述第三非歸零 計數器的第M位輸出端輸出高電平信號作為所述整機復位指示信號。
8.根據權利要求7所述的方法，其特征在于，當所述CPU完成所述信息收集操作及數據 保存操作后的等待時間使所述一級硬件定時器超時時，發(fā)出整機復位指示信號包括所述第一非歸零計數器的第R位輸出端輸出高電平信號作為所述整機復位指示信號，其中，R為 自然數，且M < N < P < R。
9.根據權利要求8所述的方法，其特征在于，當所述CPU完成數據保存操作后的等待時 間使所述一級硬件定時器超時時，發(fā)出整機復位指示信號，指示所述電子設備進行整機復 位包括所述第一非歸零計數器的第Q位輸出端輸出的高電平信號與所述第二非歸零計數 器的第M位輸出端輸出的高電平信號進行與操作后輸出所述整機復位指示信號，其中，Q為 自然數，且M<N<P<Q<R。
10.根據權利要求9所述的方法，其特征在于，所述將所述復位信號作為時鐘信號觸發(fā) D觸發(fā)器輸出高電平信號之后還包括，所述D觸發(fā)器輸出的高電平信號使能第四非歸零計 數器對所述清零信號進行計數，并由該第四非歸零計數器的第S位輸出端輸出高電平信號 作為整機復位指示信號，指示所述電子設備進行整機復位，其中，S為自然數，且M < N < P<Q < R < S。
11.一種復位控制裝置，其特征在于，包括復位發(fā)起模塊、一級硬件定時器、二級硬件定 時器及三級硬件定時器，其中所述復位發(fā)起模塊用于當接收到復位信號后，指示電子設備的CPU執(zhí)行信息收集操作 及數據保存操作，并啟用一級硬件定時器；所述一級硬件定時器用于當所述CPU執(zhí)行所述信息收集操作及數據保存操作的延遲 時間使所述一級硬件定時器超時時，啟用二級硬件定時器；所述二級硬件定時器用于當所述CPU執(zhí)行所述信息收集操作及數據保存操作時發(fā)生 的延遲次數使所述二級硬件定時器超時時，指示所述CPU停止執(zhí)行所述信息收集操作但繼 續(xù)執(zhí)行所述數據保存操作，并啟用三級硬件定時器；所述三級硬件定時器用于當所述CPU執(zhí)行所述數據保存操作時發(fā)生的延時次數使所 述三級硬件定時器超時時，發(fā)出整機復位指示信號，指示所述電子設備進行整機復位。
12.根據權利要求11所述的裝置，其特征在于，所述復位發(fā)起模塊包括D觸發(fā)器，該D 觸發(fā)器的數據輸入端連接高電平信號，時鐘信號端連接所述復位信號。
13.根據權利要求12所述的裝置，其特征在于，所述一級硬件定時器為第一非歸零計 數器，該第一非歸零計數器的清零端連接來自于所述CPU在執(zhí)行所述信息收集操作和/或 所述數據保存操作時發(fā)出的清零信號，使能端連接所述D觸發(fā)器的輸出端，時鐘信號端連 接時鐘信號。
14.根據權利要求13所述的裝置，其特征在于，所述二級硬件定時器為第二非歸零計 數器，該第二非歸零計數器的第M位輸出端連接所述CPU，使能端連接所述D觸發(fā)器的輸 出端，時鐘信號端連接所述第一非歸零計數器的第P位輸出端，其中，M和P為自然數，且M<P。
15.根據權利要求14所述的裝置，其特征在于，所述裝置還包括與門運算器和第一或 門運算器，其中所述與門運算器的兩個輸入端分別連接所述第二非歸零計數器的第M位輸出端及所 述第一非歸零計數器的第Q位輸出端；所述第一或門運算器的兩個輸入端分別連接所述與門運算器的輸出端及所述第一非 歸零計數器的第R位輸出端；其中，Q和R為自然數，且M<P<Q<R。
16.根據權利要求15所述的裝置，其特征在于，所述三級硬件定時器為第三非歸零計 數器，該第三非歸零計數器的使能端連接所述第二非歸零計數器的第M位輸出端，時鐘信 號端連接所述第一非歸零計數器的第N位輸出端，其中，N為自然數，且M < N < P < Q < R。
17.根據權利要求16所述的裝置，其特征在于，所述裝置還包括第二或門運算器，該第 二或門運算器的兩個輸入端分別連接所述第一或門運算器的輸出端及所述第三非歸零計 數器的第M位輸出端。
18.根據權利要求17所述的裝置，其特征在于，所述裝置還包括第四非歸零計數器，該 第四非歸零計數器的使能端連接所述D觸發(fā)器的輸出端，時鐘信號端連接所述CPU發(fā)出的 清零信號，所述第二或門運算器的三個輸入端分別連接所述第一或門運算器的輸出端、所 述第三非歸零計數器的第M位輸出端及第四非歸零計數器的第S位輸出端，其中，S為自然 數，且 M < N<P<Q<R<S。
全文摘要
本發(fā)明提供一種復位方法及復位控制裝置，其中方法包括接收到復位信號后，指示CPU執(zhí)行信息收集操作及數據保存操作，并啟用一級硬件定時器；當CPU執(zhí)行信息收集操作及數據保存操作的延遲時間使一級硬件定時器超時時，啟用二級硬件定時器；當CPU執(zhí)行信息收集操作及數據保存操作時發(fā)生的延遲次數使二級硬件定時器超時時，指示CPU停止執(zhí)行信息收集操作但繼續(xù)執(zhí)行數據保存操作，并啟用三級硬件定時器；當CPU執(zhí)行數據保存操作時發(fā)生的延時次數使三級硬件定時器超時時，發(fā)出整機復位指示信號，指示電子設備進行整機復位。本發(fā)明在盡量避免用戶數據丟失的同時，完成了整機復位操作，具有更高的可靠性和穩(wěn)定性。
文檔編號G06F1/24GK101840259SQ20101016781
公開日2010年9月22日 申請日期2010年4月30日 優(yōu)先權日2010年4月30日
發(fā)明者鄧志吉 申請人:北京星網銳捷網絡技術有限公司