專利名稱：共享接口半導(dǎo)體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲系統(tǒng)，尤其涉及包括用于半導(dǎo)體存儲器的共享接口的存儲系統(tǒng)。
背景技術(shù)：
在許多利用半導(dǎo)體存儲器的應(yīng)用中，在同一個系統(tǒng)中經(jīng)常利用閃存存儲器和隨機(jī)存取存儲器(RAM)。例如，許多移動應(yīng)用(例如蜂窩電話)使用NAND閃存存儲器來存儲代碼，而使用低功率RAM來允許較快速地執(zhí)行。例如，可以提供低功率單數(shù)據(jù)率(LP-SDR)或低功率雙倍數(shù)據(jù)率(LP-DDR)以允許快速執(zhí)行，同時可以提供NAND或NOR閃存存儲器來存儲代碼。在許多具有多媒體功能的存儲器子系統(tǒng)(它們在許多移動應(yīng)用中越來越流行)中，NAND閃存和LP-DDR或LP-SDR存儲器的這種組合變得非常通用。
在許多應(yīng)用中，包括移動應(yīng)用中，存在著不斷增長的推動以使所有部件(包括存儲器部件)的尺寸最小化。盡管包括閃存存儲器和LP-SDR或LP-DDR存儲器這兩者是有利的，但是提供這兩種類別存儲器典型地要涉及在外存總線上提供從主處理器到每一個所述存儲設(shè)備的訪問。每個外存總線都會占用印刷電路板上的一些引線和空間。
由于這樣和其他的原因，存在對本發(fā)明的需要。
概要本發(fā)明的一個方面提供了一個具有存儲控制器、第一存儲設(shè)備、第二存儲設(shè)備和存儲器總線的隨機(jī)存取存儲系統(tǒng)。所述存儲控制器被配置成用于控制對多個存儲設(shè)備的訪問。所述存儲器總線被配置成用于交替地將存儲控制器耦合到第一存儲設(shè)備，以及將存儲控制器耦合到第二存儲器。
附圖的簡要說明包括了相應(yīng)的附圖以提供對本發(fā)明的進(jìn)一步的理解，而且該附圖被結(jié)合在內(nèi)和構(gòu)成本說明書的一部分。附圖示出了本發(fā)明的實(shí)施例，以及與說明書一起用于解釋本發(fā)明的原理。由于通過參考下面的詳細(xì)描述可以使本發(fā)明變得更好理解，因此可以很容易地意識到本發(fā)明的其它實(shí)施例和本發(fā)明預(yù)定的許多優(yōu)點(diǎn)。附圖的元件并不必需相互之間相對地定尺度。相同的參考數(shù)字指定相應(yīng)類似的部分。


圖1A示出了具有閃存存儲器和RAM的系統(tǒng)的框圖。
圖1B示出了具有閃存存儲器和RAM的系統(tǒng)的框圖。
圖2示出了依據(jù)所述本發(fā)明的一個實(shí)施例的具有共享接口的RAM和閃存存儲器的系統(tǒng)。
圖3示出了依據(jù)本發(fā)明的一個實(shí)施例的存儲器子系統(tǒng)的一部分引線接口。
圖4示出了依據(jù)本發(fā)明的一個實(shí)施例的存儲器子系統(tǒng)的示范的時序圖。
圖5示出了依據(jù)本發(fā)明的一個實(shí)施例的存儲器子系統(tǒng)的示范的時序圖。
詳細(xì)說明在下面的詳細(xì)描述中，參考相應(yīng)的附圖，這些圖形成了說明書的一部分，其中示出了可以實(shí)現(xiàn)本發(fā)明的示例特定實(shí)施例的方式。在這一點(diǎn)上，方向性的術(shù)語，例如“頂部”、“底部”、“前面”、“后面”、“在前的”、“在后的”等，被用于參考描述的附圖的方向。由于本發(fā)明的實(shí)施例的組件可以位于許多不同方向，因此該方向性的術(shù)語被用作描述的目的而絕不是限制。應(yīng)該理解的是，可以利用其它實(shí)施例，且可以進(jìn)行結(jié)構(gòu)和邏輯的變化，而不脫離本發(fā)明的范圍。因此，以下的詳細(xì)描述不是限制性的，且本發(fā)明的范圍由所附的權(quán)利要求限定。
附圖1A示出了存儲器子系統(tǒng)10。存儲器子系統(tǒng)10包括主存儲控制器12、閃存存儲器14和隨機(jī)存取存儲器(RAM)16。閃存存儲器14經(jīng)外存總線與主存儲設(shè)備12耦合。閃存存儲器14進(jìn)一步經(jīng)外存總線與RAM 16耦合。在一種情況中，閃存存儲器14是NOR閃存裝置，并且RAM 16是SRAM。在另一種情況中，閃存存儲器14是NAND閃存裝置，和/或RAM 16是PSRAM。
在一種應(yīng)用中，存儲器子系統(tǒng)10可以適合于在低到中范圍的蜂窩電話段中的應(yīng)用。在一種這樣的情況中，應(yīng)用軟件以在位執(zhí)行(XIP，即execute-in-place)代碼的形式駐留于閃存存儲器14中。因?yàn)殚W存存儲器傾向于較為慢速，所以當(dāng)需要更快速度時，在閃存存儲器14中的XIP代碼利用RAM 16作為工作存儲器。
附圖1B示出了存儲器子系統(tǒng)20。存儲器子系統(tǒng)20包括主存儲控制器22、閃存存儲器24和隨機(jī)存取存儲器(RAM)26。經(jīng)外存總線，主存儲控制器22同時與閃存存儲器24和RAM 26耦合，其在一種情況中該外存總線提供兩個存儲設(shè)備到存儲控制器22的并聯(lián)連接。在一種情況中，RAM 26是低功率單數(shù)據(jù)率(LP-SDR)RAM，且閃存存儲器24是NAND閃存裝置。在另一種情況中，RAM 26是低功率雙倍數(shù)據(jù)率(LP-DDR)RAM，和/或閃存存儲器24是NOR閃存裝置。
在操作中，存儲器子系統(tǒng)20適合于中到高范圍的蜂窩電話段中的應(yīng)用。在一種這樣的環(huán)境中，存儲系統(tǒng)20利用閃存存儲器24存儲應(yīng)用代碼和數(shù)據(jù)，然后使用更快速的RAM 26來執(zhí)行，并操作該數(shù)據(jù)。在典型的配置中，相對于主機(jī)控制器22和RAM 26之間的連接，主存儲控制器22和閃存存儲器24之間的連接是慢速的。一個被配置為存儲器子系統(tǒng)20的系統(tǒng)可以利用遮蔽技術(shù)，其中駐留在閃存存儲器24中的代碼主要利用低功率SDR或DDR例如RAM 26來操作。
圖2示出了依據(jù)所述本發(fā)明的一個實(shí)施例的存儲器子系統(tǒng)30。存儲器子系統(tǒng)30包括主存儲控制器32、隨機(jī)存取存儲器(RAM)34和閃存存儲器36。主機(jī)控制器32經(jīng)外存總線和RAM 34耦合。此外，經(jīng)同一個外存總線，閃存存儲器36和RAM 34與主存儲控制器32耦合，并復(fù)用主存儲控制器32。在一種情況中，RAM 34是低功率單數(shù)據(jù)率(LP-SDR)RAM，而閃存存儲器36是NAND閃存裝置。在另一種情況中，RAM 34是低功率雙倍數(shù)據(jù)率(LP-DDR)RAM，和/或閃存存儲器36是NOR閃存裝置。
在一種應(yīng)用中，存儲器子系統(tǒng)30適合于中到高端蜂窩電話段中的應(yīng)用。在這樣的系統(tǒng)中，應(yīng)用軟件和數(shù)據(jù)主要存儲在閃存存儲器36中。經(jīng)所述外存總線，主存儲控制器32于是訪問這個代碼以及閃存存儲器36中的任何數(shù)據(jù)。此外，通過RAM 34和閃存存儲器36的至少某些控制引線的多路轉(zhuǎn)換，主機(jī)控制器32也可以經(jīng)同一個外存總線訪問RAM 34，且在那里利用這種低功率高速RAM執(zhí)行操作。當(dāng)需要永久存儲數(shù)據(jù)或需要訪問的輔助碼時，主機(jī)控制器32同樣經(jīng)多路轉(zhuǎn)換可以訪問用于這些目的的閃存存儲器36。
通過去除連接閃存36的分離的外存總線，在印刷電路板上或存儲器子系統(tǒng)30所在的其它位置上可以節(jié)省不少空間。此外，許多引線可以從存儲器子系統(tǒng)例如存儲器子系統(tǒng)30中排除。在一種情況中，通過閃存存儲器36和RAM34利用多路轉(zhuǎn)換共享外存總線，可以消除超過20個在主存儲控制器32和閃存存儲器36之間專用的引線。
圖3示出了依據(jù)本發(fā)明的一個實(shí)施例的存儲器子系統(tǒng)50的進(jìn)一步的細(xì)節(jié)。示出了存儲器子系統(tǒng)50的特定引線接口。存儲器子系統(tǒng)50包括存儲控制器52、RAM接口54和閃存的接口56。進(jìn)一步，示出了依據(jù)本發(fā)明的一個實(shí)施例的在RAM接口54和閃存接口56之間多路復(fù)用的地址和數(shù)據(jù)線(MUX A/D)58。
RAM接口54包括常規(guī)的RAM接口引線。在一種實(shí)施例中，RAM接口54是用于低功率DDR的或低功率SDR類型的RAM裝置的接口。如附圖3中所描述的，RAM接口54包括開放引線1、2和3。同樣示出的是寫允許(nWE)引線、列地址選通(nCAS)引線和行地址選通(nRAS)引線，它們的每一個是問候(complimentary)信號。RAM接口54也包括芯片選擇信號(nCS)引線、時鐘(CLK)引線、問候時鐘(nCLK)引線和時鐘允許(CKE)引線。RAM接口54也包括寫掩碼或數(shù)據(jù)掩碼(DM)引線，以及DQs的回波時鐘的DQ引線和DQS引線。在一個實(shí)施例中，DQS引線為讀出提供時間邊緣對準(zhǔn)和為寫入提供中心對準(zhǔn)的正確的數(shù)據(jù)選通脈沖。在一種情況中，所述DQ是16位的，且在另一種情況中，其是32位的。
閃存接口56也包括常規(guī)的閃存接口引線。在一個實(shí)施例中，閃存接口56是用于NAND閃存裝置或NOR閃存裝置的接口。在閃存接口56上示出的是讀允許(nRE)引線、就緒(RDY)引線、芯片允許(bCE)引線、寫允許(nWE)引線、地址鎖存允許(ALE)引線和指令鎖存允許(CLE)引線。在閃存接口56上的讀允許(nRE)引線、就緒(RDY)引線和芯片允許(bCE)引線被分別耦合到在RAM接口54上的引線1、2和3(在需要的地方它們可以用于提供附加的功能)。在RAM接口54和閃存接口56上的寫允許(nWE)引線被耦合在一起，且閃存接口56上的地址鎖存允許(ALE)引線和指令鎖存允許(CLE)引線被分別耦合到在RAM接口54上的列地址選通(nCAS)引線和行地址選通(nRAS)引線。
在一個實(shí)施例中，在存儲控制器52和RAM接口54之間的，以及在存儲控制器52和閃存接口56之間的地址和數(shù)據(jù)(A/D)引線經(jīng)MUX A/D 58而被復(fù)用。在一個實(shí)施例中，對16個字節(jié)的應(yīng)用，16個A/D引線(A15-A0和I/O15-I/O0)是被多路復(fù)用的。在另一個實(shí)施例中，8個引線的A/D引線(例如A7-A0和I/O7-I/O0)被用于8個字節(jié)的應(yīng)用中。在存儲器子系統(tǒng)50的一個實(shí)施例中，因?yàn)镸UX A/D 58允許由RAM接口54和閃存接口56共享引線與存儲控制器52連接，因此除了已經(jīng)用來耦合RAM接口54到存儲控制器52的以外，不需要額外的引線來耦合閃存接口56到存儲控制器52。這樣節(jié)約了PCB上的空間，在一種情況中，在存儲控制器52上節(jié)約了超過20個引線。
附圖4示出了根據(jù)本發(fā)明的一個實(shí)施例的存儲器子系統(tǒng)(例如存儲器子系統(tǒng)50)的典型時序圖。通過所述附圖，以水平方向作為時間示出了信號，且每一個信號都標(biāo)以相應(yīng)的引線或圖3中的存儲器子系統(tǒng)50的引線。
存儲器子系統(tǒng)50的操作中，存儲控制器52可如所需的那樣通過MUX A/D58交替地訪問RAM接口54和閃存接口56。圖4中，在附圖的頂部示出了時鐘信號(CLK)。在所示的第二個時鐘周期上，用于RAM接口54的讀指令加到引線nRAS、nCAS和mWE，且相應(yīng)的尋址命令從存儲控制器52通過A/D引線而到來，如附圖中的ADR所表示的。以此方式，存儲控制器52規(guī)定了訪問RAM的地址。在某個等待時間后，數(shù)據(jù)就從指定的地址位置(如標(biāo)有Q0、Q1、Q2、Q3、Q4-Qn的DQ總線引線所指示的)被訪問。
在RAM的這個正常讀操作期間，這時數(shù)據(jù)從存儲器被訪問，地址總線是空閑的，從而沒有與RAM的相關(guān)處理。以此方式，存儲系統(tǒng)50利用地址總線的空閑時間以訪問用于閃存存儲器的指令。由此，在附圖4中，帶陰影的區(qū)域(被標(biāo)注為″由NAND占用的總線″)說明了在一個實(shí)施例中數(shù)據(jù)和地址總線如何經(jīng)A/D引線I/O7-I/O0而執(zhí)行閃存存儲器中的指令。相應(yīng)的讀指令在指令CLE、ALE、nWE引線上被標(biāo)注為(“讀NAND”)。
在一個實(shí)施例中，分別通過芯片選擇(nCS)和芯片允許(bCE)，存儲控制器52控制對RAM和閃存存儲器的訪問。如圖4中示出的，當(dāng)芯片選擇(nCS)轉(zhuǎn)換為低時，RAM控制A/D總線，且指令和地址信號加到RAM(在第二個時鐘周期后)。芯片選擇(nCS)接著轉(zhuǎn)換為高，且一個時鐘周期后，芯片允許(bCE)轉(zhuǎn)換為低，以便把指令和地址信號加到閃存存儲器。
在一個實(shí)施例中，當(dāng)由閃存存儲器控制A/D總線時，它是異步的，以便閃存存儲器不需要跟蹤主時鐘。典型的，RAM的時鐘(例如低功率DDR)是相對快速的，例如100兆赫或更高。因?yàn)殚W存存儲器保持相對更慢速的訪問，例如20-25毫微秒周期，存儲控制器52不需要使這個指令與主時鐘同步。
附圖5示出了根據(jù)本發(fā)明的一個實(shí)施例的存儲器子系統(tǒng)(例如存儲器子系統(tǒng)50)的另一個示范時序圖。在附圖中，以水平方向作為時間示出了信號，且每一個信號都標(biāo)以圖3中的存儲器子系統(tǒng)50的相應(yīng)的引線。
附圖5的時序圖中，示出了經(jīng)多路轉(zhuǎn)換由存儲控制器52訪問閃存存儲器30的另一個例子。在該描述中，訪問的是閃存存儲器。初始地，芯片選擇(nCS)是高的，且芯片允許(nCE)是低的，以便把指令和地址信號加到閃存存儲器。通過被標(biāo)注為“NAND串行輸出”的帶陰影區(qū)域示出了對A/D總線的控制。這里，例如Qa、Qa+1等等的數(shù)據(jù)是串行讀出的。
然而，在這個讀出期間，在一個實(shí)施例中，存儲控制器52然后需要訪問RAM。這樣，控制器52使讀允許(nRE)為高。然后隨著讀允許為高，閃存存儲器釋放了地址總線。進(jìn)一步，當(dāng)芯片允許(nCE)轉(zhuǎn)換為高且芯片選擇(nCS)轉(zhuǎn)換為低時，RAM控制了A/D總線，并且把指令和地址信號加到RAM。接著設(shè)置適當(dāng)?shù)淖x指令和地址以訪問RAM。接著，當(dāng)響應(yīng)于確立的讀指令而從RAM讀取數(shù)據(jù)Q0、Q1、Q2和Q3時，芯片允許(nCE)轉(zhuǎn)換為低且芯片選擇(nCS)轉(zhuǎn)換為高，以便閃存存儲器可以在等待時間期間繼續(xù)串行地從閃存存儲器中讀出數(shù)據(jù)Qa+2、Qa+3、Qa+4等。
以此方式，在一個實(shí)施例中，RAM相對于受存儲控制器52控制的多路轉(zhuǎn)換具有優(yōu)先權(quán)并且相對于閃存存儲器是占主導(dǎo)地位的。因?yàn)樵谝环N情況中，RAM的時鐘是相對快速的，例如100兆赫，而閃存存儲器的時鐘更多是5微秒的量級，所以有充裕時間去完成大多數(shù)RAM操作和數(shù)據(jù)控制，而否則控制器就要等待NAND數(shù)據(jù)和指令。
盡管已經(jīng)在此示例和說明了具體的實(shí)施例，本領(lǐng)域一般技術(shù)人員可以意識到有大量的替換或等同的實(shí)施可以替換已示出并說明的實(shí)施例而沒有超出本發(fā)明的范圍。本申請意在包括在此所討論的具體實(shí)施例的任何適用和改動。因此，意即只通過權(quán)利要求及其等同方式限定本發(fā)明。
權(quán)利要求
1.一種隨機(jī)存取存儲系統(tǒng)包括一存儲控制器，配置成控制對多個存儲設(shè)備的訪問；一第一存儲設(shè)備；一第二存儲設(shè)備；以及一存儲器總線，配置成可交替地把存儲控制器耦合到第一存儲設(shè)備和把存儲控制器耦合到第二存儲設(shè)備。
2.如權(quán)利要求1所述的隨機(jī)存取存儲系統(tǒng)，進(jìn)一步包括單獨(dú)一個地址和數(shù)據(jù)總線，從而存儲控制器為第一和第二存儲設(shè)備所共享。
3.如權(quán)利要求2所述的隨機(jī)存取存儲系統(tǒng)，其中存儲控制器多路復(fù)用該單一的地址和數(shù)據(jù)總線，以訪問第一和第二存儲設(shè)備。
4.如權(quán)利要求3所述的隨機(jī)存取存儲系統(tǒng)，其中第一存儲設(shè)備是閃存存儲設(shè)備，而其中第二存儲設(shè)備是隨機(jī)存取存儲設(shè)備。
5.如權(quán)利要求4所述的隨機(jī)存取存儲系統(tǒng)，其中閃存存儲設(shè)備是NAND閃存存儲設(shè)備，而其中隨機(jī)存取存儲設(shè)備是低功率雙倍數(shù)據(jù)率隨機(jī)存取存儲設(shè)備。
6.如權(quán)利要求4所述的隨機(jī)存取存儲系統(tǒng)，其中閃存存儲設(shè)備是NOR閃存存儲設(shè)備，而其中隨機(jī)存取存儲設(shè)備是低功率單數(shù)據(jù)率隨機(jī)存取存儲設(shè)備。
7.一種電子設(shè)備，具有多個可存取的存儲器部件，包括一閃存存儲器部件；一隨機(jī)存取存儲器部件；一存儲控制器，配置成控制對閃存存儲器和隨機(jī)存取存儲器部件的訪問；以及一單一的存儲器總線，配置成可交替地把閃存存儲器和隨機(jī)存取存儲器部件上的多個控制引線耦合到存儲控制器。
8.如權(quán)利要求7所述的電子設(shè)備，其中存儲控制器多路復(fù)用在閃存存儲器和隨機(jī)存取存儲器部件上的多個控制引線，以便通過該單一的存儲器總線提供對閃存存儲器和隨機(jī)存取存儲器部件交替的訪問。
9.如權(quán)利要求7所述的電子設(shè)備，其中電子設(shè)備是蜂窩電話。
10.如權(quán)利要求7所述的隨機(jī)存取存儲系統(tǒng)，其中閃存存儲器部件是NAND閃存存儲設(shè)備，且其中隨機(jī)存取存儲器部件是低功率雙倍數(shù)據(jù)率隨機(jī)存取存儲設(shè)備。
11.一種隨機(jī)存取存儲系統(tǒng)，包括一閃存存儲器部件；一隨機(jī)存取存儲器部件；用于通過多路復(fù)用該閃存存儲器和隨機(jī)存取存儲器部件上的多個到存儲控制器的控制引線從而控制對閃存存儲器和隨機(jī)存取存儲器部件的訪問的裝置。
12.如權(quán)利要求11所述的隨機(jī)存取存儲系統(tǒng)，進(jìn)一步包括單一的地址和數(shù)據(jù)總線，它由閃存存儲器和隨機(jī)存取存儲器部件所共享。
13.如權(quán)利要求12所述的隨機(jī)存取存儲系統(tǒng)，其中至少在單一地址和數(shù)據(jù)總線上多路復(fù)用閃存存儲器和隨機(jī)存取存儲器部件的地址控制引線。
14.如權(quán)利要求13所述的隨機(jī)存取存儲系統(tǒng)，其中隨機(jī)存取存儲器部件具有分開的數(shù)據(jù)線。
15.一種在存儲系統(tǒng)中控制多個半導(dǎo)體存儲設(shè)備的方法，包括提供閃存存儲器部件；提供隨機(jī)存取存儲器部件；把地址和數(shù)據(jù)總線耦合到閃存存儲器和隨機(jī)存取存儲器部件的多個控制引線上；在隨機(jī)存取存儲器部件上建立讀指令，同時在地址和數(shù)據(jù)總線上加上隨機(jī)存取存儲器部件的地址；以及在閃存存儲器部件上建立讀指令，同時在地址和數(shù)據(jù)總線上加上閃存存儲器部件的地址；
16.如權(quán)利要求15所述的方法，進(jìn)一步包括在同一個地址和數(shù)據(jù)總線上為隨機(jī)存取存儲器部件和為閃存存儲器部件多路復(fù)用已建立的地址。
17.如權(quán)利要求15所述的方法，其中響應(yīng)加到隨機(jī)存取存儲器部件的讀指令和地址，通過數(shù)據(jù)總線從隨機(jī)存取存儲器部件取回數(shù)據(jù)。
18.如權(quán)利要求17所述的方法，其中從隨機(jī)存取存儲器部件通過數(shù)據(jù)總線取回數(shù)據(jù)的同時，在地址和數(shù)據(jù)總線上加上閃存存儲器部件的地址。
19.一種在存儲系統(tǒng)中控制多個半導(dǎo)體存儲設(shè)備的方法，包括提供第一存儲器部件；提供第二存儲器部件；在單一的地址和數(shù)據(jù)總線上多路復(fù)用第一和第二存儲器部件的已建立的地址。
20.如權(quán)利要求19所述的方法，其中第一存儲器部件隨機(jī)存取存儲器部件是隨機(jī)存取存儲器部件，而其中第二存儲器部件是閃存存儲器部件。
21.如權(quán)利要求20所述的方法，其中響應(yīng)加到隨機(jī)存取存儲器部件的地址，通過數(shù)據(jù)總線從隨機(jī)存取存儲器部件取回數(shù)據(jù)。
22.如權(quán)利要求21所述的方法，其中從隨機(jī)存取存儲器部件通過數(shù)據(jù)總線取回數(shù)據(jù)的同時，在單一地址和數(shù)據(jù)總線上加上閃存存儲器部件的地址。
全文摘要
一種隨機(jī)存取存儲系統(tǒng)，具有存儲控制器、第一存儲設(shè)備、第二存儲設(shè)備和存儲器總線。所述存儲控制器配置成控制訪問多個存儲設(shè)備。存儲器總線配置成可交替地使存儲控制器耦合到第一存儲設(shè)備以及使存儲控制器耦合到第二存儲器。
文檔編號G06F13/40GK1924847SQ20061015155
公開日2007年3月7日 申請日期2006年8月4日 優(yōu)先權(quán)日2005年8月5日
發(fā)明者J·-H·區(qū) 申請人:奇夢達(dá)股份公司