專利名稱：Dram芯片設(shè)備以及包括該設(shè)備的多芯片封裝的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及DRAM存儲(chǔ)器芯片設(shè)備并進(jìn)一步涉及包括這種設(shè)備的多芯片封裝(MCP)。本發(fā)明進(jìn)一步涉及閃存存儲(chǔ)器設(shè)備以及用于控制這種設(shè)備的操作的閃存控制器。本發(fā)明進(jìn)一步涉及將工作存儲(chǔ)器和數(shù)據(jù)存儲(chǔ)存儲(chǔ)器與在移動(dòng)系統(tǒng)如數(shù)碼相機(jī)和蜂窩電話中使用的CPU進(jìn)行關(guān)聯(lián)。
背景技術(shù)：
近來移動(dòng)系統(tǒng)如蜂窩電話或數(shù)碼相機(jī)等在它的系統(tǒng)邏輯以及它的相關(guān)的存儲(chǔ)器上已經(jīng)有了相當(dāng)大的改進(jìn)。按照對(duì)這樣的系統(tǒng)的具體需求，許多存儲(chǔ)器類型現(xiàn)在被同時(shí)包括進(jìn)了移動(dòng)系統(tǒng)。
例如，蜂窩電話和數(shù)碼相機(jī)具有包括執(zhí)行與移動(dòng)系統(tǒng)相關(guān)的具體任務(wù)的許多芯片的系統(tǒng)邏輯。例如，蜂窩電話具有用于執(zhí)行無線通信任務(wù)的基帶芯片并進(jìn)一步具有可以控制附加在該蜂窩電話的相機(jī)部分的電荷藕合器件(CCD)的數(shù)據(jù)信號(hào)處理(DSP)芯片。
最近的發(fā)展表明與多應(yīng)用CPU(ACPU)結(jié)合的通信CPU(CCPU)的該系統(tǒng)傾向于統(tǒng)一成一個(gè)組合芯片。然而，將執(zhí)行通信和數(shù)字信號(hào)處理任務(wù)的CCPU與許多ACPU組合成一個(gè)芯片可能會(huì)遇到很多限制，因?yàn)闉榱藢⒉煌鎯?chǔ)類型與個(gè)別統(tǒng)一的CPU的截然不同的部分結(jié)合而需要的許多接口會(huì)占用芯片面積并進(jìn)一步地需要但非必需的大量電壓供給。
圖1說明了多接口的問題。統(tǒng)一的CPU 502包括分別通過60數(shù)據(jù)、命令和地址線或如果SDRAM是x32部件時(shí)通過引腳提供與低功耗SDRAM516(同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)通信的接口504。SDRAM516作為工作存儲(chǔ)器。
進(jìn)一步地，第二接口506具有提供與作為存儲(chǔ)大量用戶數(shù)據(jù)比如圖像數(shù)據(jù)的永久存儲(chǔ)器(非易失性存儲(chǔ)器)的NAND閃存存儲(chǔ)器514通信的27數(shù)據(jù)、命令和地址線。
更進(jìn)一步地，第三接口508具有提供與NOR閃存存儲(chǔ)器510通信的44數(shù)據(jù)、命令和地址線，NOR閃存存儲(chǔ)器510還包括了偽SRAM512。后一存儲(chǔ)器被設(shè)計(jì)用來存儲(chǔ)程序文件和代碼數(shù)據(jù)，因?yàn)镹OR閃存存儲(chǔ)器通常提供對(duì)那個(gè)存儲(chǔ)器單元的更快的讀或?qū)懺L問，然而與NAND閃存存儲(chǔ)器相比存儲(chǔ)密度稍微小些。
結(jié)果，根據(jù)該現(xiàn)有技術(shù)例子，CPU 502具有總計(jì)達(dá)131引腳的接口。因此，需要減少與單一CPU相關(guān)的不同類型的存儲(chǔ)器所需要的接口數(shù)。最容易處理的方法是統(tǒng)一非易失性存儲(chǔ)器(NAND，NOR)系統(tǒng)以用于具有易失性SDRAM的工作存儲(chǔ)器的永久數(shù)據(jù)存儲(chǔ)器。然而，出現(xiàn)了技術(shù)困難，即在SDRAM與閃存存儲(chǔ)器類型之間在時(shí)鐘速率和數(shù)據(jù)傳輸速度上的巨大差異。例如，SDRAM運(yùn)行的時(shí)鐘速率比如是300Mhz，而閃存存儲(chǔ)器運(yùn)行的時(shí)鐘速率低于30Mhz。
由于將來的技術(shù)前景，為了減少系統(tǒng)邏輯(即CPU)邊側(cè)上的接口墊的數(shù)量而統(tǒng)一存儲(chǔ)器接口的需要進(jìn)一步增加。當(dāng)前，130nm技術(shù)使用兩個(gè)CPU芯片(CCPU和ACPU)，這兩個(gè)芯片的每一個(gè)都要求例如200個(gè)墊以便通過它們的接口與其它系統(tǒng)部件通信。對(duì)于計(jì)劃使用80nm技術(shù)的2007年，一個(gè)擴(kuò)大的具有500個(gè)墊以及提供核心和應(yīng)用功能的統(tǒng)一芯片將被引進(jìn)到移動(dòng)系統(tǒng)。由于被這些墊消耗了相當(dāng)多的芯片面積，進(jìn)一步縮小到60nm的技術(shù)則被期待以解決迄今尚未解決的問題。
由以色列M-Systems Flash Disk Pioneers有限公司申請(qǐng)的美國專利申請(qǐng)2005/0027928 A1，提出取消NOR閃存和SRAM存儲(chǔ)器并同時(shí)在同一芯片設(shè)備上使用用于訪問作為工作存儲(chǔ)器的SDRAM的SDRAM接口和NAND閃存控制器。該NAND閃存存儲(chǔ)器本身被放置在通過一內(nèi)部接口與該控制器連接的第二芯片上。然而，根據(jù)該建議，以有效的成本和時(shí)間處理速度差異和操作不同的存儲(chǔ)器部件的方法沒有被提出。
因此，本發(fā)明的一個(gè)目的是減少實(shí)現(xiàn)統(tǒng)一系統(tǒng)邏輯的成本，特別是在移動(dòng)系統(tǒng)的情況下。本發(fā)明的又一目的是減少成本和努力為移動(dòng)系統(tǒng)邏輯提供工作和存儲(chǔ)存儲(chǔ)器，特別是提供具有和該系統(tǒng)邏輯一樣的盡可能少的接口的統(tǒng)一存儲(chǔ)器。
本發(fā)明的進(jìn)一步的目的是減少操作系統(tǒng)邏輯以及與它的相關(guān)存儲(chǔ)器通信所需要的電力供應(yīng)量。

發(fā)明內(nèi)容
這些和其它目的由存儲(chǔ)器芯片設(shè)備解決，包括-第一接口，配置成在所述設(shè)備的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器和主機(jī)系統(tǒng)之間提供通信；-該動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器；-用于控制非易失性存儲(chǔ)器操作的控制器；-第二接口，配置成在該控制器和該非易失性存儲(chǔ)器之間提供通信；-先進(jìn)/先出存儲(chǔ)緩沖器，a)通過第一數(shù)據(jù)傳輸總線與該動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器連接以及b)通過第二數(shù)據(jù)傳輸總線與控制該非易失性存儲(chǔ)器操作的該控制器連接，用于緩沖將在所述動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器或主機(jī)系統(tǒng)和所述控制該非易失性存儲(chǔ)器的操作的控制器之間傳輸?shù)臄?shù)據(jù)。
該目的進(jìn)一步由多芯片封裝解決，該多芯片封裝包括如前述的第一存儲(chǔ)器芯片設(shè)備以及包括非易失性存儲(chǔ)器的第二存儲(chǔ)器芯片設(shè)備。
該目的進(jìn)一步由系統(tǒng)解決，該系統(tǒng)包括中央處理單元(CPU)；如前所述的該多芯片封裝(MCP)，用于永久地存儲(chǔ)或讀取由該CPU處理的數(shù)據(jù)并為由該CPU執(zhí)行的程序文件提供工作存儲(chǔ)器，以及用于提供該CPU和該MCP間通信的單一總線接口。
進(jìn)一步有利的方面和實(shí)施例在附加的權(quán)利要求中更明顯。
存儲(chǔ)器芯片設(shè)備具有兩個(gè)接口。該第一接口配置成在該設(shè)備的DRAM部和外部主機(jī)系統(tǒng)例如CPU之間提供通信。根據(jù)優(yōu)選實(shí)施例，這個(gè)接口與該CPU也可以訪問的外部總線連接。
該存儲(chǔ)器芯片設(shè)備的第二接口配置成在非易失性存儲(chǔ)器控制器和該非易失性存儲(chǔ)器之間提供通信。根據(jù)本發(fā)明的優(yōu)選實(shí)施例，這個(gè)接口不能通過外部總線系統(tǒng)訪問其它部件，即，更確切地說這個(gè)第二接口提供了該控制器和該非易失性存儲(chǔ)器間的內(nèi)部總線。
結(jié)果，該存儲(chǔ)器芯片設(shè)備將兩個(gè)不同類型的存儲(chǔ)器例如易失性存儲(chǔ)器，優(yōu)選DRAM存儲(chǔ)器，和非易失性存儲(chǔ)器，優(yōu)選閃存存儲(chǔ)器，最好是NAND閃存存儲(chǔ)器，通過單一接口例如該第一接口與中央CPU相聯(lián)系。
先進(jìn)/先出存儲(chǔ)緩沖器被實(shí)現(xiàn)在該存儲(chǔ)器芯片設(shè)備上并將DRAM核心部與該非易失性存儲(chǔ)器控制器部相分離。特別地，該先進(jìn)/先出(FIFO)存儲(chǔ)緩沖器分離了在該DRAM核心部和該非易失性存儲(chǔ)器控制器部之間的數(shù)據(jù)傳輸。結(jié)果，通過該第一接口從該主機(jī)系統(tǒng)提供給該存儲(chǔ)器芯片設(shè)備的數(shù)據(jù)沒有被直接提供給該非易失性存儲(chǔ)器控制器，而是首先被輸入到該FIFO存儲(chǔ)緩沖器。
進(jìn)一步，該第一接口配置成在該DRAM和該主機(jī)系統(tǒng)之間提供通信，同時(shí)，這個(gè)接口被與符合公知的DRAM或SDRAM標(biāo)準(zhǔn)的命令、地址和數(shù)據(jù)線集配置在一起。該FIFO存儲(chǔ)緩沖器提供了一個(gè)在中間存儲(chǔ)從該主機(jī)系統(tǒng)(例如CPU)或該DRAM核心部引入的數(shù)據(jù)的裝置。在該第一接口引入的進(jìn)一步的命令信號(hào)依據(jù)對(duì)于由該非易失性存儲(chǔ)器控制器和/或該FIFO存儲(chǔ)緩沖器執(zhí)行的操作有效的命令進(jìn)行評(píng)估。
按照本發(fā)明的一個(gè)方面，為了這一目的，與傳統(tǒng)SDRAM接口相比兩個(gè)附加的引腳被提供給該第一接口。這些附加的引腳配置成傳輸除了傳統(tǒng)的/CS、/RAS、/CAS和/WE命令信號(hào)之外的第五和第六命令信號(hào)。注意，在整個(gè)這篇文檔中，傳統(tǒng)的/BSL(存儲(chǔ)體選擇信號(hào))沒有被稱為命令信號(hào)。根據(jù)另一實(shí)施例，第三附加引腳配置成提供FIFO存儲(chǔ)緩沖器存儲(chǔ)體選擇信號(hào)，以防相似于該DRAM核心部(然后是SDRAM)的存儲(chǔ)器也被按存儲(chǔ)體配置。
使用命令譯碼器高或低信號(hào)電平的任何組合仿真產(chǎn)生該SDRAM核心部的控制邏輯的操作的具體命令。使用這兩個(gè)附加引腳，按照本發(fā)明更多命令的足夠的集合可以被仿真，這些命令用于控制上述的兩個(gè)分離數(shù)據(jù)傳輸總線的操作并進(jìn)一步通過相應(yīng)的控制器控制該非易失性存儲(chǔ)器的操作。
根據(jù)本發(fā)明的一個(gè)方面，該非易失性存儲(chǔ)器是閃存存儲(chǔ)器，特別是NAND閃存存儲(chǔ)器。在這種情況下，先前方面提到的仿真命令涉及用于NAND閃存控制器的命令的標(biāo)準(zhǔn)集合。
根據(jù)本發(fā)明的又一方面，該非易失性存儲(chǔ)器控制器部進(jìn)一步包括輸入/輸出數(shù)據(jù)緩沖器。由于這個(gè)緩沖器可以以該非易失性存儲(chǔ)器控制器的本地時(shí)鐘記時(shí)，因此這個(gè)單元為該非易失性存儲(chǔ)器單元提供了數(shù)據(jù)傳輸?shù)乃俣冉粨Q。
根據(jù)又一方面，該FIFO存儲(chǔ)緩沖器提供FIFO數(shù)據(jù)處理器，該處理器控制該FIFO存儲(chǔ)器陣列和該非易失性存儲(chǔ)器的控制器部之間的數(shù)據(jù)傳輸，并進(jìn)一步控制該FIFO存儲(chǔ)器陣列和該DRAM或SDRAM陣列之間的數(shù)據(jù)傳輸?？蛇x擇地，后一數(shù)據(jù)傳輸，即在第一數(shù)據(jù)傳輸總線上的數(shù)據(jù)傳輸，可以由也執(zhí)行FIFO存儲(chǔ)緩沖器功能的SDRAM控制邏輯管理。當(dāng)該FIFO存儲(chǔ)緩沖器陣列被組織成類似于作為工作存儲(chǔ)器的該SDRAM核心部的SDRAM的SDRAM存儲(chǔ)器時(shí)，這特別有優(yōu)勢。然后就簡單了，使該SDRAM控制邏輯額外地控制該FIFO存儲(chǔ)器陣列。
根據(jù)這個(gè)方面，多個(gè)寫或讀操作可以在該SDRAM陣列、該FIFO陣列和該主機(jī)系統(tǒng)(CPU)之間的該第一數(shù)據(jù)傳輸總線上執(zhí)行。這些操作被與該FIFO陣列和該非易失性存儲(chǔ)器之間的那些寫或讀操作分別對(duì)待。在該主機(jī)系統(tǒng)只與該SDRAM通信的特殊情況下，該FIFO陣列被從這個(gè)通信中釋放出來并可以參加與該非易失性存儲(chǔ)器的第二背景通信。因此，對(duì)/來自該SDRAM陣列以及對(duì)/來自該非易失性存儲(chǔ)器的同時(shí)的寫或讀操作可以被執(zhí)行。因此該FIFO存儲(chǔ)緩沖器被用來優(yōu)化與對(duì)歸因于該CPU的SDRAM工作存儲(chǔ)器的快速存儲(chǔ)操作并行的對(duì)該非易失性存儲(chǔ)器的慢速存儲(chǔ)操作。
根據(jù)又一方面，一個(gè)或兩個(gè)更多的引腳被提供給該SDRAM接口，用于從該芯片設(shè)備傳輸信號(hào)標(biāo)志給該主機(jī)系統(tǒng)(例如該CPU)。這些標(biāo)志傳輸該非易失性存儲(chǔ)器和/或該FIFO存儲(chǔ)緩沖器的準(zhǔn)備或忙狀態(tài)。因此，當(dāng)分別對(duì)該SDRAM陣列、該FIFO陣列或該非易失性存儲(chǔ)器進(jìn)行寫入時(shí)，該主機(jī)系統(tǒng)允許檢查這些狀態(tài)標(biāo)志信號(hào)以便發(fā)出合適的命令信號(hào)，產(chǎn)生適當(dāng)?shù)拿睢?br> 雖然本發(fā)明在此被說明和描述為包括在存儲(chǔ)器芯片設(shè)備、多芯片封裝和包括CPU的系統(tǒng)中，然而不是要限制在所顯示的細(xì)節(jié)中，因?yàn)樵诓幻撾x本發(fā)明的精神并在權(quán)利要求的等價(jià)物的內(nèi)容和范圍內(nèi)，可以對(duì)其進(jìn)行各種修改和結(jié)構(gòu)改變。
然而，本發(fā)明的芯片設(shè)備、封裝和系統(tǒng)，以及其它的附加目標(biāo)和優(yōu)點(diǎn)，從下面結(jié)合附圖一起閱讀的具體實(shí)施例中將會(huì)更加明白。


圖1顯示根據(jù)現(xiàn)有技術(shù)的CPU以及它相關(guān)的存儲(chǔ)器的概觀；圖2與圖1一樣，但是是根據(jù)本發(fā)明的實(shí)施例；圖3顯示根據(jù)本發(fā)明的實(shí)施例的存儲(chǔ)器芯片設(shè)備的示意性框圖；圖4顯示根據(jù)本發(fā)明的實(shí)施例的存儲(chǔ)器芯片設(shè)備的更詳細(xì)的框圖；圖5顯示說明可以根據(jù)本發(fā)明的實(shí)施例執(zhí)行的不同加載和存儲(chǔ)操作的簡要框圖。
具體實(shí)施例方式
圖2顯示根據(jù)本發(fā)明第一實(shí)施例的系統(tǒng)的總體框圖，該系統(tǒng)包括CPU 502、SDRAM工作存儲(chǔ)器516′以及用于永久存儲(chǔ)用戶數(shù)據(jù)和可執(zhí)行程序文件的NAND閃存存儲(chǔ)器514b。CPU 502具有提供與易失性工作存儲(chǔ)器516′以及非易失性存儲(chǔ)器514b通信的單一(第一)接口504′。與圖1顯示的現(xiàn)有技術(shù)例子中所示的60線或引腳比較，這個(gè)總線的寬度被增加到64數(shù)據(jù)、命令和地址線，或相應(yīng)的存儲(chǔ)器芯片設(shè)備上的引腳。
然而，由于接口504′是在CPU側(cè)保留的唯一接口，因此根據(jù)該具體例子在CPU板502上需要的線或焊盤總數(shù)從131減少到64。其中，閃存存儲(chǔ)器514b從該SDRAM工作存儲(chǔ)器516′通過第二接口520被訪問。更準(zhǔn)確地說，該SDRAM工作存儲(chǔ)器516′包括控制該NAND閃存存儲(chǔ)器514b操作的NAND閃存控制器部514a。通過第一接口504′提供的4個(gè)附加引腳用于產(chǎn)生操作該閃存控制器部514a以及提供以該SDRAM存儲(chǔ)器芯片設(shè)備的FIFO存儲(chǔ)緩沖器部分的附加命令。
圖3顯示了根據(jù)本發(fā)明的第二實(shí)施例的具有相似SDRAM存儲(chǔ)器芯片設(shè)備40的示意性框圖，其與閃存存儲(chǔ)器設(shè)備60接口。在該實(shí)施例中使用的閃存存儲(chǔ)器設(shè)備60是NAND閃存存儲(chǔ)器。
根據(jù)該實(shí)施例的SDRAM存儲(chǔ)器芯片設(shè)備40可以被分成三個(gè)部分SDRAM核心部分10、FIFO緩沖器部分20以及閃存控制器部分30。不過，所有三個(gè)部分可以被制造在同一芯片或管芯上，而從該SDRAM存儲(chǔ)器設(shè)備通過接口直接訪問的該閃存存儲(chǔ)器設(shè)備60可以被制造在另一芯片或管芯上。
該SDRAM核心部分10包括到主機(jī)系統(tǒng)比如中央處理單元50(CPU)的接口12。該接口12包括多個(gè)引腳14，這些引腳配置成符合SDRAM標(biāo)準(zhǔn)。按照它們的功能，這些引腳可以分組成傳輸時(shí)鐘信號(hào)、地址信號(hào)、命令信號(hào)、存儲(chǔ)體選擇信號(hào)以及數(shù)據(jù)信號(hào)的引腳。如圖3中雙箭頭所示，相比于SDRAM標(biāo)準(zhǔn)，附加的引腳被提供給該接口。這些附加的引腳配置成傳輸信號(hào)，其產(chǎn)生關(guān)于要永久存儲(chǔ)在NAND閃存存儲(chǔ)器內(nèi)的那些數(shù)據(jù)的背景存儲(chǔ)和加載操作的控制，而數(shù)據(jù)在該主機(jī)CPU 50和該SDRAM陣列190之間傳輸。
該第一接口12進(jìn)一步包括引腳，其從該芯片設(shè)備40發(fā)送該FIFO緩沖器部分20和/或該NAND閃存存儲(chǔ)器60的準(zhǔn)備或忙狀態(tài)信號(hào)到該CPU 50。
該SDRAM核心部分10具有從引入的時(shí)鐘信號(hào)產(chǎn)生內(nèi)部時(shí)鐘(例如運(yùn)行在130Mhz)的時(shí)鐘產(chǎn)生器110。該時(shí)鐘對(duì)該SDRAM核心部分10和該FIFO存儲(chǔ)緩沖器部分20是有效的。該時(shí)鐘被轉(zhuǎn)送給該閃存控制器部分30，其中閃存時(shí)鐘產(chǎn)生器310從該SDRAM部時(shí)鐘產(chǎn)生出閃存時(shí)鐘，其對(duì)該部分是有效的，例如，以20Mhz。
該芯片設(shè)備40的三個(gè)部分10、20、30的每一個(gè)都包括具有寄存器的存儲(chǔ)器陣列或緩沖器。該SDRAM核心部分10包括具有例如64MB大小的SDRAM存儲(chǔ)器陣列190。該FIFO存儲(chǔ)緩沖器20也包括具有2MB大小的FIFO SDRAM陣列290。該閃存控制器部分30包括附屬于具有2kB大小的輸入/輸出緩沖器390的數(shù)據(jù)寄存器380。
兩個(gè)陣列190、290由第一數(shù)據(jù)傳輸總線192連接。這個(gè)第一數(shù)據(jù)傳輸總線由SDRAM控制邏輯120控制，其接收由在接口12引入的命令信號(hào)仿真的命令。該第一數(shù)據(jù)傳輸總線可以具有8、16、32或64位的寬度并且配置為或者用于雙向數(shù)據(jù)傳輸或者由每個(gè)單向讀和寫總線構(gòu)成。
響應(yīng)于仿真的背景存儲(chǔ)和加載命令，F(xiàn)IFO數(shù)據(jù)處理器210控制第二數(shù)據(jù)傳輸總線。該第二數(shù)據(jù)傳輸總線連接該FIFO存儲(chǔ)器陣列290與閃存輸入/輸出緩沖器390，其與數(shù)據(jù)寄存器380和ECC邏輯385(詳見圖4)相關(guān)聯(lián)。這個(gè)后一緩沖器和寄存器部分執(zhí)行與更慢的閃存控制器時(shí)鐘310有關(guān)的傳輸速度適配。該第二數(shù)據(jù)傳輸總線可以具有8、16、32或64位的寬度并且可以配置為或者用于雙向數(shù)據(jù)傳輸或者由每個(gè)單向讀和寫總線構(gòu)成。
標(biāo)準(zhǔn)NAND閃存接口32提供數(shù)據(jù)傳輸和命令控制給該閃存存儲(chǔ)器設(shè)備60，或從該閃存存儲(chǔ)器設(shè)備60提供數(shù)據(jù)傳輸和命令控制。在此，控制該操作的NAND閃存控制器320被安置在當(dāng)前存儲(chǔ)器芯片設(shè)備40上。
圖4顯示根據(jù)本發(fā)明第二實(shí)施例的更詳細(xì)的框圖。在此，第一接口12包括多個(gè)遵循SDRAM標(biāo)準(zhǔn)的引腳14。
時(shí)鐘信號(hào)的引腳定義是-CLK以參照CLK上升沿的其它信號(hào)輸入的系統(tǒng)時(shí)鐘；-/CLK系統(tǒng)時(shí)鐘的反向信號(hào)，對(duì)于參照下降沿的信號(hào)的DDR存儲(chǔ)器(雙數(shù)據(jù)速率)是可用的；
-CKE時(shí)鐘使能信號(hào)命令信號(hào)的引腳定義是-/CS芯片選擇和命令激活信號(hào)；-/RAS行激活信號(hào)-/CAS列激活信號(hào)-/WE寫或讀使能信號(hào)-/LD數(shù)據(jù)加載使能信號(hào)-/ST數(shù)據(jù)存儲(chǔ)使能信號(hào)/LD和/ST超出了SDRAM標(biāo)準(zhǔn)并被額外地提供給接口12以控制背景加載(/LD)以及控制將要在非易失性存儲(chǔ)器內(nèi)長期存儲(chǔ)的數(shù)據(jù)的背景存儲(chǔ)(/ST)。每個(gè)所述命令信號(hào)可以獲得與時(shí)鐘時(shí)序有關(guān)的高或低電平。
計(jì)數(shù)CKE作為命令信號(hào)，一組至少13個(gè)操作SDRAM核心部分10的命令可以通過命令譯碼器150，從常規(guī)SDRAM信號(hào)CKE、/CS、/RAS、/CAS、/WE的信號(hào)電平(低或高)的任意組合被仿真。其中所謂的命令真值表可以被建立，它將可用的命令與在各個(gè)引腳引入的命令信號(hào)的信號(hào)電平，即高或低的特殊組合聯(lián)系起來。該命令被接收并由SDRAM核心邏輯120執(zhí)行，其也執(zhí)行與FIFO緩沖部分20有關(guān)的控制任務(wù)。
使用具有各個(gè)信號(hào)/LD和/ST的附加引腳，通過所述的命令譯碼器150按照信號(hào)電平與上述的那些信號(hào)的組合，多組另外的命令可以被建立。在這個(gè)實(shí)施例中，這是9個(gè)附加命令。這些命令中的4個(gè)涉及NAND閃存命令RST(復(fù)位)、STR(狀態(tài)寄存器)、IDR(芯片ID寄存器)、ABE(自動(dòng)塊擦除)。9個(gè)附加命令中的2個(gè)涉及在SDRAM FIFO存儲(chǔ)器陣列290和閃存存儲(chǔ)器輸入/輸出緩沖器390(第二數(shù)據(jù)傳輸總線294)之間的數(shù)據(jù)傳輸?shù)目刂芁D(背景加載)、ST(背景存儲(chǔ))。進(jìn)一步地，9個(gè)命令組中的3個(gè)附加命令涉及控制SDRAM核心存儲(chǔ)器陣列190和FIFO存儲(chǔ)器陣列290之間的數(shù)據(jù)傳輸CP(自動(dòng)拷貝)、BU(自動(dòng)備份)和DAS(目的地址選通)。
后3個(gè)命令CP、BU和DAS直接響應(yīng)CPU發(fā)出的命令信號(hào)被自動(dòng)執(zhí)行，即不作為背景操作。但是，命令LD和ST是背景操作。相應(yīng)地，性能的持續(xù)時(shí)間不能提前知道，并且如下所述，需要另外的具有各個(gè)標(biāo)志信號(hào)引腳的信號(hào)FIFO和FLASH，以便提供背景中當(dāng)前是什么狀態(tài)的反饋給CPU 50(在FIFO緩沖存儲(chǔ)部分20、閃存控制器部分30和閃存存儲(chǔ)器設(shè)備60之間)。
一旦被仿真，該命令或者由SDRAM核心120或者由FIFO定時(shí)發(fā)生器211接收，其代表圖3所示的數(shù)據(jù)處理器210，用于控制各個(gè)數(shù)據(jù)傳輸總線。這4個(gè)閃存存儲(chǔ)控制命令被轉(zhuǎn)發(fā)給NAND閃存控制器320。
該設(shè)備進(jìn)一步具有指示符信號(hào)/FIFO和/FLASH，其分別通過接口12的兩個(gè)附加引腳被發(fā)送給CPU 50。這些信號(hào)分別用于標(biāo)記FIFO緩沖部分20和閃存控制器部分30、或閃存存儲(chǔ)器設(shè)備60的狀態(tài)給CPU 50。該CPU 50依據(jù)這些被標(biāo)記的信號(hào)可以發(fā)出適當(dāng)?shù)拿钚盘?hào)。
按照該實(shí)施例，SDRAM核心部分10進(jìn)一步包括模式寄存器140和存儲(chǔ)體選擇部件130。該存儲(chǔ)體選擇部件130緩沖在第一接口12的各個(gè)引腳引入的存儲(chǔ)體選擇信號(hào)。使用該信號(hào)，陣列190的存儲(chǔ)體0-3中的一個(gè)可以被選擇以用于符合SDRAM標(biāo)準(zhǔn)的讀或?qū)懺L問。除了存儲(chǔ)體選擇引腳(引腳定義BSL)外，另外的引腳也可以任選地被提供以選擇FIFO存儲(chǔ)緩沖陣列290的存儲(chǔ)體，如果這是也按照SDRAM標(biāo)準(zhǔn)以存儲(chǔ)體配置的陣列290的話。在圖4中，引腳定義FBS(FIFO緩沖器選擇)與該信號(hào)相關(guān)聯(lián)。
SDRAM核心部分10進(jìn)一步包括行與列地址緩沖器160、170以通過引腳ADD
接收地址。數(shù)據(jù)控制部件180由SDRAM/FIFO控制邏輯120控制，以便管理第一數(shù)據(jù)傳輸總線上的數(shù)據(jù)傳輸。
根據(jù)該實(shí)施例，背景加載操作可以按如下執(zhí)行LD命令(背景加載命令)由CPU 50發(fā)出，具有通過地址引腳ADD提供的NAND閃存存儲(chǔ)頁的源地址“SA”(例如，/CS和/LD為“低”并且/RAS、/CAS、/WE、/ST和CKE為“高”)。SA涉及將被加載到FIFO緩沖部分的NAND存儲(chǔ)器的頁。立即地，通過各個(gè)引腳設(shè)置該/FLASH標(biāo)志。利用根據(jù)按照預(yù)定規(guī)則在三個(gè)時(shí)鐘周期之后發(fā)出的DAS命令(目的地址選通例如，/CS、/LD和/ST為“低”并且/RAS、/CAS、/WE和CKE為“高”)，F(xiàn)IFO存儲(chǔ)緩沖器陣列290的存儲(chǔ)體被選擇(命令FBS)，并且在FIFO存儲(chǔ)緩沖器陣列290內(nèi)的地址“DA”通過地址引腳ADD被提供作為目的地址。
接著，CPU 50對(duì)該SDRAM陣列190執(zhí)行自動(dòng)前景寫操作。在DAS命令后的三個(gè)時(shí)鐘周期ACT命令被發(fā)出，以便激活一行(例如，/CS和/RAS為“低”并且/CAS、/WE、/ST、/LD和CKE為“高”)。存儲(chǔ)體地址(命令BSL)和行地址“RA”(通過地址引腳)被隨其傳送。隨后，寫WR(例如，/CS、/CAS和/WE為“低”并且/RAS、/LD、/ST和CKE為“高”)連同傳輸列地址CA到列地址緩沖器160被執(zhí)行。
響應(yīng)于該命令，8位數(shù)據(jù)序列，即一個(gè)字，通過接口12的DQ引腳DQ[1-32]被傳送到SDRAM陣列190中，并被寫入具有如上述提供的邏輯行、列和存儲(chǔ)體地址的那些存儲(chǔ)單元中。
同時(shí)，從NAND閃存存儲(chǔ)器到FIFO緩沖器的背景加載啟動(dòng)。地址“SA”和“DA”被傳送給閃存控制器部分30的各個(gè)目的和源寄存器330、340。該LD命令由FIFO定時(shí)發(fā)生器211識(shí)別。
閃存控制器部分30具有通用接口32以與閃存存儲(chǔ)器設(shè)備60通信。這個(gè)第二接口32被提供有具有如下定義的引腳/CE具有低激活的芯片使能CLE具有高激活的命令鎖存使能ALE具有高激活的地址鎖存使能/RE讀使能/WE寫使能/WP寫保護(hù)使能RD、/BY準(zhǔn)備或忙輸入信號(hào)NDQ[1-16]地址、命令和數(shù)據(jù)的輸入/輸出端口這些引腳代表NAND閃存接口標(biāo)準(zhǔn)配置，并且與現(xiàn)有技術(shù)的NAND閃存存儲(chǔ)器接口相比沒有被修改。
為了簡化，與接口12和32有關(guān)的地電平和電壓供給引腳沒有顯示在圖中。
該NAND閃存控制器320通過接口32的NDQ引腳從NAND地址“SA”取回頁數(shù)據(jù)。該數(shù)據(jù)直接被存儲(chǔ)在數(shù)據(jù)寄存器380中。然后FIFO定時(shí)發(fā)生器211啟動(dòng)數(shù)據(jù)控制邏輯280以傳送該被寄存的數(shù)據(jù)到FIFO存儲(chǔ)緩沖陣列290，在那里它們被存儲(chǔ)在目的地址“DA”下。
在這個(gè)操作期間，/FIFO標(biāo)志也被發(fā)出以便發(fā)信號(hào)通知CPU 50FIFO存儲(chǔ)緩沖器為忙。結(jié)果，CPU 50沒有被允許存儲(chǔ)數(shù)據(jù)到FIFO存儲(chǔ)緩沖器陣列290或從FIFO存儲(chǔ)緩沖器陣列290加載數(shù)據(jù)，直到該/FIFO標(biāo)志返回到“高”電平(當(dāng)該信號(hào)被定義為“低”激活時(shí))。
圖5提供了按照本發(fā)明實(shí)施例的加載、存儲(chǔ)、讀和寫命令有效的概觀。LD和ST是由閃存控制器320和定時(shí)發(fā)生器211控制的背景操作(在第二數(shù)據(jù)傳輸總線上)，BU(備份)和CP(拷貝)是直接由CPU 50初始化并由SDRAM/FIFO控制邏輯120控制的自動(dòng)前景操作(在第一數(shù)據(jù)傳輸總線上)?？蛇x擇地，寫和讀命令(WR、RD)可以由CPU 50在SDRAM核心陣列190和SDRAM FIFO存儲(chǔ)器陣列290上執(zhí)行。
附圖標(biāo)記列表10 DRAM核心部分12 DRAM接口20 多端口FIFO輸入/輸出緩沖器30 閃存存儲(chǔ)器控制器部32 閃存存儲(chǔ)器接口40 DRAM芯片設(shè)備50 主機(jī)系統(tǒng)，CPU60 閃存存儲(chǔ)器芯片設(shè)備110 DRAM時(shí)鐘120 DRAM和FIFO控制邏輯180 數(shù)據(jù)控制(1st總線)190 DRAM存儲(chǔ)器陣列192 1st數(shù)據(jù)傳輸總線210 FIFO數(shù)據(jù)處理器211 FIFO定時(shí)發(fā)生器280 數(shù)據(jù)控制(2nd總線)290 FIFO存儲(chǔ)器陣列294 2nd數(shù)據(jù)傳輸總線310 閃存存儲(chǔ)器時(shí)鐘320 閃存控制器380 閃存數(shù)據(jù)寄存器385 ECC邏輯390 閃存輸入/輸出緩沖器
權(quán)利要求
1.一種存儲(chǔ)器芯片設(shè)備，包括-第一接口，配置成在所述設(shè)備的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器與主機(jī)系統(tǒng)之間提供通信；-該動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器；-用于控制非易失性存儲(chǔ)器操作的控制器；第二接口，配置成在該控制器和該非易失性存儲(chǔ)器之間提供通信；-多端口先進(jìn)/先出存儲(chǔ)緩沖器，其a)通過第一數(shù)據(jù)傳輸總線與該動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，以及b)通過第二數(shù)據(jù)傳輸總線與用于控制非易失性存儲(chǔ)器操作的控制器連接，用于緩沖將在所述動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器或主機(jī)系統(tǒng)以及用于控制非易失性存儲(chǔ)器操作的控制器之間傳送的數(shù)據(jù)。
2.如權(quán)利要求1的存儲(chǔ)器芯片設(shè)備，其中，該動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器是同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)。
3.如權(quán)利要求1的存儲(chǔ)器芯片設(shè)備，其中，該非易失性存儲(chǔ)器是閃存存儲(chǔ)器。
4.如權(quán)利要求3的存儲(chǔ)器芯片設(shè)備，其中，該閃存存儲(chǔ)器設(shè)備是NAND閃存存儲(chǔ)器。
5.如權(quán)利要求1的存儲(chǔ)器芯片設(shè)備，其中，該非易失性存儲(chǔ)器被配置在第二存儲(chǔ)器芯片設(shè)備上，其僅通過所述第二接口與該存儲(chǔ)器設(shè)備連接。
6.如權(quán)利要求1的存儲(chǔ)器芯片設(shè)備，其中，該第一接口包括被設(shè)置用于從該主機(jī)系統(tǒng)傳送一組命令信號(hào)到所述存儲(chǔ)器設(shè)備的引腳子集，所述命令信號(hào)適合于-仿真用于通過控制邏輯控制該動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器操作的第一命令，以及-仿真用于通過該控制器控制該非易失性存儲(chǔ)器操作的第二命令。
7.如權(quán)利要求6的存儲(chǔ)器芯片設(shè)備，其中，該第一接口配置成包括被設(shè)置用于從該主機(jī)系統(tǒng)傳送該組命令信號(hào)到所述存儲(chǔ)器設(shè)備的6個(gè)引腳的子集，其包括a)芯片選擇信號(hào)，b)行激活信號(hào)，c)列激活信號(hào)，d)寫使能信號(hào)，e)背景加載信號(hào)，以及f)背景存儲(chǔ)信號(hào)。
8.如權(quán)利要求6的存儲(chǔ)器芯片設(shè)備，進(jìn)一步包括連接到所述引腳子集的命令譯碼器，用以根據(jù)所述命令信號(hào)的信號(hào)電平的組合執(zhí)行所述命令的仿真。
9.如權(quán)利要求8的存儲(chǔ)器芯片設(shè)備，其中，所述命令譯碼器進(jìn)一步配置成根據(jù)所述命令信號(hào)的信號(hào)電平的組合以仿真-用于控制在該動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器和該先進(jìn)/先出存儲(chǔ)緩沖器之間的數(shù)據(jù)傳送的第三命令；以及-用于控制在用于操作該非易失性存儲(chǔ)器的控制器與該先進(jìn)/先出存儲(chǔ)緩沖器之間的數(shù)據(jù)傳送的第四命令。
10.如權(quán)利要求1的存儲(chǔ)器芯片設(shè)備，其中，所述先進(jìn)/先出存儲(chǔ)緩沖器包括存儲(chǔ)器陣列。
11.如權(quán)利要求10的存儲(chǔ)器芯片設(shè)備，其中，所述先進(jìn)/先出存儲(chǔ)緩沖器的存儲(chǔ)器陣列是動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器陣列。
12.如權(quán)利要求1的存儲(chǔ)器芯片設(shè)備，其中，該先進(jìn)/先出存儲(chǔ)緩沖器包括先進(jìn)/先出數(shù)據(jù)處理器，其被設(shè)置用于控制經(jīng)第一數(shù)據(jù)傳輸總線的數(shù)據(jù)傳輸。
13.如權(quán)利要求1的存儲(chǔ)器芯片設(shè)備，其中，該動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器包括控制邏輯，其被配置成控制經(jīng)第一數(shù)據(jù)傳輸總線的數(shù)據(jù)傳輸。
14.如權(quán)利要求12的存儲(chǔ)器芯片設(shè)備，其中，所述先進(jìn)/先出數(shù)據(jù)處理器進(jìn)一步配置成控制經(jīng)第二數(shù)據(jù)傳輸總線的數(shù)據(jù)傳輸。
15.如權(quán)利要求13的存儲(chǔ)器芯片設(shè)備，其中，該先進(jìn)/先出存儲(chǔ)緩沖器包括先進(jìn)/先出數(shù)據(jù)處理器，其被設(shè)置用于控制經(jīng)該第二數(shù)據(jù)傳輸總線的數(shù)據(jù)傳輸。
16.如權(quán)利要求1的存儲(chǔ)器芯片設(shè)備，其中，用于操作該非易失性存儲(chǔ)器的控制器進(jìn)一步包括數(shù)據(jù)輸入/輸出緩沖器單元，其被配置成使由于該動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器導(dǎo)致的在所述第二數(shù)據(jù)傳輸總線上所述數(shù)據(jù)傳輸速度適應(yīng)于用于操作非易失性存儲(chǔ)器的控制器的速度。
17.如權(quán)利要求1的存儲(chǔ)器芯片設(shè)備，其中，所述第一接口包括第一附加信號(hào)引腳，其被配置用于提供第一信號(hào)給所述主機(jī)系統(tǒng)，所述第一信號(hào)反映了所述先進(jìn)/先出存儲(chǔ)緩沖器的狀態(tài)為忙。
18.如權(quán)利要求1的存儲(chǔ)器芯片設(shè)備，其中，所述第一接口包括第二附加信號(hào)引腳，其被配置用于提供第二信號(hào)給所述主機(jī)系統(tǒng)，所述第二信號(hào)反映了所述非易失性存儲(chǔ)器的狀態(tài)為忙。
19.如權(quán)利要求14的存儲(chǔ)器芯片設(shè)備，其中，該數(shù)據(jù)處理器配置成執(zhí)行經(jīng)該第二總線的數(shù)據(jù)傳輸，并同時(shí)執(zhí)行在該動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器和該主機(jī)系統(tǒng)之間的數(shù)據(jù)傳輸。
20.如權(quán)利要求15的存儲(chǔ)器芯片設(shè)備，其中，該控制邏輯和該數(shù)據(jù)處理器被分別配置用于執(zhí)行經(jīng)該第二總線的數(shù)據(jù)傳輸，并同時(shí)執(zhí)行在該動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器和該主機(jī)系統(tǒng)之間的數(shù)據(jù)傳輸。
21.一種多芯片封裝，包括-根據(jù)權(quán)利要求1-20之一的第一存儲(chǔ)器芯片設(shè)備，其包括DRAM陣列、先進(jìn)/先出存儲(chǔ)緩沖器陣列和用于控制非易失性存儲(chǔ)器操作的控制器；-包括該非易失性存儲(chǔ)器的第二存儲(chǔ)器芯片設(shè)備。
22.如權(quán)利要求21的多芯片封裝，其中，該非易失性存儲(chǔ)器是NAND閃存存儲(chǔ)器。
23.一種系統(tǒng)，包括-中央處理單元(CPU)；-根據(jù)權(quán)利要求21的多芯片封裝(MCP)，用于永久存儲(chǔ)或讀取由該CPU處理的數(shù)據(jù)并用于為該CPU執(zhí)行的程序文件提供工作存儲(chǔ)器；-單總線接口，用于在該CPU和該MCP之間提供通信。
全文摘要
一種SDRAM存儲(chǔ)器芯片設(shè)備包括用于操作非易失性存儲(chǔ)器例如NAND閃存的非易失性存儲(chǔ)控制器和FIFO存儲(chǔ)緩沖器。該FIFO存儲(chǔ)緩沖器用來操作FIFO緩沖器陣列和該非易失性存儲(chǔ)器之間的背景存儲(chǔ)和加載操作，同時(shí)主機(jī)系統(tǒng)比如CPU與該SDRAM工作存儲(chǔ)器交換數(shù)據(jù)。因此，該SDRAM存儲(chǔ)器芯片設(shè)備與傳統(tǒng)SDRAM標(biāo)準(zhǔn)相比具有至少兩個(gè)附加引腳以用于生成一組附加命令。這些命令由該FIFO存儲(chǔ)緩沖器利用以管理在該FIFO緩沖器和該非易失性存儲(chǔ)器以及該易失性SDRAM存儲(chǔ)器中的一個(gè)之間的數(shù)據(jù)傳輸。兩個(gè)反映該閃存存儲(chǔ)器狀態(tài)的另外的引腳提供由該主機(jī)系統(tǒng)發(fā)出的適當(dāng)?shù)募虞d或存儲(chǔ)信號(hào)。
文檔編號(hào)G06F12/00GK1885277SQ20061010647
公開日2006年12月27日 申請(qǐng)日期2006年6月23日 優(yōu)先權(quán)日2005年6月24日
發(fā)明者Y·福庫佐 申請(qǐng)人:秦蒙達(dá)股份公司