專利名稱：集成電路的時(shí)鐘分配的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體電路和向集成電路不同區(qū)域的時(shí)鐘分配。本發(fā)明還涉及用于優(yōu)化需要進(jìn)行塊間同步的各塊中間的時(shí)鐘平衡的時(shí)鐘策略。
在大規(guī)模集成電路(IC)中，趨勢是增大芯片面積和提高時(shí)鐘頻率。IC是用像觸發(fā)器單元等元件構(gòu)建的，其操作和交換變得越來越快，而需要平衡的點(diǎn)數(shù)隨著芯片尺寸而呈指數(shù)增大。這兩個(gè)趨勢的后果是時(shí)鐘脈沖相位差變壞，而該行業(yè)力求使新的電路設(shè)計(jì)總體時(shí)鐘樹的品質(zhì)維持在可以接受的水平上。因而設(shè)想了一些解決方案，來縮短時(shí)鐘脈沖相位差，但是設(shè)計(jì)者需要特別注意功率消耗，它可能隨著開發(fā)的某些技術(shù)而有上升趨勢。
美國專利2002/0060595公開一種用于減小大規(guī)模集成電路時(shí)鐘脈沖相位差的方法。所述文獻(xiàn)提出一種半導(dǎo)體IC，包括多個(gè)以獨(dú)立的時(shí)鐘運(yùn)行的區(qū)域和相位分離元件，后者使一個(gè)時(shí)鐘的相位不同于另一個(gè)時(shí)鐘的相位，并分別把這些時(shí)鐘分配到這些區(qū)域。在所公開的電路中，相位分離元件把時(shí)鐘分配到每一個(gè)區(qū)域的時(shí)鐘驅(qū)動(dòng)電路。相位分離元件具有設(shè)置和分配每一個(gè)時(shí)鐘相位的元件，使得要分別分配到這些區(qū)域的時(shí)鐘每一個(gè)周期的起點(diǎn)對(duì)于每一個(gè)區(qū)域處于不同的定時(shí)。在這種解決方案中，把時(shí)鐘分配給定區(qū)域的過程仍舊依靠從相位分離元件起的分配路徑，而從主時(shí)鐘發(fā)生器或相位分離元件至待向其提供時(shí)鐘的區(qū)域的這些路徑可能隨著電路中的點(diǎn)數(shù)的增多而變大。所述電路的總體時(shí)鐘樹的深度可能變大，因而，分配路徑變得不可靠并易于出現(xiàn)外部噪音問題。
本發(fā)明人已經(jīng)找出一種向邏輯塊分配時(shí)鐘，減輕現(xiàn)存的設(shè)計(jì)瑕疵的解決方案。
提出一種包括多個(gè)互連邏輯塊的電路。基準(zhǔn)時(shí)鐘發(fā)生器產(chǎn)生分配到所有邏輯塊的基準(zhǔn)時(shí)鐘信號(hào)。每一塊都包括產(chǎn)生各自的同步本地時(shí)鐘信號(hào)組的至少一個(gè)本地時(shí)鐘發(fā)生器。所述發(fā)生器從基準(zhǔn)時(shí)鐘信號(hào)產(chǎn)生本地時(shí)鐘信號(hào)并進(jìn)一步將它們提供給所述邏輯塊的各個(gè)元件。所述電路使得第一塊的本地時(shí)鐘信號(hào)組相對(duì)于另一塊的本地時(shí)鐘信號(hào)組發(fā)生相位移動(dòng)。
本發(fā)明在每一塊內(nèi)引入時(shí)鐘發(fā)生器，，以便與集中管理各塊中的時(shí)鐘的產(chǎn)生和分配的設(shè)計(jì)相比，可以局部地管理時(shí)鐘的產(chǎn)生。局部地管理時(shí)鐘，允許把所述電路的規(guī)模減小到塊的等級(jí)，因而，避免大型芯片設(shè)計(jì)中的時(shí)鐘平衡和時(shí)鐘脈沖相位差的問題。允許本地時(shí)鐘各塊獨(dú)立，就允許減小時(shí)鐘脈沖相位差，因而提高了時(shí)鐘樹的總體品質(zhì)。在所述電路的某些邏輯塊之間引入的相移避免所有本地時(shí)鐘同時(shí)切換，已知所有本地時(shí)鐘同時(shí)切換將導(dǎo)致耗用功率。確實(shí)，若電路內(nèi)所有本地時(shí)鐘都相位同步并與基準(zhǔn)時(shí)鐘同步，則可以在基準(zhǔn)時(shí)鐘的層次，在時(shí)鐘邊沿附近會(huì)看到耗用功率的峰值。這樣的現(xiàn)象強(qiáng)烈地要求采用往往與收得率損失(yield loss)相聯(lián)系的芯片上的電源。因而，本發(fā)明中引入的相移將這些功率峰值平滑。本發(fā)明的一個(gè)或多個(gè)實(shí)施例的另一個(gè)優(yōu)點(diǎn)是減少需要平衡的電路點(diǎn)數(shù)。
將參照在下文中描述的實(shí)施例闡述本發(fā)明的這些及其他方面，從下文中描述的實(shí)施例將明白本發(fā)明的這些及其他方面?，F(xiàn)將以舉例方式參照附圖更詳細(xì)地描述本發(fā)明，附圖中

圖1是本發(fā)明電路中邏輯塊的示范性實(shí)施例的方框圖；圖2是表示圖1邏輯塊的本地時(shí)鐘的定時(shí)圖；圖3是本發(fā)明電路中邏輯塊的另一個(gè)示范性實(shí)施例的方框圖；圖4是圖3邏輯塊本地時(shí)鐘的定時(shí)圖；圖5和圖6是本發(fā)明電路中邏輯塊的其它的示范性實(shí)施例的方框圖；以及圖7是圖6的邏輯塊的本地時(shí)鐘的定時(shí)圖。
將借助于本發(fā)明電路塊的幾個(gè)示范性實(shí)施例來舉例說明本發(fā)明。本發(fā)明的電路可以包括一種或多種類型的塊對(duì)或塊組，諸如這里呈現(xiàn)的或它們的組合。但是，這里呈現(xiàn)的塊設(shè)計(jì)、其中包含的元件和圖3和圖6所示的塊之間的數(shù)據(jù)路徑只是為了舉例說明而給提供的，不應(yīng)用來限制本發(fā)明的范圍和本發(fā)明電路設(shè)計(jì)。在以下的描述中，在塊100、200和300中產(chǎn)生的時(shí)鐘分別用后綴phi1，phi2和phi3標(biāo)記。
圖1是包括邏輯塊100和200的本發(fā)明電路的一部分的示范性實(shí)施例的第一方框圖。本發(fā)明的電路可以是任何類型的集成電路，諸如RF電路或處理電路。在所述實(shí)施例中，塊100包括例如時(shí)鐘發(fā)生器單元110、觸發(fā)器單元120和130以及單元120的數(shù)據(jù)輸出和單元130的數(shù)據(jù)輸入之間的組合單元140。時(shí)鐘發(fā)生器單元110根據(jù)從本發(fā)明的電路的基準(zhǔn)時(shí)鐘發(fā)生器接收的基準(zhǔn)時(shí)鐘Clkref產(chǎn)生本地時(shí)鐘信號(hào)clk1_phi1和clk2_phi1產(chǎn)生，例如，可以從所接收的基準(zhǔn)時(shí)鐘clkref的時(shí)鐘分頻和相位移動(dòng)獲得內(nèi)部時(shí)鐘信號(hào)clk1_phi1和clk2_phi1。時(shí)鐘clk1_phi1和clk2_phi1是與基準(zhǔn)時(shí)鐘clkref同步的。圖1中沒有示出電路的基準(zhǔn)時(shí)鐘發(fā)生器，可以以鎖相環(huán)塊的形式來實(shí)現(xiàn)所述基準(zhǔn)時(shí)鐘發(fā)生器。塊200類似于塊100并包括類似的元件產(chǎn)生本地時(shí)鐘信號(hào)clk2_phi2和clk1_phi2的本地時(shí)鐘發(fā)生器單元210，所述本地時(shí)鐘信號(hào)clk2_phi2和clk1_phi2通過存儲(chǔ)器240提供給觸發(fā)器單元220和230的相應(yīng)的允許輸入端。
在這第一實(shí)施例中，塊100和200彼此獨(dú)立運(yùn)行，而且兩個(gè)塊之間沒有數(shù)據(jù)交換。因此，沒有必要使兩塊同步。相反，在所述實(shí)施例中，在塊100中產(chǎn)生的時(shí)鐘組，亦即，clk1_phi1和clk2_phi1和塊200中產(chǎn)生時(shí)鐘組，亦即，clk1_phi2和clk2_phi2之間任意地引入相移。圖2的定時(shí)圖中示出塊100和200各自的本地時(shí)鐘，并正如可以看到的，時(shí)鐘發(fā)生器單元110和210引入了基準(zhǔn)時(shí)鐘clk_ref的一個(gè)時(shí)鐘周期的相移。另外，可以為每個(gè)獨(dú)立的塊100和200構(gòu)建一個(gè)時(shí)鐘樹，而且每一塊是獨(dú)立平衡的，以便保證內(nèi)部時(shí)鐘信號(hào)的時(shí)鐘邊沿之間沒有裕度。其結(jié)果是，在一個(gè)給定的塊中，為了各元件的同步的內(nèi)部操作，每一個(gè)各自塊的所有本地時(shí)鐘信號(hào)都是同步的。
圖2是本發(fā)明電路的一部分的另一個(gè)示范性實(shí)施例。在所述實(shí)施例中，塊100和200通過數(shù)據(jù)路徑400通信。數(shù)據(jù)路徑400可以是單向單一數(shù)據(jù)路徑。單元130的數(shù)據(jù)輸出連接到塊200的觸發(fā)器單元250的數(shù)據(jù)輸入。單元250的允許輸入端是由時(shí)鐘發(fā)生器單元210所產(chǎn)生的時(shí)鐘clk3_phi2觸發(fā)的。如圖4所示，每一塊100和200都是內(nèi)部平衡的，而且因而，塊100的內(nèi)部時(shí)鐘亦即時(shí)鐘信號(hào)clk1_phi1和clk2_phi1是彼此同步的，并還與它們從其中產(chǎn)生的基準(zhǔn)時(shí)鐘clk_ref同步。類似地，在塊200中，時(shí)鐘信號(hào)sclk1_phi2，clk2_phi2和clk3_phi2也是彼此同步的，而且也與它們從其中產(chǎn)生的基準(zhǔn)時(shí)鐘clk_ref同步。在所述實(shí)施例中，在塊100的內(nèi)部時(shí)鐘組和塊200的內(nèi)部時(shí)鐘的組之間引入一個(gè)基準(zhǔn)時(shí)鐘周期的相移。確實(shí)，數(shù)據(jù)是通過數(shù)據(jù)路徑400從塊100的單元130傳輸?shù)綁K200的單元250的。當(dāng)單元130的允許輸入端被激活時(shí)，亦即，當(dāng)提供給單元130的允許輸入端的塊100的時(shí)鐘信號(hào)clk1_phi反轉(zhuǎn)時(shí)，數(shù)據(jù)便加在數(shù)據(jù)路徑400上。當(dāng)單元250的允許輸入端被激活時(shí)，亦即，當(dāng)塊200提供給單元250的允許輸入端的時(shí)鐘信號(hào)clk3_phi2反轉(zhuǎn)時(shí)，單元250便從數(shù)據(jù)路徑400取出數(shù)據(jù)。在這示范性實(shí)施例中，時(shí)鐘信號(hào)clk3_phi2反轉(zhuǎn)得比塊100的內(nèi)部時(shí)鐘clk1_phi1遲后一個(gè)時(shí)鐘周期，而因此，當(dāng)單元250被激活時(shí)，當(dāng)前數(shù)據(jù)出現(xiàn)在單元250的數(shù)據(jù)輸入端。
在圖5中描繪的第四示范性實(shí)施例中，單元250的切換受在單元250的允許輸入端提供的基準(zhǔn)時(shí)鐘clk_ref的控制。但是，因?yàn)閴K100是內(nèi)部平衡的，所以，以下兩個(gè)信號(hào)彼此同步
-導(dǎo)致單元130激活從而導(dǎo)致將數(shù)據(jù)寫入數(shù)據(jù)路徑400的時(shí)鐘信號(hào)clk1_phi，-基準(zhǔn)時(shí)鐘信號(hào)clk_ref。
另外，當(dāng)基準(zhǔn)時(shí)鐘信號(hào)clk_ref反轉(zhuǎn)時(shí)，單元250讀數(shù)據(jù)路徑400。于是，當(dāng)單元250從數(shù)據(jù)路徑400讀數(shù)據(jù)時(shí)，可能出現(xiàn)數(shù)據(jù)違規(guī)(violation)，所述數(shù)據(jù)尚不存在和不穩(wěn)定，因?yàn)樗瑫r(shí)由單元130輸出。為此，在單元130和單元250之間的數(shù)據(jù)路徑400設(shè)置具有反相允許輸入端的觸發(fā)器單元260，以便允許在基準(zhǔn)時(shí)鐘信號(hào)clk_ref下切換(down switch)時(shí)讀出數(shù)據(jù)路徑400上的數(shù)據(jù)。因此，當(dāng)單元260讀出在數(shù)據(jù)路徑400上傳輸?shù)臄?shù)據(jù)時(shí)，由單元130提供的數(shù)據(jù)在數(shù)據(jù)路徑400上是穩(wěn)定的。于是當(dāng)基準(zhǔn)時(shí)鐘clk_ref向上反轉(zhuǎn)時(shí)，可以把數(shù)據(jù)提供給單元250。
圖6提出包括塊100、200和300的本發(fā)明的電路的一部分的另一個(gè)實(shí)施例。在塊100，200和300特定的示范性實(shí)施例中，數(shù)據(jù)總線400把塊100的輸出端連接到塊200和300的輸入端。與參照?qǐng)D3和圖5提出的實(shí)施例(其中數(shù)據(jù)路徑400是單向數(shù)據(jù)鏈路)相反，數(shù)據(jù)總線400由于其屬性的緣故而給塊100、200和300的設(shè)計(jì)提出附加的約束。確實(shí)，數(shù)據(jù)總線400可以是一個(gè)雙向通信總線并要求數(shù)據(jù)以同步方式寫入和讀出。因而，除了它們的內(nèi)部時(shí)鐘平衡之外，塊100、200和300需要彼此平衡。因此，首先建立時(shí)鐘發(fā)生器110，210和310，以便產(chǎn)生塊100、200和300內(nèi)的內(nèi)部時(shí)鐘同步組，亦即，這些塊是內(nèi)部平衡的。然后，還使一起取出的這3塊的時(shí)鐘樹平衡并且使所有內(nèi)部時(shí)鐘同步。
權(quán)利要求
1.一種電路，它包括多個(gè)互連的邏輯塊(100，200，300)；主時(shí)鐘發(fā)生器，用于把基準(zhǔn)時(shí)鐘信號(hào)(clk_ref)分配給所述邏輯塊；每一個(gè)邏輯塊中的至少一個(gè)的本地時(shí)鐘發(fā)生器(110，210，310)，用于從所述基準(zhǔn)時(shí)鐘信號(hào)產(chǎn)生各自的同步本地時(shí)鐘信號(hào)組(clk1_phi1，clk2_phi2)，以便進(jìn)一步提供給所述邏輯塊的相應(yīng)的元件(120，130)。其中第一塊的本地時(shí)鐘信號(hào)組相對(duì)于第二塊的本地時(shí)鐘信號(hào)組發(fā)生相位移動(dòng)。
2.如權(quán)利要求1所述的電路，其中所述第一和第二塊通過單向數(shù)據(jù)路徑(400)通信。
3.如權(quán)利要求2所述的電路，其中所述第一塊包括第一邏輯單元，所述第一邏輯單元配置成在提供給所述第一邏輯單元的允許輸入端的所述第一塊的所述本地時(shí)鐘信號(hào)之一的上升沿，把數(shù)據(jù)寫在所述單向數(shù)據(jù)路徑上，并且所述第二塊包括第二邏輯單元，所述第二邏輯單元配置成在提供給所述第二邏輯單元的允許輸入端的所述第二塊的所述本地時(shí)鐘信號(hào)之一的上升沿，從所述單向數(shù)據(jù)路徑讀出所述寫入的數(shù)據(jù)。
4.如權(quán)利要求2所述的電路，其中所述第一塊包括第一邏輯單元，所述第一邏輯單元配置成在提供給所述第一邏輯單元的允許輸入端的所述第一塊的所述本地時(shí)鐘信號(hào)之一的上升沿，把數(shù)據(jù)寫在所述單向數(shù)據(jù)路徑上，并且所述第二塊包括第二邏輯單元，所述第二邏輯單元配置成在提供給所述第二邏輯單元的允許輸入端的所述基準(zhǔn)時(shí)鐘信號(hào)的下降沿，從所述單向數(shù)據(jù)路徑讀出所述寫入的數(shù)據(jù)。
5.如權(quán)利要求1所述的電路，其中還包括通過雙向數(shù)據(jù)總線通信的至少兩個(gè)附加的塊，并而且其中所述至少兩個(gè)附加的邏輯塊的各自的本地時(shí)鐘信號(hào)組是彼此同步的。
全文摘要
提供一種電路，所述電路具有多個(gè)互連的邏輯塊；用于把基準(zhǔn)時(shí)鐘信號(hào)分配給所述邏輯塊的主時(shí)鐘發(fā)生器。所述電路中的每一個(gè)邏輯塊都包括本地時(shí)鐘發(fā)生器，所述本地時(shí)鐘發(fā)生器從基準(zhǔn)時(shí)鐘信號(hào)產(chǎn)生用于進(jìn)一步提供給邏輯塊的相應(yīng)的元件的同步本地時(shí)鐘信號(hào)組。在這樣的電路中，在第一塊的本地時(shí)鐘信號(hào)組和第二塊的本地時(shí)鐘信號(hào)組之間引入相移。
文檔編號(hào)G06F1/06GK1898626SQ200480038111
公開日2007年1月17日 申請(qǐng)日期2004年12月6日 優(yōu)先權(quán)日2003年12月19日
發(fā)明者S·迪維拉爾, I·德爾貝爾 申請(qǐng)人:皇家飛利浦電子股份有限公司