專利名稱：邏輯運算電路、邏輯運算裝置和邏輯運算方法
技術(shù)領(lǐng)域：
本發(fā)明涉及邏輯運算電路、邏輯運算裝置和邏輯運算方法，特別是涉及用強電介質(zhì)電容器等的非易失性存儲元件的邏輯運算電路、邏輯運算裝置和邏輯運算方法。
背景技術(shù)：
作為用強電介質(zhì)電容器的電路，非易失性存儲器是眾所周知的。通過用強電介質(zhì)電容器，能夠?qū)崿F(xiàn)在低電壓可以寫入的非易失性存儲器(例如，請參照專利第二674775號的第三圖。)。
但是，在已有那樣的電路中，即便能夠存儲數(shù)據(jù)，也不能夠進行數(shù)據(jù)的邏輯運算。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供解除用這種已有的強電介質(zhì)電容器的電路的問題，能夠用強電介質(zhì)電容器等的非易失性存儲元件，進行數(shù)據(jù)存儲和數(shù)據(jù)的邏輯運算的邏輯運算電路、邏輯運算裝置和邏輯運算方法。進一步，本發(fā)明的目的在于提供一種能夠進行可靠性高并且高速的運算動作的邏輯運算電路、邏輯運算裝置和邏輯運算方法。
依據(jù)本發(fā)明的邏輯運算電路，包括用于存儲的強電介質(zhì)電容器，其具有第一以及第二端子，保持與第一被運算數(shù)據(jù)對應(yīng)的極化狀態(tài)；用于負載的強電介質(zhì)電容器，其具有第三端子和第四端子，該第三端子與用于存儲的強電介質(zhì)電容器的第一端子連接，保持作為與第一被運算數(shù)據(jù)對應(yīng)的極化狀態(tài)的具有與用于存儲的強電介質(zhì)電容器的極化狀態(tài)實質(zhì)上為互補關(guān)系的極化狀態(tài)；和運算結(jié)果輸出單元，其根據(jù)用于存儲的強電介質(zhì)電容器的第一端子和用于負載的強電介質(zhì)電容器的第三端子之間的耦合節(jié)點電位，輸出關(guān)于給定邏輯算子的第一和第二被運算數(shù)據(jù)的邏輯運算結(jié)果，并與耦合節(jié)點連接，耦合節(jié)點電位通過將用于負載的強電介質(zhì)電容器的第四端子與給定基準電位連接，并且將第二被運算數(shù)據(jù)賦予用于存儲的強電介質(zhì)電容器的第二端子而得到。
依據(jù)本發(fā)明的邏輯運算電路，包括非易失性存儲元件，其具有第一和第二端子，保持與作為二進制數(shù)據(jù)的第一被運算數(shù)據(jù)s對應(yīng)的非易失性狀態(tài)；非易失性負載元件，其具有第三端子和第四端子，該第三端子與非易失性存儲元件的第一端子連接，保持與第一被運算數(shù)據(jù)s的取反數(shù)據(jù)/s對應(yīng)的非易失性狀態(tài)；和運算結(jié)果輸出單元，其根據(jù)非易失性存儲元件和非易失性負載元件雙方的狀態(tài)，將關(guān)于與基準電位對應(yīng)的給定邏輯算子的第一和第二被運算數(shù)據(jù)s和x的邏輯運算結(jié)果作為二進制數(shù)據(jù)的運算結(jié)果數(shù)據(jù)z進行輸出，非易失性存儲元件和非易失性負載元件雙方的狀態(tài)通過將非易失性負載元件的第四端子維持在從具有互補關(guān)系的2個基準電位選出的任意1個基準電位的狀態(tài)下，在將非易失性存儲元件的第一端子和非易失性負載元件的第三端子之間的耦合節(jié)點預(yù)充電到基準電位后，將二進制數(shù)據(jù)的第二被運算數(shù)據(jù)x賦予非易失性存儲元件的第二端子而得到；運算結(jié)果數(shù)據(jù)z，當(dāng)令與具有互補關(guān)系的2個基準電位對應(yīng)的二進制數(shù)據(jù)為c和/c時，實質(zhì)上滿足下式，z＝/c AND x AND/s OR c AND(x OR/s)。
依據(jù)本發(fā)明的邏輯運算電路，包括非易失性存儲元件，其保持與第一被運算數(shù)據(jù)對應(yīng)的非易失性狀態(tài)；非易失性負載元件，其在耦合節(jié)點中與非易失性存儲元件連接，保持根據(jù)第一被運算數(shù)據(jù)不同的狀態(tài)變化率的非易失性狀態(tài)；和運算結(jié)果輸出單元，其根據(jù)通過將第二被運算數(shù)據(jù)賦予非易失性存儲元件而得到的該非易失性存儲元件和非易失性負載元件雙方的狀態(tài)變化量，輸出關(guān)于給定邏輯算子的第一和第二被運算數(shù)據(jù)的邏輯運算結(jié)果。
依據(jù)本發(fā)明的邏輯運算方法，進行關(guān)于給定邏輯算子的第一和第二被運算數(shù)據(jù)的邏輯運算，其特征在于，包括寫入步驟，準備非易失性存儲元件和非易失性負載元件，該非易失性存儲元件具有第一和第二端子，保持與第一被運算數(shù)據(jù)對應(yīng)的非易失性狀態(tài)，該非易失性負載元件具有第三端子和第四端子，該第三端子在耦合節(jié)點中與非易失性存儲元件的第一端子連接，保持根據(jù)第一被運算數(shù)據(jù)不同的狀態(tài)變化率的非易失性狀態(tài)；和讀出步驟，根據(jù)通過使非易失性負載元件的第四端子與給定基準電位連接并且將第二被運算數(shù)據(jù)賦予非易失性存儲元件的第二端子而得到的該非易失性存儲元件和非易失性負載元件雙方的狀態(tài)變化量，進行邏輯運算。
如上所述能夠廣泛地顯示本發(fā)明的特征，但是它的構(gòu)成和內(nèi)容，與目的和特征一起，在考慮附圖的基礎(chǔ)上，通過下面的揭示能夠變得更加明確。


圖1是表示根據(jù)本發(fā)明一實施方式的邏輯運算電路1的電路圖。
圖2是表示邏輯運算電路1的動作的時序圖的一例。
圖3A、圖3B分別是用于說明邏輯運算電路1的數(shù)據(jù)寫入動作(WO)、待機狀態(tài)(Standby)的電路圖。
圖4A、圖4B分別是用于說明邏輯運算裝置1的數(shù)據(jù)寫入動作的滯后曲線圖、狀態(tài)遷移圖。
圖5A～圖5C是用于說明邏輯運算裝置1的數(shù)據(jù)讀出動作(RO)的電路圖。
圖6A、圖6B分別是用于說明在與邏輯算子對應(yīng)的基準電位c＝0的情形中邏輯運算裝置1的數(shù)據(jù)讀出動作的滯后曲線圖、真值表。
圖7A、圖7B分別是用于說明在與邏輯算子對應(yīng)的基準電位c＝1的情形中邏輯運算裝置1的數(shù)據(jù)讀出動作的滯后曲線圖、真值表。
圖8A、圖8B分別是邏輯運算裝置1的等效電路、符號圖。
圖9是表示根據(jù)本發(fā)明另一實施方式的邏輯運算電路21的電路圖。
圖10是將邏輯運算電路21用作利用數(shù)據(jù)寫入動作進行邏輯運算的電路時的時序圖。
圖11A、圖11C分別是在圖10的例子中，在s初始化動作中令s＝1時邏輯運算電路21的等效電路、符號圖。圖11B、圖11D分別是在s初始化動作中令s＝0時邏輯運算電路21的等效電路、符號圖。
圖12是將邏輯運算電路21用作利用數(shù)據(jù)寫入動作進行邏輯運算的電路時的時序圖。
圖13A、圖13C分別是在圖12的例子中，令基準電位c＝0時邏輯運算電路21的等效電路、符號圖。圖13B、圖13D分別是在圖12的例子中，令基準電位c＝1時邏輯運算電路21的等效電路、符號圖。
圖14是將邏輯運算電路21用作利用數(shù)據(jù)讀出動作進行邏輯運算的電路時的時序圖的另一例。
圖15A、15B、圖15C分別是表示在圖14的例子中，當(dāng)初始化動作(Init.)、運算動作(Op.)、復(fù)原動作(Res.)時的強電介質(zhì)電容Cs和強電介質(zhì)電容器Cs′的極化狀態(tài)的圖。
圖16A是表示根據(jù)本發(fā)明的又一實施方式的邏輯運算電路31的電路圖。圖16B是用符號表示邏輯運算電路31的圖。
圖17是表示邏輯運算電路31的動作的時序圖的一例。
圖18A、圖18B、圖18C分別是用于說明邏輯運算電路31的數(shù)據(jù)寫入動作(WO)、數(shù)據(jù)讀出動作中的初始化動作(RO、Init.)、數(shù)據(jù)讀出動作中的運算動作(RO、Op.)的電路圖。
圖19A、圖19B分別是用于說明邏輯運算電路31的數(shù)據(jù)讀出動作中的復(fù)原動作(RO、Res.)、待機狀態(tài)(Standby)的電路圖。
圖20是表示作為利用邏輯運算電路31的邏輯運算裝置的相聯(lián)存儲器(Content Addressable Memory)41的框圖。
圖21是用與邏輯運算電路31同樣的邏輯運算電路53，55，......實現(xiàn)字電路46時的電路圖。
圖22A是將一對邏輯運算電路53，55作為構(gòu)成要素的CAM單元(Content Addressable Memory Cell(相聯(lián)存儲器單元))51的電路圖。圖22B是將CAM單元51作為邏輯電路表現(xiàn)出來的圖。
圖23是表示CAM單元51的動作的時序圖。
圖24是表示作為利用上述邏輯運算電路31的邏輯運算裝置的相聯(lián)存儲器61的框圖。
圖25是用與邏輯運算電路31同樣的邏輯運算電路73，75，......實現(xiàn)字電路66時的電路圖。
圖26A是將一對邏輯運算電路73，75作為構(gòu)成要素的CAM單元71的電路圖。圖26B是將CAM單元71作為邏輯電路表現(xiàn)出來的圖。
圖27是表示CAM單元71的動作的時序圖。
圖28A是表示根據(jù)本發(fā)明的又一實施方式的邏輯運算電路81的電路圖。圖28B是邏輯運算電路81的符號圖。
圖29是表示邏輯運算電路81的動作時序圖的一例。
圖30A、圖30B分別是用于說明邏輯運算電路81的復(fù)位動作(Reset)、數(shù)據(jù)寫入動作(WO)的電路圖。
圖31A、圖31B是用于說明邏輯運算電路81的數(shù)據(jù)讀出動作(RO)的電路圖。
圖32是表示用多個邏輯運算電路的流水線邏輯運算裝置一例的框圖。
圖33是表示流水線邏輯運算裝置91的動作時序圖的一例。
圖34是表示將圖32所示的流水線邏輯運算裝置作為全加法器具體化時的構(gòu)成框圖。
圖35是用邏輯電路實現(xiàn)全加法器101的等效電路圖。
圖36是表示將多個圖34所示的全加法器101用作要素運算裝置的流水線乘法器(Pipelined multiplier)的一例的框圖。
圖37是表示加法單元119的構(gòu)成框圖。
圖38是表示利用圖28A所示的邏輯運算電路81的串并聯(lián)型流水線乘法器的構(gòu)成一例的框圖。
圖39是用于說明流水線乘法器141的動作的圖。
圖40是表示流水線乘法器141的第二水平運算單元141b的構(gòu)成的框圖。
圖41是表示第二水平運算單元141b的構(gòu)成的邏輯電路圖。
圖42A是表示利用常電介質(zhì)電容器的非易失性負載元件的一例的電路圖。圖42B是用于說明用負載元件121作為非易失性負載元件時邏輯運算電路31的數(shù)據(jù)讀出動作的滯后曲線圖。
圖43A是表示在圖17所示的數(shù)據(jù)寫入動作(WO)中當(dāng)將y＝0賦予位線BL2時的數(shù)據(jù)讀出動作(RO)時負載元件121的等效電路的圖。圖43B是表示在圖17所示的數(shù)據(jù)寫入動作(WO)中當(dāng)將y＝1賦予位線BL2時的數(shù)據(jù)讀出動作(RO)時負載元件121的等效電路的圖。
圖44A是表示利用常電介質(zhì)電容器的非易失性負載元件的其它例子的電路圖。圖44B是用于說明用負載元件131作為非易失性負載元件時邏輯運算電路31的數(shù)據(jù)讀出動作的滯后曲線圖。
圖45A是表示在圖17所示的數(shù)據(jù)寫入動作(WO)中當(dāng)將y＝0賦予位線BL2時的數(shù)據(jù)讀出動作(RO)時負載元件131的等效電路的圖。圖45B是表示在圖17所示的數(shù)據(jù)寫入動作(WO)中當(dāng)將y＝1賦予位線BL2時的數(shù)據(jù)讀出動作(RO)時負載元件131的等效電路的圖。
圖46A是表示利用常電介質(zhì)電容器的非易失性存儲元件的一例的電路圖。圖46B是用于說明用存儲元件151作為非易失性存儲元件時邏輯運算電路31的數(shù)據(jù)讀出動作的圖。
圖47A是表示在圖17所示的數(shù)據(jù)寫入動作(WO)中當(dāng)將y＝0賦予位線BL1時的數(shù)據(jù)讀出動作(RO)時存儲元件151的等效電路的圖。圖47B是表示在圖17所示的數(shù)據(jù)寫入動作(WO)中當(dāng)將y＝1賦予位線BL1時的數(shù)據(jù)讀出動作(RO)時存儲元件151的等效電路的圖。
圖48A是表示利用常電介質(zhì)電容器的非易失性存儲元件的其它例子的電路圖。圖48B是用于說明用存儲元件161作為非易失性存儲元件時邏輯運算電路31的數(shù)據(jù)讀出動作的圖。
圖49A是表示在圖17所示的數(shù)據(jù)寫入動作(WO)中當(dāng)將y＝0賦予位線BL1時的數(shù)據(jù)讀出動作(RO)時存儲元件161的等效電路的圖。圖49B是表示在圖17所示的數(shù)據(jù)寫入動作(WO)中當(dāng)將y＝1賦予位線BL1時的數(shù)據(jù)讀出動作(RO)時存儲元件161的等效電路的圖。
具體實施例方式
圖1是表示根據(jù)本發(fā)明一實施方式的邏輯運算電路1的電路圖。邏輯運算電路1備有作為用于存儲的強電介質(zhì)電容器(非易失性存儲元件)的強電介質(zhì)電容器Cs、作為用于負載的強電介質(zhì)電容器(非易失性負載元件)的強電介質(zhì)電容器Cs′、作為用于輸出的晶體管(運算結(jié)果輸出單元)的晶體管MP、和晶體管M1、M2、Mw。
強電介質(zhì)電容器Cs和Cs′，備有實質(zhì)上相同的經(jīng)歷特性，具有呈現(xiàn)互補的殘留極化狀態(tài)的構(gòu)成。晶體管M1、M2、Mw都是N溝道MOSFET(金屬·氧化物·半導(dǎo)體型場效應(yīng)晶體管)強電介質(zhì)電容器Cs的第一端子3，在耦合節(jié)點11，與強電介質(zhì)電容器Cs′的第三端子7連接，第二端子5與位線BL1連接。強電介質(zhì)電容器Cs′的第四端子9與位線BL2連接。
耦合節(jié)點11與晶體管MP的柵極端子連接。耦合節(jié)點11又經(jīng)過晶體管Mw與位線BLw連接。寫入用控制線WL與晶體管Mw的柵極端子連接。
耦合節(jié)點11，經(jīng)過晶體管M1、M2，分別與位線BL1、BL2連接。晶體管M1、M2的柵極端子都與讀出用的控制線RL連接。將輸入信號Z1給予晶體管MP的輸入端子。令晶體管MP的輸出信號為Z2。
在數(shù)據(jù)寫入動作(WO)中，將第三被運算數(shù)據(jù)y1給予位線BLw，將第四被運算數(shù)據(jù)y2給予位線BL1和BL2。在數(shù)據(jù)讀出動作(RO)中，將與預(yù)定的邏輯算子對應(yīng)的基準電位c給予位線BL1和BL2，將第二運算數(shù)據(jù)x給予位線BL1。
下面，我們說明圖1所示的邏輯運算電路1的動作。圖2是表示邏輯運算電路1的動作的時序圖的一例。圖3A、圖3B分別是用于說明邏輯運算電路1的數(shù)據(jù)寫入動作(WO)、待機狀態(tài)(Standby)的電路圖。圖4A、圖4B分別是用于說明邏輯運算裝置1的數(shù)據(jù)寫入動作的滯后曲線圖、狀態(tài)遷移圖。
圖5A～圖5C是用于說明邏輯運算裝置1的數(shù)據(jù)讀出動作(RO)的電路圖。圖6A、圖6B分別是用于說明在與邏輯算子對應(yīng)的基準電位c＝0的情形中邏輯運算裝置1的數(shù)據(jù)讀出動作的滯后曲線圖、真值表。
圖7A、圖7B分別是用于說明在與邏輯算子對應(yīng)的基準電位c＝1的情形中邏輯運算裝置1的數(shù)據(jù)讀出動作的滯后曲線圖、真值表。圖8A、圖8B分別是邏輯運算裝置1的等效電路、符號圖。
如圖2所示，在數(shù)據(jù)寫入動作(WO)中，分別將“1”(即，作為第二基準電位的電源電壓Vdd)、“0” (即，作為第一基準電位的接地電位GND)給予控制線WL、RL。又，將第三被運算數(shù)據(jù)y1給予位線BLw，將第四被運算數(shù)據(jù)y2給予位線BL1和BL2。在本實施方式中，y1＝0、y2＝0。
如圖3A所示，在數(shù)據(jù)寫入動作(WO)中，分別使晶體管Mw、M1、M2成為ON(導(dǎo)通)、OFF(截止)、OFF。所以，將y1＝1賦予耦合節(jié)點11，將y2＝0賦予強電介質(zhì)電容器Cs的第二端子5和強電介質(zhì)電容器Cs′的第四端子9。
如圖3B所示，在以后的待機狀態(tài)(Standby)中，分別使晶體管Mw、M1、M2成為OFF、ON、ON。所以，耦合節(jié)點11、強電介質(zhì)電容器Cs的第二端子5和強電介質(zhì)電容器Cs′的第四端子9成為同一電位。因此，當(dāng)從數(shù)據(jù)寫入動作移動到待機狀態(tài)時，如圖4A所示，強電介質(zhì)電容器Cs的極化狀態(tài)成為由s＝0表示的殘留極化狀態(tài)。
此外，與此相反，在數(shù)據(jù)寫入動作中，當(dāng)給予第三被運算數(shù)據(jù)y1＝0、第四被運算數(shù)據(jù)y2＝1時，強電介質(zhì)電容器Cs的極化狀態(tài)，在以后的待機狀態(tài)(Standby)中成為由s＝1表示的殘留極化狀態(tài)。
通過數(shù)據(jù)寫入動作，強電介質(zhì)電容器Cs的殘留極化狀態(tài)s如圖4B那樣進行遷移。即，在數(shù)據(jù)寫入動作前的強電介質(zhì)電容器Cs的殘留極化狀態(tài)為s＝1的情形中，當(dāng)?shù)谌贿\算數(shù)據(jù)y1和第四被運算數(shù)據(jù)y2為(y1，y2)＝(0，0)、(0，1)或(1，1)時，強電介質(zhì)電容器Cs的殘留極化狀態(tài)保持s＝1不變，但是當(dāng)(y1，y2)＝(1，0)時，由于數(shù)據(jù)寫入動作強電介質(zhì)電容器Cs的殘留極化狀態(tài)變化到s＝0。
另一方面，在數(shù)據(jù)寫入動作前的強電介質(zhì)電容器Cs的殘留極化狀態(tài)s＝0的情形中，當(dāng)?shù)谌贿\算數(shù)據(jù)y1和第四被運算數(shù)據(jù)y2為(y1，y2)＝(0，0)、(1，0)或(1，1)時，強電介質(zhì)電容器Cs的殘留極化狀態(tài)保持s＝0不變，但是當(dāng)(y1，y2)＝(0，1)時，由于數(shù)據(jù)寫入動作強電介質(zhì)電容器Cs的殘留極化狀態(tài)變化到s＝1。
當(dāng)在緊接數(shù)據(jù)寫入動作之前的強電介質(zhì)電容器Cs的殘留極化狀態(tài)為sb時，強電介質(zhì)電容器Cs的殘留極化狀態(tài)s(第一被運算數(shù)據(jù))能夠由下列公式表示。
S＝/sb AND/y1 AND y2OR sb AND(/y1 OR y2)
這樣，能夠利用到強電介質(zhì)電容器Cs的數(shù)據(jù)寫入動作進行邏輯運算。此外，強電介質(zhì)電容器Cs′的殘留極化狀態(tài)s′成為與強電介質(zhì)電容器Cs的殘留極化狀態(tài)s相反的殘留極化狀態(tài)(具有互補關(guān)系的極化狀態(tài))。
回到圖2，接著數(shù)據(jù)寫入動作(WO)進行數(shù)據(jù)讀出動作(RO)。數(shù)據(jù)讀出動作(RO)順序地進行初始化動作(Init.)、運算動作(Op.)、和復(fù)原動作(Res.)。
如圖2所示，在初始化動作(Init.)中，分別將“0”、“1”給予控制線WL、RL。又，將與預(yù)定的邏輯算子對應(yīng)的基準電位c給予位線BL1、BL2。在本實施方式中，c＝0。
如圖5A所示，在初始化動作(Init.)中，分別使晶體管Mw、M1、M2成為OFF、ON、ON。所以，都將c＝0賦予耦合節(jié)點11、強電介質(zhì)電容器Cs的第二端子5和強電介質(zhì)電容器Cs′的第四端子9。
通過初始化動作，能夠不改變強電介質(zhì)電容器Cs和強電介質(zhì)電容器Cs′的殘留極化狀態(tài)s和s′，將耦合節(jié)點11預(yù)充電到與預(yù)定的邏輯算子對應(yīng)的基準電位c。
在接著進行的運算動作(Op.)中，如圖2所示，分別將“0”、“0”給予控制線WL、RL。又，分別將第二被運算數(shù)據(jù)x、上述基準電位c給予位線BL1、BL2。在本實施方式中，x＝1、c＝0。
如圖5B所示，在運算動作(Op.)中，使晶體管Mw、M1、M2全都成為OFF。所以，分別將x＝1、c＝0賦予強電介質(zhì)電容器Cs的第二端子5和強電介質(zhì)電容器Cs′的第四端子9。
如上所述，因為強電介質(zhì)電容器Cs處于由s＝0表示的極化狀態(tài)，所以強電介質(zhì)電容器Cs′處于由s′＝1表示的極化狀態(tài)。如果根據(jù)圖解法，這時，如圖6A所示，在運算動作(Op.)中，在耦合節(jié)點11上產(chǎn)生的電位VA＝VA(0)。因為電位VA(0)比晶體管MP的閾值電壓Vth大，所以晶體管MP成為ON。即，如圖2所示，晶體管MP的輸出信號Z2＝Z1。
此外，與此相反，當(dāng)數(shù)據(jù)寫入動作中強電介質(zhì)電容器Cs的殘留極化狀態(tài)為s＝1時，如圖6A所示，在運算動作(Op.)中，在耦合節(jié)點11中產(chǎn)生的電位VA＝VA(1)。因為電位VA(1)比晶體管MP的閾值電壓Vth小，所以晶體管MP成為OFF。即，晶體管MP的輸出信號Z2＝NC(非連接狀態(tài))。
又，在數(shù)據(jù)讀出動作中令第二被運算數(shù)據(jù)x＝0時，與強電介質(zhì)電容器Cs的殘留極化狀態(tài)如何無關(guān)，晶體管MP成為OFF。所以，如果將基準電壓c＝0時的運算動作(Op.)的結(jié)果匯集在真值表中，則如圖6B所示。
另一方面，當(dāng)基準電壓c＝1時，在運算動作(Op.)中從圖7A用圖解法能夠求得在耦合節(jié)點11產(chǎn)生的電位VA。如果將這時的運算動作(Op.)的結(jié)果匯集在真值表中，則如圖7B所示。
如果使晶體管MP的ON、OFF與z＝1、z＝0對應(yīng)，則晶體管MP的ON、OFF能夠由下列公式表示。
z＝/c AND x AND/s OR c AND(x OR/s)這樣一來，能夠利用來自強電介質(zhì)電容器Cs的數(shù)據(jù)讀出動作進行邏輯運算。
這樣，該邏輯運算電路1能夠非易失性地將數(shù)據(jù)存儲在強電介質(zhì)電容器Cs中，并且利用數(shù)據(jù)寫入動作(WO)和數(shù)據(jù)讀出動作(RO)進行邏輯運算。如果用等效邏輯電路表示邏輯運算電路1，則成為圖8A那樣。在圖8A的等效邏輯電路中，13是利用數(shù)據(jù)寫入動作(WO)的邏輯運算單元，15是利用數(shù)據(jù)讀出動作(RO)的邏輯運算單元。此外，如果用符號表示邏輯運算電路1，則成為圖8B那樣。
又，在邏輯運算電路1中，如上所述，作為用于負載的元件，用具有與用于存儲的強電介質(zhì)電容器Cs大致相同的經(jīng)歷特性的強電介質(zhì)電容器Cs′。而且，以讓用于負載的強電介質(zhì)電容器Cs′的殘留極化狀態(tài)與用于存儲的強電介質(zhì)電容器Cs的殘留極化狀態(tài)相反的方式，積極地變更用于負載的強電介質(zhì)電容器Cs′的殘留極化狀態(tài)。
結(jié)果，當(dāng)在運算動作(Op.)中令基準電位c＝0時，如圖6A所示，即便將第二被運算數(shù)據(jù)x＝1賦予殘留極化狀態(tài)s＝0的用于存儲的強電介質(zhì)電容器Cs，強電介質(zhì)電容器Cs也不發(fā)生極化反相。當(dāng)然，在殘留極化狀態(tài)s＝0、第二被運算數(shù)據(jù)x＝1以外的組合中，強電介質(zhì)電容器Cs也不發(fā)生極化反相。
當(dāng)在運算動作(Op.)中令基準電位c＝1時，如圖7A所示，用于存儲的強電介質(zhì)電容器Cs也不發(fā)生極化反相。同樣，用于負載的強電介質(zhì)電容器Cs′也不發(fā)生極化反相。即，在邏輯運算電路1中，可以進行非破壞讀出。
又，當(dāng)在運算動作(Op.)中令基準電位c＝0時，如圖6A所示，當(dāng)將第二被運算數(shù)據(jù)x＝1賦予殘留極化狀態(tài)s＝0的用于存儲的強電介質(zhì)電容器Cs時耦合節(jié)點11表示的電位VA＝VA(0)、和當(dāng)將第二被運算數(shù)據(jù)x＝1賦予殘留極化狀態(tài)s＝1的用于存儲的強電介質(zhì)電容器Cs時耦合節(jié)點11表示的電位VA＝VA(1)之差變得極大。
同樣，當(dāng)在運算動作(Op.)中令基準電位c＝1時，如圖7A所示，當(dāng)將第二被運算數(shù)據(jù)x＝0賦予殘留極化狀態(tài)s＝0的用于存儲的強電介質(zhì)電容器Cs時耦合節(jié)點11表示的電位VA＝VA(0)、和當(dāng)將第二被運算數(shù)據(jù)x＝0賦予殘留極化狀態(tài)s＝1的用于存儲的強電介質(zhì)電容器Cs時耦合節(jié)點11表示的電位VA＝VA(1)之差也變得極大。即，我們看到在數(shù)據(jù)讀出動作中的讀出余量變得極大。
回到圖2，在接著運算動作(Op.)進行的復(fù)原動作(Res.)中，與運算動作的情形相同，分別將“0”、“0”給予控制線WL、RL。又，與運算動作的情形相反，分別將基準電位c＝0、第二被運算數(shù)據(jù)x＝1給予位線BL1、BL2。
如圖5C所示，在復(fù)原動作(Res.)中，與運算動作的情形相同，使晶體管Mw、M1、M2都成為OFF。所以，與運算動作的情形相反，分別將c＝0、x＝1賦予強電介質(zhì)電容器Cs的第二端子5和強電介質(zhì)電容器Cs′的第四端子9。
如上所述，強電介質(zhì)電容器Cs和強電介質(zhì)電容器Cs′都具有在運算動作中不發(fā)生極化反相的構(gòu)成。但是，到不發(fā)生極化反相，也存在著由于運算動作在強電介質(zhì)電容器Cs和強電介質(zhì)電容器Cs′的經(jīng)歷特性中發(fā)生畸變的可能性。
為了糾正該畸變，在復(fù)原動作中，將與運算動作的情形反方向的電壓賦予串聯(lián)連接強電介質(zhì)電容器Cs和強電介質(zhì)電容器Cs′構(gòu)成的合成強電介質(zhì)電容器。
下面，圖9表示根據(jù)本發(fā)明另一實施方式的邏輯運算電路21的電路圖。邏輯運算電路21具有在上述邏輯運算電路1中附加晶體管M3、M4的構(gòu)成。
晶體管MP的輸入端子，經(jīng)過晶體管M3與作為第一基準電位的接地電位GND連接。晶體管MP的輸出端子與輸出線ML連接。輸出線ML，經(jīng)過晶體管M4與作為第二基準電位的電源電位Vdd連接。晶體管M3、M4的柵極端子與預(yù)置線PRE連接。
晶體管M3是N溝道MOSFET(金屬·氧化物·半導(dǎo)體型場效應(yīng)晶體管)，晶體管M4是P溝道MOSFET(金屬·氧化物·半導(dǎo)體型場效應(yīng)晶體管)。
圖10是將邏輯運算電路21用作利用數(shù)據(jù)寫入動作進行邏輯運算的電路時的時序圖。一面參照圖10，一面說明用邏輯運算電路21進行寫入邏輯運算時的動作。當(dāng)寫入邏輯運算時，如圖10所示，以數(shù)據(jù)寫入動作(WO)、數(shù)據(jù)讀出動作(RO)的順序?qū)嵤?shù)據(jù)寫入動作(WO)、數(shù)據(jù)讀出動作(RO)。
在數(shù)據(jù)寫入動作(WO)中，以s初始化動作(Write s＝1)、寫入運算動作(WOp.)的順序?qū)嵤﹕初始化動作(Write s＝1)、寫入運算動作(WOp.)。首先，在s初始化動作(Write s＝1)中，分別將“1”、“0”給予控制線WL，RL。又，將“0”給予位線BLw，將“1”給予位線BL1、BL2。
因此，將強電介質(zhì)電容器Cs的殘留極化狀態(tài)初始化到s＝1。當(dāng)然，將強電介質(zhì)電容器Cs′的殘留極化狀態(tài)初始化到s′＝0。通過s初始化動作，能夠決定下面進行的寫入運算動作(WOp.)中的邏輯算子。
在接著s初始化動作(Write s＝1)進行的寫入運算動作(WOp.)中，分別將“1”、“0”給予控制線WL，RL。又，將作為第三被運算數(shù)據(jù)的y1給予位線BLw，將作為第四被運算數(shù)據(jù)的y2給予位線BL1、BL2。這里，成為y1＝0、y2＝0。在該動作中，更新強電介質(zhì)電容器Cs的殘留極化狀態(tài)s和強電介質(zhì)電容器Cs′的殘留極化狀態(tài)s′。
即，通過數(shù)據(jù)寫入動作(WO)，進行下列公式的運算，并且存儲運算結(jié)果。
s＝/sb AND/y1 AND y2 OR sb AND(/y1 OR y2)在圖10的例子中，通過s初始化動作(Write s＝1)使sb＝1，所以上列公式變成如下的樣子。
s＝/y1 OR y2在接著進行的數(shù)據(jù)讀出動作(RO)中，以初始化動作(Init.)、運算動作(Op.)的順序?qū)嵤┏跏蓟瘎幼?Init.)、運算動作(Op.)。在初始化動作(Init.)中，分別將“0”、“1”給予控制線WL，RL。又，將基準電位c＝0給予位線BL1、BL2。
通過該動作，能夠不改變強電介質(zhì)電容器Cs和強電介質(zhì)電容器Cs′的殘留極化狀態(tài)s和s′，將耦合節(jié)點11預(yù)充電到與預(yù)定的邏輯算子對應(yīng)的基準電位c。
在接著初始化動作(Init.)進行的運算動作(Op.)中，如圖10所示，分別將“0”、“0”給予控制線WL，RL。又，分別將x＝1、c＝0給予位線BL1、BL2。在該動作中按照在耦合節(jié)點11中生成的電位，晶體管MP成為ON或OFF。
如果使晶體管MP的ON、OFF與z＝1、z＝0對應(yīng)，則晶體管MP的ON、OFF能夠用下列公式表示。
z＝/c AND x AND/s OR c AND(x OR/s)在圖10的例子中，因為根據(jù)初始化動作(Init.)和運算動作(Op.)使x＝1、c＝0，所以上列公式變成如下的樣子。
z＝/s如果將上述的數(shù)據(jù)寫入動作(WO)的運算內(nèi)容代入到上列公式，則結(jié)果，在圖10的例子中，進行下列公式的運算。
z＝/(/y1 OR y2)＝y(tǒng)1 AND/y2圖11A、圖11C分別是在圖10的例子中的邏輯運算電路21的等效電路、符號圖。
另一方面，在s初始化動作中如令s＝0，則能夠進行下列公式的運算。
z＝y(tǒng)1 OR/y2圖11B、圖11D分別是在s初始化動作中令s＝0時邏輯運算電路21的等效電路、符號圖。這樣一來，能夠利用到強電介質(zhì)電容器Cs的數(shù)據(jù)寫入動作進行所要的邏輯運算。
此外，在運算動作(Op.)中，如圖10所示，因為將“1”給予預(yù)置線PRE，所以輸出線ML的電位，與z＝1、z＝0對應(yīng)，分別成為“L”、“H”電平。又，在運算動作(Op.)以外的動作中，因為將0給予預(yù)置線PRE，所以輸出線ML的電位成為“H”電平(晶體管MP處于OFF狀態(tài))。
下面，圖12是將邏輯運算電路21用作利用數(shù)據(jù)寫入動作進行邏輯運算的電路時的時序圖。一面參照圖12，一面說明用邏輯運算電路21進行讀出邏輯運算時的動作。當(dāng)進行讀出邏輯運算時，如圖12所示，接著數(shù)據(jù)寫入動作(WO)實施數(shù)據(jù)讀出動作(RO)。
首先，在數(shù)據(jù)寫入動作(WO)中，分別將“1”、“0”給予控制線WL，RL。又，將y1＝/y給予位線BLw，將y2＝y(tǒng)給予位線BL1、BL2。
在該動作中，更新強電介質(zhì)電容器Cs的殘留極化狀態(tài)s和強電介質(zhì)電容器Cs′的殘留極化狀態(tài)s′。即，通過數(shù)據(jù)寫入動作(WO)，進行下列公式的運算，并且存儲運算結(jié)果。
s＝/sb AND/y1 AND y2 OR sb AND(/y1 OR y2)在圖12的例子中，因為令y1＝y(tǒng)、y2＝y(tǒng)，所以上列公式變成如下的樣子。
s＝y(tǒng)即，在數(shù)據(jù)寫入動作(WO)中，存儲y作為第一被運算數(shù)據(jù)s。
在接著進行的數(shù)據(jù)讀出動作(RO)中，以初始化動作(Init.)、運算動作(Op.)的順序?qū)嵤┏跏蓟瘎幼?Init.)、運算動作(Op.)。在初始化動作(Init.)中，分別將“0”、“1”給予控制線WL，RL。又，將基準電位c給予位線BL1、BL2。
通過該動作，能夠不改變強電介質(zhì)電容器Cs和強電介質(zhì)電容器Cs′的殘留極化狀態(tài)s和s′，將耦合節(jié)點11預(yù)充電到與預(yù)定的邏輯算子對應(yīng)的基準電位c。
在接著初始化動作(Init.)進行的運算動作(Op.)中，如圖12所示，分別將“0”、“0”給予控制線WL、RL。又，分別將第二被運算數(shù)據(jù)x、基準電位c給予位線BL1、BL2。在該動作中按照在耦合節(jié)點11產(chǎn)生的電位，晶體管MP成為ON或OFF。
如果使晶體管MP的ON、OFF與z＝1、z＝0對應(yīng)，則晶體管MP的ON、OFF能夠用下列公式表示。
z＝/c AND x AND/s OR c AND(x OR/s)如果將上述的數(shù)據(jù)寫入動作(WO)的運算內(nèi)容代入到上列公式，則結(jié)果，在圖12的例子中，進行下列公式的運算。
z＝/c AND x AND/y OR c AND(x OR/y)圖13A、圖13C分別是在圖12的例子中，令基準電位c＝0時邏輯運算電路21的等效電路、符號圖。另一方面，圖13B、圖13D分別是在圖12的例子中，令基準電位c＝1時邏輯運算電路21的等效電路、符號圖。這樣一來，能夠利用到強電介質(zhì)電容器Cs的數(shù)據(jù)讀出動作進行所要的邏輯運算。
此外，在運算動作(Op.)中，如圖12所示，因為將“1”給予預(yù)置線PRE，所以輸出線ML的電位，與z＝1、z＝0對應(yīng)，分別成為“L”、“H”電平。又，在運算動作(Op.)以外的動作中，因為將“0”給予預(yù)置線PRE，所以輸出線ML的電位成為“H”電平(晶體管MP處于OFF狀態(tài))。
圖14也是將邏輯運算電路21用作利用數(shù)據(jù)讀出動作進行邏輯運算的電路時的時序圖。用邏輯運算電路21進行讀出邏輯運算這點與圖12的例子相同。但是在圖14的例子中，在數(shù)據(jù)讀出動作(RO)的最后進行復(fù)原動作(Res.)這點與圖12的例子不同。
如圖14所示，在接著運算動作(Op.)進行的復(fù)原動作(Res.)中，與運算動作的情形相同，分別將“0”、“0”給予控制線WL、RL。另一方面，與運算動作的情形相反，分別將基準電位c、第二被運算數(shù)據(jù)x給予位線BL1、BL2。
圖15A、15B、圖15C分別是表示在圖14的例子中，當(dāng)初始化動作(Init.)、運算動作(Op.)、復(fù)原動作(Res.)時的強電介質(zhì)電容器Cs和強電介質(zhì)電容器Cs′的極化狀態(tài)的圖。
一面參照圖15A、15B、圖15C，一面著眼于強電介質(zhì)電容器Cs，說明其極化狀態(tài)。在圖15A表示的初始化動作(Init.)中呈現(xiàn)由P2表示的極化狀態(tài)(殘留極化狀態(tài))的強電介質(zhì)電容器Cs由于圖15B表示的運算動作(Op.)成為由P5表示的極化狀態(tài)。
在由P5表示的極化狀態(tài)中在強電介質(zhì)電容器Cs中不產(chǎn)生極化反相，但是稍稍從由P2表示的本來的殘留極化狀態(tài)偏向。所以，當(dāng)原封不動地放置或重復(fù)同樣的數(shù)據(jù)讀出動作時，強電介質(zhì)電容器Cs的經(jīng)歷特性變化，存在著會妨礙正確的數(shù)據(jù)讀出的擔(dān)心。
因此，在圖14的例子中，通過實施圖15C表示的復(fù)原動作(Res.)，強制地變動強電介質(zhì)電容器Cs的極化狀態(tài)，直到由P6表示的極化狀態(tài)為止。通過該動作，能夠糾正由運算動作(Op.)產(chǎn)生的強電介質(zhì)電容器Cs的極化狀態(tài)的偏向。
下面，圖16A表示根據(jù)本發(fā)明的又一實施方式的邏輯運算電路3 1的電路圖。邏輯運算電路31備有與圖1所示的上述邏輯運算電路1相同的電路構(gòu)成。
但是，在邏輯運算電路31中，在數(shù)據(jù)寫入動作(WO)中，作為第三被運算數(shù)據(jù)將/y給予位線BLw，作為第四被運算數(shù)據(jù)將y給予位線BL1和BL2，所以，如果用符號表示邏輯運算電路31，則成為圖16B的樣子。
圖17是表示邏輯運算電路31的動作的時序圖的一例。該時序圖，在表示邏輯運算電路1的動作的時序圖(請參照圖2)中，令第三被運算數(shù)據(jù)y1＝/y、第四被運算數(shù)據(jù)y2＝y(tǒng)。
所以，即便在圖17的例子中，如果使晶體管MP的ON、OFF與z＝1、z＝0對應(yīng)，則結(jié)果，晶體管MP的ON、OFF，與圖12或圖14的例子的情形相同，能夠由下列公式表示。
z＝/c AND x AND/y OR c AND(x OR/y)所以，如圖17所示，通過令基準電位為c＝0、c＝1，在同一邏輯運算電路31中，可以實施下面所示的2類邏輯運算。
z＝x AND/y，z＝x OR/y此外，圖18A、圖18B、圖18C、圖19A、圖19B分別是用于說明邏輯運算電路31的數(shù)據(jù)寫入動作(WO)、數(shù)據(jù)讀出動作中的初始化動作(RO，Init.)、數(shù)據(jù)讀出動作中的運算動作(RO，Op.)、數(shù)據(jù)讀出動作中的復(fù)原動作(RO，Res.)、待機狀態(tài)(Standby)的電路圖。
因為這些說明各動作的電路圖分別是在說明邏輯運算電路1的各動作的電路圖(圖3A、圖5A～圖5C、圖3B)中，令第三被運算數(shù)據(jù)y1＝/y、第四被運算數(shù)據(jù)y2＝y(tǒng)的情況，所以省略對它們的說明。
通過串聯(lián)和/或并聯(lián)地配置多個上述的種種邏輯運算電路，能夠?qū)崿F(xiàn)進行所需要的邏輯運算的邏輯運算裝置。
圖20是表示作為利用上述邏輯運算電路3 1的邏輯運算裝置的相聯(lián)存儲器(Content Addressable Memory)41的框圖。相聯(lián)存儲器41具有作為檢索一致裝置起作用的構(gòu)成，備有檢索字保持單元43、字電路排列單元45、寫入驅(qū)動單元47、輸出電路單元49。
檢索字保持單元43保持作為檢索對象的檢索字X。字電路排列單元45備有多個字電路46、……。寫入驅(qū)動單元47進行將多個參照字Bi寫入到字電路排列單元45中的動作。輸出電路單元49根據(jù)字電路排列單元45的輸出進行預(yù)定的處理。
圖21是用與邏輯運算電路31同樣的邏輯運算電路53，55，……實現(xiàn)字電路46時的電路圖。圖22A是將一對邏輯運算電路53，55作為構(gòu)成要素的CAM單元(Content Addressable Memory Cell(相聯(lián)存儲器單元))51的電路圖。1個CAM單元51進行1位的一致判斷。
圖23是表示CAM單元51的動作的時序圖。在CAM單元51中，接著數(shù)據(jù)寫入動作(WO)進行數(shù)據(jù)讀出動作(RO)。此外，圖23的第一列(左端)表示到CAM單元51的數(shù)據(jù)寫入動作(WO)，第二列(從左數(shù)第二)表示經(jīng)過位線BLj1a、BLj1b、BLj2a、BLj2b傳送寫入到構(gòu)成下一行字電路的同列的CAM單元的數(shù)據(jù)。
構(gòu)成圖22A所示的CAM單元51的邏輯運算電路53中的位線BLj2a、BLj2b、BLj1b與圖16所示的邏輯運算電路31中的位線BL1、BL2、BLw對應(yīng)。又，構(gòu)成CAM單元51的邏輯運算電路55中的位線BLj1a、BLj1b、BLj2a與邏輯運算電路31中的位線BL1、BL2、BLw對應(yīng)。
所以，如果比較圖23和圖17的時序圖，則我們看到CAM單元51的邏輯運算電路53和邏輯運算電路55，分別，實施下面所示的邏輯運算。
zi31u＝x31 OR bi31，zi31d＝/x31 OR/bi31
圖22B是將CAM單元51作為邏輯電路表現(xiàn)出來的圖。在上面的2個公式中當(dāng)左式的zi31u成為“1”時，邏輯運算電路53的晶體管54成為ON，當(dāng)右式的zi31d成為“1”時，邏輯運算電路55的晶體管56成為ON。
所以，當(dāng)x31和bi31不同時，晶體管54、56雙方成為ON，當(dāng)x31和bi31相同時，晶體管54、56中某一方成為OFF。又，構(gòu)成CAM單元51的晶體管54和晶體管56串聯(lián)連接。
因此，如果參照圖21，則CAM單元51的輸出電位，當(dāng)x31和bi31不同的時候成為“0”，當(dāng)x31和bi31相同的時候成為“1”。即，能夠?qū)AM單元51考慮為算出x31 EXNORbi31(x31和bi31的“異或非”)的電路。
如圖21所示，構(gòu)成字電路46的其它CAM單元也具有與CAM單元51同樣的構(gòu)成，將這些CAM單元的輸出全部并聯(lián)連接起來。
所以，在字電路46中，只有當(dāng)全部32位的檢索字X和參照字Bi完全一致時，才有Zi(X，Bi)＝0，在除此以外的情形中，Zi(X，Bi)＝1。即，我們看到在字電路46中，根據(jù)下列公式，算出Zi(X，Bi)。
Zi(X，Bi)＝0 (X＝Bi)，1(X≠Bi)這樣，用圖16所示的邏輯運算電路31，能夠?qū)崿F(xiàn)兼?zhèn)浯鎯δ芎瓦\算功能的檢索一致裝置。
下面，圖24是表示作為利用上述邏輯運算電路31的邏輯運算裝置的相聯(lián)存儲器(Content Addressable Memory)61的框圖。相聯(lián)存儲器61具有作為大小比較裝置起作用的構(gòu)成，備有檢索字保持單元63、字電路排列單元65、寫入驅(qū)動單元67、輸出電路單元69。
檢索字保持單元63保持作為檢索對象的檢索字X。字電路排列單元65備有多個字電路66、……。寫入驅(qū)動單元67進行將多個參照字Bi寫入到字電路排列單元65中的動作。輸出電路單元69根據(jù)字電路排列單元65的輸出進行預(yù)定的處理。
圖25是用與邏輯運算電路31同樣的邏輯運算電路73，75，……實現(xiàn)字電路66時的電路圖。圖26A是將一對邏輯運算電路73，75作為構(gòu)成要素的CAM單元(Content Addressable Memory Cell)71的電路圖。
圖27是表示CAM單元71的動作的時序圖。在CAM單元71中，接著數(shù)據(jù)寫入動作(WO)進行在數(shù)據(jù)讀出動作(RO)。此外，圖27的第一列(左端)表示到CAM單元71的數(shù)據(jù)寫入動作(WO)，第二列(從左數(shù)第二)表示經(jīng)過位線BLjc0a、BLjc0b、BLjc1a、BLjc1b、BLjw傳送寫入到構(gòu)成下一行字電路的同列的CAM單元的數(shù)據(jù)。
構(gòu)成圖26A所示的CAM單元71的邏輯運算電路73中的位線BLjc0a、BLjc0b、BLjw與圖16所示的邏輯運算電路31中的位線BL1、BL2、BLw對應(yīng)。又，構(gòu)成CAM單元71的邏輯運算電路75中的位線BLjc1a、BLjc1b、BLjw與邏輯運算電路31中的位線BL1、BL2、BLw對應(yīng)。
所以，如果比較圖27和圖17的時序圖，則我們看到CAM單元71的邏輯運算電路73和邏輯運算電路75，分別，實施下面所示的邏輯運算。
zi31u＝x31 AND/bi31，zi31d＝x31 OR/bi31圖26B是表示CAM單元71作為邏輯電路的圖。在上面的2個公式中當(dāng)左式的zi31u成為“1”時，邏輯運算電路73的晶體管74成為ON，當(dāng)右式的zi31d成為“1”時，邏輯運算電路75的晶體管76成為ON。
另一方面，x31 AND/bi31＝1意味著x31＞bi31，x31 AND/bi31＝0意味著x31＜bi31。又，x31 OR/bi31＝1意味著x31＞＝bi31，x31 OR/bi31＝0意味著x31＜bi31。
所以，當(dāng)x31＞bi31時，晶體管74成為ON，當(dāng)x31＜＝bi31時，晶體管74成為OFF。又，當(dāng)x31＞＝bi31時，晶體管76成為ON，當(dāng)x31＜bi31時，晶體管76成為OFF。
如圖25所示，構(gòu)成字電路66的其它CAM單元，除了最下位(圖的右端)的CAM單元外，具有與CAM單元71相同的構(gòu)成。最下位的CAM單元只由與CAM單元71的邏輯運算電路73相當(dāng)?shù)倪壿嬤\算電路構(gòu)成。
因此，如果參照圖25，則我們看到字電路66具有，當(dāng)構(gòu)成檢索字X的各位xj中至少1個著眼位xm的位值比與它對應(yīng)的參照字Bi的位bim的位值大，并且，構(gòu)成檢索字X的位xj中比著眼位xm上位的各位xk的位值分別和與它們對應(yīng)的參照字Bi的各位bik的位值相等時，生成檢索字X比參照字Bi大的比較判斷輸出的構(gòu)成。
即，在字電路66中，比較全部32位的檢索字X和參照字Bi的大小，只有當(dāng)檢索字X比參照字Bi大時，Zi(X，Bi)＝1，在除此以外的情形中，Zi(X，Bi)＝0。即，我們看到在字電路66中，根據(jù)下列公式，算出Zi(X，Bi)。
Zi(X，Bi)＝1 (X＞Bi)，0(X＜＝Bi)但是，Zi(X，Bi)＝gn-1 OR gen-1 AND(gn-2 OR gen-2 AND(gn-3OR…ge2 AND(gl OR gel AND g0))…)。
即，Zi(X，Bi)＝gn-1 OR gen-1 AND gn-2 OR gen-1 AND gen-2 ANDgn-3 OR…ge2 AND gel AND g0。
這里，gi＝xj AND/bij，gej＝xj OR/bij，這樣，用圖16所示的邏輯運算電路31，能夠?qū)崿F(xiàn)兼?zhèn)浯鎯δ芎瓦\算功能的大小比較裝置。
下面，圖28A表示根據(jù)本發(fā)明的又一實施方式的邏輯運算電路81的電路圖。邏輯運算電路81是用于進行流水線處理的邏輯運算裝置的邏輯運算電路的一例。
邏輯運算電路81備有在耦合節(jié)點11連接的用于存儲的強電介質(zhì)電容器Cs和用于負載的強電介質(zhì)電容器Cs′、在耦合節(jié)點11與柵極端子連接的晶體管MP，進一步，在備有晶體管Mw、M3、M4這點上，與圖9所示的邏輯運算電路21類似。
但是，代替邏輯運算電路21的晶體管M1、M2，備有晶體管M5、M6、M7、M8，進一步，在備有反相器83這點上，與邏輯運算電路21不同。
即，在邏輯運算電路81中，形成經(jīng)過晶體管M7，將“1”給予強電介質(zhì)電容器Cs的第二端子5，經(jīng)過晶體管M8，將“0”給予強電介質(zhì)電容器Cs′的第四端子9的構(gòu)成。晶體管M7、M8的柵極端子分別與時鐘線CLK1、CLK2連接。
形成經(jīng)過晶體管Mw，將第三被運算數(shù)據(jù)y1給予耦合節(jié)點11，經(jīng)過晶體管M6，將第四被運算數(shù)據(jù)y2給予強電介質(zhì)電容器Cs′的第四端子9的構(gòu)成。又，形成經(jīng)過晶體管M5將強電介質(zhì)電容器Cs′的第四端子9和強電介質(zhì)電容器Cs的第二端子5連接起來的構(gòu)成。
所以，經(jīng)過晶體管M5和M6，將第四被運算數(shù)據(jù)y2給予強電介質(zhì)電容器Cs的第二端子5。使晶體管Mw、M5的柵極端子一起與時鐘線/CLK2連接，使晶體管M6的柵極端子與時鐘線/CLK1連接。
使晶體管M3、M4的柵極端子均與時鐘線CLK2連接。又，經(jīng)過輸出線ML、反相器83取出晶體管MP的輸出信號。圖28B是邏輯運算電路81的符號圖。
下面，我們說明邏輯運算電路81的動作。圖29是表示邏輯運算電路81的動作時序圖的一例。圖30A、圖30B分別是用于說明邏輯運算電路81的復(fù)位動作(Reset)、數(shù)據(jù)寫入動作(WO)的電路圖。圖31A、圖31B是用于說明邏輯運算電路81的數(shù)據(jù)讀出動作(RO)的電路圖。
如圖29所示，在邏輯運算電路81中，以復(fù)位動作(Reset)、數(shù)據(jù)寫入動作(WO)、數(shù)據(jù)讀出動作(RO)順序?qū)嵤?個循環(huán)的動作。
在復(fù)位動作(Reset)中，分別將“1”、“0”、“0”、“1”給予時鐘線CLK1、/CLK1、CLK2、/CLK2。所以，如圖30A所示，通過復(fù)位動作(Reset)，強電介質(zhì)電容器Cs、強電介質(zhì)電容器Cs′的殘留極化狀態(tài)，分別，成為s＝1、s′＝0。
如圖29所示，在接著實施的數(shù)據(jù)寫入動作(WO)中，分別將“0”、“1”、“0”、“1”給予時鐘線CLK1、/CLK1、CLK2、/CLK2。
所以，如圖30B所示，在數(shù)據(jù)寫入動作(WO)中，更新強電介質(zhì)電容器Cs的殘留極化狀態(tài)s和強電介質(zhì)電容器Cs′的殘留極化狀態(tài)s′。即，通過數(shù)據(jù)寫入動作(WO)，進行下列公式的運算，并且存儲運算結(jié)果。
s＝/sb AND/y1 AND y2 OR sb AND(/y1 OR y2)在本例中，因為通過復(fù)位動作(Reset)，使sb＝1，所以上列公式變成如下的樣子。
s＝/y1 OR y2＝/(y1 AND/y2)此外，強電介質(zhì)電容器Cs′的新殘留極化狀態(tài)s′由下列公式表示。
s＇＝y(tǒng)1 AND/y2如圖29所示，在接著進行的數(shù)據(jù)讀出動作(RO)中，以初始化動作(Init.)、運算動作(Op.)的順序?qū)嵤┏跏蓟瘎幼?Init.)、運算動作(Op.)。在初始化動作(Init.)中，分別將“0”、“1”、 “0”、“1”給予時鐘線CLK1、/CLK1、CLK2、/CLK2。又成為y1＝0、y2＝0。
如圖31A所示，通過該動作，能夠不改變強電介質(zhì)電容器Cs和強電介質(zhì)電容器Cs′的殘留極化狀態(tài)s和s′，使耦合節(jié)點11預(yù)充電到與預(yù)定的邏輯算子對應(yīng)的基準電位c。在該例中，基準電位c＝0。
在接著初始化動作(Init.)進行的運算動作(Op.)中，如圖29所示，分別將“1”、“0”、“1”、“0”給予時鐘線CLK1、/CLK1、CLK2、/CLK2。
如圖31B所示，分別將“1”、“0”賦予強電介質(zhì)電容器Cs的第二端子5和強電介質(zhì)電容器Cs′的第四端子9。即，第二被運算數(shù)據(jù)x、與預(yù)定邏輯算子對應(yīng)的基準電位c，分別，成為x＝1、c＝0。在該動作中按照在耦合節(jié)點11產(chǎn)生的電位，晶體管MP成為ON或OFF。
如果使晶體管MP的ON、OFF與z＝1、z＝0對應(yīng)，則晶體管MP的ON、OFF能夠用下列公式表示。
z＝/c AND x AND/s OR c AND(x OR/s)在本例中，因為如上述那樣，x＝1、c＝0，所以上列公式成如下所示。
z＝/s如果將上述的數(shù)據(jù)寫入動作(WO)的運算內(nèi)容代入到上列公式，則結(jié)果，在圖28所示的邏輯運算電路81中，進行下列公式的運算。
z＝//(y1 AND/y2)＝y(tǒng)1 AND/y2此外，在復(fù)位動作(Reset)中，如果令s＝0，則能夠進行下列公式的運算。
z＝y(tǒng)1 OR/y2圖32是表示用多個邏輯運算電路的流水線邏輯運算裝置的一例的框圖。圖32所示流水線邏輯運算裝置91是將一連串的邏輯運算分割成多個階段，順次連續(xù)實施的流水線處理的裝置。
在本例中，具有將邏輯運算分割成3個階段進行的構(gòu)成。串聯(lián)連接用于分別實施第一階段(Stagel)、第二階段(Stage2)、第三階段(Stage3)的運算的第一階段運算單元93、第二階段運算單元95、第三階段運算單元97。
在本例中，各階段運算單元93、95、97分別作為用許多上述邏輯運算電路81的功能通過門網(wǎng)絡(luò)(FPGNFunctionl pass-gate network)來實現(xiàn)。
第一階段運算單元93和第三階段運算單元97均構(gòu)成為根據(jù)時鐘線CLK1和CLK2的信號進行動作，第二階段運算單元95構(gòu)成為根據(jù)時鐘線CLK1和CLK3的信號進行動作。
圖33是表示流水線邏輯運算裝置91的動作時序圖的一例。如圖33所示，時鐘線CLK3的信號是使時鐘線CLK2的信號延遲1/2循環(huán)的信號。所以，以第一階段(Stage1)、第二階段(Stage2)、第三階段(Stage3)的順序，每次延遲1/2循環(huán)一個接一個地進行運算動作。
這樣，例如如果用多個邏輯運算電路81實施流水線處理，則因為不需要用各個電路進行流水線處理需要的存儲和運算，所以能夠大幅度削減布線需要的空間。
圖34是表示將圖32所示的流水線邏輯運算裝置作為全加法器具體化時的構(gòu)成框圖。圖34所示的全加法器101是通過流水線處理進行帶符號二進制數(shù)的加法的全加法器(Pipelined Signed-digit full adder(流水線處理的帶符號數(shù)字的全加法器))。
全加法器101將帶符號二進制數(shù)的加法分割成4個階段，順次連續(xù)地進行。將用于分別實施第一階段、第二階段、第三階段、第四階段運算的第一階段運算單元101a、第二階段運算單元101b、第三階段運算單元101c、第四階段運算單元101d串聯(lián)連接起來。
在本例中，第一～第四階段運算單元101a～101d，分別作為將上述邏輯運算電路81用作功能通過門(FPFunctionl pass-gate)的功能通過門網(wǎng)絡(luò)(FPGNFunctionl pass-gate network)來實現(xiàn)。
第一階段運算單元101a和第三階段運算單元101c均構(gòu)成為根據(jù)時鐘線CLK1和CLK2的信號進行動作，第二階段運算單元101b和第四階段運算單元101d均構(gòu)成為根據(jù)時鐘線CLK1和CLK3的信號進行動作。
所以，在圖34的全加法器101中，以第一階段、第二階段、第三階段、第四階段的順序，每次延遲1/2循環(huán)一個接一個地進行加法動作。圖35是用邏輯電路實現(xiàn)全加法器101的等效電路圖。
如從圖34和圖35可以看到的那樣，全加法器101的第一階段運算單元101a，用2個邏輯運算電路81，算出與作為帶符號二進制數(shù)的被加數(shù)(ai+，ai-)和加數(shù)(bi+，bi-)對應(yīng)的2個二進制數(shù)(ai+OR ai-)和(bi+ORbi-)并存儲起來。
又，第一階段運算單元101a，用另外2個邏輯運算電路81，根據(jù)被加數(shù)(ai+，ai-)和加數(shù)(bi+，bi-)，算出ki＝ai+OR bi+和在該位中的第一進位信息hi＝ai-OR bi-并存儲起來。
第二階段運算單元101b，用并聯(lián)連接的一對邏輯運算電路81，算出與在前一階段中存儲的2個二進制數(shù)(ai+OR ai-)和(bi+OR bi-)的“異或”對應(yīng)的1個二進制數(shù)li＝(ai+OR ai-)EXOR(bi+OR bi-)，作為第一加法結(jié)果，并存儲起來。
又，第二階段運算單元101b，取入在前一階段中存儲的ki和第一進位信息hi，用2個邏輯運算電路81存儲起來。
第三階段運算單元101c，用并聯(lián)連接的另一對邏輯運算電路81，算出與在前一階段中存儲的第一加法結(jié)果li和來自前位的第一進位信息hi-1＝ai-1-OR bi-1-的“異或”對應(yīng)的1個二進制數(shù)αi＝li EXOR hi-1，作為第二加法結(jié)果，并存儲起來。
又，第三階段運算單元101c，根據(jù)在前一階段中存儲的ki、第一加法結(jié)果li和來自前位的第一進位信息hi-1，用2個邏輯運算電路81，算出該位中的第二進位信息βi＝/li AND ki OR li AND/hi-1，并存儲起來。
第四階段運算單元101d，根據(jù)在前一階段中存儲的第二加法結(jié)果αi和來自前位的第二進位信息βi-1＝/li-1 AND ki-1 OR li-1 AND/hi-2，用2個邏輯運算電路81，根據(jù)下列公式算出作為該邏輯運算裝置101的加法結(jié)果的帶符號二進制數(shù)(si+，si-)。
si+＝/αi AND βi-1，si-＝αi AND/βi-1此外，假定帶符號二進制數(shù)(ai+，ai-)取(1，0)、(0，0)、(0，1)中的某個值，分別與1、0、-1對應(yīng)。即，也能夠定義帶符號二進制數(shù)(ai+，ai-)＝ai+-ai-。其它的帶符號二進制數(shù)也是同樣的。
圖35表示的邏輯運算裝置101的大致右半部分與加法結(jié)果運算單元對應(yīng)，大致左半部分與進位信息運算單元相當(dāng)。
圖36是表示將多個圖34所示的全加法器101用作要素運算裝置的流水線乘法器(Pipelined multiplier)一例的框圖。圖36所示的乘法器111是將乘法分割成多個水平順次連續(xù)地實施的流水線乘法處理的裝置。在本例中，乘法器111具有進行54×54位的二進制數(shù)的乘法的構(gòu)成。
乘法器111備有部分積生成單元112和加法單元117。部分積生成單元112備有布斯編碼器(Booth encoder)113和部分積生成器115，生成與被乘數(shù)和乘數(shù)的部分積對應(yīng)的帶符號部分積。
即，部分積生成單元112，首先，從全部54位的被乘數(shù)x和乘數(shù)y，用2階布斯算法(second-order Booth′s algorithm)，與乘數(shù)y的位數(shù)的大致1/2的個數(shù)相當(dāng)?shù)?7個部分積。在這些部分積中大致1/2的個數(shù)，即第偶數(shù)個的13個部分積是經(jīng)過反相(即使全部構(gòu)成位反相后)的部分積。用/PP2、/PP4、……/PP26表示經(jīng)過反相的部分積，用PP1、PP3、……、PP27表示非反相的部分積。
其次，部分積生成單元112，關(guān)于鄰接的一對部分積生成1個帶符號部分積。即，從部分積PP1和/PP2、PP3和/PP4、……、PP25和/PP26，分別生成帶符號部分積SDPP1、SDPP2、……、SDPP13。
例如，構(gòu)成為如果分別令部分積PP3、/PP4的第i位為ppi3、/ppi4，則生成第i位是帶符號二進制數(shù)(ppi3、/ppi4)那樣的帶符號部分積SDPP2。如果根據(jù)上述帶符號二進制數(shù)的定義(ai+，ai-)＝ai+-ai-，則(ppi3、/ppi4)＝ppi3-/ppi4。將這種關(guān)系的部分積PP3、/PP4、帶符號部分積SDPP2的關(guān)系表現(xiàn)為SDPP2＝(PP3，/PP4)＝PP3-/PP4。
如果用2的補數(shù)表現(xiàn)，則因為PP3+PP4＝PP3-/PP4-1，所以得到PP3+PP4＝SDPP2-1＝SDPP2+(0，1)。即，一對部分積PP3和PP4之和能夠作為在1個帶符號SDPP2的最下位的位上加上追加的帶符號二進制數(shù)(0，1)得到的帶符號二進制數(shù)表示出來。
同樣，另外一對部分積PP5和PP6之和能夠作為在1個帶符號SDPP3的最下位的位上加上追加的帶符號二進制數(shù)(0，1)得到的帶符號二進制數(shù)表示出來。即得到PP5+PP6＝SDPP3+(0，1)。關(guān)于除此以外的一對部分積也是同樣的。
此外，關(guān)于最后的部分積PP27，只用它生成帶符號部分積SDPP14。進一步，生成將要加在各帶符號部分積SDPP1～SDPP14的最下位的位上的帶符號二進制數(shù)(0，1)作為構(gòu)成要素的帶符號部分積SDPP15。這樣一來，生成與乘數(shù)y的位數(shù)的大致1/4相當(dāng)?shù)?5個帶符號部分積SDPP1～SDPP15。
加法單元17備有用于分別實施第一水平(level)、第二水平、第三水平、第四水平的加法的第一水平運算單元117a、第二水平運算單元117b、第三水平運算單元117c、第四水平運算單元117d。通過在加法單元17中，根據(jù)在部分積生成單元112中生成的帶符號部分積SDPP1～SDPP15，用Wallace-tree法順次實施各水平的加法，得到乘法結(jié)果。
各水平運算單元117a～117d，分別，備有1個以上的加法單元119(SADSignd-digit adder(帶符號數(shù)字加法器))。圖37是表示加法單元119的構(gòu)成的框圖。各加法單元119并聯(lián)連接與部分積生成單元112中生成的帶符號部分積的位數(shù)對應(yīng)數(shù)量的全加法器101，作為加法結(jié)果輸出該位數(shù)的帶符號二進制數(shù)。在該實施方式中，加法單元119的位數(shù)成為與被乘數(shù)x和乘數(shù)y的積的位數(shù)大致相同的位數(shù)。
第一水平運算單元117a，用并聯(lián)配置的7個加法單元119，并聯(lián)地實施輸入帶符號部分積SDPP15和SDPP1～SDPP13的加法，算出與在部分積生成單元112中生成的帶符號部分積的個數(shù)的實質(zhì)上1/2的個數(shù)相當(dāng)?shù)?個第一水平的加法結(jié)果，并存儲起來。
在圖36的例子中，在配置在第一水平運算單元117a的最左邊的加法單元119中，將帶符號部分積SDPP15和SDPP1加起來，在從左算起的第二個加法單元119中，將帶符號部分積SDPP2和SDPP3加起來，在配置在最右邊的加法單元119(圖中未畫出)中，將帶符號部分積SDPP12和SDPP13加起來。
例如，在第一水平運算單元117a的從左算起的第二個加法單元119中，因為將帶符號部分積SDPP2和SDPP3加起來，所以作為圖37所示的被加數(shù)a的各位值ai＝(ai+，ai-)，輸入作為帶符號部分積SDPP2的各位值的上述(ppi3，/ppi4)，作為加數(shù)b的各位值bi＝(bi+，bi-)，輸入作為帶符號部分積SDPP3的各位值的(ppi5，/ppi6)。
第二水平運算單元117b，用并聯(lián)配置的4個加法單元119，進行輸入前一水平的加法結(jié)果的加法，算出前一水平的實質(zhì)上1/2的個數(shù)的第二水平的加法結(jié)果，并存儲起來。
在圖36的例子中，在配置在第二水平運算單元117b的最左邊的加法單元119中，將配置在第一水平運算單元117a的最左邊的加法單元119和在從左算起的第二個加法單元119中算出的2個第一水平的加法結(jié)果加起來，得到1個第二水平的加法結(jié)果。第二水平運算單元117b的從左算起的第二個、第三個(圖中未畫出)的加法單元119也進行同樣的加法。
此外，配置在第二水平運算單元117b的最右邊的加法單元119(圖中未畫出)，進行在配置在第一水平運算單元117a的最右邊的加法單元119(圖中未畫出)中算出的1個第一水平的加法結(jié)果和帶符號部分積SDPP14的加法。這樣一來，得到4個第二水平的加法結(jié)果。
第三水平運算單元117c，通過用并聯(lián)配置的2個加法單元119，進行輸入在前一水平算出的2個加法結(jié)果的加法，算出與前一水平的實質(zhì)上1/2的個數(shù)相當(dāng)?shù)?個第三水平的加法結(jié)果，并存儲起來。
作為最終水平運算單位的第四水平運算單元117d，用1個加法單元119，進行輸入在前一水平算出的2個加法結(jié)果的加法，算出1個最終水平的加法結(jié)果，并且進行將算出的最終水平的加法結(jié)果作為與上述被乘數(shù)和乘數(shù)的積對應(yīng)的帶符號二進制數(shù)存儲起來的動作。
這樣，在該流水線乘法器111中，在部分積生成單元112中，用2階布斯算法(second-order Booth′s algorithm)，生成與被乘數(shù)x和乘數(shù)y有關(guān)的27個部分積PP1～PP27，并且根據(jù)生成的27個部分積，生成15個帶符號部分積SDPP1～SDPP15，在加法單元117中，通過用Wallace-tree法，將該15個帶符號部分積SDPP1～SDPP15加起來得到與被乘數(shù)x和乘數(shù)y的積對應(yīng)的帶符號二進制數(shù)。此后，如果進行預(yù)定的變換，則能夠得到被乘數(shù)x和乘數(shù)y的積。
圖38是表示利用圖28A所示的邏輯運算電路81的串并聯(lián)型流水線乘法器的構(gòu)成一例的框圖。該流水線乘法器141具有將4位的被乘數(shù)s和4位的乘數(shù)b的乘法分割成乘數(shù)b的位數(shù)即4個水平(level)順次連續(xù)地進行的構(gòu)成。如圖38所示，第一～第四水平運算單元141a～141d進行第一～第四水平的運算。
例如，第二水平運算單元141b備有作為要素部分積生成單元的邏輯與電路142、和作為要素運算裝置的串聯(lián)型流水線全加法器143。此外，在圖38中，由四邊形包圍的st是表示存儲單元的符號，由圓包圍的+是表示全加法器的符號。第二和第三水平運算單元141c和114d也具有同樣的構(gòu)成。但是，第一水平運算單元141a不備有全加法器。
圖39是用于說明流水線乘法器141的動作的圖。在圖39中從左到右順序地表示第一～第四水平的動作。又，關(guān)于各水平的動作，在圖39中，表示從上到下進行的步驟(時間的經(jīng)過)。在圖39中，由圓包圍的V是表示邏輯與電路142的符號。又在圖39中，在第二～第四水平中，從上到下連結(jié)表示在同一水平內(nèi)鄰接的全加法器的符號的附有箭頭的虛線表示進位的流程。
例如，流水線乘法器141的第二水平運算單元141b中的動作即第二水平動作由圖39的從左算起的第二列表示。所以，第二水平運算單元141b的例如第三步驟(第三循環(huán))的動作由從圖39的從左算起的第二列上的第三個動作，圖39中由Q表示。下面我們說明流水線乘法器141的第二水平運算單元141b第三步驟中的動作。
首先，在邏輯與電路142中，算出在構(gòu)成被乘數(shù)s的4個位中的第二水平中成為現(xiàn)在運算對象的運算對象被乘數(shù)位s1、和與構(gòu)成乘數(shù)b的4個位中的第二水平對應(yīng)的位b1的邏輯與，其次，用流水線全加法器143對已經(jīng)算出的上述邏輯與，在作為前一水平的第一水平中的部分積、和關(guān)于運算對象被乘數(shù)位s1的前一位s0的第二水平中的進位、這3個二進制數(shù)之和進行運算。
將在流水線全加法器143中算出的結(jié)果作為運算對象被乘數(shù)位s1的第二水平中的部分積，發(fā)送給作為下一水平的第三水平。又，將當(dāng)進行該加法時生成的進位作為運算對象被乘數(shù)位s1的第二水平中的進位存儲起來。
第三和第四水平運算單元141c和141d的動作也是同樣的。但是，第一水平運算單元141a算出作為要素部分積的邏輯與，可是不進行加法運算。
圖40是表示流水線乘法器141的第二水平運算單元141b的構(gòu)成的框圖。圖41是表示第二水平運算單元141b的構(gòu)成的邏輯電路圖。在圖41中，許多小的橫向長的長方形分別表示存儲單元。第二水平運算單元141b具有將第二水平的邏輯運算分割成4個階段順次連續(xù)地進行的構(gòu)成。
如圖40所示，第二水平運算單元141b的第一～第四階段運算單元145a～145d進行第一～第四階段運算。在圖40中，由四邊形包圍的FP分別表示圖28A所示的邏輯運算電路81(Functional Pass Gate功能通過門)。
第一階段運算單元145a進行取入在構(gòu)成被乘數(shù)s的各位中成為現(xiàn)在運算對象的1個位，作為運算對象被乘數(shù)位sj存儲起來的動作。
第二階段運算單元145b進行如下動作用邏輯與電路142，算出在前一階段中存儲的運算對象被乘數(shù)位sj、和在構(gòu)成乘數(shù)b的各位中與第二水平對應(yīng)的位b1的邏輯與，作為運算對象被乘數(shù)位sj的第二水平中的要素部分積而存儲，并且取入在第一階段中存儲的運算對象被乘數(shù)位sj而存儲。
第三和第四階段運算單元145c和145d用流水線全加法器143進行如下動作算出在前一階段中算出的第二水平中的要素部分積、第一水平中的部分積Pj、和關(guān)于運算對象被乘數(shù)位sj的前一位的第二水平中的進位C1、這3個二進制數(shù)之和，作為運算對象被乘數(shù)位sj的第二水平中的部分積Pj+1而存儲，并且將當(dāng)進行該加法時生成的新進位作為關(guān)于運算對象被乘數(shù)位sj的第二水平中的進位而存儲。
第三和第四階段運算單元145c和145d，進一步進行取入在第二階段中存儲的運算對象被乘數(shù)位sj，作為用于是下一水平的第三水平的運算對象被乘數(shù)位sj+1并存儲起來的動作。
第三和第四水平運算單元141c和141d的構(gòu)成也與上述第二水平運算單元b的構(gòu)成相同。但是，如上所述，第一水平運算單元141a不備有用于全加法的邏輯運算電路。
此外，圖40所示的流水線全加法器143也能夠考慮為與上述第三和第四階段對應(yīng)的第一和第二加法階段運算的邏輯運算裝置。這時，流水線全加法器143備有用于進行第一和第二加法階段運算的第一和第二加法階段運算單元。
構(gòu)成流水線全加法器143的第一和第二加法階段運算單元是分別從圖40所示的第三和第四水平運算單元145c和145d，除去位于圖右端的邏輯運算電路81(Functionl pass-gate)的電路。
即，第一加法階段運算單元進行用并聯(lián)連接的一對邏輯運算電路81，算出與被加數(shù)和加數(shù)對應(yīng)的二進制數(shù)的“異或”對應(yīng)的二進制數(shù)作為第一加法結(jié)果并存儲起來的動作，并用進行存儲直接在前面實施的第二加法階段中輸出的進位的動作。
第二加法階段運算單元進行用并聯(lián)連接的另一對邏輯運算電路81，算出與在第一加法階段中算出的第一加法結(jié)果和在第一加法階段中存儲的進位對應(yīng)的二進制數(shù)的“異或”對應(yīng)的二進制數(shù)作為第二加法結(jié)果存儲起來，和進行輸出該第二加法結(jié)果作為該流水線全加法器143的加法結(jié)果的動作，并且進行用多個邏輯運算電路81算出該加法中的進位并存儲起來的動作。
此外，在上述各實施方式中，說明了晶體管MP是N溝道MOSFET的情形，但是本發(fā)明不限定于此。例如，也能夠?qū)⒈景l(fā)明應(yīng)用于晶體管MP是P溝道MOSFET的情形。
又，在上述各實施方式中，作為運算結(jié)果輸出單元的例子，以場效應(yīng)型的晶體管為例進行了說明，但是運算結(jié)果輸出單元不限定于此。作為運算結(jié)果輸出單元，重要的是可以根據(jù)通過賦予第二被運算數(shù)據(jù)得到的非易失性存儲元件和非易失性負載元件雙方的狀態(tài)變化量，輸出第一和第二被運算數(shù)據(jù)的邏輯運算結(jié)果。
又，在上述各實施方式中，以作為非易失性存儲元件和非易失性負載元件用強電介質(zhì)電容器的情形為例進行了說明，但是本發(fā)明中的非易失性存儲元件和/或非易失性負載元件不限定于強電介質(zhì)電容器。一般，作為非易失性元件可以考慮具有滯后特性的元件。
例如，作為非易失性存儲元件和/或非易失性負載元件，也能夠用利用常電介質(zhì)電容器的元件。我們將在后面述說它。
又，非易失性存儲元件和/或非易失性負載元件不限定于利用電容器的元件。作為非易失性存儲元件和/或非易失性負載元件，例如，也可以用利用電阻的元件。
當(dāng)作為非易失性存儲元件用利用電阻的元件時，該電阻的兩端成為上述第一和第二端子。當(dāng)作為非易失性負載元件用利用電阻的元件時，該電阻的兩端成為上述第三和第四端子。在這些情形中，與第一被運算數(shù)據(jù)相應(yīng)，例如可以形成電阻值不同的構(gòu)成。
又，作為非易失性存儲元件和/或非易失性負載元件也能夠用利用晶體管的元件。當(dāng)作為非易失性存儲元件，例如，用利用FET(場效應(yīng)晶體管)的元件時，該FET的一對輸入輸出端子(漏極端子和源極端子)成為上述第一和第二端子。
當(dāng)作為非易失性負載元件，用利用FET的元件時，該FET的一對輸入輸出端子(漏極端子和源極端子)成為上述第三和第四端子。在這些情形中，例如，可以形成將與第一被運算數(shù)據(jù)相應(yīng)的適當(dāng)?shù)钠秒妷航o予該FET的柵極端子的構(gòu)成。
進一步，作為非易失性存儲元件和/或非易失性負載元件，也能夠用將上述電容器、電阻和晶體管適當(dāng)?shù)亟M合起來的元件。
圖42A是表示利用常電介質(zhì)電容器的非易失性負載元件的一例的電路圖。圖42A所示的負載元件121，例如，備有在圖16所示的邏輯運算電路31中，代替用于負載的強電介質(zhì)電容器Cs′而采用的2個常電介質(zhì)電容器C1、C2、開關(guān)(傳輸門)125和存儲裝置123。
經(jīng)過開關(guān)125并聯(lián)連接2個常電介質(zhì)電容器C1、C2，構(gòu)成合成電容器。合成電容器的一端，經(jīng)過耦合節(jié)點11，與晶體管MP的柵極端子連接，另一端與位線BL2連接。存儲裝置123非易失性地存儲與第一被運算數(shù)據(jù)s對應(yīng)的數(shù)據(jù)。按照存儲在存儲裝置123中的數(shù)據(jù)使開關(guān)125ON，OFF。
圖43A是表示在圖17所示的數(shù)據(jù)寫入動作(WO)中當(dāng)將y＝0賦予位線BL2時(即，第一被運算數(shù)據(jù)s＝0的情形)的數(shù)據(jù)讀出動作(RO)時負載元件121的等效電路的圖。
另一方面，圖43B是表示在圖17所示的數(shù)據(jù)寫入動作(WO)中當(dāng)將y＝1賦予位線BL2時(即，第一被運算數(shù)據(jù)s＝1的情形)的數(shù)據(jù)讀出動作(RO)時負載元件121的等效電路的圖。
從圖43A、圖43B表明，與第一被運算數(shù)據(jù)s＝0、s＝1對應(yīng)，數(shù)據(jù)讀出動作(RO)時負載元件121的合成電容器，分別成為C1、C1+C2。
圖42B是用于說明用負載元件121作為非易失性負載元件時邏輯運算電路31的數(shù)據(jù)讀出動作的滯后曲線圖。在該例子中令基準電位c＝0。從圖42B表明，通過與第一被運算數(shù)據(jù)s對應(yīng)地使負載元件121的電容變化，得到與作為非易失性負載元件而采用強電介質(zhì)電容器Cs′的情形同樣的效果。
圖44A是表示利用常電介質(zhì)電容器的非易失性負載元件的其它例子的電路圖。圖44A所示的負載元件131備有，例如，在圖16所示的邏輯運算電路31中，代替用于負載的強電介質(zhì)電容器Cs′而采用的1個常電介質(zhì)電容器C3、存儲裝置123和用于負載的電源135。
常電介質(zhì)電容器C3的一端，經(jīng)過耦合節(jié)點11，與晶體管MP的柵極端子連接，另一端經(jīng)過用于負載的電源135與位線BL2連接。存儲裝置133非易失性地存儲與第一被運算數(shù)據(jù)s對應(yīng)的數(shù)據(jù)。用于負載的電源135是直流電源，具有按照存儲在存儲裝置133中的數(shù)據(jù)使它的極性反相的構(gòu)成。
圖45A是表示在圖17所示的數(shù)據(jù)寫入動作(WO)中當(dāng)將y＝0賦予位線BL2時(即，第一被運算數(shù)據(jù)s＝0的情形)的數(shù)據(jù)讀出動作(RO)時負載元件131的等效電路的圖。這時，用于負載的電源135的極性是在將位線BL2作為基準，常電介質(zhì)電容器C3的另一端成為正電位的方向。
另一方面，圖45B是表示在圖17所示的數(shù)據(jù)寫入動作(WO)中當(dāng)將y＝1賦予位線BL2時(即，第一被運算數(shù)據(jù)s＝1的情形)的數(shù)據(jù)讀出動作(RO)時負載元件131的等效電路的圖。這時，用于負載的電源135的極性是在將位線BL2作為基準，常電介質(zhì)電容器C3的另一端成為負電位的方向。
從圖45A、圖45B表明，與第一被運算數(shù)據(jù)s＝0、s＝1對應(yīng)，數(shù)據(jù)讀出動作(RO)時負載元件131的常電介質(zhì)電容器C3的另一端的電位分別成為+Vc、-Vc。
圖44B是用于說明用負載元件131作為非易失性負載元件時邏輯運算電路31的數(shù)據(jù)讀出動作的滯后曲線圖。在該例中，令基準電位c＝0。從圖44B，我們看到通過與第一被運算數(shù)據(jù)s對應(yīng)地使負載元件131的另一端(位線BL2側(cè)端)的電位變化，得到與作為非易失性負載元件而采用強電介質(zhì)電容器Cs′的情形同樣的效果。
圖46A是表示利用常電介質(zhì)電容器的非易失性存儲元件的一例的電路圖。圖46A所示的存儲元件151，例如，備有在圖16所示的邏輯運算電路31中，代替用于負載的強電介質(zhì)電容器Cs而采用的2個常電介質(zhì)電容器C1、C2、開關(guān)(傳輸門)155、存儲裝置153。
經(jīng)過開關(guān)155并聯(lián)連接2個常電介質(zhì)電容器C1、C2，構(gòu)成合成電容器。合成電容器的一端與位線BL1連接，另一端，經(jīng)過耦合節(jié)點11，與晶體管MP的柵極端子連接。存儲裝置153非易失性地存儲與第一被運算數(shù)據(jù)s對應(yīng)的數(shù)據(jù)。按照存儲在存儲裝置153中的數(shù)據(jù)使開關(guān)153ON，OFF。
圖47A是表示在圖17所示的數(shù)據(jù)寫入動作(WO)中當(dāng)將y＝0賦予位線BL1時(即，第一被運算數(shù)據(jù)s＝0的情形)的數(shù)據(jù)讀出動作(RO)時存儲元件151的等效電路的圖。
另一方面，圖47B是表示在圖17所示的數(shù)據(jù)寫入動作(WO)中當(dāng)將y＝1賦予位線BL1時(即，第一被運算數(shù)據(jù)s＝1的情形)的數(shù)據(jù)讀出動作(RO)時存儲元件151的等效電路的圖。
從圖47A、圖47B表明，與第一被運算數(shù)據(jù)s＝0、s＝1對應(yīng)，數(shù)據(jù)讀出動作(RO)時存儲元件151的合成電容器分別成為C1+C2、C1。
圖46B是用于說明用存儲元件151作為非易失性存儲元件時邏輯運算電路31的數(shù)據(jù)讀出動作的圖。在該例中，令基準電位c＝0。從圖46B表明，通過與第一被運算數(shù)據(jù)s對應(yīng)地使存儲元件151的電容變化，得到與作為非易失性存儲元件而采用強電介質(zhì)電容器Cs的情形同樣的效果。
圖48A是表示利用常電介質(zhì)電容器的非易失性存儲元件的其它例子的電路圖。圖48A所示的存儲元件161，例如，備有在圖16所示的邏輯運算電路31中，代替用于存儲的強電介質(zhì)電容器Cs而采用的1個常電介質(zhì)電容器C3、存儲裝置163和用于存儲的電源165。
常電介質(zhì)電容器C3的一端與位線BL1連接，另一端經(jīng)過用于存儲的電源165和耦合節(jié)點11，與晶體管MP的柵極端子連接。存儲裝置163非易失性地存儲與第一被運算數(shù)據(jù)s對應(yīng)的數(shù)據(jù)。用于存儲的電源165是直流電源，具有按照存儲在存儲裝置163中的數(shù)據(jù)使它的極性反相的構(gòu)成。
圖49A是表示在圖17所示的數(shù)據(jù)寫入動作(WO)中當(dāng)將y＝0賦予位線BL1時(即，第一被運算數(shù)據(jù)s＝0的情形)的數(shù)據(jù)讀出動作(RO)時存儲元件161的等效電路的圖。這時，用于存儲的電源165的極性是在將位線BLw作為基準，常電介質(zhì)電容器C3的另一端成為負電位的方向。
另一方面，圖49B是表示在圖17所示的數(shù)據(jù)寫入動作(WO)中當(dāng)將y＝1賦予位線BL1時(即，第一被運算數(shù)據(jù)s＝1的情形)的數(shù)據(jù)讀出動作(RO)時存儲元件161的等效電路的圖。這時，用于存儲的電源165的極性是在將位線BLw作為基準，常電介質(zhì)電容器C3的另一端成為正電位的方向。
從圖49A、圖49B表明，與第一被運算數(shù)據(jù)s＝0、s＝1對應(yīng)，數(shù)據(jù)讀出動作(RO)時存儲元件161的常電介質(zhì)電容器C3的另一端的電位，分別成為-Vc、+Vc。
圖48B是用于說明用存儲元件161作為非易失性存儲元件時邏輯運算電路31的數(shù)據(jù)讀出動作的圖。在該例中，令基準電位c＝0。從圖48B表明，通過與第一被運算數(shù)據(jù)s對應(yīng)地使存儲元件161的另一端(位線BLw側(cè)端)的電位變化，得到與作為非易失性存儲元件而采用強電介質(zhì)電容器Cs的情形同樣的效果。
這樣，能夠在非易失性負載元件和非易失性存儲元件中的某一方用強電介質(zhì)電容器，同時在另一方用利用常電介質(zhì)電容器的元件。
當(dāng)然，也能夠在非易失性負載元件和非易失性存儲元件雙方利用常電介質(zhì)電容器的元件。例如，作為非易失性負載元件可以用上述負載元件121或負載元件13 1中的某一方，同時作為非易失性存儲元件可以用上述存儲元件151或存儲元件161中的某一方。
此外，在本說明書中，“A＜＝B”意味著A比B小或者A和B相等。
依據(jù)本發(fā)明的邏輯運算電路，其特征在于，包括用于存儲的強電介質(zhì)電容器，其具有第一以及第二端子，保持與第一被運算數(shù)據(jù)對應(yīng)的極化狀態(tài)；用于負載的強電介質(zhì)電容器，其具有第三端子和第四端子，該第三端子與用于存儲的強電介質(zhì)電容器的第一端子連接，保持作為與第一被運算數(shù)據(jù)對應(yīng)的極化狀態(tài)的具有與用于存儲的強電介質(zhì)電容器的極化狀態(tài)實質(zhì)上為互補關(guān)系的極化狀態(tài)；和運算結(jié)果輸出單元，其根據(jù)用于存儲的強電介質(zhì)電容器的第一端子和用于負載的強電介質(zhì)電容器的第三端子之間的耦合節(jié)點電位，輸出關(guān)于給定邏輯算子的第一和第二被運算數(shù)據(jù)的邏輯運算結(jié)果，并與耦合節(jié)點連接，耦合節(jié)點電位通過將用于負載的強電介質(zhì)電容器的第四端子與給定基準電位連接，并且將第二被運算數(shù)據(jù)賦予用于存儲的強電介質(zhì)電容器的第二端子而得到。
即，將預(yù)定的基準電位賦予通過在耦合節(jié)點串聯(lián)連接存儲第一被運算數(shù)據(jù)的用于存儲的強電介質(zhì)電容器和存儲具有與第一被運算數(shù)據(jù)的互補關(guān)系的數(shù)據(jù)的用于負載的強電介質(zhì)電容器得到的1個合成強電介質(zhì)電容器的一端，并且讀出當(dāng)將第二被運算數(shù)據(jù)賦予另一端時在耦合節(jié)點上出現(xiàn)的電位，作為關(guān)于預(yù)定邏輯算子的第一和第二被運算數(shù)據(jù)的邏輯運算結(jié)果。
所以能夠利用來自合成強電介質(zhì)電容器的數(shù)據(jù)讀出動作進行邏輯運算。即，能夠用1個邏輯運算電路實現(xiàn)數(shù)據(jù)的存儲和數(shù)據(jù)的邏輯運算。
又，通過構(gòu)成為讓用于負載的強電介質(zhì)電容器的極化狀態(tài)與用于存儲的強電介質(zhì)電容器的極化狀態(tài)具有互補關(guān)系，讀出數(shù)據(jù)時的耦合節(jié)點的電位與邏輯運算結(jié)果對應(yīng)，有很大不同，并且在數(shù)據(jù)讀出動作中可以不讓用于存儲的強電介質(zhì)電容器的殘留極化反相。所以，讀出余量大的非破壞數(shù)據(jù)讀出成為可能。即，進一步，能夠?qū)崿F(xiàn)可以進行高可靠性并且高速的運算動作的邏輯運算電路。
在依據(jù)本發(fā)明的邏輯運算電路中，其特征在于，給定基準電位構(gòu)成為可以從與2個以上不同的邏輯算子對應(yīng)的2個以上不同的基準電位進行選擇；給定邏輯算子構(gòu)成為通過將所選出的給定基準電位與用于負載的強電介質(zhì)電容器的第四端子連接，并且通過在賦予第二被運算數(shù)據(jù)前將耦合節(jié)點預(yù)充電到該給定基準電位而進行決定。
所以，通過在數(shù)據(jù)讀出動作中選擇預(yù)定的基準電位那樣的簡單動作，可以用1個邏輯運算電路實施多種邏輯運算。
在依據(jù)本發(fā)明的邏輯運算電路中，其特征在于，其被構(gòu)成為可以將第三被運算數(shù)據(jù)賦予耦合節(jié)點；可以將第四被運算數(shù)據(jù)賦予用于存儲的強電介質(zhì)電容器的第二端子和用于負載的強電介質(zhì)電容器的第四端子；與第一被運算數(shù)據(jù)對應(yīng)的用于存儲的強電介質(zhì)電容器和用于負載的強電介質(zhì)電容器的極化狀態(tài)，根據(jù)賦予的第三和第四被運算數(shù)據(jù)和賦予該第三和第四被運算數(shù)據(jù)前的用于存儲的強電介質(zhì)電容器和用于負載的強電介質(zhì)電容器的極化狀態(tài)而進行決定。
即，將根據(jù)在數(shù)據(jù)寫入前存儲在合成強電介質(zhì)電容器中的老的第一被運算數(shù)據(jù)和在數(shù)據(jù)寫入時分別賦予合成強電介質(zhì)電容器的耦合節(jié)點和兩端的第三和第四被運算數(shù)據(jù)決定的第一被運算數(shù)據(jù)，在數(shù)據(jù)寫入動作中寫入到合成強電介質(zhì)電容器中。
所以，通過利用到合成強電介質(zhì)電容器的數(shù)據(jù)寫入動作能夠進行邏輯運算。
依據(jù)本發(fā)明的邏輯運算電路，其特征在于，包括非易失性存儲元件，其具有第一和第二端子，保持與作為二進制數(shù)據(jù)的第一被運算數(shù)據(jù)s對應(yīng)的非易失性狀態(tài)；非易失性負載元件，其具有第三端子和第四端子，該第三端子與非易失性存儲元件的第一端子連接，保持與第一被運算數(shù)據(jù)s的取反數(shù)據(jù)/s對應(yīng)的非易失性狀態(tài)；和運算結(jié)果輸出單元，其根據(jù)非易失性存儲元件和非易失性負載元件雙方的狀態(tài)，將關(guān)于與基準電位對應(yīng)的給定邏輯算子的第一和第二被運算數(shù)據(jù)s和x的邏輯運算結(jié)果作為二進制數(shù)據(jù)的運算結(jié)果數(shù)據(jù)z進行輸出，非易失性存儲元件和非易失性負載元件雙方的狀態(tài)通過將非易失性負載元件的第四端子維持在從具有互補關(guān)系的2個基準電位選出的任意1個基準電位的狀態(tài)下，在將非易失性存儲元件的第一端子和非易失性負載元件的第三端子之間的耦合節(jié)點預(yù)充電到基準電位后，將二進制數(shù)據(jù)的第二被運算數(shù)據(jù)x賦予非易失性存儲元件的第二端子而得到；運算結(jié)果數(shù)據(jù)z，當(dāng)令與具有互補關(guān)系的2個基準電位對應(yīng)的二進制數(shù)據(jù)為c和/c時，實質(zhì)上滿足下式，z＝/c AND x AND/s OR c AND(x OR/s)。
即，將在耦合節(jié)點串聯(lián)連接存儲第一被運算數(shù)據(jù)s的非易失性存儲元件和存儲第一被運算數(shù)據(jù)s的反相數(shù)據(jù)/s的非易失性負載元件得到的1個合成非易失性元件的一端維持在從具有互補關(guān)系的2個基準電位選出的任意一個基準電位c上的狀態(tài)下，使耦合節(jié)點預(yù)充電到該基準電位c后，讀出將第二被運算數(shù)據(jù)x賦予另一端時的合成非易失性元件的狀態(tài)，作為實質(zhì)上滿足下列公式的運算結(jié)果數(shù)據(jù)z，z＝/c AND x AND/s OR c AND(x OR/s)。
所以，能夠利用來自合成非易失性元件的數(shù)據(jù)讀出動作進行邏輯運算。即，能夠用1個邏輯運算電路實現(xiàn)數(shù)據(jù)的存儲和數(shù)據(jù)的邏輯運算。
又，非易失性負載元件的非易失性狀態(tài)構(gòu)成為與非易失性存儲元件的非易失性狀態(tài)具有互補關(guān)系，讀出數(shù)據(jù)時的合成非易失性元件的狀態(tài)可以與邏輯運算結(jié)果對應(yīng)，有很大不同。所以，讀出余量大的數(shù)據(jù)讀出成為可能。即，進一步，能夠?qū)崿F(xiàn)可以進行高可靠性并且高速的運算動作的邏輯運算電路。
進一步，通過在數(shù)據(jù)讀出動作中從具有互補關(guān)系的2個基準電位選擇預(yù)定的基準電位c那樣的簡單動作，可以用1個邏輯運算電路實施多種邏輯運算。
在依據(jù)本發(fā)明的邏輯運算電路中，其特征在于，第一被運算數(shù)據(jù)s與通過將二進制數(shù)據(jù)的第三被運算數(shù)據(jù)y1賦予耦合節(jié)點并且將二進制數(shù)據(jù)的第四被運算數(shù)據(jù)y2賦予非易失性存儲元件的第二端子和非易失性負載元件的第四端子而得到的非易失性存儲元件的新的非易失性狀態(tài)對應(yīng)，當(dāng)令賦予第三和第四被運算數(shù)據(jù)前的第一被運算數(shù)據(jù)為sb時，實質(zhì)上滿足下式，z＝/sb AND/y1 AND y2 OR sb AND(/y1 OR y2)。
即，將根據(jù)在數(shù)據(jù)寫入前存儲在合成非易失性元件中的老的第一被運算數(shù)據(jù)sb和在數(shù)據(jù)寫入時分別賦予合成非易失性元件的耦合節(jié)點和兩端的第三和第四被運算數(shù)據(jù)y1和y2決定的第一被運算數(shù)據(jù)s，在數(shù)據(jù)寫入動作中寫入到合成非易失性元件中。
所以，通過利用到合成強電介質(zhì)電容器的數(shù)據(jù)寫入動作能夠進行邏輯運算。
依據(jù)本發(fā)明的邏輯運算電路，其特征在于，包括非易失性存儲元件，其保持與第一被運算數(shù)據(jù)對應(yīng)的非易失性狀態(tài)；非易失性負載元件，其在耦合節(jié)點中與非易失性存儲元件連接，保持根據(jù)第一被運算數(shù)據(jù)不同的狀態(tài)變化率的非易失性狀態(tài)；和運算結(jié)果輸出單元，其根據(jù)通過將第二被運算數(shù)據(jù)賦予非易失性存儲元件而得到的該非易失性存儲元件和非易失性負載元件雙方的狀態(tài)變化量，輸出關(guān)于給定邏輯算子的第一和第二被運算數(shù)據(jù)的邏輯運算結(jié)果。
依據(jù)本發(fā)明的邏輯運算方法，進行關(guān)于給定邏輯算子的第一和第二被運算數(shù)據(jù)的邏輯運算，其特征在于，包括寫入步驟，準備非易失性存儲元件和非易失性負載元件，該非易失性存儲元件具有第一和第二端子，保持與第一被運算數(shù)據(jù)對應(yīng)的非易失性狀態(tài)，該非易失性負載元件具有第三端子和第四端子，該第三端子在耦合節(jié)點中與非易失性存儲元件的第一端子連接，保持根據(jù)第一被運算數(shù)據(jù)不同的狀態(tài)變化率的非易失性狀態(tài)；和讀出步驟，根據(jù)通過使非易失性負載元件的第四端子與給定基準電位連接并且將第二被運算數(shù)據(jù)賦予非易失性存儲元件的第二端子而得到的該非易失性存儲元件和非易失性負載元件雙方的狀態(tài)變化量，進行邏輯運算。
所以，根據(jù)本發(fā)明的邏輯運算電路或根據(jù)本發(fā)明的邏輯運算方法，則當(dāng)將第二被運算數(shù)據(jù)賦予構(gòu)成在耦合節(jié)點中連接存儲著第一被運算數(shù)據(jù)的非易失性存儲元件、和保持根據(jù)第一被運算數(shù)據(jù)不同的狀態(tài)變化率的非易失性狀態(tài)的非易失性負載元件得到的1個合成非易失性元件的非易失性存儲元件時，讀出合成非易失性元件的狀態(tài)變化量，作為關(guān)于預(yù)定的邏輯算子的第一和第二被運算數(shù)據(jù)的邏輯運算結(jié)果。
因此，能夠利用來自合成非易失性元件的數(shù)據(jù)讀出動作進行邏輯運算。即，能夠用1個邏輯運算電路實現(xiàn)數(shù)據(jù)的存儲和數(shù)據(jù)的邏輯運算。
又，非易失性負載元件的非易失性狀態(tài)構(gòu)成為根據(jù)第一被運算數(shù)據(jù)而成為不同的狀態(tài)變化率，讀出數(shù)據(jù)時的合成非易失性元件的狀態(tài)可以與邏輯運算結(jié)果對應(yīng)，有很大不同。所以，讀出余量大的數(shù)據(jù)讀出成為可能。即，進一步，能夠?qū)崿F(xiàn)可以進行高可靠性并且高速的運算動作的邏輯運算電路。
在依據(jù)本發(fā)明的邏輯運算電路中，其特征在于，給定邏輯算子構(gòu)成為通過在將從與2個以上不同的邏輯算子對應(yīng)的2個以上不同的基準電位中選出的1個基準電位在第二被運算數(shù)據(jù)的賦予之前賦予非易失性負載元件而進行決定。
在依據(jù)本發(fā)明的邏輯運算方法中，其特征在于，給定基準電位構(gòu)成為可以從與2個以上不同的邏輯算子對應(yīng)的2個以上不同的基準電位中進行選擇；讀出步驟包括將選出的給定基準電位賦予非易失性存儲元件的第四端子和耦合節(jié)點的步驟；和在維持給定基準電位的、到非易失性負載元件的第四端子的賦予的情況下，停止到耦合節(jié)點的賦予，在該狀態(tài)下將第二被運算數(shù)據(jù)賦予非易失性存儲元件的第二端子的步驟。
所以，根據(jù)本發(fā)明的邏輯運算電路或根據(jù)本發(fā)明的邏輯運算方法，則通過在數(shù)據(jù)讀出動作中選擇預(yù)定的基準電位那樣的簡單動作，可以用1個邏輯運算電路實施多種邏輯運算。
在依據(jù)本發(fā)明的邏輯運算電路中，其特征在于，其被構(gòu)成為可以將第三和第四被運算數(shù)據(jù)賦予非易失性存儲元件和非易失性負載元件；根據(jù)賦予的第三和第四被運算數(shù)據(jù)、和賦予該第三和第四被運算數(shù)據(jù)前的非易失性存儲元件和非易失性負載元件的非易失性狀態(tài)，決定與第一被運算數(shù)據(jù)對應(yīng)的非易失性存儲元件和非易失性負載元件的非易失性狀態(tài)。
在依據(jù)本發(fā)明的邏輯運算方法中，其特征在于，寫入步驟構(gòu)成為通過將第三被運算數(shù)據(jù)賦予耦合節(jié)點并且將第四被運算數(shù)據(jù)賦予非易失性存儲元件的第二端子和非易失性負載元件的第四端子，根據(jù)賦予的第三和第四被運算數(shù)據(jù)、和在賦予該第三和第四被運算數(shù)據(jù)前的非易失性存儲元件和非易失性負載元件的非易失性狀態(tài)，決定與第一被運算數(shù)據(jù)對應(yīng)的非易失性存儲元件和非易失性負載元件的新的非易失性狀態(tài)。
所以，根據(jù)本發(fā)明的邏輯運算電路或根據(jù)本發(fā)明的邏輯運算方法，則將根據(jù)在數(shù)據(jù)寫入前存儲在合成非易失性元件中的老的第一被運算數(shù)據(jù)和在數(shù)據(jù)寫入時賦予合成非易失性元件的第三和第四被運算數(shù)據(jù)決定的新的第一被運算數(shù)據(jù)，在數(shù)據(jù)寫入動作中寫入到合成非易失性元件中。
所以，利用到合成非易失性元件的數(shù)據(jù)寫入動作能夠進行邏輯運算。
在依據(jù)本發(fā)明的邏輯運算電路中，其特征在于，運算結(jié)果輸出單元具有用于輸出的晶體管，其具有與耦合節(jié)點連接的控制端子、輸出與輸入到控制端子的控制信號對應(yīng)的輸出信號的輸出端子，作為控制信號，當(dāng)給予比該用于輸出的晶體管的閾值電壓更接近第一基準電位的電位時該用于輸出的晶體管截止，當(dāng)給予比該閾值電壓更接近第二基準電位的電位時該用于輸出的晶體管導(dǎo)通；邏輯運算結(jié)果作為該用于輸出的晶體管的輸出信號而獲得。
所以，數(shù)據(jù)讀出動作中發(fā)生的耦合節(jié)點的電位，如果是比閾值電壓低的第一基準電位則用于輸出的晶體管OFF，如果比閾值電壓高的第二基準電位則用于輸出的晶體管ON。因此，通過適當(dāng)?shù)卦O(shè)定用于輸出的晶體管的閾值電壓，能夠得到邏輯運算結(jié)果作為該用于輸出的晶體管的輸出信號。
依據(jù)本發(fā)明的邏輯運算裝置，其特征在于，通過將上述任一個邏輯運算電路串聯(lián)和/或并聯(lián)地配置，進行所希望的邏輯運算。
所以，通過組合多個在1個電路中兼用邏輯運算單元和存儲單元的上述邏輯運算電路進行所要的邏輯運算，與另外設(shè)置存儲單元的已有裝置比較，能夠相當(dāng)大地減少包含布線所要的面積在內(nèi)的電路面積。因此，能夠大幅度地提高裝置的集成度并且可以抑制消耗電功率。
又，因為存儲是非易失性的，不需要用于保持存儲的電功率。因此，能夠?qū)幼鲿r的電功率消耗抑制得很低，并且在待機時幾乎不消耗電功率。又，也不需要為電源截斷時準備的后備電源。進一步，當(dāng)作為非易失性存儲元件而采用包含強電介質(zhì)電容器的元件時，能夠達到使寫入動作高速化的目的。
進一步，通過用多個讀出余量大的數(shù)據(jù)讀出成為可能的邏輯運算電路，能夠?qū)崿F(xiàn)可以進行高可靠性并且更高速的運算動作的邏輯運算裝置。
依據(jù)本發(fā)明的邏輯運算裝置，其特征在于，包括檢索字保持單元，其保持作為檢索對象的檢索字；和字電路，其保持作為參照對象的參照字并且進行該參照字和檢索字的一致判斷，通過將上述任一個邏輯運算電路串聯(lián)和/或并聯(lián)地配置，保持參照字并且進行一致判斷。
所以，通過組合多個在1個電路中兼用邏輯運算單元和存儲單元的上述邏輯運算電路，構(gòu)成進行參照字和檢索字的一致判斷的字電路，與已有的檢索一致裝置比較，能夠相當(dāng)大地減少包含布線所要的面積在內(nèi)的電路面積。因此，能夠大幅度地提高裝置的集成度并且可以抑制消耗電功率。
又，因為存儲是非易失性的，不需要用于保持存儲的電功率。因此，能夠?qū)幼鲿r的電功率消耗抑制得很低，并且在待機時幾乎不消耗電功率。又，也不需要為電源截斷時準備的后備電源。進一步，當(dāng)作為非易失性存儲元件而采用包含強電介質(zhì)電容器的元件時，能夠達到使寫入動作高速化的目的。
進一步，通過用多個讀出余量大的數(shù)據(jù)讀出成為可能的邏輯運算電路，能夠?qū)崿F(xiàn)可以進行高可靠性并且更高速的動作的檢索一致裝置。
在依據(jù)本發(fā)明的邏輯運算裝置中，其特征在于，字電路構(gòu)成為對于構(gòu)成參照字的各位，采用分別串聯(lián)連接的一對邏輯運算電路，算出與參照字的位值和與它對應(yīng)的檢索字的位值的“異或非”對應(yīng)的邏輯值，通過全部并聯(lián)連接各一對的邏輯運算電路的輸出，算出與對每一位算出的“異或非”對應(yīng)的全部邏輯值的“邏輯與”對應(yīng)的邏輯值，將與算出的“邏輯與”對應(yīng)的邏輯值作為該字電路的一致判斷輸出。
所以，可以構(gòu)成為只有在參照字和檢索字完全一致時才生成一致輸出。為此，對于多個參照字進行與檢索字的一致判斷，容易構(gòu)成從多個參照字中抽出只與檢索字完全一致的參照字的高集成度、低消耗電功率、高可靠性并且可以高速動作的檢索一致裝置。
依據(jù)本發(fā)明的邏輯運算裝置，其特征在于，包括檢索字保持單元，其保持作為檢索對象的檢索字；和字電路，其保持作為參照對象的參照字并且進行該參照字和檢索字的大小比較判斷，通過將上述任一個邏輯運算電路串聯(lián)和/或并聯(lián)地配置，保持參照字和進行大小比較判斷。
所以，通過組合多個在1個電路中兼用邏輯運算單元和存儲單元的上述邏輯運算電路，構(gòu)成進行參照字和檢索字的大小比較判斷的字電路，與已有的大小比較裝置比較，能夠相當(dāng)大地減少包含布線所要的面積在內(nèi)的電路面積。因此，能夠大幅度提高裝置的集成度并且可以抑制消耗電功率。
又，因為存儲是非易失性的，不需要用于保持存儲的電功率。因此，能夠?qū)幼鲿r的電功率消耗抑制得很低，并且在待機時幾乎不消耗電功率。又，也不需要為電源截斷時準備的后備電源。進一步，當(dāng)作為非易失性存儲元件而采用包含強電介質(zhì)電容器的元件時，能夠達到使寫入動作高速化的目的。
進一步，通過采用多個讀出余量大的數(shù)據(jù)讀出成為可能的邏輯運算電路，能夠?qū)崿F(xiàn)可以進行高可靠性并且更高速的動作的大小比較裝置。
在依據(jù)本發(fā)明的邏輯運算裝置中，其特征在于，字電路構(gòu)成為采用多個邏輯運算電路，構(gòu)成檢索字的位中至少1個著眼位的位值比與它對應(yīng)的參照字的位的位值大，并且當(dāng)構(gòu)成檢索字的位中比著眼位處于上位的各位的位值和與它們對應(yīng)的參照字的各位的位值分別相等時，生成檢索字比參照字大的比較判斷輸出。
所以，能夠構(gòu)成為只有當(dāng)檢索字比參照字大的時才生成特定的比較判斷輸出。因此，能夠容易地構(gòu)成在關(guān)于多個參照字進行與檢索字的大小比較判斷中，從多個參照字中只提取比檢索字小的參照字的高集成度、低消耗電功率、高可靠性并且可以高速動作的大小比較裝置。
依據(jù)本發(fā)明的邏輯運算裝置，其特征在于，用于進行2個以上的二進制數(shù)的相加運算，通過將上述任一個邏輯運算電路串聯(lián)和/或并聯(lián)地配置，進行相加運算。
所以，通過組合多個在1個電路中兼用邏輯運算單元和存儲單元的上述邏輯運算電路構(gòu)成加法器，與已有的加法器比較，能夠相當(dāng)大地減少包含布線所要的面積在內(nèi)的電路面積。因此，能夠大幅度地提高裝置的集成度并且可以抑制消耗電功率。
又，因為存儲是非易失性的，不需要用于保持存儲的電功率。因此，能夠?qū)⒓臃▌幼鲿r的電功率消耗抑制得很低，并且在待機時幾乎不消耗電功率。又，也不需要為電源截斷時準備的后備電源。進一步，當(dāng)作為非易失性存儲元件而采用包含強電介質(zhì)電容器的元件時，能夠達到使寫入動作高速化的目的。
進一步，通過采用多個讀出余量大的數(shù)據(jù)讀出成為可能的邏輯運算電路，能夠?qū)崿F(xiàn)可以進行高可靠性并且更高速的加法動作的加法器。
在依據(jù)本發(fā)明的邏輯運算裝置中，其特征在于，邏輯運算包含被加數(shù)和加數(shù)的相加運算；邏輯運算裝置具有運算被加數(shù)和加數(shù)的相加運算結(jié)果的相加運算結(jié)果運算單元、和運算該相加運算中的進位信息的進位信息運算單元；相加運算結(jié)果運算單元構(gòu)成為采用多個邏輯運算電路，根據(jù)被加數(shù)、加數(shù)和來自前一位的進位信息，運算相加運算結(jié)果，將算出的相加運算結(jié)果作為該相加運算結(jié)果運算單元的輸出；進位信息運算單元構(gòu)成為采用多個邏輯運算電路，根據(jù)被加數(shù)、加數(shù)和來自前一位的進位信息，運算該位中的進位信息，將算出的進位信息作為該進位信息運算單元的輸出。
所以，能夠用為了運算加法結(jié)果和進位信息并存儲起來的多個邏輯運算電路構(gòu)成全加法器。因此，能夠容易地構(gòu)成高集成度、低消耗電功率、高可靠性并且可以高速動作的全加法器。
依據(jù)本發(fā)明的邏輯運算裝置，其特征在于，將邏輯運算分割成多個階段，順次連續(xù)地實施，通過將上述任一個邏輯運算電路串聯(lián)和/或并聯(lián)地配置，進行邏輯運算。
所以，通過組合多個在1個電路中兼用邏輯運算單元和存儲單元的上述邏輯運算電路構(gòu)成各階段，與已有的流水線邏輯運算裝置比較，能夠相當(dāng)大地減少包含布線所要的面積在內(nèi)的電路面積。因此，能夠大幅度地提高裝置的集成度并且可以抑制消耗電功率。
又，因為存儲是非易失性的，不需要用于保持存儲的電功率。因此，能夠?qū)幼鲿r的電功率消耗抑制得很低，并且在待機時幾乎不消耗電功率。又，也不需要為電源截斷時準備的后備電源。進一步，當(dāng)作為非易失性存儲元件而采用包含強電介質(zhì)電容器的元件時，能夠達到使寫入動作高速化的目的。
進一步，通過采用多個讀出余量大的數(shù)據(jù)讀出成為可能的邏輯運算電路，能夠?qū)崿F(xiàn)可以進行高可靠性并且更高速的運算動作的流水線邏輯運算裝置。
在依據(jù)本發(fā)明的邏輯運算裝置中，其特征在于，邏輯運算包含均帶有符號的二進制數(shù)的被加數(shù)和加數(shù)的相加運算；邏輯運算裝置包括第一階段運算單元，其采用邏輯運算電路，進行第一階段的運算，該第一階段的運算包含算出與被加數(shù)和加數(shù)對應(yīng)的2個二進制數(shù)并存儲起來的動作；第二階段運算單元，其在第一階段的運算之后進行第二階段的運算，該第二階段的運算包含采用并聯(lián)連接的一對邏輯運算電路將與2個二進制數(shù)的“異或”對應(yīng)的1個二進制數(shù)作為第一相加運算結(jié)果算出并存儲的動作、和采用邏輯運算電路而根據(jù)被加數(shù)和加數(shù)算出的該位中的第一進位信息存儲起來的動作；第三階段運算單元，其在第二階段的運算之后進行第三階段的運算，該第三階段的運算包含采用并聯(lián)連接的另一對邏輯運算電路將與第一相加運算結(jié)果和來自前一位的第一進位信息的“異或”對應(yīng)的1個二進制數(shù)作為第二相加運算結(jié)果算出并存儲的動作、和采用邏輯運算電路而根據(jù)被加數(shù)、加數(shù)和來自前一位的第一進位信息將在該位中的第二進位信息算出并存儲的動作；和第四階段運算單元，其在第三階段的運算之后進行第四階段的運算，該第四階段的運算包含采用邏輯運算電路，根據(jù)第二相加運算結(jié)果和來自上位的第二進位信息，算出作為該邏輯運算裝置的相加運算結(jié)果的帶有符號的二進制數(shù)并存儲的動作。
所以，通過將用于算出加法結(jié)果的2對邏輯運算電路和用于算出進位信息的多個邏輯運算電路分割成4個階段運算單元進行配置，能夠構(gòu)成可以進行只限于進位的鄰接轉(zhuǎn)播的上位位的帶符號二進制數(shù)(Signed-digit)的加法的流水線全加法器(Pipelined full adder)。因此，能夠容易地構(gòu)成高集成度、低消耗電功率、高可靠性并且可以高速動作的流水線全加法器。
依據(jù)本發(fā)明的邏輯運算裝置，該邏輯運算裝置將2個二進制數(shù)的乘法分割成多個水平順次連續(xù)地實施，其特征在于，包括部分積生成單元，其生成與被乘數(shù)和乘數(shù)的部分積(Partial product)對應(yīng)的帶有符號的部分積(Signed-digit Partial product)；和相加運算單元，其將上述邏輯運算裝置作為要素運算裝置而準備多個，與各水平對應(yīng)地將該要素運算裝置配置在多個段中，將帶有符號的部分積和/或前段的相加運算結(jié)果作為輸入，順次地實施各段的相加運算，得到與被乘數(shù)和乘數(shù)的積對應(yīng)的帶有符號的二進制數(shù)。
所以，通過與乘法的各水平對應(yīng)地將上述流水線全加法器作為要素運算裝置配置在多段中，能夠構(gòu)成利用帶符號二進制數(shù)的加法的流水線乘法器(Pipelined Multiplier)。因此，能夠容易地構(gòu)成高集成度、低消耗電功率、高可靠性并且可以高速動作的流水線乘法器。
在依據(jù)本發(fā)明的邏輯運算裝置中，其特征在于，部分積生成單元根據(jù)被乘數(shù)和乘數(shù)生成該乘數(shù)的位數(shù)的約1/4個數(shù)的帶有符號的部分積；相加運算單元構(gòu)成為將1個以上的通過并聯(lián)多個要素運算裝置可以將2個帶有符號的部分積相加運算而構(gòu)成的相加運算單元配置在進行各水平的運算的各水平運算單元中。
進行第一水平運算的第一水平運算單元，采用并聯(lián)配置的多個相加運算單元，進行輸入帶有符號的部分積的相加運算，實施算出在部分積生成單元中生成的帶有符號的部分積的總個數(shù)的實質(zhì)上1/2個數(shù)的第一水平的相加運算結(jié)果并存儲起來的動作。
進行中間水平運算的各中間水平運算單元，采用并聯(lián)配置的多個相加運算單元，進行輸入前一水平的相加運算結(jié)果的相加運算，實施算出前一水平的實質(zhì)上1/2個數(shù)的中間水平的相加運算結(jié)果并存儲起來的動作。
進行最終水平運算的各最終水平運算單元，采用1個相加運算單元，進行輸入前一水平的相加運算結(jié)果的相加運算，實施算出1個最終水平的相加運算結(jié)果，并且將算出的最終水平的相加運算結(jié)果作為與被乘數(shù)和乘數(shù)的積對應(yīng)的帶有符號的二進制數(shù)存儲起來的動作。
所以，通過重復(fù)進行生成乘數(shù)的位數(shù)的約1/4個數(shù)的帶符號部分積，在各水平中使生成的帶符號部分積減半的動作，能夠用很少的水平數(shù)得到與被乘數(shù)和乘數(shù)的積對應(yīng)的數(shù)據(jù)。因此，能夠容易地構(gòu)成高集成度、低消耗電功率、高可靠性并且可以高速動作的，可以利用帶符號二進制數(shù)的加法進行乘法的流水線乘法器。
在依據(jù)本發(fā)明的邏輯運算裝置中，其特征在于，邏輯運算包含被加數(shù)、加數(shù)和來自下位位的進位的3個二進制數(shù)的相加運算；邏輯運算裝置包括第一相加運算階段運算單元，其進行第一相加運算階段的運算，該第一相加運算階段的運算包含采用并聯(lián)連接的一對邏輯運算電路，將與3個二進制數(shù)中2個二進制數(shù)對應(yīng)的二進制數(shù)的“異或”對應(yīng)的二進制數(shù)作為第一相加運算結(jié)果算出并存儲的動作；和第二階段運算單元，其在第一階段的運算之后進行第二階段的運算，該第二階段的運算包含采用并聯(lián)連接的另一對邏輯運算電路，將與第一相加運算結(jié)果和在3個二進制數(shù)中剩余的1個二進制數(shù)對應(yīng)的二進制數(shù)的“異或”對應(yīng)的二進制數(shù)作為第二相加運算結(jié)果算出并存儲，并且將該第二相加運算結(jié)果作為該邏輯運算裝置的相加運算結(jié)果進行輸出的動作；和采用多個邏輯運算電路根據(jù)3個二進制數(shù)輸出3個二進制數(shù)的相加運算中的進位的動作。
所以，通過將用于算出加法結(jié)果的2對邏輯運算電路和用于算出進位信息的多個邏輯運算電路分割成2個階段運算單元進行配置，能夠構(gòu)成流水線全加法器(Pipelined full adder)。因此，能夠容易地構(gòu)成高集成度、低消耗電功率、高可靠性并且可以高速動作的流水線全加法器。
依據(jù)本發(fā)明的邏輯運算裝置，將2個二進制數(shù)的乘法分割成多個水平順次連續(xù)地實施，其特征在于，包括部分積生成單元，其生成被乘數(shù)和乘數(shù)的部分積；和相加運算單元，其將權(quán)利要求21的邏輯運算裝置作為要素運算裝置而準備好多個，與各水平對應(yīng)地將該要素運算裝置配置在多個段中，將部分積和/或前段的相加運算結(jié)果作為輸入順次地實施各段的相加運算，得到運算結(jié)果。
所以，通過將上述流水線全加法器作為要素運算裝置與乘法的各水平對應(yīng)地配置在多段中，能夠構(gòu)成流水線乘法器(Pipelined Multiplier)。因此，能夠容易地構(gòu)成高集成度、低消耗電功率、高可靠性并且可以高速動作的流水線乘法器。
在依據(jù)本發(fā)明的邏輯運算裝置中，其特征在于，多個水平是至少與乘數(shù)的位數(shù)相當(dāng)?shù)臄?shù)的水平；部分積生成單元由分別配置在進行各水平運算的各水平運算單元中的要素部分積生成單元構(gòu)成；相加運算單元由分別配置在進行至少第二水平以后的運算的各水平運算單元中的要素運算裝置構(gòu)成。
進行至少第二水平以后的運算的各水平運算單元包括第一階段運算單元，其進行包含將在構(gòu)成被乘數(shù)的各位中成為現(xiàn)在的運算對象的1個位作為運算對象被乘數(shù)位存儲的動作的第一階段的運算；第二階段運算單元，其在第一階段的運算之后進行第二階段的運算，該第二階段的運算包含采用要素部分積生成單元，算出運算對象被乘數(shù)位和構(gòu)成乘數(shù)的各位中與該水平對應(yīng)的位的“邏輯與”，作為該運算對象被乘數(shù)位的該水平中的要素部分積并存儲的動作；和第三和第四階段運算單元，其在第二階段的運算之后進行第三和第四階段的運算，該第三和第四階段的運算包含采用要素運算裝置，運算該水平中的要素部分積、前一水平中的部分積、和該運算對象被乘數(shù)位的前一位的該水平中的進位的3個二進制數(shù)之和，作為該運算對象被乘數(shù)位的該水平中的部分積存儲起來，并且將進行該相加運算時生成的進位作為該運算對象被乘數(shù)位的該水平中的進位存儲起來的動作。
所以，將對應(yīng)的位值分別給予與乘數(shù)的位數(shù)相當(dāng)?shù)臄?shù)量的水平運算單元，并且將被乘數(shù)的各位值順次地賦予第一水平運算單元，通過具有預(yù)定延遲地從前一個水平運算單元將被乘數(shù)的各位值順次地賦予中間水平運算單元，能夠構(gòu)成串并聯(lián)型流水線乘法器。因此，能夠容易地構(gòu)成高集成度、低消耗電功率、高可靠性并且可以高速動作的串聯(lián)并聯(lián)型流水線乘法器。
此外，權(quán)利要求書中“狀態(tài)變化率”指的是通過賦予第二被運算數(shù)據(jù)生成的非易失性存儲元件、非易失性負載元件的狀態(tài)變化的程度。
又，在沒有特別聲明的情況下，用“/A”表示二進制數(shù)(二值信號)“A”的否定(反相信號)。
在上述中，將本發(fā)明作為優(yōu)選實施實方式進行了說明，但是各術(shù)語不用于限定，而用于說明，在不脫離本發(fā)明的范圍和精神的條件下，在權(quán)利要求書的范圍內(nèi)，能夠進行變更。
權(quán)利要求
1.一種邏輯運算電路，其特征在于，包括用于存儲的強電介質(zhì)電容器，其具有第一以及第二端子，保持與第一被運算數(shù)據(jù)對應(yīng)的極化狀態(tài)；用于負載的強電介質(zhì)電容器，其具有第三端子和第四端子，該第三端子與所述用于存儲的強電介質(zhì)電容器的第一端子連接，保持作為所述與第一被運算數(shù)據(jù)對應(yīng)的極化狀態(tài)的具有與所述用于存儲的強電介質(zhì)電容器的極化狀態(tài)實質(zhì)上為互補關(guān)系的極化狀態(tài)；和運算結(jié)果輸出單元，其根據(jù)所述用于存儲的強電介質(zhì)電容器的第一端子和所述用于負載的強電介質(zhì)電容器的第三端子之間的耦合節(jié)點電位，輸出關(guān)于給定邏輯算子的所述第一和第二被運算數(shù)據(jù)的邏輯運算結(jié)果，并與所述耦合節(jié)點連接，所述耦合節(jié)點電位通過將所述用于負載的強電介質(zhì)電容器的第四端子與給定基準電位連接，并且將第二被運算數(shù)據(jù)賦予所述用于存儲的強電介質(zhì)電容器的第二端子而得到。
2.根據(jù)權(quán)利要求1所述的邏輯運算電路，其特征在于，所述給定基準電位構(gòu)成為可以從與2個以上不同的邏輯算子對應(yīng)的2個以上不同的基準電位進行選擇；所述給定邏輯算子構(gòu)成為通過將所選出的所述給定基準電位與所述用于負載的強電介質(zhì)電容器的第四端子連接，并且通過在賦予所述第二被運算數(shù)據(jù)前將所述耦合節(jié)點預(yù)充電到該給定基準電位而進行決定。
3.根據(jù)權(quán)利要求1或2所述的邏輯運算電路，其特征在于，其被構(gòu)成為可以將第三被運算數(shù)據(jù)賦予所述耦合節(jié)點；可以將第四被運算數(shù)據(jù)賦予所述用于存儲的強電介質(zhì)電容器的第二端子和所述用于負載的強電介質(zhì)電容器的第四端子；與所述第一被運算數(shù)據(jù)對應(yīng)的所述用于存儲的強電介質(zhì)電容器和用于負載的強電介質(zhì)電容器的極化狀態(tài)，根據(jù)所述賦予的第三和第四被運算數(shù)據(jù)和賦予該第三和第四被運算數(shù)據(jù)前的所述用于存儲的強電介質(zhì)電容器和用于負載的強電介質(zhì)電容器的極化狀態(tài)進行決定。
4.一種邏輯運算電路，其特征在于，包括非易失性存儲元件，其具有第一和第二端子，保持與作為二進制數(shù)據(jù)的第一被運算數(shù)據(jù)s對應(yīng)的非易失性狀態(tài)；非易失性負載元件，其具有第三端子和第四端子，該第三端子與所述非易失性存儲元件的第一端子連接，保持與所述第一被運算數(shù)據(jù)s的取反數(shù)據(jù)/s對應(yīng)的非易失性狀態(tài)；和運算結(jié)果輸出單元，其根據(jù)所述非易失性存儲元件和非易失性負載元件雙方的狀態(tài)，將關(guān)于與所述基準電位對應(yīng)的給定邏輯算子的所述第一和第二被運算數(shù)據(jù)s和x的邏輯運算結(jié)果作為二進制數(shù)據(jù)的運算結(jié)果數(shù)據(jù)z進行輸出，所述非易失性存儲元件和非易失性負載元件雙方的狀態(tài)通過將所述非易失性負載元件的第四端子維持在從具有互補關(guān)系的2個基準電位選出的任意1個基準電位的狀態(tài)下，在將所述非易失性存儲元件的第一端子和所述非易失性負載元件的第三端子之間的耦合節(jié)點預(yù)充電到所述基準電位后，將二進制數(shù)據(jù)的第二被運算數(shù)據(jù)x賦予所述非易失性存儲元件的第二端子而得到；所述運算結(jié)果數(shù)據(jù)z，當(dāng)令與具有所述互補關(guān)系的2個基準電位對應(yīng)的二進制數(shù)據(jù)為c和/c時，實質(zhì)上滿足下式，z＝/c AND x AND/s OR c AND(x OR/s)。
5.根據(jù)權(quán)利要求4所述的邏輯運算電路，其特征在于，所述第一被運算數(shù)據(jù)s與通過將二進制數(shù)據(jù)的第三被運算數(shù)據(jù)y1賦予所述耦合節(jié)點并且將二進制數(shù)據(jù)的第四被運算數(shù)據(jù)y2賦予所述非易失性存儲元件的第二端子和所述非易失性負載元件的第四端子而得到的所述非易失性存儲元件的新的非易失性狀態(tài)對應(yīng)，當(dāng)令賦予第三和第四被運算數(shù)據(jù)前的第一被運算數(shù)據(jù)為sb時，實質(zhì)上滿足下式，z＝/sb AND/y1 AND y2 OR sb AND(/y1 OR y2)。
6.一種邏輯運算電路，其特征在于，包括非易失性存儲元件，其保持與第一被運算數(shù)據(jù)對應(yīng)的非易失性狀態(tài)；非易失性負載元件，其在耦合節(jié)點中與所述非易失性存儲元件連接，保持根據(jù)所述第一被運算數(shù)據(jù)不同的狀態(tài)變化率的非易失性狀態(tài)；和運算結(jié)果輸出單元，其根據(jù)通過將第二被運算數(shù)據(jù)賦予所述非易失性存儲元件而得到的該非易失性存儲元件和所述非易失性負載元件雙方的狀態(tài)變化量，輸出關(guān)于給定邏輯算子的所述第一和第二被運算數(shù)據(jù)的邏輯運算結(jié)果。
7.根據(jù)權(quán)利要求6所述的邏輯運算電路，其特征在于，所述給定邏輯算子構(gòu)成為通過在將從與2個以上不同的邏輯算子對應(yīng)的2個以上不同的基準電位中選出的1個基準電位在所述第二被運算數(shù)據(jù)的賦予之前賦予所述非易失性負載元件而進行決定。
8.根據(jù)權(quán)利要求6或7所述的邏輯運算電路，其特征在于，其被構(gòu)成為可以將第三和第四被運算數(shù)據(jù)賦予所述非易失性存儲元件和所述非易失性負載元件；根據(jù)所述賦予的第三和第四被運算數(shù)據(jù)、和賦予該第三和第四被運算數(shù)據(jù)前的所述非易失性存儲元件和非易失性負載元件的非易失性狀態(tài)，決定與所述第一被運算數(shù)據(jù)對應(yīng)的所述非易失性存儲元件和非易失性負載元件的非易失性狀態(tài)。
9.根據(jù)權(quán)利要求1、4或6所述的邏輯運算電路，其特征在于，所述運算結(jié)果輸出單元具有用于輸出的晶體管，其具有與所述耦合節(jié)點連接的控制端子、輸出與輸入到所述控制端子的控制信號對應(yīng)的輸出信號的輸出端子，作為所述控制信號，當(dāng)給予比該用于輸出的晶體管的閾值電壓更接近第一基準電位的電位時該用于輸出的晶體管截止，當(dāng)給予比該閾值電壓更接近第二基準電位的電位時該用于輸出的晶體管導(dǎo)通；所述邏輯運算結(jié)果作為該用于輸出的晶體管的所述輸出信號而獲得。
10.一種邏輯運算裝置，其特征在于，通過將權(quán)利要求1、4或6所述的邏輯運算電路串聯(lián)和/或并聯(lián)地配置，進行所希望的邏輯運算。
11.一種邏輯運算裝置，其特征在于，包括檢索字保持單元，其保持作為檢索對象的檢索字；和字電路，其保持作為參照對象的參照字并且進行該參照字和所述檢索字的一致判斷，通過將權(quán)利要求1、4或6所述的邏輯運算電路串聯(lián)和/或并聯(lián)地配置，保持所述參照字并且進行所述一致判斷。
12.根據(jù)權(quán)利要求11所述的邏輯運算裝置，其特征在于，所述字電路構(gòu)成為對于構(gòu)成所述參照字的各位，采用分別串聯(lián)連接的一對所述邏輯運算電路，算出與所述參照字的位值和與它對應(yīng)的所述檢索字的位值的“異或非”對應(yīng)的邏輯值，通過全部并聯(lián)連接所述各一對的邏輯運算電路的輸出，算出與對每一位算出的所述“異或非”對應(yīng)的全部邏輯值的“邏輯與”對應(yīng)的邏輯值，將與算出的所述“邏輯與”對應(yīng)的邏輯值作為該字電路的一致判斷輸出。
13.一種邏輯運算裝置，其特征在于，包括檢索字保持單元，其保持作為檢索對象的檢索字；和字電路，其保持作為參照對象的參照字并且進行該參照字和所述檢索字的大小比較判斷，通過將權(quán)利要求1、4或6所述的邏輯運算電路串聯(lián)和/或并聯(lián)地配置，保持所述參照字和進行所述大小比較判斷。
14.根據(jù)權(quán)利要求13所述的邏輯運算裝置，其特征在于，所述字電路構(gòu)成為采用多個所述邏輯運算電路，構(gòu)成所述檢索字的位中至少1個著眼位的位值比與它對應(yīng)的所述參照字的位的位值大，并且當(dāng)構(gòu)成所述檢索字的位中比所述著眼位處于上位的各位的位值和與它們對應(yīng)的所述參照字的各位的位值分別相等時，生成所述檢索字比所述參照字大的比較判斷輸出。
15.一種邏輯運算裝置，其特征在于，用于進行2個以上的二進制數(shù)的相加運算，通過將權(quán)利要求1、4或6所述的邏輯運算電路串聯(lián)和/或并聯(lián)地配置，進行所述相加運算。
16.根據(jù)權(quán)利要求15所述的邏輯運算裝置，其特征在于，所述邏輯運算包含被加數(shù)和加數(shù)的相加運算；所述邏輯運算裝置具有運算所述被加數(shù)和加數(shù)的相加運算結(jié)果的相加運算結(jié)果運算單元、和運算該相加運算中的進位信息的進位信息運算單元；所述相加運算結(jié)果運算單元構(gòu)成為采用多個所述邏輯運算電路，根據(jù)所述被加數(shù)、加數(shù)和來自前一位的所述進位信息，運算所述相加運算結(jié)果，將算出的所述相加運算結(jié)果作為該相加運算結(jié)果運算單元的輸出；所述進位信息運算單元構(gòu)成為采用多個所述邏輯運算電路，根據(jù)所述被加數(shù)、加數(shù)和來自前一位的所述進位信息，運算該位中的進位信息，將算出的所述進位信息作為該進位信息運算單元的輸出。
17.一種邏輯運算裝置，其特征在于，將邏輯運算分割成多個階段，順次連續(xù)地實施，通過將權(quán)利要求1、4或6所述的邏輯運算電路串聯(lián)和/或并聯(lián)地配置，進行所述邏輯運算。
18.根據(jù)權(quán)利要求15所述的邏輯運算裝置，其特征在于，所述邏輯運算包含均帶有符號的二進制數(shù)的被加數(shù)和加數(shù)的相加運算；所述邏輯運算裝置包括第一階段運算單元，其采用所述邏輯運算電路，進行第一階段的運算，該第一階段的運算包含算出與所述被加數(shù)和加數(shù)對應(yīng)的2個二進制數(shù)并存儲起來的動作；第二階段運算單元，其在所述第一階段的運算之后進行第二階段的運算，該第二階段的運算包含采用并聯(lián)連接的一對所述邏輯運算電路將與所述2個二進制數(shù)的“異或”對應(yīng)的1個二進制數(shù)作為第一相加運算結(jié)果算出并存儲的動作、和采用所述邏輯運算電路而根據(jù)所述被加數(shù)和加數(shù)算出的該位中的第一進位信息存儲起來的動作；第三階段運算單元，其在所述第二階段的運算之后進行第三階段的運算，該第三階段的運算包含采用并聯(lián)連接的另一對所述邏輯運算電路將與所述第一相加運算結(jié)果和來自前一位的所述第一進位信息的“異或”對應(yīng)的1個二進制數(shù)作為第二相加運算結(jié)果算出并存儲的動作、和采用所述邏輯運算電路而根據(jù)所述被加數(shù)、加數(shù)和來自所述前一位的第一進位信息將在該位中的第二進位信息算出并存儲的動作；和第四階段運算單元，其在所述第三階段的運算之后進行第四階段的運算，該第四階段的運算包含采用所述邏輯運算電路，根據(jù)所述第二相加運算結(jié)果和來自上位的所述第二進位信息，算出作為該邏輯運算裝置的相加運算結(jié)果的帶有符號的二進制數(shù)并存儲的動作。
19.一種邏輯運算裝置，該邏輯運算裝置將2個二進制數(shù)的乘法分割成多個水平順次連續(xù)地實施，其特征在于，包括部分積生成單元，其生成與被乘數(shù)和乘數(shù)的部分積對應(yīng)的帶有符號的部分積；和相加運算單元，其將權(quán)利要求18所述的邏輯運算裝置作為要素運算裝置而準備多個，與所述各水平對應(yīng)地將該要素運算裝置配置在多個段中，將所述帶有符號的部分積和/或前段的相加運算結(jié)果作為輸入，順次地實施各段的相加運算，得到與所述被乘數(shù)和乘數(shù)的積對應(yīng)的帶有符號的二進制數(shù)。
20.根據(jù)權(quán)利要求19所述的邏輯運算裝置，其特征在于，所述部分積生成單元根據(jù)所述被乘數(shù)和乘數(shù)生成該乘數(shù)的位數(shù)的約1/4個數(shù)的帶有符號的部分積；所述相加運算單元構(gòu)成為將1個以上的通過并聯(lián)多個所述要素運算裝置可以將2個所述帶有符號的部分積相加運算而構(gòu)成的相加運算單元配置在進行各水平的運算的各水平運算單元中；進行第一水平運算的第一水平運算單元，采用并聯(lián)配置的多個所述相加運算單元，進行輸入所述帶有符號的部分積的相加運算，實施算出在所述部分積生成單元中生成的帶有符號的部分積的總個數(shù)的實質(zhì)上1/2個數(shù)的第一水平的相加運算結(jié)果并存儲起來的動作；進行中間水平運算的各中間水平運算單元，采用并聯(lián)配置的多個所述相加運算單元，進行輸入前一水平的相加運算結(jié)果的相加運算，實施算出前一水平的實質(zhì)上1/2個數(shù)的中間水平的相加運算結(jié)果并存儲起來的動作；進行最終水平運算的各最終水平運算單元，采用1個所述相加運算單元，進行輸入前一水平的相加運算結(jié)果的相加運算，實施算出1個最終水平的相加運算結(jié)果，并且將算出的最終水平的相加運算結(jié)果作為與所述被乘數(shù)和乘數(shù)的積對應(yīng)的帶有符號的二進制數(shù)存儲起來的動作。
21.根據(jù)權(quán)利要求15所述的邏輯運算裝置，其特征在于，所述邏輯運算包含被加數(shù)、加數(shù)和來自下位位的進位的3個二進制數(shù)的相加運算；所述邏輯運算裝置包括第一相加運算階段運算單元，其進行第一相加運算階段的運算，該第一相加運算階段的運算包含采用并聯(lián)連接的一對所述邏輯運算電路，將與所述3個二進制數(shù)中2個二進制數(shù)對應(yīng)的二進制數(shù)的“異或”對應(yīng)的二進制數(shù)作為第一相加運算結(jié)果算出并存儲的動作；和第二階段運算單元，其在所述第一階段的運算之后進行第二階段的運算，該第二階段的運算包含采用并聯(lián)連接的另一對所述邏輯運算電路，將與所述第一相加運算結(jié)果和在所述3個二進制數(shù)中剩余的1個二進制數(shù)對應(yīng)的二進制數(shù)的“異或”對應(yīng)的二進制數(shù)作為第二相加運算結(jié)果算出并存儲，并且將該第二相加運算結(jié)果作為該邏輯運算裝置的相加運算結(jié)果進行輸出的動作；和采用多個所述邏輯運算電路根據(jù)所述3個二進制數(shù)輸出所述3個二進制數(shù)的相加運算中的進位的動作。
22.一種邏輯運算裝置，將2個二進制數(shù)的乘法分割成多個水平順次連續(xù)地實施，其特征在于，包括部分積生成單元，其生成被乘數(shù)和乘數(shù)的部分積；和相加運算單元，其將權(quán)利要求21所述的邏輯運算裝置作為要素運算裝置而準備好多個，與所述各水平對應(yīng)地將該要素運算裝置配置在多個段中，將所述部分積和/或前段的相加運算結(jié)果作為輸入順次地實施各段的相加運算，得到運算結(jié)果。
23.根據(jù)權(quán)利要求22所述的邏輯運算裝置，其特征在于，所述多個水平是至少與乘數(shù)的位數(shù)相當(dāng)?shù)臄?shù)的水平；所述部分積生成單元由分別配置在進行各水平運算的各水平運算單元中的要素部分積生成單元構(gòu)成；所述相加運算單元由分別配置在進行至少第二水平以后的運算的各水平運算單元中的所述要素運算裝置構(gòu)成；進行至少第二水平以后的運算的各水平運算單元包括第一階段運算單元，其進行包含將在構(gòu)成被乘數(shù)的各位中成為現(xiàn)在的運算對象的1個位作為運算對象被乘數(shù)位存儲的動作的第一階段的運算；第二階段運算單元，其在所述第一階段的運算之后進行第二階段的運算，該第二階段的運算包含采用所述要素部分積生成單元，算出所述運算對象被乘數(shù)位和構(gòu)成乘數(shù)的各位中與該水平對應(yīng)的位的“邏輯與”，作為該運算對象被乘數(shù)位的該水平中的要素部分積并存儲的動作；和第三和第四階段運算單元，其在所述第二階段的運算之后進行第三和第四階段的運算，該第三和第四階段的運算包含采用所述要素運算裝置，運算該水平中的要素部分積、前一水平中的部分積、和該運算對象被乘數(shù)位的前一位的該水平中的進位的3個二進制數(shù)之和，作為該運算對象被乘數(shù)位的該水平中的部分積存儲起來，并且將進行該相加運算時生成的進位作為該運算對象被乘數(shù)位的該水平中的進位存儲起來的動作。
24.一種邏輯運算方法，進行關(guān)于給定邏輯算子的第一和第二被運算數(shù)據(jù)的邏輯運算，其特征在于，包括寫入步驟，準備非易失性存儲元件和非易失性負載元件，該非易失性存儲元件具有第一和第二端子，保持與所述第一被運算數(shù)據(jù)對應(yīng)的非易失性狀態(tài)，該非易失性負載元件具有第三端子和第四端子，該第三端子在耦合節(jié)點中與所述非易失性存儲元件的第一端子連接，保持根據(jù)所述第一被運算數(shù)據(jù)不同的狀態(tài)變化率的非易失性狀態(tài)；和讀出步驟，根據(jù)通過使所述非易失性負載元件的第四端子與給定基準電位連接并且將第二被運算數(shù)據(jù)賦予所述非易失性存儲元件的第二端子而得到的該非易失性存儲元件和所述非易失性負載元件雙方的狀態(tài)變化量，進行所述邏輯運算。
25.根據(jù)權(quán)利要求24所述的邏輯運算方法，其特征在于，所述給定基準電位構(gòu)成為可以從與2個以上不同的邏輯算子對應(yīng)的2個以上不同的基準電位中進行選擇；所述讀出步驟包括將所述選出的給定基準電位賦予所述非易失性存儲元件的第四端子和所述耦合節(jié)點的步驟；和在維持所述給定基準電位的、到所述非易失性負載元件的第四端子的賦予的情況下，停止到所述耦合節(jié)點的賦予，在該狀態(tài)下將第二被運算數(shù)據(jù)賦予所述非易失性存儲元件的第二端子的步驟。
26.根據(jù)權(quán)利要求24或25所述的邏輯運算方法，其特征在于，所述寫入步驟構(gòu)成為通過將第三被運算數(shù)據(jù)賦予所述耦合節(jié)點并且將第四被運算數(shù)據(jù)賦予所述非易失性存儲元件的第二端子和所述非易失性負載元件的第四端子，根據(jù)所述賦予的第三和第四被運算數(shù)據(jù)、和在賦予該第三和第四被運算數(shù)據(jù)前的所述非易失性存儲元件和非易失性負載元件的非易失性狀態(tài)，決定與所述第一被運算數(shù)據(jù)對應(yīng)的所述非易失性存儲元件和非易失性負載元件的新的非易失性狀態(tài)。
全文摘要
提供一種可以用非易失性存儲元件，存儲數(shù)據(jù)和進行高可靠性并且高速的數(shù)據(jù)邏輯運算的邏輯運算電路等。以讓用于負載的強電介質(zhì)電容器(Cs′)的殘留極化狀態(tài)(s′)與用于存儲的強電介質(zhì)電容器(Cs)的殘留極化狀態(tài)(s)相反的方式，積極變更強電介質(zhì)電容器(Cs′)的殘留極化狀態(tài)。在運算動作中，當(dāng)基準電位c＝0時，即便將第二被運算數(shù)據(jù)x＝1賦予殘留極化狀態(tài)s(第一被運算數(shù)據(jù))＝0的強電介質(zhì)電容器(Cs)，強電介質(zhì)電容器(Cs)也不發(fā)生極化反相。即便進行s＝0、x＝1以外的組合，強電介質(zhì)電容器(Cs)也不發(fā)生極化反相。又，當(dāng)將x＝1賦予s＝0的強電介質(zhì)電容器(Cs)時耦合節(jié)點表示的電位VA＝VA(0)，與當(dāng)將x＝1賦予s＝1的強電介質(zhì)電容器(Cs)時耦合節(jié)點表示的電位VA＝VA(1)之差大。
文檔編號G06F7/52GK1748199SQ20048000372
公開日2006年3月15日 申請日期2004年2月2日 優(yōu)先權(quán)日2003年2月6日
發(fā)明者龜山充隆, 羽生貴弘, 木村啟明, 藤森敬和, 中村孝, 高須秀視 申請人:羅姆股份有限公司