專利名稱：對數(shù)字運算和邏輯運算進行處理以及在處理機(cpus)、多計算機系統(tǒng)中使用的裝置的制作方法
1.本發(fā)明的背景1.1技術現(xiàn)狀在公開說明書DE 16 881 A1中描述了一種進行數(shù)據(jù)處理的技術。其中，在其功能和聯(lián)網(wǎng)中廣泛地運用了可自由配置的、均勻排列的元件。
與上述公開說明書無關，為了設計由許多單一的邏輯元件構成的運算器和數(shù)據(jù)處理裝置，EPGA部件(可自由編程邏輯部件)得到了越來越多地應用。
另外一個已知的技術是設計由在很大程度上固定聯(lián)網(wǎng)的固定程控運算器，即所謂的脈沖處理機構成的數(shù)據(jù)處理裝置。
1.2問題1.2.1根據(jù)DE44 16 881 A1的部件根據(jù)DE 44 16 881 A1所述技術的部件(以下簡稱為VPU)是基于大量的小型邏輯元件以很高的代價配置起來的。為了控制一個邏輯元件，要在一個靜態(tài)存儲器(SRAM)內提供許多控制位。每一個邏輯元件具備一個SRAM地址。需要配置的SRAM部件數(shù)量很大，這必然導致很大的空間需求量和花費很多時間，才能配置和重新配置一個這樣的部件。高空間需求特別不能接受，因為一VPU的處理能力是隨著元件數(shù)量的增加而提高。但是，一個部件的可利用面積受到芯片制造技術的限制。芯片的價格與芯片的面積成平方關系?；诙嘀貓D象顯示的下一個鄰點聯(lián)網(wǎng)結構，廣播通信，也就是把數(shù)據(jù)同時發(fā)送給多個接收機，是不可能的。如果VPU在運行中進行重新配置，則一行需要達到短暫的重新配置時間。然而，與此相反，為了重新配置芯片，需要擁有大量的配置數(shù)據(jù)。不存在將元件與電源分離或緩慢地提供時鐘脈沖的可能性，以便把損耗功率減少到最低限度。
1.2.2 FPGA部件對于上述應用領域至關重要的FPGA部件，多半是由多路或查表結構(LUT)組成的。執(zhí)行采用了SRAM部件。由于擁有很多小SRAM部件，所以其配置費用很高。需要有大量的數(shù)據(jù)，要求花費相當多的時間進行配置和重新配置。SRAM部件需要占用很多空間。但是一個部件的可用面積受芯片制造技術的限制。價格的上升與芯片面積大致成平方關系。SRAM所依賴的技術由于在SRAM上的存取時間而比直接集成邏輯要慢。雖然很多FPGA部件建立在總線結構上，但根本沒有廣播通信能力，迅速而有效地同時向多個接收機發(fā)送數(shù)據(jù)。如果要FPGA部件在運行中進行重新配置，則迫切需要達到很短的配置時間。但這樣就需要有大量的配置數(shù)據(jù)。FPGA部件對運行中有意義的重新配置完全不提供支持。編程人員必須顧及過程能正常進行，對數(shù)據(jù)和相關的邏輯不存在有干擾作用的影響。把損耗功率減少到最低限度的智能邏輯是不存在的。沒有專門的功能部件允許把運行狀態(tài)的信息反饋給控制FPGA的邏輯電路。
1.2.3脈動處理機脈動處理機上完全取消了重新配置，不過這種處理機是沒有靈活性的，因為它有剛性的內部結構。指令在每一循環(huán)中都被重新解碼。正如在上面兩節(jié)中已經說明的，缺少執(zhí)行廣播通信和把損耗功率減少到最低限度的功能。
1.3本發(fā)明的改進，任務本發(fā)明包括一個級聯(lián)的運算器，該運算器在其功能上和聯(lián)網(wǎng)方面具有靈活性，是可配置的。
在執(zhí)行算法的過程中不需要指令解碼。它在運行中是可重新配置的，對周圍的運算器、處理模塊和數(shù)據(jù)流沒有影響。配置數(shù)據(jù)的量很小，這對空間需求量和配置速度的影響都是有利的。為了迅速和有效地分配大量數(shù)據(jù)，經過內部總線系統(tǒng)支持廣播通信。運算器配備了省電功能，借以可完全切斷功率消耗，同樣還有時鐘分配器，可使運算器以較小的時鐘脈沖工作。為了把內部狀態(tài)反饋給外部控制電路，有特別的機制可供使用。
2.本發(fā)明的說明2.1本發(fā)明概況，簡介本發(fā)明說明根據(jù)DE 44 16 881 A1一種元件或已知FPGA元件的結構或已知的FPGA部件集成于這種元件中的是一圍繞特殊功能擴充了的、進行數(shù)據(jù)處理的算術邏輯部件(EALU)。這種EALU經過一功能寄存器進行配置，因而可明顯地降低配置所需要的數(shù)據(jù)量。元件可經過一總線系統(tǒng)進行自由級聯(lián)，讓EALU經過輸入、輸出寄存器與總線系統(tǒng)分離。輸出寄存器返回到EALU的一輸入上，以便能進行串行操作。接入到總線接受一總線控制部件，該總線控制部件根據(jù)總線寄存器相應地與總線耦合。這樣就構成了能夠將數(shù)據(jù)分配給多個接收機(廣播通信)的器件。一個同步電路經過總線系統(tǒng)控制多個元件之間的數(shù)據(jù)交換。EALU、同步電路、總線控制部件和寄存器的電路連接方法使得一個元件可以在運行中獨立于其它外圍元件被重新配置。經過功能寄存器可以配置一個與元件斷開的省電模式，同樣可以接通減低工作頻率的時鐘分配器。
2.2本發(fā)明的詳細說明本發(fā)明說明符合DE 44 16 881 A1主旨的一種元件(PAE＝陣列處理機)或已知的FPGA元件的結構，其中，陣列處理機可與一陣列(處理陣列＝PA)級聯(lián)。一個陣列處理機由許多個功能部件構成。
2.3 EALU運算器由一個固定在邏輯電路中執(zhí)行的擴充算術邏輯部件(EALU)組成。一個EALU就是符合當前技術水準的普通的算術邏輯部件(ALU)，它通過特殊功能，諸如計數(shù)器之類，而加以擴充。這種EALU能進行大量的算術和邏輯運算，無須在這里作詳細規(guī)定，因為可以根據(jù)當前技術水準追溯到ALU。EALU直接存取它自己的結果，對此，我們將在后面作為運算數(shù)加以追述。這樣，計數(shù)器或串行操作，諸如串行乘法、除法或級數(shù)展開，都是可行的。EALU除了它的結果以外，還提供信號CarryOut-AlessB和AequalB-Odetect。CarryOut-AlessB或者在算術運算時說明進位，或者在利用減去兩個值進行比較時，進位也就是CarryOut-AlessB，說明A＜B或B＜A，取決于求反的運算數(shù)。這個信號是通過一個全加器產生的普通進位。AequalB-Odetect說明在結果寄存器R-REGsft中的結果等于0。這個信號經過一“或非”從結果中產生。兩個信號被用來對狀態(tài)進行簡單處理，并可以重新提供給PLU(邏輯裝入部件)。其它的狀態(tài)信號根據(jù)應用情況是可執(zhí)行的。
EALU的功能在一功能寄存器(F-PLUREG)中配置。
2.3.1 O-REGEALU的輸入運算數(shù)被存儲在兩個獨立的運算數(shù)寄存器(O-REG)中。借此，這些運算數(shù)可供使用，與提供數(shù)據(jù)的部件(數(shù)據(jù)發(fā)送器)的狀態(tài)無關。這是必要的，以便能實現(xiàn)與總線脫開和PA(PA＝處理陣列)的自由重新配置。一個或兩個O-REG具有移位功能，由每一個相關O-REG的EALU進行控制。移位功能允許在EALU中進行串行操作，諸如乘法或除法等。具有移位功能的O-REG被稱為O-REGsft。
2.3.2 R-REGsftEALU的結果被存儲在一個結果寄存器中(R-REGsft)。由此實現(xiàn)了時間上與一個或數(shù)個接收結果的部件(數(shù)據(jù)接收機)的不相關性。R-REGsft具有移位功能，由EALU控制，因而允許進行串行操作。
2.3.3 R2O-MUX存在于R-REGsff中的結果數(shù)據(jù)，經過在兩個O-REG中的一個與EALU之間的一多路轉換器(R2O-MUX)作為運算數(shù)并入電路，以保證串行操作、計數(shù)器和類似功能結果的反饋。多路轉換器通過F-PLUREG調整。
2.2.4時鐘脈沖周期重要的，但不是迫切需要的事，是在一時鐘脈沖邊沿上控制O-REG(sft)并在其后否定的時鐘脈沖邊沿上控制O-REGsft。這樣，EALU就有一個“半時鐘脈沖”可用來執(zhí)行其功能。第二個“半時鐘脈沖”供信號傳輸時間和多路轉換器使用。于是有可能在每一個時鐘脈沖中進行一次完整的運算。
2.2.5狀態(tài)機，SM-Unit為了在EALU中進行過程控制，設有一個SM-UNIT。它控制O-REG和R-REGst及其移位功能，還控制R2O-MUX。借此，可以達到串行操作、移位和計數(shù)功能能簡單地由EALU執(zhí)行的目的。其中的狀態(tài)機可以根據(jù)當前技術水準簡單地實現(xiàn)。
2.2.6 Sync-UNIT為了在諸陣列處理機的一個陣列(PA)中對一陣列處理機進行整步，設有一個同步部件(Sync-UNIT)。這個Sync-UNIT為一系列執(zhí)行信號交換協(xié)議的輸入信號求值。rACK(h/l)這個數(shù)據(jù)接收機認收已收到的數(shù)據(jù)。其中，rACKh是高結果位(8到15位)的認收，rACK1是低結果位(0到7位)的認收。兩者進行“與”運算(rACKh“與”rACK1)，并產生信號rACK。當一個或兩個數(shù)據(jù)接收機正在處理其數(shù)據(jù)的過程中時，rACK是不真實的；當兩個數(shù)據(jù)接收機的數(shù)據(jù)處理已經結束，并已將結果存儲在相關的數(shù)據(jù)接收機的R-REGsft中時，rACK是真實的。另外，信號rACK(h/l)往往采用經過“與”運算的形式，被視為rACK(＝rACKh& rACK1)。oRDY(1/2)這個數(shù)據(jù)發(fā)送機信號化其準備狀態(tài)，發(fā)送新數(shù)據(jù)。當數(shù)據(jù)發(fā)送機正在處理其數(shù)據(jù)的過程中時，oRDY是不真實的；當數(shù)據(jù)發(fā)送機提供結果(它是陣列處理機的運算數(shù))供使用時，oRDY是真實的。其中，oRDY1是第一個運算數(shù)數(shù)據(jù)發(fā)送機的釋放信號，oRDY2是第二個運算數(shù)數(shù)據(jù)發(fā)送機的釋放信號。兩者進行“與”運算(oRDY1“與”oRDY2)，并產生信號oRDY。只有當兩個數(shù)據(jù)發(fā)動機準備好發(fā)送數(shù)據(jù)時，oRDY才是真實的。信號oRDY(1/2)往往采用經過“與”運算的形式，被視為oRDY(＝oRDY1 & oRDY2)。
由輸入信號和Sync-UNIT的狀態(tài)(它與EALU的過程控制一道代表陣列處理機的總狀態(tài))生成輸出信號，該輸出信號被數(shù)據(jù)發(fā)送機和接收機的Sync-UNIT從它們一面視為輸入信號。為了進行EALU的過程控制，需要使用其狀態(tài)信息和寄存器F-PLUREG。rRDY表示陣列處理機已經結束了它的數(shù)據(jù)處理，結果在R-REGsff中提供使用。rRDY被作為rRDYh和rRDY1傳輸給兩個數(shù)據(jù)接收機。但它所涉及的是同一個信號！oACK表示陣列處理機已經處理了它的運算數(shù)，新的數(shù)據(jù)可以錄入o-REG(sft)。oACK被作為oACK1和oACK2傳輸給兩個數(shù)據(jù)發(fā)送機。但它所涉及的是同一個信號！RDY信號保持其電平，直到通過ACK輸入認收為止。當數(shù)據(jù)接收機在數(shù)據(jù)準備過程中進行重新配置時，必需如此。如果RDY排隊等候，直到通過ACK認收，則數(shù)據(jù)接收機在重新配置后確認數(shù)據(jù)準備就緒，并接受數(shù)據(jù)。
信號經過若干個陣列處理機的邏輯電路表示如下
這意味著，例如數(shù)據(jù)發(fā)送機的輸出信號rRDY代表陣列處理機的輸入信號oRDY1或oRDY2。陣列處理機的輸出信號rRDY代表數(shù)據(jù)接收機的輸入信號oRDY。
Sync-UNIT具有系列過程形式
Sync-UNIT提供一個特別模式供使用，只有當有運算數(shù)提供使用時，該模式才釋放時鐘脈沖信號。只有當數(shù)據(jù)發(fā)送器不在每一個處理機時鐘脈沖中提供數(shù)據(jù)，而是每到第n個時鐘脈沖時提供數(shù)據(jù)，這一模式才特別有意義。其時，時鐘脈沖對應標準時鐘脈沖的一個周期，并經過rACK或oRDY(1/2)釋放。釋放被稱為為“單沖”(OneShot)。這一模式被稱為“單沖模式”。這種情況下，時鐘脈沖經過一“與”門用釋放信號之一進行“與”運算。模式和信號的選擇經過F-PLUREG進行。經過rACK或oRDY(1/2)生成的釋放信號可由SM-UNIT(狀態(tài)機部件)延長。這是必要的，以便于需要一個以上時鐘脈沖的運算能在單沖模式下執(zhí)行。為了能夠如此，SM-UNIT的相應的信號線路要用釋放信號進行“或”運算處理。
如果寄存器記錄STOP放在F-PLUREG中，則Sync-UNIT引導運行的功能結束。爾后，再沒有其它的運算數(shù)被接受和認收。一旦rACK指示結果已被數(shù)據(jù)接收機接受，則PLU的重新配置準備狀態(tài)通過信號ReConfig說明。通過將F-PLUREG的“停止”存入一D觸發(fā)器(D-Flip-Flop)，即生成這一信號。ReConfig可以通過在F-PLUREG上在“停止”的位位置上對PLU的一次讀數(shù)訪問進行查詢。
同樣，Sync-UNIT可用來生成事故狀態(tài)或其它狀態(tài)信號，并進行處理。
2.2.7 BM-UNIT為了將運算數(shù)和結果接到外部總線系統(tǒng)上，設有一總線多路轉換部件(BM-UNIT)。這個BM-UNIT由兩個多路轉換器和2個門組成，其中，兩個多路轉換器是運算數(shù)多路轉換器(O-MUX)，兩個門電路是結果門(R-GATE)，同時，高值和低值結果分別各使用一個開關。多路轉換器和開關經過多路轉換器寄存器({M-PLUREG})進行控制。Sync-UNIT信號經過開關到總線上進行控制。如此，多路轉換器/開關和信號的密切關系如下O-MUX1oRDY1，oACKO-MUX2oRDY2，oACKRH-GATE rRDY，rACKhRL-GATE rRDY，rACK1結果門R-GATE可以經過M-PLUREG進入一種不激勵總線系統(tǒng)的狀態(tài)。
下表給出信號的說明及其有關的接口結構
有可能從一個數(shù)據(jù)發(fā)送器出發(fā)去詢問多個數(shù)據(jù)接收機(廣播通信)。為此，要把多個數(shù)據(jù)接收機接到同一根總線上。為了保證數(shù)據(jù)的認收，將認收線路的激勵器級oACK設計成集電極開路激勵器。這樣，總線作為線“與”電路(wired-AND)工作，也就是說，當所有數(shù)據(jù)接收機都認收時，才出現(xiàn)認收所要求的H電平。要做到這一點，每一個沒有認收的數(shù)據(jù)接收機都要經過一個集電極開路晶體管將總線降低到L電平。認收的數(shù)據(jù)接收機不控制集電極開路晶體管，因而不給總線加載。當所有的數(shù)據(jù)接收機認收時，總線便不在被加載，并經過一個上拉電阻接受H電平。
2.2.8 StateBack-UNIT(狀態(tài)信號返回部件)
陣列處理機能把關于經過其運行狀態(tài)的回答信號提供給它的邏輯裝入部件(以下簡稱為PLU)(比較DE 44 16 881 A1)。邏輯裝入部件配置PA，并需要有關每一個陣列處理機狀態(tài)的信息，以便能進行合理的重新配置。為此，需要經過StateBack-UNIT(狀態(tài)信號返回部件)。這一部件或者根據(jù)F-PLUREG中的記錄傳送R-REGsft中結果的低3位(為了把計算值提供給PLU)，或者把信號CarryOut-AlessB和AequalB-Odetect傳送到一3位狀態(tài)總線。為了能從多個陣列處理機接通信號，采用了經過集電極開路激勵器的簡單線“或”電路技術。為了能在接收機認收數(shù)據(jù)后才開始重新配置陣列處理機，可以在信號與集電極開路激勵器之間跨接一個鎖存器級，該鎖存器級在輸入rACK之后才釋放信號。狀態(tài)總線由PLU監(jiān)視。PLU在它的程序流中和它的重新配置中對由總線提供的狀態(tài)作出反應。
2.2.9電源裝置陣列處理機具有一種省電模式({休眠方式})，省電模式如同EALU在F-PLUREG中的功能一樣進行調整。為此備有一個位，當它被置放時，即接通休眠方式。這樣，陣列處理機的時鐘脈沖電路或者被置于恒定的邏輯0或1，或者經過一個晶體管切斷陣列處理機的電壓。F-PLUREG在陣列處理機內始終通電，而且是不能斷開的。每次執(zhí)行功能時沒有使用的陣列處理機區(qū)段(門電路)通過充分利用F-PLUREG而斷開。這種情況經過一個將區(qū)段與供電部分分離的晶體管而發(fā)生。為了防止不希望發(fā)生的干擾影響，區(qū)段的輸出經過上拉/下拉電阻加以限定。
另外，在由Sync-UNIT控制的“單沖模式”內，可以使用省電方式。這種情況下，除F-PLUREG、M-PLUREG和Sync-UNIT以外，陣列處理機的所有部件都與電源分離。只有當Sync-UNIT確定一個“單沖”時，所有需用的陣列處理機部件才經過電源裝置接通。Sync-UNIT延遲時鐘脈沖信號一定的時間，直到所有新接通的部件都能工作為止。
2.2.10寄存器寄存器F-PLUREG和M-PLUREG與PLU總線相連接。由PLU發(fā)送的數(shù)據(jù)包的地址在一比較器中被解碼。如果陣列處理機的地址被識別，則數(shù)據(jù)存入寄存器。PLU總線被設計成如下AX7..0X/Y矩陣的X地址AY7..0 X/Y矩陣的Y地址RS 寄存器的選擇，邏輯0選定F-PLUREG，邏輯1選定M-PLUREG。AEN地址啟動，總線包含一有效地址。只要AEN是邏輯0，地址必須解碼。AEN在整個總線訪問過程中，即在數(shù)據(jù)傳送過程中為邏輯0。D23..00數(shù)據(jù)DEN允許數(shù)據(jù)傳送，總線含有有效數(shù)據(jù)。在信號DEN的脈沖前沿上升時，數(shù)據(jù)必須傳送到寄存器中。OEN允許輸出，PLU從諸PLUREG中讀取有效數(shù)據(jù)。
2.2.11 F-PLUREG的結構1.寫入訪問時寄存器的結構
各個位的功能
復位狀態(tài)在各個位都是0。
2.讀出訪問時寄存器的結構
各個位的功能
復位狀態(tài)在各個位都是0。
M-PLUREG的結構
值M(n+5)..n＝000000，n∈{0，6，12，18}意味著多路轉換器/開關是開放的，并且沒有母線接點。經過信號ReConfig阻斷M-PLUREG可能是有意義的，就是說，一旦ReConfig被激活，陣列處理機就與所有的總線系統(tǒng)斷開。
復位狀態(tài)在各個位都是0。
3.總結通過把配置數(shù)據(jù)縮減到F-PLUREG可以比用已知技術，特別是比用FPGA技術更簡單和更迅速地配置和重新配置陣列處理機的功能。在M-PLUREG中確定運算器的聯(lián)網(wǎng)，而在傳統(tǒng)的技術中必須占有大量單一的和不相關聯(lián)的配置位。通過寄存器清晰的結構簡化了(重新)配置。
由于直接設計成運算器，陣列處理機的空間需求比用傳統(tǒng)技術要小，因為傳統(tǒng)技術中運算器是通過大量的邏輯部件實現(xiàn)的。同時，運行時滯也縮短了，可達到的時鐘脈沖頻率也相應地提高了。
廣播通信功能由于BM-UNIT的設置而得到了保證，認收是自動進行的。通過輸入和輸出端的寄存器(O-REG，R-REG)，在很大程度上與時間無關的數(shù)據(jù)傳送得到了保證。
由于經過寄存器O-REG和R-REG將每一個陣列處理機與整個系統(tǒng)脫開，配置和重新配置得到了簡化，這是因為每一的單一的陣列處理機在很大程度上是互相獨立的。給PLU的回答信號以及STOP(“停止”)和ReConfig(重新配置)聯(lián)合作用，使得對(重新)配置的有效控制成為可能。
實現(xiàn)了省電功能，省電功能—部分自動地(單沖模式)—導致了功率消耗的減少。
為了提高FPGA在其結構體系上的有效性，可以實施陣列處理機結構。這樣可大大提高算術運算的能力。
4.對附圖的簡要說明

圖1 將多個陣列處理機排列成一個具有PLU(邏輯裝入部件)的PA(處理陣列)的布置圖，沒有連接到輸入/輸出系統(tǒng)或存儲器。圖2 一陣列處理機的結構圖。圖3 F-PLUREG和M-PLUREG的結構圖。圖4 一O-REG的結構圖。圖5 一具有右移位功能的O-REGsft的結構圖。圖6 一具有1-2右/左位桶形移位器的O-REGsft的結構圖。圖7 R2O-MUX以及利用傳輸門技術執(zhí)行一MUX的結構圖。圖8 時鐘脈沖同步、延遲和同步信號圖。圖9 Sync-UNIT的工作原理圖。說明。圖10電源裝置的結構圖。圖11Sync-UNIT的結構圖。圖12BM-UNIT的結構圖。圖13一O-MUX的結構圖，限定到4個總線系統(tǒng)。圖14一R-GATE的結構圖，限定到4個總線系統(tǒng)。圖15StateBack-UNIT的結構圖。圖16單沖模式和單沖/省電模式的功能原理圖。圖17一陣列處理機的實施例圖。圖18一陣列處理機的結構圖，其中各個單一功能的連接是通過一總線系統(tǒng)實現(xiàn)的。圖19一配置狀態(tài)機的工作原理圖。圖20一循環(huán)狀態(tài)機的工作原理圖。圖21配置寄存器數(shù)據(jù)的循環(huán)處理圖。
4.1附圖的詳細說明圖1表示一經過簡化的根據(jù)DE 44 16 881 A1的處理機。其中示出了PLU(0101)及其總線系統(tǒng)(0102)。各個陣列處理機(0103)都是作為陣列裝入的，芯片上的總線(0104)是按示意圖表示的。
圖2所示為一陣列處理機的示意結構圖。芯片上的總線(0201)被引到BM-UNIT(0202)上，BM-UNIT再將通過M-REG(0203)選定的總線繼續(xù)接到作為運算數(shù)1的O-REGlsft(0204)和作為運算數(shù)2的O-REG(0205)。在運算數(shù)2的數(shù)據(jù)通路中有選擇地經過R2O-MUX(2026)并入存放在結果寄存器R-REGsft(0207)中的結果。來自O-REGsft(0204)和R2O-MUX(2026)的數(shù)據(jù)在ELAU(2028)中進行處理?；卮鹦盘柦涍^StateBack-UNIT(2029)傳給PLU。PLU總線(0210)與寄存器F-PLUREG(0211)和M-PLUREG(0212)以及StateBack-UNIT(0209)連接。經過該總線配置和監(jiān)視陣列處理機。F-PLUREG包含所有的功能配置數(shù)據(jù)，M-PLUREG包含陣列處理機的聯(lián)網(wǎng)信息。Sync-UNIT(0212)控制數(shù)據(jù)接收機、數(shù)據(jù)發(fā)送機與處理陣列處理機之間數(shù)據(jù)交換的聯(lián)合作用。SM-UNIT(0213)控制陣列處理機的整個內部過程。電源裝置Power-UNIT(0214)調節(jié)供電和管理功率消耗。
圖3說明寄存器M-PLUREG和F-PLUREG的工作原理。只要AEN(地址啟動)顯示有一有效的總線傳送，PLU總線(0308)的地址AX和AY節(jié)就在一比較器(0301)中與陣列處理機的地址進行比較。其時，每一個陣列處理機占有一個唯一的地址，該地址是由它在一PA內的行和列組合而成的。如果DEN(允許數(shù)據(jù)傳送)顯示數(shù)據(jù)傳送，則經過RS(寄存器選擇)或者選定M-PLUREG(0302)，或者選定F-PLUREG(0303)。當DEN的脈沖前沿上升時，數(shù)據(jù)被存儲到有關的寄存器中。寄存器作為D觸發(fā)器(D-Flip-Flop)(0304)執(zhí)行。時序圖0305用來說明運行過程。要在F-PLUREG上進行讀出訪問，只需經過門電路(0306)由Sync-UNIT把信號ReConfig傳給PLU總線。通路發(fā)生于比較器(0301)“與”信號OEN的結果。
圖4a表示O-REG的方塊圖。在圖4b中可以看出源于D觸發(fā)器(D-Flip-Flop)的O-REG的構造。圖4c表示時序圖。時鐘脈沖由SYNC-SM產生。
圖5a表示O-REGsft的方塊圖。在圖5b中可以看出源于D觸發(fā)器(D-Flip-Flop)的O-REGsff的構造?！芭c”門電路和“或”門電路經過變換電路(0504)構成一個由模式控制的多路轉換器(0506)，該多路轉換器或者將輸入數(shù)據(jù)接到D觸發(fā)器(D-Flip-Flop)(0501)，或者將D觸發(fā)器(D-Flip-Flop)的輸出引動一位后傳導到它的輸入上?！芭c”門電路(0505)是不必要的，因為有一輸入永久地處在邏輯0上。它僅用于直觀的目的。在圖5c中說明時序圖于信號模式的關系。時鐘脈沖是由SYNC-SM生成的。
圖6a表示R-REGsft的方塊圖。寄存器(0601)之前是一多路轉換器(0602)，該多路轉換器或者將輸入數(shù)據(jù)接到寄存器(0601)，或者將寄存器(0601)的輸出數(shù)據(jù)移位后輸送到起輸入端。由SYNC-SM生成的時鐘脈沖移位半個節(jié)拍后輸送到寄存器。在圖6b中示出了門電路層面上的方塊圖。經過一個解碼器(0603)，Mode0-2接通由“與”門電路與串接的“或”門電路構成的多路轉換器(0606)。其中，用虛線畫出的門電路(0605和其它)只是為了說明的目的才畫上的。這些門電路沒有功能，因為輸入始終在L上。多路轉換器在Mode0-2＝010的狀態(tài)下將輸入信號接到寄存器(06067)。寄存器(0607)的輸出值在Mode0-2＝000到Mode0-2＝001的狀態(tài)下和在Mode0-2＝011到Mode0-2＝100的狀態(tài)下分別向左和向右移動一到兩個位后，輸送大寄存器的輸入端。移位功能與Mode0-2狀態(tài)的關系在圖6c中說明。
圖7a表示多路轉換器R2O-MUX的結構，該多路轉換器根據(jù)與模式的相關性將運算數(shù)和結果接轉到EALU。這種情況下，圖7a是作為傳動的多路轉換器構成的，而圖7b所示則是因采用CMOS傳輸門(0701)而節(jié)省空間和功率的變體。本文件中描述的所有多路轉換器都可以利用傳輸門構成。
門電路可以設計得與由傳輸門構成的多路轉換器等效。但數(shù)據(jù)交換的方向則恰好相反！圖8表示陣列處理機內部的時鐘脈沖CLR與正在進行的活動的關系。當脈沖前沿上升(0801)時，運算數(shù)儲存到O-REG中。在H電平(0802)時，陣列處理機處理數(shù)據(jù)(ΔPAE＝處理相位)。這包括O-REG與R-REG之間的數(shù)據(jù)交換。當脈沖前沿下降(0803)時，結果存儲到R-REG中。L電平(0804)被應用于包括在總線系統(tǒng)中的BM-UNIT(ΔNetwork(網(wǎng)絡)＝總線相位)。由SYNC-SM生成的信號(oRDY和oACK，tRDY和rACK)隨時間的變化記錄在時序圖中。
Sync-UNIT的流程圖示于圖9中。狀態(tài)機識別兩種固定狀態(tài)“數(shù)據(jù)”(0901)和“結果”(0902)。“數(shù)據(jù)”被整步到上升的脈沖前沿，“結果”被整步到下降的脈沖前沿。同時，輸入?yún)?shù)的狀態(tài)被分別處理，并根據(jù)結果跳躍到支路“是”(0903/0904)或“否”(0905/0906)。如果在“數(shù)據(jù)”中運算數(shù)沒有準備就緒，則跳轉到“否”。下面的步驟中沒有操作被執(zhí)行，直到機器向“數(shù)據(jù)”回跳，并重新處理。如果操作數(shù)準備就緒(通過oRDY顯示)，則操作被存儲在O-REG(0907)中。操作數(shù)被處理(0908)，同時被評定(0909)，確定在多循環(huán)操作(需要多于一個時鐘脈沖循環(huán)的的串行操作)情況下關鍵是否在最后一個循環(huán)，或者是否是一個單循環(huán)操作在運行。在這種情況下運算數(shù)通過oACK認收(0910)。脈沖前沿下降時，“結果”被整步。這時是檢查是否安放了“結果存在”標志(0911)。當完成的結果通過rRDY發(fā)送信號時(0912)，總是安放這一標志。在兩種情況下跳躍到“是”支路(0904)1.沒有先前的結果存在(標記“結果存在”不真實)。
2.有先前的結果存在(標記“結果存在”真實)，并且這一結果用rACK認收。在這種情況下(并且只有在這種情況下！)0902將結果復位(0913)。
否則跳躍到“否”支路(0906)，并且沒有操作被執(zhí)行，直到狀態(tài)機向“結果”(0902)返回。在“是”支路(0904)，結果存儲到輸出寄存器R-REGsft((0914)。然后判斷關鍵是否在一個多循環(huán)操作的最后一個循環(huán)(0915)(比較0909)，或者是否是一個單循環(huán)操作在運行。如果是。通過rRDY發(fā)信號表示結果的存在(0916)。狀態(tài)機向“數(shù)據(jù)”(0901)回跳。識別關鍵是否在最后一個循環(huán)(或者是否是一個單循環(huán)操作在運行)，可以由SM-UNIT經過信號FINISH(“完成”)(0616)詢問。當最后一個(或唯一的一個)循環(huán)發(fā)生時，該信號有效。SYNC-UNIT的狀態(tài)經過RUN(“運行”)停止SM-UNIT。在有一操作發(fā)生的情況下，“運行”有效，否則無效。F-PLUREG中STOP(“停止”)項的機理以及由此生成的ReConfig(“重新配置”)的機理在圖9中沒有表示出來，因為運行過程出現(xiàn)，而且可從對SYNC-UNIT的說明中推知。
圖10表示電源裝置的基本結構。信號“休眠”由F-PLUREG傳導到一個晶體管或一個晶體管級(1001)。該晶體管級控制所有可斷開的元件功能的供電。Sync-UNIT(同步部件)提供單沖省電信號(比較圖16)，經過該信號，通過一個晶體管或一個晶體管級(1002)釋放剩余元件功能的供電。根據(jù)元件中實際應用的功能，晶體管或晶體管級(1003)斷開不需要的功能(掉電)。顯然，對于正規(guī)的供電和電磁容量特性，必須采取其它相應的預防措施，例如電容器等。
圖11所示是機器從圖9到設計的實現(xiàn)。經過BM-UNIT(1101)，信號oRDY(1/2)和rACK(簡化表示，實際存在的是rACKh和rACK1，rACK＝rACK1 & rACKh)被接到中央時鐘(CCLK)控制的鎖存器(1102)。其中，鎖存器的電路這樣的，即鎖存器在中央時鐘的低相位(總線相位)下是透明的，而在高相位下保持狀態(tài)。鎖存器的輸出提供信號供同步狀態(tài)機(1103)使用。1103的rRDY(簡化表示實際存在的是rRDYh和rRDY1，兩者完全相同，但被傳導到不同的接收機)經過門電路接到總線。1103的信號oACK(1/2)在BM-UNIT(1101)中被否定，并提供給重新反相的集電極開路總線激勵器(1104)?？偩€經過電阻(1105)被拉到H。此時BM-UMIT被接通，發(fā)生下面的情況1.如果相應的總線不受BM-UNIT控制，則L是在晶體管(1104)的基極上。因此，晶體管不給總線加載。
2.如果相應的總線受BM-UNIT控制，而且信號不被認收，則H是在晶體管(1104)的基極上。這意味著總線被拉到L。如果每次廣播通信的結果被分配給多個接收機，則尚未認收結果數(shù)據(jù)和需要等待循環(huán)的所有陣列處理機將總線拉倒L。
3.如果相應的總線受BM-UNIT控制，而且信號被認收，則L是在晶體管(1104)的基極上。這意味著總線不被加載。如果每次廣播通信的結果被分配給多個接收機，則已認收結果數(shù)據(jù)和不需要等待循環(huán)的所有陣列處理機不給總線加載。
由于總線在其基本狀態(tài)接受H電平，也就是接受認收，則根據(jù)總線被拉到L的情況2，不認收的負載超過認收。這種情況下，只有當所有陣列處理機認收時，總線才走入H電平，即走入認收狀態(tài)。這樣便實現(xiàn)了一個線“與”電路(Wired-AND-Schaltung)。同步狀態(tài)機將信號RUN(1107)提供給SM-UNIT(1106)使用。后者根據(jù)RUN啟動。如果SM-UNIT處在一處理過程的最后一個(或唯一的一個)循環(huán)中，則它就將該信號經過FINISH(1108)發(fā)給同步狀態(tài)機。FINISH在估算部件中進行計算，以識別最后一個循環(huán)(0907，0915)。SM-UNIT與陣列處理機內部時鐘脈沖CLK同步運行。
圖12表明BM-UNIT的結構。根據(jù)輸入到M-PLUREG中的項，多路轉換器(1201，1202)把運算數(shù)從內部總線(1203)接到O-REG。同樣，門電路(1204，1205)把結果的下半部分和上半部分接到總線。多路轉換器1026分別根據(jù)1201和1202的位置把oRDY(1/2)和根據(jù)1204和1205的位置把rACK從總線接入陣列處理機。此時，兩個數(shù)據(jù)接收機的rACK互相進行“與”運算。如果只存在一個數(shù)據(jù)接收機，則多路轉換器這樣進行連接，即它送回一個邏輯1取代缺少的rACK。1207包括一個把信號oACK(1/2)和rRDY接到總線上的門電路。其中信號oACK(1/2)首先進行反相，然后經過集電極開路激勵器(1104)接到總線上。
圖13說明一O-MUX的結構。其中有一個3∶5解碼器(1301)處理來自M-PLUREG的Mode2..0信號。多路轉換器經過“與”門電路(1302)采用串接的“或”門電路(1303)構成。解碼器(1301)的Mode2..0＝000的求值信號被直接接到“或”門電路(1304)。這樣造成的結果是，在開路狀態(tài)，即沒有連接到總線時，始終是邏輯1被反饋。(比較圖12的rACK)。為了簡化起見，只示出了縮減的總線尺寸。
圖14說明一R-GATE的結構。其中有一個3∶4解碼器(1401)處理來自M-PLUREG的Mode2..0信號。解碼器的Mode2..0＝000的求值信號沒有被使用。因此，在這一位組合中沒有建立總線連接。門電路(1402)或者由有“與”門電路構成，或者由傳輸門電路(比較0701)構成。這種情況下，在前或在后串接一放大級以驅動總線負載。為了簡化起見，只示出了縮減的總線尺寸。
StateBack-UNIT(狀態(tài)信號返回部件)示于圖15。根據(jù)在N-PLUREG中的設定，一多路轉換器(1501)或者連接EALU的信號CarryOut-AlessB，AequalB-Odetect，或者連接R-REG R-REGD2..0的輸出。信號到達一集電極開路晶體管級(1502)，并被接到PLU總線上。這里，PLU總需要若干外部的、位置靠近PLU的上拉電阻(1503)。鎖存器1504是可選件。如果把它閉合到1501的輸出信號中，則在數(shù)據(jù)接收機經過rACK認收數(shù)據(jù)后，把該輸出信號接到總線(1503)上；這樣造成的結果是，只有當數(shù)據(jù)被接受后，進行重新配置準備就緒的狀態(tài)才經過狀態(tài)信號顯示出來。通常，這需要通過STOP(“停止”)和ReConfig(重新配置)聯(lián)合作用在Sync-UNIT中進行調節(jié)；因此，鎖存器是可選件。這種情況下，rACK被當作鎖存器時鐘脈沖使用。這時鎖存器在rACK＝1時是透明的，在rACK＝0被存儲。
圖16表明OneShot-MODE(單沖模式)的工作方式。經過一個多路轉換器(1601)，根據(jù)F-PLUREG中的設定，信號1.Vcc2.oRDY13.oRDY24.(oRDY1 & rACK)脫開部件時鐘脈沖。經過Vcc脫開造成的結果是時鐘脈沖始終在運行(見時序圖“正常運行”)。
在其余3個模式下，只有當信號或信號組合釋放時鐘脈沖時，時鐘脈沖才開始運行。釋放由時鐘脈沖CCLK上的一個鎖存器(1602)進行整步，以便當釋放信號短促時，相位不提前中斷。這種情況下，鎖存器在CCLK的低相位下是透明的，在高相位下保持其值。釋放信號到達“與”門對(1603和1604)，“與”門對釋放時鐘脈沖。經過一個反相器(1605)產生反相的時鐘脈沖信號為了保證！CLK同相，CLK通過一個延遲元件(1606)運行(見時序圖“單沖運行”)。這時，CCLK在通往1604的引線中經過兩個延時時限(1610)被延遲，以保證與鄰近1603的、被多路轉換器(1608)延遲了的CCLK同相。如果在省電模式中插進了一個陣列處理機，則元件的供電電源在很大程度上被斷開。這種情況是經過“或”門電路1161而發(fā)生的。如果接通省電模式，即PowerSave＝1，則產生反向信號L。如果這時接通單沖模式，并讓寄存器1602在L上，則經過一個單沖省電信號斷開電源裝置上的供電晶體管(比較圖17)但是，如果寄存器1602在邏輯1上(或PowerSave＝0)，則供電晶體管經過1611接通。下表對功能加以概述
在接通電源時出現(xiàn)一規(guī)定時間的蘇醒時間，直到元件能工作為止。但為了正常地發(fā)揮功能，信號必須相應地延遲。為此，經過延遲線路(1607)引導CCLK。一多路轉換器(1608)根據(jù)信號PowerSave相應地選擇是向元件傳送標準時鐘脈沖還是延遲時鐘脈沖傳。如果要延遲時間間隔S\DeltaSPowerOn，只能選擇非反向時鐘脈沖，反向時鐘脈沖不延遲。這樣，可提供使用與其余部件功能的同步的結果。借此，可利用的處理時間減小到Δprocess。部件的最大時鐘脈沖頻率取決于ΔPowerOn+Δprocess。(見時序圖“OneShot Betrieb mit PowerSave”“單沖運行帶省電”)。
圖17表示陣列處理機的一實施例。圖中，BM-Unit、電源裝置、StateBack-Unit、Plu總線和M-PLUREF沒有表示出來。
陣列處理機擁有三個供有待處理數(shù)據(jù)使用的輸入寄存器oREG1(1701)、oREG2(1702)和oREG3(1703)。輸入寄存器經過前導諸陣列處理機的BM-Unit得到其數(shù)據(jù)。所有輸入寄存器都是沒有移位功能的寄存器。
P-PLUREG(1704，1705，1706)決定一批陣列處理機的配置。它們由PLU經過PLU總線裝入。它們分別存入一種經過多路轉換器(1723)選定的配置。多路轉換器(1723)受寄存器(1724)控制。寄存器(1724)從一前導陣列處理機通過BM-Unit得到數(shù)據(jù)或觸發(fā)器。該陣列處理機與提供輸入寄存器的諸陣列處理機不是等同的。當然，數(shù)量較大或較小的F-PLUREG也是可以想象的。
第三個輸入寄存器oREG 3(1703)提供乘法和加法功能的運算數(shù)。其中，oREG1(1701)的內容與oREG2(1702)的內容在一乘法器(1709)中相乘，緊接著，在加法器/比較器(1718)中加上oREG3(1703)的內容。其中，加法器/比較器是按照執(zhí)行一次相加進行配置的。如果只需執(zhí)行一次相乘，則oREG3(1703)裝入“零”值。如果只需執(zhí)行一次相加，則P-PLUREG轉換位乘法器(1711)。這樣，oREG1(1701)的值直接達到加法器/比較器(1718)。加法器/比較器(1718)的第二功能接受oREG1(1701)的值和oREG3(1703)的值，并比較該兩個值。輸出信號CarryOut-AlessB和AequalB-Odetect(1719)顯示兩個值是否相等，或oREG3(1703)的值大于或小于oREG1(1701)的值。
在陣列處理機中實現(xiàn)的其它功能有一個移位寄存器(1712)，一個除法器(1713)，諸如“與”、“或”、“非”等邏輯功能(1714)以及一個計數(shù)器(1715)。一旦計數(shù)器(1715)從一個前導值數(shù)到零，它就產生一個激發(fā)器信號(1720)。計數(shù)器(1715)直接裝入oREG3(1703)得到的值。也可以想象插入其它的計數(shù)器，如從零數(shù)到被裝入值的，然后產生一個激發(fā)器信號的上行計數(shù)器。
功能部件的結果通過提高多路轉換器(1716)繼續(xù)傳送到兩個輸出寄存器rREG1(1710)和rREG2(1717)，這兩個輸出寄存器與BM-Unit連接，數(shù)據(jù)繼續(xù)走向后續(xù)的各個陣列處理機。運行過程由一個與觸發(fā)器邏輯電路(1707)連接的Sync-Unit(1708)控制。此外，它還與配置狀態(tài)機交換控制信號，這些控制信號在通過多路轉換器(1723)改變配置時保證正確運行。觸發(fā)器邏輯電路(1707)與F-PLUREG連接，并根據(jù)存儲在F-PLUREG中的配置處理進入的信號(1722)。進入的信號包括ReConfig(重新配置)，普通的觸發(fā)器信號，以及同步交換信號oRDY和rACK。根據(jù)配置情況，觸發(fā)器邏輯電路(1707)繼續(xù)把同步交換信號傳送給Sync-Unit(1708)，后者又產生輸入和輸出寄存器以及計數(shù)器的啟動信號。此外，Sync-Unit(1708)產生進入的同步交換信號oACK和rRDY，它又把這些信號在傳送給觸發(fā)器邏輯電路(1707)。根據(jù)配置情況，信號(1719)或計數(shù)器(1720)的觸發(fā)器可以作為普通的觸發(fā)器信號使用，并傳送給觸發(fā)器邏輯電路(1707)。從給觸發(fā)器邏輯電路(1707)輸出的是信號(1721)，ReConfig(重新配置)，同步交換oRDY和rACK，以及普通的觸發(fā)器信號，這些信號重又輸送給BM-Unit。
圖18所示為與圖17中所述陣列處理機具有同樣功能范圍的一個陣列處理機。這里同樣沒有表示出BM-Unit、電源裝置、StateBack-Unit和M-PLUREF。它由三個輸入寄存器oREG1(1801)、oREG2(1802)和oREG3(1803)，兩個輸出寄存器rREG1(1804)、oREG2(1818)，三個F-PLUREG(1813，1814，1815)，一個Sync-Unit(1805)的多路轉換器(1818)和一個觸發(fā)器邏輯電路(1806)組成。功能部件有一個除法器(1808)，一個乘法器(1817)，一個加法器/比較器(1809)，邏輯功能(1810)，一個移位寄存器(1811)和一個計數(shù)器(1812)。各個部件的功能與圖17所述相對應。也可以設想在陣列處理機中集成其它一些功能，諸如三角函數(shù)，方根和指數(shù)函數(shù)。這當然也適用于圖17所述的陣列處理機。每一個功能都是可作為整數(shù)和浮點部件實現(xiàn)的。與圖17中的陣列處理機不同，每個功能部件都經過總線系統(tǒng)(1816)互連，因而各個功能都可以按任意的順序互相連接。接線是由在F-PLUREG中所作的配置決定的?？偩€系統(tǒng)(1816)可以用不同的方式構成?？梢允欠殖梢粋€或多個分段的總線，它的各個分段各自連接兩個相互接線的功能；或者是若干貫穿的總線，分別使兩個功能部件互連。另外還有這樣的可能，即每一功能部件和寄存器各分出一個目標地址，借助這些目標地址建立聯(lián)系。
圖19所示為一管理配置寄存器的配置狀態(tài)機。開始時，配置狀態(tài)機處于IDLE(“空閑”)狀態(tài)(1901)。當出現(xiàn)一個由配置寄存器選定的配置陣列處理機的rRDY信號后，才放棄這種狀態(tài)。爾后，配置狀態(tài)機過渡到停止狀態(tài)(1902)，并發(fā)送一個停止信號給陣列處理機的Sync-Unit(同步部件)。陣列處理機到下一個時間點結束其操作，并發(fā)送一個停止認收信號給配置狀態(tài)機，過渡到Reload狀態(tài)(1903)，并發(fā)送一個啟動信號給配置陣列機的寄存器。配置狀態(tài)機過渡到再啟動狀態(tài)(1904)，并發(fā)送一個啟動信號給Sync-Unit，Sync-Unit再接受其處理。同時，它發(fā)出一個rACK信號給配置陣列處理機。最后，配置狀態(tài)機再跳躍到“空閑”狀態(tài)(1901)。
圖20所示是自動運行陣列處理機不同配置的一狀態(tài)機，下面簡稱為環(huán)路狀態(tài)機。由于存在著多個F-PLUREG，因此，依次執(zhí)行多個操作，接著再把數(shù)據(jù)以及觸發(fā)器信號和同步交換信號送到后面的陣列處理機，也許是很有意義的。
每次操作的結果有陣列處理機的rREG經過已作過說明的反饋返回輸入寄存器。這一過程可以經過一個部件由一外部停止環(huán)路信號或一內部寄存器進行控制。
開始時，環(huán)路狀態(tài)機處在“空閑”狀態(tài)(2001)。在“空閑”狀態(tài)(2001)，環(huán)路狀態(tài)機發(fā)一個復位信號給一計數(shù)器。該計數(shù)器的作用是選擇F-PLUREG。根據(jù)前導陣列處理機的輸出信號rRDY，環(huán)路狀態(tài)機過渡到配置狀態(tài)(2202)。這時，它產生同步信息交換信號給陣列處理機和控制信號給配置狀態(tài)機。此外還為計數(shù)器產生啟動信號，其值提高1。如果環(huán)路狀態(tài)機沒有得到停止環(huán)路信號，或者陣列處理機的內部計數(shù)器沒有達到其最終值，則環(huán)路狀態(tài)機仍停留在配置狀態(tài)(2002)，并重復前面描述的過程。當出現(xiàn)一停止環(huán)路信號或當陣列處理機的計數(shù)器達到了其最終值時，環(huán)路狀態(tài)機返回帶“空閑”狀態(tài)(2001)，rRDY信號傳導給后面的陣列處理機。
圖21表明順序執(zhí)行存儲在F-PLUREG中配置所需要的陣列處理機部件。F-PLUREG(2104)從PLU(2107)它的數(shù)據(jù)，并且與前面所述的結構形式相比，作了某些改進。每一個F-PLUREG包括一個附加位，即所謂的環(huán)路位(2106)。該環(huán)路位通過連接線路(2112)返回到圖20中所描述的環(huán)路狀態(tài)機(2101)中。它在此處充當停止環(huán)路信號，就是說，當入環(huán)路位(2106)時，環(huán)路過程停止，否則它繼續(xù)被引導，直到環(huán)路位被放入，或者圖20中所描述的環(huán)路狀態(tài)機(2101)的內部計數(shù)器達到了它的最終值。環(huán)路狀態(tài)機(2101)控制計數(shù)器(2102)，它的值通過多路轉換器(2105)控制F-PLUREG(2104)的選擇。配置狀態(tài)機的控制信號和陣列處理機的同步交換信號通過連接線路(2113)進行傳輸。F-PLUREG的配置數(shù)據(jù)經過連接線路(2108)繼續(xù)發(fā)送到陣列處理機的功能部件。
計數(shù)器(2102)獲得啟動信號(2110)，因而計數(shù)器(2102)的值提高1。此外，一旦環(huán)路過程結束，環(huán)路狀態(tài)機(2101)就發(fā)一個復位信號(2111)給計數(shù)器。經過多路轉換器(2103)，可在陣列處理機中的環(huán)路模式與正常運行之間進行挑選。在正常運行時，多路轉換器(2103)發(fā)送一挑選F-PLUREG(2104)的日期(2109)給多路轉換器(2105)。
5定義AequalB-由EALU產生的信號，在算術運算時，該信號顯示結果為零。在比Odetect 較時顯示運算數(shù)A等于運算數(shù)B。ALU 算術邏輯部件。數(shù)據(jù)處理基本部件。這個部件可進行算術運算，如加、減，有時也有乘、除、級數(shù)展開等。這個部件也可作為整數(shù)(integer)部件或作為浮點(floaring-point)部件接入。這個部件同樣可進行邏輯運算，如“與”、“或”以及比較。BM-UNIT 把數(shù)據(jù)接通到陣列處理機外總線系統(tǒng)上的部件。接通是經過數(shù)據(jù)輸出端的多路轉換器或數(shù)據(jù)輸入端的門電路實現(xiàn)的。oACK傳導被作為集電極開路激勵器執(zhí)行。BM-UNIT通過M-PLUREG進行控制。廣播通信發(fā)送陣列處理機的數(shù)據(jù)給多個數(shù)據(jù)接收機。CarryOut- 由EALU產生的信號，在算術運算時，該信號顯示一次進位。在比AlessB 較時顯示運算數(shù)A小于運算數(shù)B。數(shù)據(jù)接收機 陣列處理機的結果繼續(xù)被處理/繼續(xù)工作的部件。數(shù)據(jù)發(fā)送機 提供數(shù)據(jù)供陣列處理機使用的部件。D觸發(fā)器 存儲元件，它儲存時鐘脈沖前沿上升的信號。EALU擴充算術邏輯部件。被擴充特殊功能的算術邏輯部件ALU，被擴充的特殊功能是根據(jù)DE 441 16 881 A1運行數(shù)據(jù)處理裝置所必需的或有意義的。這屬于特殊計數(shù)器。FPGA可編程邏輯部件。當前技術水平。F-PLUREG放入陣列處理機功能的寄存器。同樣還放入單沖和休眠模式。寄存器由PLU描述。門電路 執(zhí)行邏輯基本功能的晶體管組?；竟δ馨ɡ纭芭c非”，“或非”，傳輸門。H電平 邏輯1電平，取決于所采用的技術。同步交換信號協(xié)議，其中信號A顯示一種狀態(tài)，另一信號B證實它接受信號A，并作出反應。配置規(guī)定一邏輯部件、一(FPGA)元件或一陣列處理機的功能和聯(lián)網(wǎng)(比較“重新配置”)。鎖存器 存儲元件，一般它在H電平時透明傳導信號，在L電平時存儲信號。在陣列處理機中部分地使用鎖存器，在這種鎖存器中電平的功能恰好相反。所以在一普通鎖存器的時鐘脈沖前插入一反相器。L電平 邏輯0電平，取決于所采用的技術。M-PLUREG放入陣列處理機功能的寄存器。寄存器由PLU描述。下一個鄰點聯(lián)總線系統(tǒng)與在邊緣鄰接的鄰點的聯(lián)網(wǎng)。網(wǎng)O-MUX 在BM-UNIT內選擇運算數(shù)總線系統(tǒng)的多路轉換器。單沖陣列處理機以一個比處理機時鐘脈沖小的時鐘脈沖工作的模式。時鐘脈沖與處理機時鐘脈沖同步，并對應一個周期。不存在相位移。
時鐘脈沖經過信號Ordy(1/2)或rRDY中的一個信號釋放。當數(shù)據(jù)發(fā)送或接收機發(fā)送或接收數(shù)據(jù)比處理機時鐘脈沖慢時，這種模式用于省電。集電極開路 電路技術，采用這種電路時，一晶體管的集電極上是一個經過上拉上升到H電平的總線信號。晶體管的發(fā)射極接地。如果晶體管被接通，則總線信號被拉到L電平。這種方法的優(yōu)點在于，多數(shù)這樣的晶體管能夠控制總線而不發(fā)生電碰撞。其中信號經過“或”操作，出現(xiàn)所謂的線“或”電路。O-REG 運算數(shù)寄存器，用來存儲EALU的運算數(shù)。允許陣列處理機在時間和能上獨立于數(shù)據(jù)發(fā)送機。這樣，數(shù)據(jù)的傳輸?shù)玫胶喕?，因為可實現(xiàn)同步或包定向。同時還提供了獨立于陣列處理機重新配置數(shù)據(jù)發(fā)送機和獨立于數(shù)據(jù)發(fā)送機重新配置陣列處理機的可能性。O-REGsft帶有受SM-UNIT控制的移位寄存器的O-REG。PA 處理陣列陣列處理機中的陣列。PAE 陣列處理機配有O-REG、R-REG、R2O-MUX、F-PLUREG、M-PLUREG、BM-UNIT、SM-UNIT、Sync-UNIT、StateBack和電源裝置的EALU。PLU 陣列處理機的配置和重新配置部件。由特別適合其任務的微控制器構成。省電模式單沖模式內的省電模式。在不執(zhí)行操作時，除F-PLUREG、M-
PLUREG和Sync-UNIT外，不向所有其它部件供電。電源裝置調整省電功能的部件。下拉電阻把一總線拉到L電平的電阻。上拉電阻把一總線拉到H電平的電阻。R-GATE BM-UNIT內它把結果接通到相應的總線系統(tǒng)上的開關。運行時有幾個信號經過例如集電極開路激勵器接通。R-GATE作為總線激勵器工作，可進入一總線中性模式。R2O-MUX 將R-REGsft中的結構接入O-REG于EALU之間的數(shù)據(jù)通路的多路轉換器。R-REGsft結果寄存器，用于存儲EALU的結果。允許陣列處理機在時間和能上獨立于數(shù)據(jù)接收機。這樣，數(shù)據(jù)的傳輸?shù)玫胶喕驗榭蓪崿F(xiàn)同步或包定向。同時還提供了獨立于陣列處理機重新配置數(shù)據(jù)接收機和獨立于數(shù)據(jù)發(fā)送機重新配置陣列處理機的可能性。寄存器設有移位功能，移位功能由SM-UNIT控制。串行操作通過串行處理數(shù)據(jù)字或算法執(zhí)行的操作。串行乘法，串行除法，級數(shù)展開。休眠模式除F-PLUREG外陣列處理機不供電的省電模式。SM-UNIT 狀態(tài)機部件。控制EALU的狀態(tài)機。StateBack- 控制狀態(tài)信號返回到PLU的部件。由一個多路轉換器和一個集電極UNIT開路總線激勵級構成。Sync-UNIT 使陣列處理機的整步與數(shù)據(jù)發(fā)送和接收機同步，并監(jiān)視陣列處理機的重新配置的部件。同時接受單沖功能。門電路 繼續(xù)傳導或阻止信號的開關。簡單比較繼電器。重新配置當任意數(shù)量的陣列處理機繼續(xù)其持有的功能時，對其余任意數(shù)量的陣列處理機進行新的配置(比較“配置”)。狀態(tài)機 可以接受各種不同狀態(tài)的邏輯電路。狀態(tài)之間的過渡取決于不同的輸入?yún)?shù)。這種狀態(tài)機用于控制復雜的功能和適應技術現(xiàn)狀。
6約定6.1名稱約定圖13示出一稍加修正的微質量流量控制器，該微質量流量控制器使用一聲波噴嘴156而不是聲波孔。如所公知，聲波噴嘴有一向橫截面最小的一喉部160會聚的進口部158，然后是一發(fā)散出口部162。噴嘴比孔的優(yōu)越之處在于，能量在發(fā)散出口部162被回收，在喉部160保持聲波抑制氣流所需進口壓力P1與出口壓力P2之比可小于在一孔中的聲波抑制氣流所需的該比。例如，P1/P2＝1.15/1.20通常足以在噴嘴中保持聲波抑制氣流。因此在要求出口壓力P2盡可能接近進口壓力P1或需要節(jié)能的情況下要求使用噴嘴156而非孔28。在其他方面，圖13所示經修正的控制器的各部件和工作情況與上述圖1-11所示控制器10相同。
圖12例示出實現(xiàn)本發(fā)明微質量流量控制器10的一合適電子線路的方框圖。首先，如方框170所示，可用0-10v一電壓或4-20ma一電流之類一模擬信號提供所需有效質量流率
設定點。該設定點信號在方框172放大并從模擬信號轉換成數(shù)字信號后傳送到一微處理器或中央處理器(CPU)174。壓力計194的電壓模擬信號在方框176放大并從模擬信號轉換成數(shù)字信號后傳送到CPU174。如上所述，壓力計194測量的壓力值不是絕對壓力P1，因此現(xiàn)有大氣壓傳感器178的大氣壓信號在方框180放大并從模擬信號轉換成數(shù)字信號后傳送到CPU174，以便把壓力計194的計示壓力轉變成進口氣
>“門”功能 G
>
權利要求
1.在處理機(CPU)、多計算機系統(tǒng)、數(shù)據(jù)流處理機(DFP)、數(shù)字信號處理機(DSP)、脈動處理機和可編程邏輯部件(FPGA)中使用，由邏輯裝入部件控制，對數(shù)字和邏輯運算進行處理，可配置并在運行時間可重新配置的陣列處理機(PAE)，其特征在于，a)設有一個可編程計算裝置(EALU擴充算術邏輯部件)，執(zhí)行數(shù)學和邏輯基本功能，b)計算裝置的功能和聯(lián)網(wǎng)在寄存器中編程，并能在無須對PAE重新編程的情況下處理大量數(shù)據(jù)，c)為了控制計算部件裝置(EALU)，有一狀態(tài)機(SM-UNIT)存在，d)分別為每一運算數(shù)和結果設有寄存器(分別是O-REG和R-REG)，這些寄存器可部分地充當移位寄存器使用，e)結果寄存器的數(shù)據(jù)經過一多路轉換器(R2O-MUX)反饋到一EALU的輸入端，f)一總線部件(BM-UNIT)允許總線系統(tǒng)的數(shù)據(jù)拾取，或結果向總線系統(tǒng)的饋送，同時，總線部件可將數(shù)據(jù)發(fā)送給多個接收機，并且，多個接收機自動實現(xiàn)同步，g)總線訪問經過寄存器與EALU中的數(shù)據(jù)處理脫開，每個PAE可視為獨立的部件，特別是，一PAE的配置和重新配置對數(shù)據(jù)發(fā)送和接收機以及獨立的PAE沒有干擾性的影響，h)數(shù)據(jù)傳輸過程經過一狀態(tài)機(SYNC-UNIT)自動控制，為此有同步交換傳輸線路oRDY，oACK，rRDY和rACK提供使用，i)信號返回到PLU，以識別PAE的處理和重新配置狀態(tài)(StateBack-UNIT)，
2.根據(jù)權利要求1的裝置，其特征在于，一PAE的數(shù)據(jù)處理可被停止(裝入STOP于F-PLUREG內)，PAE在完成直接運行的數(shù)據(jù)處理后緊接著顯示它準備進行重新配置的準備狀態(tài)(ReConfig)。
3.根據(jù)權利要求1的裝置，其特征在于有一省電模式存在，a)在省電模式下，始終是只有當數(shù)據(jù)發(fā)送機的運算數(shù)已達到輸入端，并且結果已被接收機接受時，PAE才工作；否則，PAE在沒有時鐘脈沖的情況下保持靜態(tài)，b)在PAE的某些與執(zhí)行瞬時數(shù)據(jù)處理無關的子區(qū)間，與電源實行分離，c)在PAE的某些子區(qū)間，PAE與電源實行分離?？偨Y聯(lián)系到在處理機(CPU)、多計算機系統(tǒng)、數(shù)據(jù)流處理機(DFP)、數(shù)字信號處理機(DSP)、脈動處理機和可編程邏輯部件(FPGA)中使用，由邏輯裝入部件控制，對數(shù)字和邏輯運算進行處理，可配置并在運行時間可重新配置的陣列處理機(PAE)，提出以下配置建議提供一可編程的計算部件(EALU)執(zhí)行數(shù)學和邏輯基本功能，其功能和聯(lián)網(wǎng)在寄存器內編程，在寄存器內可處理大量數(shù)據(jù)，無須對PAE重新編程。為了控制計算部件(EALU)，提供一狀態(tài)機(SM-UNIT)；此外，分別為每一運算數(shù)和結果提供寄存器(分別為O-REG和R-REG)，這些寄存器可部分地充當移位寄存器使用。結果寄存器的數(shù)據(jù)經過一多路轉換器(R2O-MUX)反饋到EALU的輸入端。一總線部件(BM-UNIT)允許總線系統(tǒng)的數(shù)據(jù)拾取，或結果向總線系統(tǒng)的饋送，同時，總線部件可以向多個接收機發(fā)送數(shù)據(jù)，而多個接收機自動進行同步?？偩€訪問經過寄存器與EALU中的數(shù)據(jù)處理脫開，這樣，每一個PAE可視為獨立的部件，因此，一個PAE的配置和重新配置對數(shù)據(jù)發(fā)送和接收機以及獨立的PAE不發(fā)生干擾性的影響。
全文摘要
本發(fā)明涉及一種計算裝置,它根據(jù)下述配置由一邏輯裝入部件(PLU)控制,并可在運行時間過程中進行配置和重新配置:本發(fā)明提供一算術邏輯部件(EALU),它的功能和聯(lián)網(wǎng)在寄存器中編程。寄存器內可在處理大量數(shù)據(jù)而不必對處理機(PAE)重新編程。為了控制算術邏輯部件(EALU),本發(fā)明提供一狀態(tài)機(SM－UNIT);另外還分別為每一種運算數(shù)和結果提供寄存器(分別是O－REG和R－REQ),這些寄存器是按照部分充當移位寄存器設計的。結果寄存器數(shù)據(jù)經過一多路轉換器(R10－MUX)反饋到EALU的一個輸入端。一總線多路轉換部件(BM－UNIT)有可能自總線系統(tǒng)讀取數(shù)據(jù)和將結果輸送到總線系統(tǒng),同時。在有多個接收機的情況下,總線部件可以自動將數(shù)據(jù)傳送給多個接收機,寄存器防止EALU中的數(shù)據(jù)處理系統(tǒng)訪問總線,因此,每一個PAE可視為一個獨立的裝置,其中,PAE的配置和重新配置不影響數(shù)據(jù)發(fā)動機和接收機或各個獨立的PAE。
文檔編號G06F9/38GK1247613SQ97181623
公開日2000年3月15日 申請日期1997年12月9日 優(yōu)先權日1996年12月9日
發(fā)明者馬丁·福爾巴赫 申請人:Pact信息技術有限公司