專利名稱：數(shù)據(jù)傳送裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及數(shù)據(jù)傳送裝置，尤其涉及在雙總線系統(tǒng)中對數(shù)據(jù)進行DMA傳送的數(shù)據(jù)傳送裝置。
背景技術(shù)：
專利文獻1特開平1-229353專利文獻2特開昭64-78351在計算機系統(tǒng)中，為了達到高系統(tǒng)性能，不通過CPU而直接進行兩個設(shè)備間的數(shù)據(jù)傳送的DMA(Direct Memory Access直接內(nèi)存存取)傳送是必不可少的技術(shù)。
一般情況下，計算機系統(tǒng)由多個設(shè)備和連接它們的總線構(gòu)成。連接在總線上的設(shè)備可以分為輸出讀(read)和寫(write)請求的被稱為主設(shè)備(master)的設(shè)備、以及接收主設(shè)備所輸出的請求的被稱為從設(shè)備(slave)的設(shè)備。對DMA傳送進行控制的DMAC(DMAControllerDMAC控制器)和CPU是輸出請求一方的主設(shè)備。
DMAC不通過CPU而直接進行從設(shè)備間的數(shù)據(jù)傳送。在總線系統(tǒng)中，通過使用地址，在確定各從設(shè)備的同時確定各從設(shè)備內(nèi)的位置(例如存儲器設(shè)備內(nèi)的各地址)。圖1是表示地址空間中的從設(shè)備的分配的地址圖。
DMAC向從設(shè)備輸出讀請求，從地址所指定的從設(shè)備內(nèi)的特定的位置讀出信息。然后，DMAC輸出寫請求，將讀出的信息傳送給其他的從設(shè)備。這樣，DMAC通過輸出讀和寫的請求，實現(xiàn)從設(shè)備間的數(shù)據(jù)傳送。
圖2是用于說明雙總線系統(tǒng)中的雙緩沖器方式的數(shù)據(jù)傳送動作的圖。
圖2的雙總線系統(tǒng)包含DMAC10、總線11、總線12、RAM13、ROM14、視頻顯示器15、UART(Universal Asynchronous Receiver Transmitter通用異步收發(fā)器)16。DMAC10是主設(shè)備，RAM13、ROM14、視頻顯示器15、以及UART16是從設(shè)備。RAM13和ROM14通過總線11連接到DMAC10上，視頻顯示器15和UART16通過總線12連接到DMAC10上。
DMAC10包含緩沖器(Buffer1)21和緩沖器(Buffer2)22兩個緩沖器。作為例子，對從RAM13到視頻顯示器15的DMA數(shù)據(jù)傳送動作進行以下的說明。圖3是表示從RAM13到視頻顯示器15的DMA數(shù)據(jù)傳送動作的時序圖。
DMAC10首先向RAM13發(fā)出讀請求，將作為讀請求的結(jié)果，從RAM13發(fā)送來的數(shù)據(jù)保存到緩沖器21中。該讀動作在圖3中被表示為RAM→buffer1。當(dāng)該讀動作結(jié)束時，DMAC10將保存在緩沖器21中的信息寫入到視頻顯示器15中。該寫動作在圖3中被表示為buffer1→video。
由于圖2的結(jié)構(gòu)是雙緩沖器方式，所以，另一個緩沖(buffer2)22可以與緩沖器21同時使用。即，與從緩沖器21向視頻顯示器15的寫入并行，從RAM13中讀出下一個數(shù)據(jù)，并保存到緩沖器22中(RAM→buffer2)。與從RAM13中讀出數(shù)據(jù)并保存到緩沖器21中并行，保存在緩沖器22中的數(shù)據(jù)被寫入到視頻顯示器15中(buffer2→video)。
這樣，在雙總線系統(tǒng)中的雙緩沖器方式的數(shù)據(jù)傳送中，通過利用兩個總線和兩個緩沖器，與利用一個緩沖器的單緩沖器的情況相比，可以將從設(shè)備間的傳送速度變成2倍。
在上述的雙緩沖器方式中，與單緩沖器方式相比，必須預(yù)先存儲兩倍的信息，會消耗很多芯片面積。另外，一般情況下，在系統(tǒng)內(nèi)具有的從設(shè)備中，需要利用雙緩沖器方式才能實現(xiàn)的高傳送性能的設(shè)備不是很多。因此，雙緩沖器方式限于存在需要很多芯片面積這樣的缺點而換來可以享受數(shù)據(jù)傳送的高速性這樣的優(yōu)點的情況。

發(fā)明內(nèi)容
鑒于以上情況，本發(fā)明提供一種通常作為單緩沖器動作，根據(jù)需要作為雙緩沖器方式動作，可以實現(xiàn)高速數(shù)據(jù)傳送的數(shù)據(jù)傳送裝置。
本發(fā)明的數(shù)據(jù)傳送裝置的特征在于，包含第1通道單元，在第1動作模式中，由第1緩沖器中繼，執(zhí)行第1數(shù)據(jù)傳送；第2通道單元，在該第1動作模式中，由第2緩沖器中繼，執(zhí)行與該第1數(shù)據(jù)傳送不同的第2數(shù)據(jù)傳送，在第2動作模式中依次選擇至少包含該第1緩沖器和該第2緩沖器的多個緩沖器，由該依次選擇了從傳送源讀出的數(shù)據(jù)的緩沖器中繼傳送到傳送目的地，從而并行執(zhí)行從該傳送源的數(shù)據(jù)讀出和向該傳送目的地的數(shù)據(jù)寫入。
在上述數(shù)據(jù)傳送裝置中，在不需要高速數(shù)據(jù)傳送的情況下，在第1動作模式中，各通道作為獨立的通道來動作，實現(xiàn)各自的數(shù)據(jù)傳送。而且，在需要高速數(shù)據(jù)傳送的情況下，在第2動作模式中，并行執(zhí)行數(shù)據(jù)讀出動作和數(shù)據(jù)寫入動作，實現(xiàn)雙緩沖器方式數(shù)據(jù)傳送。因此，在不需要高速數(shù)據(jù)傳送的情況下，作為單緩沖器方式的多個通道實現(xiàn)高效的數(shù)據(jù)傳送，在需要高速數(shù)據(jù)傳送的情況下，實現(xiàn)雙緩沖器方式的單一通道，執(zhí)行高速的數(shù)據(jù)傳送。這樣，既可以降低雙緩沖器方式的缺點，又能享受雙緩沖器方式的數(shù)據(jù)傳送的高速性這樣的優(yōu)點。


圖1是表示地址空間中的從設(shè)備的分配的地址圖。
圖2是用于說明雙總線系統(tǒng)中的雙緩沖器方式的數(shù)據(jù)傳送動作的圖。
圖3是表示從RAM到視頻顯示器的DMA數(shù)據(jù)傳送動作的時序圖。
圖4是用于說明本發(fā)明的DMA控制器(數(shù)據(jù)傳送裝置)的圖。
圖5是表示從RAM到視頻顯示器的雙緩沖器方式數(shù)據(jù)傳送動作的圖。
圖6是用于說明第1通道執(zhí)行從RAM到UART的DMA數(shù)據(jù)傳送、第2通道執(zhí)行從RAM到視頻顯示器的DMA數(shù)據(jù)傳送的動作的圖。
圖7是表示圖6所示的兩個通道的數(shù)據(jù)傳送動作的時序圖。
圖8是表示兩個通道作為一個通道來動作，實現(xiàn)雙緩沖器方式數(shù)據(jù)傳送的結(jié)構(gòu)的實施例的圖。
圖9是表示圖8的數(shù)據(jù)傳送動作的時序圖。
圖10是表示兩個通道作為一個通道來動作，實現(xiàn)雙緩沖器方式數(shù)據(jù)傳送的結(jié)構(gòu)的其他實施例的圖。
圖11是表示圖8的數(shù)據(jù)傳送動作的時序圖。
圖12是對本發(fā)明的高速數(shù)據(jù)傳送的其他實施例進行說明的圖。
圖13是表示從RAM到視頻顯示器的雙緩沖器方式數(shù)據(jù)傳送動作的時序圖。
具體實施例方式
以下，使用附圖對本發(fā)明的實施例進行詳細地說明。
圖4是用于說明本發(fā)明的DMA控制器(數(shù)據(jù)傳送裝置)的圖。
本發(fā)明的DMA控制器(DMAC)30如圖4所示，在雙總線系統(tǒng)中使用。圖4的總線系統(tǒng)包含DMAC30、總線11、總線12、RAM13、ROM14、視頻顯示器15、以及UART16。RAM13和ROM14通過總線11連接到DMAC30上，視頻顯示器15和UART16通過總線12連接到DMAC30上。
DMAC30上安裝有多個通道(通道單元)31-1至31-N，每個通道設(shè)置一個緩沖器。例如，通道31-1上設(shè)置有緩沖器32-1，通道31-2上設(shè)置有緩沖器32-2。DMAC的各通道上設(shè)置有用于設(shè)定地址的兩個寄存器S和寄存器D。寄存器S保存表示作為傳送源的從設(shè)備內(nèi)的位置的地址，寄存器D保存表示傳送目的地的從設(shè)備內(nèi)的位置的地址。
在圖4的例子中，通道31-1和通道31-2雙方執(zhí)行從RAM13到視頻顯示器15的DMA數(shù)據(jù)傳送。由此，把通道31-1和通道31-2假定地作為一個通道來動作，執(zhí)行利用兩個緩沖器32-1和32-2的雙緩沖器方式的數(shù)據(jù)傳送。
圖5是表示從RAM13到視頻顯示器15的雙緩沖器方式數(shù)據(jù)傳送動作的圖。
首先，DMAC30的通道31-1向RAM13發(fā)出讀請求，將作為讀請求的結(jié)果，從RAM13發(fā)送來的數(shù)據(jù)保存到緩沖器32-1中。該讀動作在圖5中被表示成RAM→buffer1。當(dāng)該讀動作結(jié)束之后，從通道31-1向通道31-2發(fā)送奇數(shù)讀出結(jié)束信號，指示通道31-2開始數(shù)據(jù)傳送(圖5中的箭頭1和箭頭3)。與此同時，通道31-1開始將保存在緩沖器32-1中的信息寫入到視頻顯示器15中的動作(圖5中的箭頭2)。該寫動作在圖5中被表示為buffer1→video。
通道31-2檢測到奇數(shù)讀出結(jié)束信號的斷言(assert)，向RAM13發(fā)送讀請求。由此，從RAM13中讀出下一個數(shù)據(jù)，并保存到緩沖器32-2中(RAM→buffer2)。該動作與通道31-1將保存到緩沖器32-1中的信息寫入到視頻顯示器15中的動作(buffer1→video)并行執(zhí)行。當(dāng)從RAM13到緩沖器32-2的傳送結(jié)束時，通道31-2發(fā)送偶數(shù)讀出結(jié)束信號，指示通道31-1開始數(shù)據(jù)傳送(圖5中的箭頭4和7)。通道31-1以寫入的結(jié)束(箭頭6)和偶數(shù)讀出結(jié)束信號的斷言(箭頭7)為契機，對RAM13發(fā)出下一個讀請求，并開始讀出動作。
與通道31-1從RAM13中讀出數(shù)據(jù)并保存到緩沖器32-1中(RAM→Buffer1)并行，通道31-2將保存在緩沖器32-2中的數(shù)據(jù)寫入到視頻顯示器15中(buffer2→video)。
這樣，兩個通道通過交替使用自身的緩沖器，假定地作為一個通道來動作，執(zhí)行雙緩沖器方式數(shù)據(jù)傳送。由此，根據(jù)需要可以實現(xiàn)高傳送性能。
另外，在決定將哪一個通道的傳送發(fā)送給總線的優(yōu)先順序控制使用循環(huán)或旋轉(zhuǎn)優(yōu)先順序的情況下，上述將兩個通道作為一個通道來使用的數(shù)據(jù)傳送可以獲得其他通道的數(shù)據(jù)傳送的2倍的優(yōu)先權(quán)。因此，在對必須確保高傳送率的從設(shè)備進行數(shù)據(jù)傳送的情況下，具有可以可靠地實現(xiàn)2倍的傳送率的優(yōu)點。
在圖4所示的DMAC30中，根據(jù)需要將兩個通道假定地作為一個通道來動作，執(zhí)行雙緩沖器方式數(shù)據(jù)傳送。在不需要高速數(shù)據(jù)傳送的情況下，各通道作為獨立的通道執(zhí)行各自的數(shù)據(jù)傳送動作。
圖6是用于說明通道31-1執(zhí)行從RAM13到UART16的DMA數(shù)據(jù)傳送、通道31-2執(zhí)行從RAM13到視頻顯示器15的DMA數(shù)據(jù)傳送的動作的圖。
圖7是表示圖6所示的兩個通道的數(shù)據(jù)傳送動作的時序圖。
首先，DMAC30的通道31-1向RAM13發(fā)出讀請求。將作為讀請求的結(jié)果所得到的信息保存到通道31-1的緩沖器32-1中(RAM→CH1)。然后，通道31-1向UART16發(fā)出寫請求，將緩沖器32-1的內(nèi)容寫入到UART16上(CH1→UART)。
與通道31-1向UART16進行寫入動作并列，通道31-2向RAM13發(fā)出讀請求，將所讀出的信息保存到緩沖器32-2中(RAM→CH2)。然后，通道31-2將緩沖器32-2的內(nèi)容寫入到視頻顯示器15中(CH2→Video)。
這樣，在不需要高速數(shù)據(jù)傳送的情況下，各通道作為獨立的通道來動作，實現(xiàn)各自的數(shù)據(jù)傳送。并且，在需要高速數(shù)據(jù)傳送的情況下，如上所述，兩個通道假定地作為一個通道來動作，執(zhí)行雙緩沖器方式數(shù)據(jù)傳送。因此，在不需要高速數(shù)據(jù)傳送的情況下，作為單緩沖器方式的多個通道實現(xiàn)高效的數(shù)據(jù)傳送，在需要高速數(shù)據(jù)傳送的情況下，實現(xiàn)雙緩沖器方式的單一通道，執(zhí)行高速的數(shù)據(jù)傳送。這樣，既可以降低雙緩沖器方式的缺點，又能享受到雙緩沖器方式的數(shù)據(jù)傳送的高速性這樣的優(yōu)點。
圖8是表示把兩個通道作為一個通道來動作，實現(xiàn)雙緩沖器方式數(shù)據(jù)傳送的結(jié)構(gòu)的實施例的圖。
在圖8中，DMAC30上安裝有多個通道31-1至31-N，每個通道設(shè)置一個緩沖器。另外，各通道上設(shè)置有傳送源寄存器41、傳送目的地寄存器42、地址遞增模塊43、以及地址遞增模塊44。傳送源寄存器41保存該通道所執(zhí)行的數(shù)據(jù)傳送的傳送源的地址，傳送目的地寄存器42保存該通道所執(zhí)行的數(shù)據(jù)傳送的傳送目的地的地址。地址遞增模塊43將傳送源寄存器41的內(nèi)容進行+2更新。另外，地址遞增模塊44將傳送目的地寄存器42的內(nèi)容進行+2更新。
在DMAC中，在遞增傳送源的地址和傳送目的地的地址的同時進行數(shù)據(jù)的傳送。通常，與通過一次緩沖器傳送動作讀出或?qū)懭氲膫魉蛿?shù)據(jù)大小相對應(yīng)，地址只遞增(+1)。與此相對，在圖8的實施例中，兩個通道按各自傳送大小的2倍使地址遞增(+2)。
在該實施例的結(jié)構(gòu)中，控制緩沖器的控制器的結(jié)構(gòu)幾乎不變，只稍微改造一下地址遞增模塊，就能實現(xiàn)雙緩沖器動作。另外，為了使地址遞增模塊也與單緩沖器方式的數(shù)據(jù)傳送相對應(yīng)，也能夠執(zhí)行+1的地址遞增，采用能夠切換+1的地址遞增和+2的地址遞增的結(jié)構(gòu)。
圖9是表示圖8的數(shù)據(jù)傳送動作的時序圖。
另外，通道31-1的傳送源寄存器41的內(nèi)容被表示成Src1，通道31-1的傳送目的地寄存器42的內(nèi)容被表示成Dest1。通道31-2的傳送源寄存器41的內(nèi)容被表示成Src2，通道31-2的傳送目的地寄存器42的內(nèi)容被表示成Dest2。
在圖9中，關(guān)于讀出和寫入動作的數(shù)據(jù)流與圖5相同。以下，將讀出和寫入動作與地址生成相關(guān)聯(lián)并說明。首先，通道31-1對Src1的地址(0)執(zhí)行讀動作(RAM→Buffer1)。響應(yīng)該讀動作的結(jié)束(箭頭1)，對Src1的值加2，并用相加結(jié)果(2)更新Src1。同樣，通道31-2對Src2的地址(1)執(zhí)行讀動作(RAM→Buffer2)。響應(yīng)該動作的結(jié)束(箭頭2)，對Src2的值加2，并用相加結(jié)果(3)更新Src2。
與通道31-2的讀動作并行，通道31-1對Dest1的地址(1000)進行寫動作(Buffer1→Video)。響應(yīng)通道31-1的寫動作的結(jié)束(箭頭3)，對Dest1的值加2，并用相加結(jié)果(1002)更新Dest1。同樣，響應(yīng)通道31-2的寫動作(Buffer2→Video)的結(jié)束(箭頭4)，對Dest2的值加2，并用相加結(jié)果(1003)更新Dest2。
圖10是表示將兩個通道作為一個通道來動作，實現(xiàn)雙緩沖器方式數(shù)據(jù)傳送的結(jié)構(gòu)的其他實施例的圖。在圖10中，與圖8相同的構(gòu)成要素使用相同的符號，省略其說明。
在圖10的實施例中，只有通道31-1采用輸出地址的結(jié)構(gòu)。因此，地址遞增模塊43將傳送源寄存器41的內(nèi)容進行+1更新，地址遞增模塊44將傳送目的地寄存器42的內(nèi)容進行+1更新。即，與通過一次緩沖器傳送動作讀出或?qū)懭氲膫魉蛿?shù)據(jù)大小相對應(yīng)，地址遞增(+1)。
這樣，在只使用通道31-1的傳送源寄存器41和傳送目的地寄存器42來進行地址指定的同時，通道31-1和通道31-2使用緩沖器32-1和緩沖器32-2實現(xiàn)雙緩沖器方式的數(shù)據(jù)傳送。在該實施例中，通道31-1需要構(gòu)成能夠控制兩個緩沖器的DMAC30，但是，地址遞增模塊不需要設(shè)計遞增+2的結(jié)構(gòu)。
圖11是表示圖8的數(shù)據(jù)傳送動作的時序圖。
首先，通道31-1對Src1的地址(0)執(zhí)行讀動作(RAM→Buffer1)。響應(yīng)該讀動作的結(jié)束(箭頭1)，對Src1的值加1，并用相加結(jié)果(1)更新Src1。接著，通道31-2對Src1的地址(1)執(zhí)行讀動作(RAM→Buffer2)。響應(yīng)該動作的結(jié)束(箭頭2)，通道31-1對Src1的值加2，并用相加結(jié)果(2)更新Src1。該更新只要響應(yīng)從通道31-2到通道31-1的偶數(shù)讀出結(jié)束信號而執(zhí)行即可。
與通道31-2的讀動作并行，通道31-1對Dest1的地址(1000)進行寫動作(Buffer1→Video)。響應(yīng)通道31-1的寫動作的結(jié)束(箭頭3)，對Dest1的值加1，并用相加結(jié)果(1001)更新Dest1。接著，當(dāng)通道31-2的寫動作(Buffer2→Video)結(jié)束時，響應(yīng)該動作，從通道31-2向通道31-1提供偶數(shù)讀出結(jié)束信號。響應(yīng)該偶數(shù)讀出結(jié)束信號的斷言(箭頭4)，通道31-1對Dest1的值加1，并用相加結(jié)果(1002)更新Dest1。
圖12是對本發(fā)明的高速數(shù)據(jù)傳送的其他實施例進行說明的圖。
本發(fā)明的DMA控制器(DMAC)50如圖12所示，在雙總線系統(tǒng)中使用。圖12的總線系統(tǒng)包含DMAC50、總線11、總線12、RAM13、視頻顯示器15、UART16、以及CPU60。RAM13通過總線11連接到DMAC50上，視頻顯示器15和UART16通過總線12連接到DMAC50上。
DMAC50上安裝有多個通道51-1至51-N，每個通道設(shè)置一個緩沖器號碼隊列。例如，通道51-1上設(shè)置有緩沖器號碼隊列52-1，通道51-2上設(shè)置有緩沖器號碼隊列52-2。另外，在各通道之外還設(shè)置有緩沖器53-1至53-N。另外，設(shè)置有效標(biāo)記54-1至54-N，表示對應(yīng)的緩沖器53-1至53-N是否可利用。
圖13是表示從RAM13到視頻顯示器15的高速數(shù)據(jù)傳送動作的時序圖。
首先，通道51-1檢查有效標(biāo)記54-1至54-N，找到空的緩沖器，將該緩沖器號碼(Buffer1)保存到緩沖器號碼隊列52-1中。進而，將從RAM13中讀出的數(shù)據(jù)保存到該緩沖器(隊列最后面的號碼的緩沖器)中(RAM→Buffer1)。接著同樣，通道51-1檢查有效標(biāo)記54-1至54-N，找到空的緩沖器，將該緩沖器號碼(Buffer2)保存到緩沖器號碼隊列52-1中。進而，將從RAM13中讀出的下一個數(shù)據(jù)保存到該緩沖器(隊列最后面的號碼的緩沖器)中(RAM→Buffer2)。
當(dāng)從視頻顯示器15接到寫入請求時，通道51-1進行對視頻顯示器15的寫入。此時，從緩沖器號碼隊列52-1所輸出的號碼(隊列前頭的號碼)所指示的緩沖器，將數(shù)據(jù)發(fā)送到視頻顯示器15中(Buffer1→Video)。另外，如圖13所示，通道51-1可以并行執(zhí)行從RAM13的數(shù)據(jù)讀出和向視頻顯示器15的數(shù)據(jù)寫入。
在圖13的例子中，通道51-1順序使用Buffer1、Buffer2、Buffer3作為緩沖器之后，再次使用Buffer1，然后使用Buffer2，進而再次使用Buffer1。在本實施例的數(shù)據(jù)傳送中，檢查有效標(biāo)記，確定可以隨時利用的緩沖器，所以根據(jù)情況來改變所使用的緩沖器。
另外，各通道也可以獨自獲得緩沖器，執(zhí)行各自的數(shù)據(jù)傳送動作。
在上述實施例中，對多個緩沖器進行統(tǒng)一的管理，各通道根據(jù)需要獲得并使用緩沖器。在該方法中，緩沖器控制與圖8和圖10的方式相比，變得復(fù)雜，但是，如果是兩個緩沖器可利用的狀況，可以獲得與雙緩沖器方式的數(shù)據(jù)傳送相同的效果。
另外，如果可利用的話，可以使用兩個以上的緩沖器。因此，即使在數(shù)據(jù)傳送途中因為其他的主設(shè)備的存取等干擾，從傳送源到DMAC50的傳送中斷，也能繼續(xù)將保存在多個緩沖器中的數(shù)據(jù)發(fā)送到傳送目的地。即，如圖13所示，例如，即使CPU多次執(zhí)行對RAM13的存取(RAM→CPU)，使從RAM13到DMAC50的傳送多次停滯，也能降低向視頻顯示器15的數(shù)據(jù)傳送停滯的可能性。
該實施例的結(jié)構(gòu)存在如果某個通道得到了所有的緩沖器，則不能進行其他通道的讀傳送的問題。一般，多數(shù)情況下都有這樣的制約，即從傳送請求到數(shù)據(jù)接收為止的動作應(yīng)該在規(guī)定的時間內(nèi)執(zhí)行，為了解決上述問題，結(jié)果簡單的解決策略是進行每個通道對應(yīng)一個緩沖器這樣的控制。在該情況下，與上述圖4和圖6的動作本質(zhì)上是相同的。
以上，根據(jù)實施例對本發(fā)明進行了說明，但是，本發(fā)明不限于上述的實施例，可以在權(quán)利請求所述的范圍內(nèi)進行各種變形。
權(quán)利要求
1.一種數(shù)據(jù)傳送裝置，其特征在于，包含第1通道單元，在第1動作模式中，由第1緩沖器中繼，執(zhí)行第1數(shù)據(jù)傳送；第2通道單元，在該第1動作模式中，由第2緩沖器中繼，執(zhí)行不同于該第1數(shù)據(jù)傳送的第2數(shù)據(jù)傳送；在第2動作模式中依次選擇至少包含該第1緩沖器和該第2緩沖器的多個緩沖器，由該依次選擇了從傳送源讀出的數(shù)據(jù)的緩沖器中繼傳送到傳送目的地，從而并行執(zhí)行從該傳送源的數(shù)據(jù)讀出和向該傳送目的地的數(shù)據(jù)寫入。
2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)傳送裝置，其特征在于，在該第2動作模式中，交替選擇該第1緩沖器和該第2緩沖器，由該交替選擇了從傳送源讀出的數(shù)據(jù)的緩沖器中繼傳送到傳送目的地，從而并行執(zhí)行從該傳送源到該第1緩沖器的數(shù)據(jù)讀出動作和從該第2緩沖器到該傳送目的地的數(shù)據(jù)寫入動作，而且，并行執(zhí)行從該傳送源到該第2緩沖器的數(shù)據(jù)讀出動作和從該第1緩沖器到該傳送目的地的數(shù)據(jù)寫入動作。
3.根據(jù)權(quán)利要求2所述的數(shù)據(jù)傳送裝置，其特征在于，在該第2動作模式中，通過該第1通道和該第2通道共同動作，作為單一的通道進行數(shù)據(jù)傳送。
4.根據(jù)權(quán)利要求3所述的數(shù)據(jù)傳送裝置，其特征在于，在該第2動作模式中，當(dāng)該第1通道和該第2通道從該傳送源的數(shù)據(jù)讀出動作結(jié)束時，向?qū)Ψ絺?cè)通知讀出動作結(jié)束。
5.根據(jù)權(quán)利要求4所述的數(shù)據(jù)傳送裝置，其特征在于，該第1通道單元和第2通道單元分別包含傳送源寄存器，保存表示該傳送源的存取位置的地址；傳送目的地寄存器，保存表示該傳送目的地的存取位置的地址；第1地址遞增模塊，對保存在該傳送源寄存器內(nèi)的地址進行遞增；第2地址遞增模塊，對保存在該傳送目的地寄存器內(nèi)的地址進行遞增，在該第2動作模式中，該第1地址遞增模塊以每隔一個地存取該傳送源的存取位置的方式對地址進行遞增，該第2地址遞增模塊以每隔一個地存取該傳送目的地的存取位置的方式對地址進行遞增，該第1通道單元的該傳送源寄存器和該傳送目的地寄存器、以及該第2通道單元的該傳送源寄存器和該傳送目的地寄存器相互不同地指定存取位置。
6.根據(jù)權(quán)利要求4所述的數(shù)據(jù)傳送裝置，其特征在于，該第1通道單元和第2通道單元分別包含傳送源寄存器，保存表示該傳送源的存取位置的地址；傳送目的地寄存器，保存表示該傳送目的地的存取位置的地址；第1地址遞增模塊，對保存在該傳送源寄存器內(nèi)的地址進行遞增；第2地址遞增模塊，對保存在該傳送目的地寄存器內(nèi)的地址進行遞增，在該第2動作模式中，該第1通道的該第1地址遞增模塊以按順序每次存取一個該傳送源的存取位置的方式對地址進行遞增，該第1通道的該第2地址遞增模塊以按順序每次存取一個該傳送目的地的存取位置的方式對地址進行遞增，利用該第1通道單元的該傳送源寄存器和該傳送目的地寄存器指定存取位置并傳送數(shù)據(jù)。
7.根據(jù)權(quán)利要求6所述的數(shù)據(jù)傳送裝置，其特征在于，該第2通道單元在向該傳送目的地的數(shù)據(jù)寫入動作結(jié)束時，通知該第1通道單元寫入動作結(jié)束。
8.根據(jù)權(quán)利要求1所述的數(shù)據(jù)傳送裝置，其特征在于，該第1通道單元包含順序保存用于確定緩沖器的信息的第1隊列，該第2通道單元包含順序保存用于確定緩沖器的信息的第2隊列，在該第2動作模式中，該第1通道單元在該多個緩沖器中，依次選擇可利用的緩沖器，并將用于確定該所選擇的緩沖器的信息順序保存到該第1隊列中，并行執(zhí)行從該傳送源到由該第1隊列的最后的信息所指定的緩沖器的數(shù)據(jù)讀出、以及從由該隊列的最前的信息所指定的緩沖器到該傳送目的地的數(shù)據(jù)寫入。
9.一種數(shù)據(jù)傳送裝置，其特征在于，包含第1通道單元和第2通道單元，該第1通道單元包含第1緩沖器；第1傳送源寄存器，表示傳送源的存取位置；第1傳送目的地寄存器，表示傳送目的地的存取位置，由該第1緩沖器中繼，進行從該第1傳送源寄存器所表示的傳送源到該第1傳送目的地寄存器所表示的傳送目的地的數(shù)據(jù)傳送，該第2通道單元包含第2緩沖器；第2傳送源寄存器，表示傳送源的存取位置；第2傳送目的地寄存器，表示傳送目的地的存取位置，由該第2緩沖器中繼，進行從該第2傳送源寄存器所表示的傳送源到該第2傳送目的地寄存器所表示的傳送目的地的數(shù)據(jù)傳送，通過該第1通道單元和該第2通道單元進行協(xié)調(diào)動作，并行執(zhí)行從一個傳送源到該第1緩沖器的數(shù)據(jù)讀出動作、以及從該第2緩沖器到一個傳送目的地的數(shù)據(jù)寫入動作，而且并行執(zhí)行從該一個傳送源到該第2緩沖器的數(shù)據(jù)讀出動作、以及從該第1緩沖器到該一個傳送目的地的數(shù)據(jù)寫入動作。
10.一種數(shù)據(jù)傳送裝置，其特征在于，包含多個緩沖器；第1通道單元，包含順序保存用于確定緩沖器的信息的第1隊列；第2通道單元，包含順序保存用于確定緩沖器的信息的第2隊列，該第1通道單元在該多個緩沖器中依次選擇可利用的緩沖器，將用于確定該所選擇的緩沖器的信息順序保存到該第1隊列中，并行執(zhí)行從傳送源到由該隊列的最后的信息所指定的緩沖器的數(shù)據(jù)讀出、以及從由該隊列的最前的信息所指定的緩沖器到傳送目的地的數(shù)據(jù)寫入。
全文摘要
本發(fā)明提供一種數(shù)據(jù)轉(zhuǎn)送裝置，通常作為單緩沖器動作，根據(jù)需要作為雙緩沖器方式動作，可以實現(xiàn)高速數(shù)據(jù)傳送。數(shù)據(jù)傳送裝置包含第1通道單元，在第1動作模式中，由第1緩沖器中繼，執(zhí)行第1數(shù)據(jù)傳送；第2通道單元，在該第1動作模式中，由第2緩沖器中繼，執(zhí)行不同于該第1數(shù)據(jù)傳送的第2數(shù)據(jù)傳送，在第2動作模式中依次選擇至少包含該第1緩沖器和該第2緩沖器的多個緩沖器，由依次選擇了從傳送源讀出的數(shù)據(jù)的緩沖器中繼傳送到傳送目的地，從而并行執(zhí)行從該傳送源的數(shù)據(jù)讀出和向該傳送目的地的數(shù)據(jù)寫入。
文檔編號G06F13/20GK1682202SQ0382212
公開日2005年10月12日 申請日期2003年2月27日 優(yōu)先權(quán)日2003年2月27日
發(fā)明者山崎恭啟 申請人:富士通株式會社