專利名稱：以資料區(qū)塊混淆處理來保護(hù)資料的處理器裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及處理器中的資料保護(hù)，尤其是指一種以資料區(qū)塊混淆處理來保護(hù)資料的處理器裝置及方法。
背景技術(shù)：
一般為保護(hù)資料儲(chǔ)存設(shè)備的中的資料不為外人所竊取，常使用混淆運(yùn)算對(duì)資料進(jìn)行編碼加密的動(dòng)作。然而，以往處理器架構(gòu)中，對(duì)資料進(jìn)行混淆運(yùn)算會(huì)遭遇過到編碼線路復(fù)雜度與運(yùn)算效能之間的矛盾。若是復(fù)雜的編碼解碼方式需要花費(fèi)許多額外的時(shí)間，造成存取效能低落。
但若是提高存取效能，以簡單的方式進(jìn)行編碼解碼，則加密的資料容易被破解。
公知的混淆運(yùn)算以單筆資料進(jìn)行，若存取單筆資料進(jìn)行混淆運(yùn)算與反混淆運(yùn)算所花費(fèi)的時(shí)間是dt，則存取n筆資料所花費(fèi)的時(shí)間是(n×dt)，此會(huì)拖累整個(gè)系統(tǒng)存取效能，同時(shí)針對(duì)單筆資料進(jìn)行混淆運(yùn)算，其資料變化方式有限。欲提高資料亂度加強(qiáng)保護(hù)，則需復(fù)雜混淆運(yùn)算，使得混淆運(yùn)算與反混淆運(yùn)算所花費(fèi)的時(shí)間急速上升，又，公知的混淆運(yùn)算因此單筆資料進(jìn)行，未能利用處理器結(jié)構(gòu)的特性，而使得混淆運(yùn)算與反混淆運(yùn)算所花費(fèi)的時(shí)間無法有效的減少，因此，公知處理器裝置的混淆處理方法的設(shè)計(jì)仍有諸多缺點(diǎn)而有予以改進(jìn)的必要。

發(fā)明內(nèi)容
本發(fā)明的目的是在提供一種資料區(qū)塊混淆處理來保護(hù)資料的處理器裝置及其方法，以避免公知技術(shù)加密的資料容易被破解，同時(shí)，可減少混淆運(yùn)算與反混淆運(yùn)算所花費(fèi)的時(shí)間而達(dá)到提高系統(tǒng)存取效能的目的。
為實(shí)現(xiàn)上述目的，一種以資料區(qū)塊混淆處理來保護(hù)資料的處理器裝置，該資料區(qū)塊由復(fù)數(shù)資料所組成，該處理器裝置包含
一處理器核心，用以執(zhí)行該處理器的指令及存取一存儲(chǔ)裝置的資料；一快速存儲(chǔ)器，耦合至該處理器核心，并儲(chǔ)存有來自該存儲(chǔ)裝置的至少一資料區(qū)塊，而提供一可供該處理器核心快速存取資料的存儲(chǔ)空間；一區(qū)塊混淆及反混淆處理裝置，其是耦合至該快速存儲(chǔ)器及該存儲(chǔ)裝置，以依一種子來對(duì)該快速存儲(chǔ)器的輸出進(jìn)行資料區(qū)塊混淆處理，及依據(jù)該種子來對(duì)由該存儲(chǔ)裝置輸入的資料區(qū)塊進(jìn)行資料區(qū)塊反混淆處理。
所述的以資料區(qū)塊混淆處理來保護(hù)資料的處理器裝置，其中該快速存儲(chǔ)器為一快取存儲(chǔ)器。
所述的以資料區(qū)塊混淆處理來保護(hù)資料的處理器裝置，其中該快速存儲(chǔ)器為一快取存儲(chǔ)器，該資料區(qū)塊為一快取線資料。
所述的以資料區(qū)塊混淆處理來保護(hù)資料的處理器裝置，其中該區(qū)塊混淆及反混淆處理裝置包含一第一種子產(chǎn)生裝置，用以產(chǎn)生一第一種子；一第二種子產(chǎn)生裝置，用以產(chǎn)生一第二種子；一第一方向區(qū)塊混淆處理裝置，其耦合至該快速存儲(chǔ)器的輸出，以依據(jù)該第一種子來對(duì)該快速存儲(chǔ)器的輸出進(jìn)行第一方向資料區(qū)塊混淆處理；一第二方向區(qū)塊混淆處理裝置，其耦合至該第一方向區(qū)塊混淆處理裝置的輸出，以依據(jù)該第二種子來對(duì)該第一方向區(qū)塊混淆處理裝置的輸出進(jìn)行第二方向資料區(qū)塊混淆處理；一第二方向區(qū)塊反混淆處理裝置，其耦合至該存儲(chǔ)裝置，以依據(jù)該第二種子而對(duì)該存儲(chǔ)裝置的輸出進(jìn)行第二方向區(qū)塊反混淆處理；一第一方向資料反混淆處理裝置，其耦合至該第二方向區(qū)塊反混淆處理裝置的輸出，以依據(jù)該第一種子而對(duì)該第二方向區(qū)塊反混淆處理裝置的輸出進(jìn)行第一方向區(qū)塊混淆處理，并輸出至該快速存儲(chǔ)器。
所述的以資料區(qū)塊混淆處理來保護(hù)資料的處理器裝置，其中第一方向與第二方向是互相垂直。
所述的以資料區(qū)塊混淆處理來保護(hù)資料的處理器裝置，其中該區(qū)塊混淆及反混淆處理裝置更包含一第三種子產(chǎn)生裝置，用以產(chǎn)生一第三種子；一地址混淆處理裝置，其耦合至該快速存儲(chǔ)器的地址總線，以依據(jù)該第三種子而對(duì)該快速存儲(chǔ)器發(fā)出的地址進(jìn)行混淆處理。
所述的以資料區(qū)塊混淆處理來保護(hù)資料的處理器裝置，其更包含一預(yù)取裝置，其是耦合至該快速存儲(chǔ)器與該第一方向區(qū)塊反混淆處理裝置，以執(zhí)行該快速存儲(chǔ)器讀取預(yù)取的功能。
所述的以資料區(qū)塊混淆處理來保護(hù)資料的處理器裝置，其更包含一寫入緩沖裝置，其是耦合至該快速存儲(chǔ)器與該第一方向區(qū)塊混淆處理裝置，以執(zhí)行該快速存儲(chǔ)器寫入緩沖的功能。
所述的以資料區(qū)塊混淆處理來保護(hù)資料的處理器裝置，其中該地址總線上的地址線數(shù)目q等于該混淆處理后的地址線數(shù)目p。
所述的以資料區(qū)塊混淆處理來保護(hù)資料的處理器裝置，其中該地址總線上的地址線數(shù)目q不等于該混淆處理后的地址線數(shù)目p。
為實(shí)現(xiàn)上述目的，本發(fā)明提供一種于處理器裝置中以資料區(qū)塊混淆處理來保護(hù)資料的方法，該資料區(qū)塊由復(fù)數(shù)資料所組成，該處理器裝置具有一快速存儲(chǔ)器，其儲(chǔ)存有來自一外部存儲(chǔ)裝置的至少一資料區(qū)塊，而提供一可供該處理器裝置快速存取資料的存儲(chǔ)空間，該方法包含下列步驟(A)決定混淆處理方式；(B)當(dāng)由該快速存儲(chǔ)器寫出資料區(qū)塊至該存儲(chǔ)裝置時(shí)，依據(jù)該方式對(duì)該寫出資料區(qū)塊進(jìn)行資料區(qū)塊混淆處理；(C)當(dāng)由該存儲(chǔ)裝置寫入資料區(qū)塊至該快速存儲(chǔ)器時(shí)，依據(jù)該方式來對(duì)該寫入的資料區(qū)塊進(jìn)行資料區(qū)塊反混淆處理。
所述的于處理器裝置中以資料區(qū)塊混淆處理來保護(hù)資料的方法，其中步驟(A)產(chǎn)生至少一種子，以決定混淆處理方式。
所述的于處理器裝置中以資料區(qū)塊混淆處理來保護(hù)資料的方法，其中步驟(A)產(chǎn)生一第一種子及一第二種子，以決定混淆處理方式。
所述的于處理器裝置中以資料區(qū)塊混淆處理來保護(hù)資料的方法，其中步驟(B)包括(B1)依據(jù)該第一種子，以對(duì)該寫出資料區(qū)塊進(jìn)行第一方向資料區(qū)塊混淆處理；(B2)依據(jù)該第二種子，以對(duì)步驟(B1)所產(chǎn)生的資料區(qū)塊進(jìn)行第二方向資料區(qū)塊混淆處理。
所述的于處理器裝置中以資料區(qū)塊混淆處理來保護(hù)資料的方法，其中步驟(C)包括(C1)依據(jù)該第二種子，以對(duì)該寫入資料區(qū)塊進(jìn)行第二方向資料區(qū)塊反混淆處理；(C2)依據(jù)該第一種子，以對(duì)步驟(C1)所產(chǎn)生的資料區(qū)塊進(jìn)行第一方向資料區(qū)塊反混淆處理。
所述的于處理器裝置中以資料區(qū)塊混淆處理來保護(hù)資料的方法，其中第一方向與第二方向是互相垂直。
所述的于處理器裝置中以資料區(qū)塊混淆處理來保護(hù)資料的方法，其更包含下列步驟(D)產(chǎn)生一第三種子；(E)依據(jù)該第三種子對(duì)該快速存儲(chǔ)器所發(fā)出的地址訊號(hào)進(jìn)行混淆處理。
所述的于處理器裝置中以資料區(qū)塊混淆處理來保護(hù)資料的方法，其中該混淆處理前的地址訊號(hào)寬度等于該混淆處理后的地址訊號(hào)寬度。
所述的于處理器裝置中以資料區(qū)塊混淆處理來保護(hù)資料的方法，其中該混淆處理前的地址訊號(hào)寬度不等于該混淆處理后的地址訊號(hào)寬度。
由上述的說明可知，本發(fā)明的技術(shù)可將原先具有次序性的快取線資料區(qū)塊，經(jīng)由區(qū)塊混淆處理后形成具有相當(dāng)亂度的資料區(qū)塊，再存放于存儲(chǔ)器中，由于相當(dāng)混亂，可避免被他人輕易破解或窺知其內(nèi)容，而達(dá)到資料保護(hù)的目的，同時(shí)該具有相當(dāng)亂度的資料區(qū)塊經(jīng)由區(qū)塊反混淆處理后，該快速存儲(chǔ)器310即可獲得一原先的資料而供該處理器核心300使用，本發(fā)明更具有預(yù)取裝置340及一寫入緩沖裝置350，其可讓該快速存儲(chǔ)器存取速度不受該區(qū)塊混淆及反混淆處理裝置320的執(zhí)行速度影響。


圖1是本發(fā)明的一種以資料區(qū)塊混淆處理來保護(hù)資料的處理器裝置的方塊圖；圖2是本發(fā)明中一資料區(qū)塊進(jìn)行混淆處理時(shí)的示意圖；圖3是本發(fā)明中一資料區(qū)塊進(jìn)行混淆處理時(shí)的詳細(xì)過程示意圖；圖4是本發(fā)明中一資料區(qū)塊進(jìn)行反混淆處理時(shí)的詳細(xì)過程示意圖；圖5是本發(fā)明中的資料區(qū)塊先經(jīng)一二維區(qū)塊混淆處理后再經(jīng)地址混淆處理的示意圖；圖6是本發(fā)明地址總線進(jìn)行混淆處理時(shí)的地址線為示意圖；圖7是本發(fā)明的另一實(shí)施例。
具體實(shí)施例方式
圖1顯示本發(fā)明的以資料區(qū)塊混淆處理來保護(hù)資料的處理器裝置的示意圖，其包含一處理器核心300、一快速存儲(chǔ)器310、一區(qū)塊混淆及反混淆處理裝置320。其中該處理器核心300用以執(zhí)行處理器的指令及存取一存儲(chǔ)裝置330的資料；該快速存儲(chǔ)器310耦合至該處理器核心300，并儲(chǔ)存有來自該存儲(chǔ)裝置330的至少一資料區(qū)塊，而提供一可供該處理器核心300快速存取資料的存儲(chǔ)空間；該快速存儲(chǔ)器310較佳地為一快取存儲(chǔ)體(Cache)，該資料區(qū)塊為一快取線資料(Cache line)；該區(qū)塊混淆及反混淆處理裝置320是耦合至該快速存儲(chǔ)器310及該存儲(chǔ)裝置330，以依由種子產(chǎn)生裝置產(chǎn)生的種子來對(duì)該快速存儲(chǔ)器310的輸出進(jìn)行資料區(qū)塊混淆處理，及依據(jù)該種子來對(duì)由該存儲(chǔ)裝置330輸入的資料區(qū)塊進(jìn)行資料區(qū)塊反混淆處理。
該區(qū)塊混淆及反混淆處理裝置320包含一第一種子產(chǎn)生裝置321、一第二種子產(chǎn)生裝置322、一第一方向區(qū)塊混淆處理裝置323、一第二方向區(qū)塊混淆處理裝置324、一第二方向區(qū)塊反混淆處理裝置325、一第一方向資料反混淆處理裝置326、一第三種子產(chǎn)生裝置327及一地址混淆處理裝置328。
雖然處理器核心300在進(jìn)行存儲(chǔ)器存取時(shí)是以一字組(32位元)為單位存取，但為加速存取效率，該快速存儲(chǔ)器310則進(jìn)行一快取線的資料區(qū)塊的存取，當(dāng)快速存儲(chǔ)器310要將一快取線的資料區(qū)塊寫出至該存儲(chǔ)裝置330時(shí)，如圖2所示，區(qū)塊混淆及反混淆處理裝置320將對(duì)該對(duì)快取線的資料區(qū)塊先進(jìn)行水平方向的混淆處理，再進(jìn)行垂直方向混淆處理，此外，區(qū)塊混淆及反混淆處理裝置320亦可先對(duì)該對(duì)快取線的資料區(qū)塊先進(jìn)行垂直方向的混淆處理，再進(jìn)行水平方向混淆處理。
當(dāng)區(qū)塊混淆及反混淆處理裝置320在對(duì)該對(duì)快取線的資料區(qū)塊進(jìn)行水平方向的混淆處理時(shí)，該第一種子產(chǎn)生裝置321可依據(jù)該快速存儲(chǔ)器310所輸出的地址或一預(yù)定的函數(shù)，而產(chǎn)生一第一種子，該第一方向區(qū)塊混淆處理裝置323耦合至該快速存儲(chǔ)器310的輸出，以依據(jù)該第一種子來對(duì)該快速存儲(chǔ)器的輸出進(jìn)行水平方向(第一方向)資料區(qū)塊混淆處理，該第二種子產(chǎn)生裝置322可依據(jù)該快速存儲(chǔ)器310所輸出的地址或一預(yù)定的函數(shù)，而產(chǎn)生一第二種子，該第二方向區(qū)塊混淆處理裝置324耦合至該快速存儲(chǔ)器310的輸出，以依據(jù)該第一種子來對(duì)該快速存儲(chǔ)器的輸出進(jìn)行垂直方向(第二方向)資料區(qū)塊混淆處理。
圖3是將一快取線資料區(qū)塊寫至該存儲(chǔ)裝置330時(shí)所進(jìn)行區(qū)塊混淆處理的示意圖，如圖所示，該快取線資料區(qū)是四個(gè)8位元的位元組所組成，該第一方向區(qū)塊混淆處理裝置323對(duì)第一位元組(byte0)執(zhí)行一向右移1位元運(yùn)算，同時(shí)被移出的位元又被補(bǔ)至最左邊位元(即shinft right 1-bit)，該第一方向區(qū)塊混淆處理裝置323對(duì)第二位元組(byte1)執(zhí)行一向右移2位元運(yùn)算，同時(shí)被移出的位元又被補(bǔ)至最左邊位元(即shinft right 2-bit)，同理對(duì)第三及第四位元組(byte2及byte3)執(zhí)行向右移3位元運(yùn)算及向右移4位元運(yùn)算。該第一方向區(qū)塊混淆處理裝置323對(duì)該快取線資料區(qū)執(zhí)行完水平方向資料區(qū)塊混淆處理后，分別產(chǎn)生byte0’、byte1’、byte2’及byte3’。
該第二方向區(qū)塊混淆處理裝置324再對(duì)byte0’、byte1’、byte2’及byte3’執(zhí)行垂直(第二)方向資料區(qū)塊混淆處理，其是對(duì)byte0’、byte1’、byte2’及byte3’的bit0、bit2、bit4及bit6分別執(zhí)行向下移1位元運(yùn)算(即shinft down 1-bit)，亦即，byte0’的bit0移到byte1’的bit0，byte1’的bit0移到byte2’的bit0，byte2’的bit0移到byte3’的bit0，byte3’的bit0移到byte0’的bit0，經(jīng)過該第一方向區(qū)塊混淆處理裝置323的混淆處理，原先具有次序性的快取線資料區(qū)塊，已形成具有相當(dāng)亂度的資料區(qū)塊，以便達(dá)到資料保護(hù)的目的。
當(dāng)快速存儲(chǔ)器310要將一快取線的資料區(qū)塊由該存儲(chǔ)裝置330讀入時(shí)，該第二種子產(chǎn)生裝置322可依據(jù)該快速存儲(chǔ)器310所輸出的地址或一預(yù)定的函數(shù)，而產(chǎn)生一第二種子，該第二方向區(qū)塊反混淆處理裝置325耦合至該存儲(chǔ)裝置330，其依據(jù)該第二種子而對(duì)該存儲(chǔ)裝置330的輸出進(jìn)行垂直方向區(qū)塊反混淆處理，該第一種子產(chǎn)生裝置321依據(jù)該該快速存儲(chǔ)器310所輸出的地址或一預(yù)定的函數(shù)，而產(chǎn)生一第一種子，該第一方向資料反混淆處理裝置326耦合至該第二方向區(qū)塊反混淆處理裝置的輸出，以依據(jù)該第一種子而對(duì)該第二方向區(qū)塊反混淆處理裝置的輸出進(jìn)行水平方向區(qū)塊反混淆處理，并輸出至該快速存儲(chǔ)器310。
圖4是一快取線資料區(qū)塊由該存儲(chǔ)裝置330讀至該快速存儲(chǔ)器310時(shí)所進(jìn)行區(qū)塊反混淆處理的示意圖，如圖所示，該快取線資料區(qū)是四個(gè)8位元位元組所組成(byte0″、byte1″、byte2″及byte3″)，該第二方向區(qū)塊反混淆處理裝置325對(duì)byte0″、byte1″、byte2″及byte3″執(zhí)行垂直方向資料區(qū)塊反混淆處理，亦即對(duì)byte0″、byte1″、byte2″及byte3″的bit0、bit2、bit4及bit6分別執(zhí)行向上移1位元運(yùn)算(即shinft up 1-bit)，亦即，byte1″的bit0移到byte0″的bit0，byte2″的bit0移到byte1″的bit0，byte3″的bit0移到byte2″的bit0，byte0″的bit0移到byte3″的bit0，而分別產(chǎn)生byte0’、byte1’、byte2’及byte3’。
該第一方向區(qū)塊反混淆處理裝置326對(duì)第一位元組(byte0’)執(zhí)行一向左移1位元運(yùn)算，同時(shí)被移出的位元又被補(bǔ)至最右邊位元(即shinft lift1-bit)，該第一方向區(qū)塊反混淆處理裝置326對(duì)第二位元組(byte1)執(zhí)行一向左移2位元運(yùn)算，同時(shí)被移出的位元又被補(bǔ)至最右邊位元(即shinft left2-bit)，同理對(duì)第三及第四位元組(byte2’及byte3’)執(zhí)行向左移3位元運(yùn)算及向左移4位元運(yùn)算。該第一方向區(qū)塊反混淆處理裝置326對(duì)該快取線資料區(qū)執(zhí)行完水平方向資料區(qū)塊反混淆處理后，分別產(chǎn)生byte0、byte1、byte2及byte3。
由圖4可知，當(dāng)一儲(chǔ)存在該存儲(chǔ)器330中具有相當(dāng)亂度的資料區(qū)塊，其由于相當(dāng)混亂，可避免被他人輕易破解或窺知其內(nèi)容，但是該具有相當(dāng)亂度的資料區(qū)塊經(jīng)由該區(qū)塊混淆及反混淆處理裝置320反混淆處理后，該快速存儲(chǔ)器310即可獲得一原先的資料而供該處理器核心300使用。
前述第三種子產(chǎn)生裝置327用以產(chǎn)生一第三種子，而該地址混淆處理裝置328是耦合至該快速存儲(chǔ)器310的地址總線，以依據(jù)該第三種子而對(duì)該快速存儲(chǔ)器310發(fā)出的地址進(jìn)行混淆處理，如圖5所示為一將已經(jīng)前述二維區(qū)塊混淆處理的快取線的資料區(qū)塊的地址再經(jīng)地址混淆處理后儲(chǔ)存在存儲(chǔ)器330中的情形，由圖可知，一有序的資料經(jīng)過二維區(qū)塊混淆處理后，其儲(chǔ)存地址再經(jīng)地址混淆處理，外人更難窺知該存儲(chǔ)器的內(nèi)容。
該地址混淆處理裝置328依據(jù)該地址總線上的r條地址線以產(chǎn)生一經(jīng)混淆處理的地址，該地址總線可以挑選部分不進(jìn)行混淆處理動(dòng)作，如圖6所示，若進(jìn)行混淆處理的r條地址線為LSB，可讓同一快取線的資料區(qū)塊中的資料連續(xù)放置，若進(jìn)行混淆處理的r條地址線為MSB，則可維持快取線的頁(Page)的地址不變，其中，由于實(shí)際的存儲(chǔ)器容量遠(yuǎn)較該處理器核心300所能使用的地址少很多，故該地址總線上的地址線數(shù)目q大于或等于該混淆處理后的地址線數(shù)目p。
圖7是本發(fā)明的另一實(shí)施例，其更包含一預(yù)取裝置340及一寫入緩沖裝置350，該預(yù)取裝置340其是耦合至該快速存儲(chǔ)器310與該第一方向區(qū)塊反混淆處理裝置323，以執(zhí)行該快速存儲(chǔ)器310讀取預(yù)取的功能，該寫入緩沖裝置350其是耦合至該快速存儲(chǔ)器310與該第一方向區(qū)塊混淆處理裝置323及第一方向區(qū)塊反混淆處理裝置326，以執(zhí)行該快速存儲(chǔ)器寫入緩沖的功能。
應(yīng)注意的是，上述諸多實(shí)施例僅是便于說明而舉例而已，本發(fā)明所主張的權(quán)利范圍自應(yīng)以根據(jù)權(quán)利要求所述為準(zhǔn)，而非僅限于上述實(shí)施例。
權(quán)利要求
1.一種以資料區(qū)塊混淆處理來保護(hù)資料的處理器裝置，其特征在于，該資料區(qū)塊由復(fù)數(shù)資料所組成，該處理器裝置包含一處理器核心，用以執(zhí)行該處理器的指令及存取一存儲(chǔ)裝置的資料；一快速存儲(chǔ)器，耦合至該處理器核心，并儲(chǔ)存有來自該存儲(chǔ)裝置的至少一資料區(qū)塊，而提供一可供該處理器核心快速存取資料的存儲(chǔ)空間；一區(qū)塊混淆及反混淆處理裝置，其是耦合至該快速存儲(chǔ)器及該存儲(chǔ)裝置，以依一種子來對(duì)該快速存儲(chǔ)器的輸出進(jìn)行資料區(qū)塊混淆處理，及依據(jù)該種子來對(duì)由該存儲(chǔ)裝置輸入的資料區(qū)塊進(jìn)行資料區(qū)塊反混淆處理。
2.根據(jù)權(quán)利要求1所述的以資料區(qū)塊混淆處理來保護(hù)資料的處理器裝置，其特征在于，其中該快速存儲(chǔ)器為一快取存儲(chǔ)器。
3.根據(jù)權(quán)利要求1所述的以資料區(qū)塊混淆處理來保護(hù)資料的處理器裝置，其特征在于，其中該快速存儲(chǔ)器為一快取存儲(chǔ)器，該資料區(qū)塊為一快取線資料。
4.根據(jù)權(quán)利要求1所述的以資料區(qū)塊混淆處理來保護(hù)資料的處理器裝置，其特征在于，其中該區(qū)塊混淆及反混淆處理裝置包含一第一種子產(chǎn)生裝置，用以產(chǎn)生一第一種子；一第二種子產(chǎn)生裝置，用以產(chǎn)生一第二種子；一第一方向區(qū)塊混淆處理裝置，其耦合至該快速存儲(chǔ)器的輸出，以依據(jù)該第一種子來對(duì)該快速存儲(chǔ)器的輸出進(jìn)行第一方向資料區(qū)塊混淆處理；一第二方向區(qū)塊混淆處理裝置，其耦合至該第一方向區(qū)塊混淆處理裝置的輸出，以依據(jù)該第二種子來對(duì)該第一方向區(qū)塊混淆處理裝置的輸出進(jìn)行第二方向資料區(qū)塊混淆處理；一第二方向區(qū)塊反混淆處理裝置，其耦合至該存儲(chǔ)裝置，以依據(jù)該第二種子而對(duì)該存儲(chǔ)裝置的輸出進(jìn)行第二方向區(qū)塊反混淆處理；一第一方向資料反混淆處理裝置，其耦合至該第二方向區(qū)塊反混淆處理裝置的輸出，以依據(jù)該第一種子而對(duì)該第二方向區(qū)塊反混淆處理裝置的輸出進(jìn)行第一方向區(qū)塊混淆處理，并輸出至該快速存儲(chǔ)器。
5.根據(jù)權(quán)利要求4所述的以資料區(qū)塊混淆處理來保護(hù)資料的處理器裝置，其特征在于，其中第一方向與第二方向是互相垂直。
6.根據(jù)權(quán)利要求4所述的以資料區(qū)塊混淆處理來保護(hù)資料的處理器裝置，其特征在于，其中該區(qū)塊混淆及反混淆處理裝置更包含一第三種子產(chǎn)生裝置，用以產(chǎn)生一第三種子；一地址混淆處理裝置，其耦合至該快速存儲(chǔ)器的地址總線，以依據(jù)該第三種子而對(duì)該快速存儲(chǔ)器發(fā)出的地址進(jìn)行混淆處理。
7.根據(jù)權(quán)利要求4所述的以資料區(qū)塊混淆處理來保護(hù)資料的處理器裝置，其特征在于，其更包含一預(yù)取裝置，其是耦合至該快速存儲(chǔ)器與該第一方向區(qū)塊反混淆處理裝置，以執(zhí)行該快速存儲(chǔ)器讀取預(yù)取的功能。
8.根據(jù)權(quán)利要求4所述的以資料區(qū)塊混淆處理來保護(hù)資料的處理器裝置，其特征在于，其更包含一寫入緩沖裝置，其是耦合至該快速存儲(chǔ)器與該第一方向區(qū)塊混淆處理裝置，以執(zhí)行該快速存儲(chǔ)器寫入緩沖的功能。
9.根據(jù)權(quán)利要求6所述的以資料區(qū)塊混淆處理來保護(hù)資料的處理器裝置，其特征在于，其中該地址總線上的地址線數(shù)目q等于該混淆處理后的地址線數(shù)目p。
10.根據(jù)權(quán)利要求6所述的以資料區(qū)塊混淆處理來保護(hù)資料的處理器裝置，其特征在于，其中該地址總線上的地址線數(shù)目q不等于該混淆處理后的地址線數(shù)目p。
11.一種于處理器裝置中以資料區(qū)塊混淆處理來保護(hù)資料的方法，其特征在于，該資料區(qū)塊由復(fù)數(shù)資料所組成，該處理器裝置具有一快速存儲(chǔ)器，其儲(chǔ)存有來自一外部存儲(chǔ)裝置的至少一資料區(qū)塊，而提供一可供該處理器裝置快速存取資料的存儲(chǔ)空間，該方法包含下列步驟(A)決定混淆處理方式；(B)當(dāng)由該快速存儲(chǔ)器寫出資料區(qū)塊至該存儲(chǔ)裝置時(shí)，依據(jù)該方式對(duì)該寫出資料區(qū)塊進(jìn)行資料區(qū)塊混淆處理；(C)當(dāng)由該存儲(chǔ)裝置寫入資料區(qū)塊至該快速存儲(chǔ)器時(shí)，依據(jù)該方式來對(duì)該寫入的資料區(qū)塊進(jìn)行資料區(qū)塊反混淆處理。
12.根據(jù)權(quán)利要求11所述的于處理器裝置中以資料區(qū)塊混淆處理來保護(hù)資料的方法，其特征在于，其中步驟(A)產(chǎn)生至少一種子，以決定混淆處理方式。
13.根據(jù)權(quán)利要求1 1所述的于處理器裝置中以資料區(qū)塊混淆處理來保護(hù)資料的方法，其特征在于，其中步驟(A)產(chǎn)生一第一種子及一第二種子，以決定混淆處理方式。
14.根據(jù)權(quán)利要求13所述的于處理器裝置中以資料區(qū)塊混淆處理來保護(hù)資料的方法，其特征在于，其中步驟(B)包括(B1)依據(jù)該第一種子，以對(duì)該寫出資料區(qū)塊進(jìn)行第一方向資料區(qū)塊混淆處理；(B2)依據(jù)該第二種子，以對(duì)步驟(B1)所產(chǎn)生的資料區(qū)塊進(jìn)行第二方向資料區(qū)塊混淆處理。
15.根據(jù)權(quán)利要求13所述的于處理器裝置中以資料區(qū)塊混淆處理來保護(hù)資料的方法，其特征在于，其中步驟(C)包括(C1)依據(jù)該第二種子，以對(duì)該寫入資料區(qū)塊進(jìn)行第二方向資料區(qū)塊反混淆處理；(C2)依據(jù)該第一種子，以對(duì)步驟(C1)所產(chǎn)生的資料區(qū)塊進(jìn)行第一方向資料區(qū)塊反混淆處理。
16.根據(jù)權(quán)利要求14所述的于處理器裝置中以資料區(qū)塊混淆處理來保護(hù)資料的方法，其特征在于，其中第一方向與第二方向是互相垂直。
17.根據(jù)權(quán)利要求11所述的于處理器裝置中以資料區(qū)塊混淆處理來保護(hù)資料的方法，其特征在于，其更包含下列步驟(D)產(chǎn)生一第三種子；(E)依據(jù)該第三種子對(duì)該快速存儲(chǔ)器所發(fā)出的地址訊號(hào)進(jìn)行混淆處理。
18.根據(jù)權(quán)利要求17所述的于處理器裝置中以資料區(qū)塊混淆處理來保護(hù)資料的方法，其特征在于，其中該混淆處理前的地址訊號(hào)寬度等于該混淆處理后的地址訊號(hào)寬度。
19.根據(jù)權(quán)利要求17所述的于處理器裝置中以資料區(qū)塊混淆處理來保護(hù)資料的方法，其特征在于，其中該混淆處理前的地址訊號(hào)寬度不等于該混淆處理后的地址訊號(hào)寬度。
全文摘要
一種以資料區(qū)塊混淆處理來保護(hù)資料的處理器裝置及方法，其包含一處理器核心、一快速存儲(chǔ)器及一區(qū)塊混淆及反混淆處理裝置，處理器核心用以執(zhí)行該處理器的指令及存取一存儲(chǔ)裝置的資料，快速存儲(chǔ)器是耦合至該處理器核心并提供一可供處理機(jī)核心快速存取資料的存儲(chǔ)空間，區(qū)塊混淆及反混淆處理裝置是耦合至該快速存儲(chǔ)器及該存儲(chǔ)裝置，以一種子產(chǎn)生裝置產(chǎn)生的種子來對(duì)該快速存儲(chǔ)器的輸出進(jìn)行資料區(qū)塊混淆處理，及依據(jù)該種子來對(duì)由該存儲(chǔ)裝置輸入的資料區(qū)塊進(jìn)行資料區(qū)塊反混淆處理。
文檔編號(hào)G06F12/16GK1570888SQ0313306
公開日2005年1月26日 申請(qǐng)日期2003年7月23日 優(yōu)先權(quán)日2003年7月23日
發(fā)明者梁伯嵩 申請(qǐng)人:凌陽科技股份有限公司