專利名稱：于處理器中使用地址線對(duì)資料進(jìn)行混淆處理的裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及處理器，尤其是指一種于處理器中使用地址線對(duì)資料進(jìn)行混淆處理的裝置及方法。
背景技術(shù)：
在這重視智財(cái)權(quán)的時(shí)代，廠商為保護(hù)其辛苦開發(fā)的程序、資料等相關(guān)的知識(shí)產(chǎn)權(quán)，會(huì)于離線(off-line)時(shí)將這些資料、程序先進(jìn)行一混淆(scrambling)處理，再將混淆后的資料予以儲(chǔ)存至一非揮發(fā)性存儲(chǔ)器或其他儲(chǔ)存媒體，他人即使拿到存有該混淆資料的非揮發(fā)性存儲(chǔ)器或其他儲(chǔ)存媒體，由于無法知道該混淆處理的過程及處理方法，亦無法正確去還原這些資料、程序，通過此而達(dá)到保護(hù)的目的。
針對(duì)此種資料保護(hù)方式，于美國(guó)笫USP6,408,073號(hào)專利案公告中，使用一虛擬亂數(shù)產(chǎn)生器(Pseudo Random Generator)，以依據(jù)一初始值(seed1/seed2)來對(duì)只讀存儲(chǔ)器(Read Only Memory，ROM)的資料(ROM data)進(jìn)行編碼以產(chǎn)生編碼資料(Encoded data)，然而此種資料保護(hù)方式因使用亂數(shù)做混淆處理的參數(shù)，需有同步的亂數(shù)產(chǎn)生器用以進(jìn)行解碼，而亂數(shù)產(chǎn)生與執(zhí)行順序相關(guān)，因?yàn)閳?zhí)行有一定順序，故只能循序讀出，不能隨機(jī)讀出，難以應(yīng)付程序執(zhí)行中動(dòng)態(tài)分支跳躍，因此不能直接在此ROM上執(zhí)行程序，圖1即顯示一段程序碼，其程序碼事先利用亂數(shù)順序以加密后儲(chǔ)存于一ROM，該段程序碼所儲(chǔ)存的地址是由1F00_0000H至1F00_0020H，若一處理器直接執(zhí)行此段程序碼，會(huì)在條件式分支上出現(xiàn)問題，例如當(dāng)該處理器執(zhí)行到位于1F00_000C的指令#3時(shí)，若指令#3為bz 1F00_0020H，此日若根據(jù)零旗標(biāo)(zero flag)的值，決定該處理器跳躍到1F00_0020H地址處繼續(xù)執(zhí)行，此時(shí)會(huì)產(chǎn)生一問題，因?yàn)?F00_0020H地址處所儲(chǔ)存的資料是將指令#8用虛擬亂碼數(shù)產(chǎn)生器(Pseudo Random Generator)所產(chǎn)生的一數(shù)值78編碼的結(jié)果，可是虛擬亂數(shù)產(chǎn)生器此時(shí)產(chǎn)生的卻是60，而該處理器采用60來對(duì)儲(chǔ)存于1F00_0020H地址處的資料做解碼，會(huì)產(chǎn)生錯(cuò)誤而無法正確執(zhí)行，甚至?xí)乖撎幚砥鳟?dāng)機(jī)，因此，采用亂數(shù)產(chǎn)生器或虛擬亂數(shù)產(chǎn)生器來做混淆處理僅能用于固定的循序資料讀取的保護(hù)，不能用于儲(chǔ)存在ROM、RAM或Flash等存儲(chǔ)器中可執(zhí)行程序的資料保護(hù)。
針對(duì)采用亂數(shù)產(chǎn)生器或虛擬亂數(shù)產(chǎn)生器來做混淆處理僅能用固定的循序資料讀取的限制，于美國(guó)第USP5,943,283號(hào)專利案公告中，是使用一地址混淆處理裝置以將順序的輸入地址轉(zhuǎn)換成非順序的實(shí)際地址，而達(dá)到對(duì)儲(chǔ)存在RAM或Flash等隨機(jī)讀存存儲(chǔ)器的資料的保護(hù)，然而此種資料保護(hù)方法中，若儲(chǔ)存的有某段資料本身有明顯易見的順序性(如處理器的啟動(dòng)(Boot-up Strap)程序，或是常用的函數(shù)表格)，容易由資料排列位置方式猜出所使用混淆處理方法而被破解，因此，公知資料的混淆處理方法的設(shè)計(jì)仍有諸多缺點(diǎn)而有予以改進(jìn)的必要。

發(fā)明內(nèi)容
本發(fā)明的目的是在提供一種于處理器中使用地址線對(duì)資料進(jìn)行混淆處理的裝置及方法，以避免公知技術(shù)僅能用于ROM的固定循序資料讀取資料的保護(hù)，而能用于如RAM或Flash等隨機(jī)讀存存儲(chǔ)器的資料保護(hù)。
為實(shí)現(xiàn)上述目的，本發(fā)明提供的一種于處理器中使用地址線對(duì)資料進(jìn)行混淆處理的裝置，該處理器具有一處理器核心以執(zhí)行該處理器的相關(guān)指令，并利用一地址總線及資料總線以存取資料，該裝置包含一種子產(chǎn)生裝置，是耦合至該地址總線，以依據(jù)該地址總線上的特定地址而產(chǎn)生一種子；一第一參數(shù)產(chǎn)生裝置，是耦合至該種子產(chǎn)生裝置，以依據(jù)該種子產(chǎn)生一第一參數(shù)；一資料混淆處理裝置，其耦合至該資料總線，以當(dāng)該處理器核心欲寫出資料至特定地址時(shí)，依據(jù)該第一參數(shù)而對(duì)該資料進(jìn)行混淆處理；一資料反混淆處理裝置，其耦合至該資料總線，以當(dāng)該處理器核心欲由特定地址讀入資料時(shí)，依據(jù)該第一參數(shù)而對(duì)該資料進(jìn)行反混淆處理。
所述的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理的裝置，其更包含選擇裝置，用以當(dāng)該處理器核心欲寫出資料時(shí)，選擇將欲寫出的資料匯至該資料混淆處理裝置進(jìn)行混淆處理，之后再寫至存儲(chǔ)器，而當(dāng)該處理器核心欲讀入資料時(shí)，選擇將欲讀入的資料匯至該資料反混淆處理裝置進(jìn)行反混淆處理，之后再讀至處理器核心。
所述的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理的裝置，其更包含一第二參數(shù)產(chǎn)生裝置，以產(chǎn)生一第二參數(shù)，該資料混淆處理裝置是依據(jù)該第一及第二參數(shù)而進(jìn)行混淆處理，該資料反混淆處理裝置是依據(jù)該第一及第二參數(shù)而進(jìn)行反混淆處理。
所述的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理的裝置，其更包含一第三參數(shù)產(chǎn)生裝置，以產(chǎn)生一第三參數(shù)；一地址混淆處理裝置，其是耦合至該地址總線，當(dāng)該處理器核心欲對(duì)特定地址存取資料時(shí)，依據(jù)該第三參數(shù)對(duì)該處理器核心的地址進(jìn)行混淆處理。
所述的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理的裝置，其中該種子產(chǎn)生裝置是依據(jù)全部或部分的該地址總線上的地址以產(chǎn)生一種子。
所述的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理的裝置，其中該地址混淆處理裝置是依據(jù)全部或部分的該地址總線上的地址進(jìn)行混淆處理，以產(chǎn)生一混淆處理的地址。
所述的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理的裝置，其中該地址總線上的地址線數(shù)目等于該混淆處理后的地址線數(shù)目。
所述的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理的裝置，其中該地址總線上的地址線數(shù)目不等于該混淆處理后的地址線數(shù)目。
為實(shí)現(xiàn)上述目的，本發(fā)明提供的一種于處理器中使用地址線對(duì)資料進(jìn)行混淆處理的方法，該處理器包含一處理器核心，該處理器核心是執(zhí)行該處理器的相關(guān)指令，并利用一地址總線及第一資料總線以存取資料，該方法包含下列步驟一種子產(chǎn)生步驟，是依據(jù)該地址總線上的特定地址以產(chǎn)生一種子；一第一參數(shù)產(chǎn)生步驟，是依據(jù)該種子而產(chǎn)生一第一參數(shù)；一資料混淆處理步驟，依據(jù)該第一參數(shù)以對(duì)該處理器核心欲寫出至特定地址的資料進(jìn)行混淆處理；一資料反混淆處理步驟，依據(jù)該第一參數(shù)以對(duì)孩處理器核心由特定地址讀入的資料進(jìn)行反混淆處理。
所述的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理方法，其中于該第一參數(shù)產(chǎn)生步驟之后更包含一第二參數(shù)產(chǎn)生步驟，以產(chǎn)生一第二參數(shù)，而使該資料混淆處理步驟是依據(jù)該第一參數(shù)及第二參數(shù)而進(jìn)行混淆處理，該資料反混淆處理步驟是依據(jù)該第一參數(shù)及第二參數(shù)而進(jìn)行反混淆處理。
所述的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理方法，其更包含下列步驟一第三參數(shù)產(chǎn)生步驟，以產(chǎn)生一第三參數(shù)；一地址混淆處理步驟，其是當(dāng)該處理器核心欲對(duì)特定地址存取資料時(shí)，依據(jù)該第三參數(shù)對(duì)該處理器核心的地址進(jìn)行混淆處理。
所述的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理方法，其中該種子產(chǎn)生步驟是依據(jù)全部或部分的該地址總線上的地址以產(chǎn)生一種子。
所述的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理方法，其中該地址混淆處理步驟是依據(jù)全部或部分的該地址總線上的地址進(jìn)行混淆處理，以產(chǎn)生一混淆處理的地址。
所述的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理方法，其中該地址總線上的地址線數(shù)目等于該混淆處理后的地址線數(shù)目。
所述的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理方法，其中該地址總線上的地址線數(shù)目不等于該混淆處理后的地址線數(shù)目。
由上述的說明可知，本發(fā)明的技術(shù)由于使用依據(jù)存取地址進(jìn)行資料混淆/反混淆處理，其具有唯一性，故可得到正確的指令或資料，故不僅可用于ROM的保護(hù)，亦能用于如RAM或Flash等隨機(jī)讀存存儲(chǔ)器的資料保護(hù)。


圖1是一程序經(jīng)由一虛擬亂數(shù)產(chǎn)生器依據(jù)一初始值進(jìn)行編碼的示意圖；圖2是本發(fā)明的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理的裝置的架構(gòu)圖；圖3是圖1的程序經(jīng)由本發(fā)明技術(shù)進(jìn)行編碼的示意圖；圖4是本發(fā)明的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理的裝置另一實(shí)施例的架構(gòu)圖；圖5是圖3的程序經(jīng)由本發(fā)明技術(shù)進(jìn)行儲(chǔ)存地址混淆處理的示意圖。
具體實(shí)施例方式
圖2顯示本發(fā)明的一種于處理器中使用地址線對(duì)資料進(jìn)行混淆處理的裝置的示意圖，其中處理器核心200用以執(zhí)行處理器的相關(guān)指令，并利用地址總線210及資料總線220來存取存儲(chǔ)器290的資料，前述使用地址線對(duì)資料進(jìn)行混淆處理的該裝置是由種子產(chǎn)生裝置230、第一參數(shù)產(chǎn)生裝置240、資料混淆處理裝置250、資料反混淆處理裝置260、選擇裝置271、272及第二參數(shù)產(chǎn)生裝置280所構(gòu)成。
前述種子產(chǎn)生裝置230是耦合至該地址總線210，當(dāng)該處理器核心200使用該地址總線210及資料匯流220排對(duì)該存儲(chǔ)器290存取資料時(shí)，該種子產(chǎn)生裝置230依據(jù)該地址總線210上的全部或部分的地址，而以一隨機(jī)程序產(chǎn)生而產(chǎn)生一種子。該第一參數(shù)產(chǎn)生裝置240是耦合至該種子產(chǎn)生裝置230，以依據(jù)該種子產(chǎn)生一第一參數(shù)。
該選擇裝置271是耦合至該資料總線220，當(dāng)該處理器核心200欲寫出資料時(shí)，該選擇裝置271選擇將欲寫出的資料匯至該資料混淆處理裝置250進(jìn)行混淆處理，當(dāng)該處理器核心200欲讀入資料時(shí)，該選擇裝置271選擇將該資料反混淆處理裝置260進(jìn)行反混淆處理后的資料，匯至理器核心200。
該選擇裝置272是耦合至該存儲(chǔ)器290的資料總線，當(dāng)該處理器核心200欲寫出資料時(shí)，該選擇裝置272選擇將該資料混淆處理裝置250進(jìn)行混淆處理后的資料，匯至該存儲(chǔ)器290的資料總線，當(dāng)該處理器核心200欲讀入資料時(shí)，該選擇裝置272選擇將欲讀入的資料匯至資料反混淆處理裝置260進(jìn)行反混淆處理。
該資料混淆處理裝置250是耦合至該選擇裝置271，以當(dāng)該處理器核心200欲寫出資料至該存儲(chǔ)器290的一特定地址時(shí)，依據(jù)該第一參數(shù)產(chǎn)生裝置240所產(chǎn)生的第一參數(shù)而對(duì)該資料進(jìn)行混淆處理。該混淆處理后的資料再經(jīng)由該選擇裝置272而匯至該存儲(chǔ)器290的資料總線。
該資料反混淆處理裝置260是耦合至該選擇裝置272，以當(dāng)該處理器核心200欲由該存儲(chǔ)器290的一特定地址讀入資料時(shí)，依據(jù)該第一參數(shù)產(chǎn)生裝置240所產(chǎn)生的第一參數(shù)而對(duì)該存儲(chǔ)器290的資料進(jìn)行反混淆處理。該反混淆處理后的資料再經(jīng)由該選擇裝置271而匯至該處理器核心200的資料總線220。
圖3顯示與圖1相同的程序碼，其程序碼事先利用本發(fā)明的資料混淆處理裝置250以加密后儲(chǔ)存于一ROM，該段程序碼所儲(chǔ)存的地址是由1F00_0000H至1F00_0020H。其中，該種子產(chǎn)生裝置230的種子(seed)可為地址總線210的部分的地址Address[4:2]，亦即該種子為Address[4:2]。第一參數(shù)產(chǎn)生裝置240是耦合至該種子產(chǎn)生裝置230，以依據(jù)該種子產(chǎn)生一第一參數(shù)，本范例中該第一參數(shù)產(chǎn)生裝置240可為一對(duì)應(yīng)表，其對(duì)應(yīng)關(guān)系如表1所示，

其中，x為該種子產(chǎn)生裝置230所產(chǎn)生的種子，F(xiàn)1(x)為第一參數(shù)產(chǎn)生裝置240所產(chǎn)生的第一參數(shù)。故當(dāng)?shù)刂窞?F00_0004時(shí)，seed＝Address[4:2]＝1，第一參數(shù)(Parameter1)＝F1(1)＝60。上述的第一參數(shù)產(chǎn)生裝置240并不只有0～8個(gè)欄位，同時(shí)該第一參數(shù)產(chǎn)生裝置240亦可為其他的對(duì)應(yīng)函數(shù)，表格1僅是舉例說明該第一參數(shù)產(chǎn)生裝置裝置240，并不能作為限定該第一參數(shù)產(chǎn)生裝置240的依據(jù)。
若當(dāng)該處理器執(zhí)行到位于1F00_000C的指令#3時(shí)，若指令#3為bz1F00_0020H，此時(shí)若根據(jù)零旗標(biāo)(zero flag)的值，決定該處理器跳躍到1F00_0020H地址處繼續(xù)執(zhí)行，此時(shí)該處理器會(huì)擷取1F00_0020H地址處所儲(chǔ)存的混淆資料，以完成指令#3的跳躍動(dòng)作，由于本發(fā)明的資料反混淆處理裝置260會(huì)對(duì)該混淆資料進(jìn)行反混淆處理，故可得到正確的指令#8，而不會(huì)如公知技術(shù)中該處理器采用60來對(duì)儲(chǔ)存于1F00_0020H地址處的資料做解碼。
雖然該種子產(chǎn)生裝置230是以一隨機(jī)程序產(chǎn)生而產(chǎn)生一種子，然而當(dāng)該處理器核心200欲對(duì)位于某一特定存儲(chǔ)器地址的資料進(jìn)行存取時(shí)，該種子產(chǎn)生裝置230是依據(jù)該地址總線210上的地址而產(chǎn)生一種子，故對(duì)同一特定存儲(chǔ)器地址的資料進(jìn)行存取時(shí)，會(huì)產(chǎn)生相同的種子，有一對(duì)一的關(guān)系，并不會(huì)產(chǎn)生如圖1中的問題，因此，其不僅可用于ROM的保護(hù)，亦能用于如RAM或Flash等隨機(jī)讀存存儲(chǔ)器的資料保護(hù)。
另為增加資料混淆處理后的亂度，以免被他人得知該混淆處理的過程，如圖2所示，本發(fā)明更以該第二參數(shù)產(chǎn)生裝置280以產(chǎn)生一第二參數(shù)，而該資料混淆處理裝置250是同時(shí)依據(jù)該第一及第二參數(shù)而進(jìn)行混淆處理，該資料反混淆處理裝置260是依據(jù)該第一及第二參數(shù)而進(jìn)行反混淆處理。
同時(shí)為增加資存取地址的亂度，如圖4所示，本發(fā)明更包含一第三參數(shù)產(chǎn)生裝置410及一地址混淆處理裝置420以進(jìn)行地址混淆處理，該第三參數(shù)產(chǎn)生裝置410用以產(chǎn)生一第三參數(shù)，該地址混淆處理裝置420是耦合至該地址總線，當(dāng)該處理器核心欲對(duì)特定地址存取資料時(shí)，其依據(jù)該第三參數(shù)對(duì)該處理器核心的地址進(jìn)行混淆處理，圖5是圖3中程序碼再以地址混淆處理裝置420對(duì)其儲(chǔ)存地址進(jìn)行混淆處理的結(jié)果，由圖5可知儲(chǔ)存在存儲(chǔ)器中的程序碼其前后并無相關(guān)性，他人即使擁有該存儲(chǔ)器亦難以讀出真正的程序碼。
應(yīng)注意的是，上述諸多實(shí)施例僅是便于說明而舉例而已，本發(fā)明所主張的權(quán)利范圍自應(yīng)以根據(jù)權(quán)利要求所述為準(zhǔn)，而非僅限于上述實(shí)施例。
權(quán)利要求
1.一種于處理器中使用地址線對(duì)資料進(jìn)行混淆處理的裝置，其特征在于，該處理器具有一處理器核心以執(zhí)行該處理器的相關(guān)指令，并利用一地址總線及資料總線以存取資料，該裝置包含一種子產(chǎn)生裝置，是耦合至該地址總線，以依據(jù)該地址總線上的特定地址而產(chǎn)生一種子；一第一參數(shù)產(chǎn)生裝置，是耦合至該種子產(chǎn)生裝置，以依據(jù)該種子產(chǎn)生一第一參數(shù)；一資料混淆處理裝置，其耦合至該資料總線，以當(dāng)該處理器核心欲寫出資料至特定地址時(shí)，依據(jù)該第一參數(shù)而對(duì)該資料進(jìn)行混淆處理；一資料反混淆處理裝置，其耦合至該資料總線，以當(dāng)該處理器核心欲由特定地址讀入資料時(shí)，依據(jù)該第一參數(shù)而對(duì)該資料進(jìn)行反混淆處理。
2.根據(jù)權(quán)利要求1所述的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理的裝置，其特征在于其更包含選擇裝置，用以當(dāng)該處理器核心欲寫出資料時(shí)，選擇將欲寫出的資料匯至該資料混淆處理裝置進(jìn)行混淆處理，之后再寫至存儲(chǔ)器，而當(dāng)該處理器核心欲讀入資料時(shí)，選擇將欲讀入的資料匯至該資料反混淆處理裝置進(jìn)行反混淆處理，之后再讀至處理器核心。
3.根據(jù)權(quán)利要求2所述的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理的裝置，其特征在于，其更包含一第二參數(shù)產(chǎn)生裝置，以產(chǎn)生一第二參數(shù)，該資料混淆處理裝置是依據(jù)該第一及第二參數(shù)而進(jìn)行混淆處理，該資料反混淆處理裝置是依據(jù)該第一及第二參數(shù)而進(jìn)行反混淆處理。
4.根據(jù)權(quán)利要求1所述的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理的裝置，其特征在于，其更包含一第三參數(shù)產(chǎn)生裝置，以產(chǎn)生一第三參數(shù)；一地址混淆處理裝置，其是耦合至該地址總線，當(dāng)該處理器核心欲對(duì)特定地址存取資料時(shí)，依據(jù)該第三參數(shù)對(duì)該處理器核心的地址進(jìn)行混淆處理。
5.根據(jù)權(quán)利要求1所述的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理的裝置，其特征在于，其中該種子產(chǎn)生裝置是依據(jù)全部或部分的該地址總線上的地址以產(chǎn)生一種子。
6.根據(jù)權(quán)利要求4所述的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理的裝置，其特征在于，其中該地址混淆處理裝置是依據(jù)全部或部分的該地址總線上的地址進(jìn)行混淆處理，以產(chǎn)生一混淆處理的地址。
7.根據(jù)權(quán)利要求6所述的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理的裝置，其特征在于，其中該地址總線上的地址線數(shù)目等于該混淆處理后的地址線數(shù)目。
8.根據(jù)權(quán)利要求6所述的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理的裝置，其特征在于，其中該地址總線上的地址線數(shù)目不等于該混淆處理后的地址線數(shù)目。
9.一種于處理器中使用地址線對(duì)資料進(jìn)行混淆處理的方法，其特征在于，該處理器包含一處理器核心，該處理器核心是執(zhí)行該處理器的相關(guān)指令，并利用一地址總線及第一資料總線以存取資料，該方法包含下列步驟一種子產(chǎn)生步驟，是依據(jù)該地址總線上的特定地址以產(chǎn)生一種子；一第一參數(shù)產(chǎn)生步驟，是依據(jù)該種子而產(chǎn)生一第一參數(shù)；一資料混淆處理步驟，依據(jù)該第一參數(shù)以對(duì)該處理器核心欲寫出至特定地址的資料進(jìn)行混淆處理；一資料反混淆處理步驟，依據(jù)該第一參數(shù)以對(duì)該處理器核心由特定地址讀入的資料進(jìn)行反混淆處理。
10.根據(jù)權(quán)利要求9所述的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理方法，其特征在于，其中于該第一參數(shù)產(chǎn)生步驟之后更包含一第二參數(shù)產(chǎn)生步驟，以產(chǎn)生一第二參數(shù)，而使該資料混淆處理步驟是依據(jù)該第一參數(shù)及第二參數(shù)而進(jìn)行混淆處理，該資料反混淆處理步驟是依據(jù)該第一參數(shù)及第二參數(shù)而進(jìn)行反混淆處理。
11.根據(jù)權(quán)利要求9所述的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理方法，其特征在于，其更包含下列步驟一第三參數(shù)產(chǎn)生步驟，以產(chǎn)生一第三參數(shù)；一地址混淆處理步驟，其是當(dāng)該處理器核心欲對(duì)特定地址存取資料時(shí)，依據(jù)該第三參數(shù)對(duì)該處理器核心的地址進(jìn)行混淆處理。
12.根據(jù)權(quán)利要求9所述的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理方法，其特征在于，其中該種子產(chǎn)生步驟是依據(jù)全部或部分的該地址總線上的地址以產(chǎn)生一種子。
13.根據(jù)權(quán)利要求11所述的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理方法，其特征在于，其中該地址混淆處理步驟是依據(jù)全部或部分的該地址總線上的地址進(jìn)行混淆處理，以產(chǎn)生一混淆處理的地址。
14.根據(jù)權(quán)利要求13所述的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理方法，其特征在于，其中該地址總線上的地址線數(shù)目等于該混淆處理后的地址線數(shù)目。
15.根據(jù)權(quán)利要求13所述的于處理器中使用地址線對(duì)資料進(jìn)行混淆處理方法，其特征在于，其中該地址總線上的地址線數(shù)目不等于該混淆處理后的地址線數(shù)目。
全文摘要
一種于處理器中使用地址線對(duì)資料進(jìn)行混淆處理的裝置及方法，其包含一種子產(chǎn)生裝置、一第一參數(shù)產(chǎn)生裝置、一資料混淆處理裝置及一資料反混淆處理裝置。種子產(chǎn)生裝置是耦合至地址總線，以依據(jù)地址總線上的特定地址而產(chǎn)生一種子，第一參數(shù)產(chǎn)生裝置是耦合至種子產(chǎn)生裝置，以依據(jù)該種子產(chǎn)生一第一參數(shù)，資料混淆處理裝置其耦合至資料總線，以當(dāng)處理器核心欲寫出資料至特定地址時(shí)，依據(jù)第一參數(shù)而對(duì)資料進(jìn)行混淆處理，資料反混淆處理裝置其耦合至資料總線，以當(dāng)處理器核心欲由特定地址讀入資料時(shí)，依據(jù)第一參數(shù)而對(duì)該資料進(jìn)行反混淆處理。
文檔編號(hào)G06F9/30GK1570850SQ0313306
公開日2005年1月26日 申請(qǐng)日期2003年7月23日 優(yōu)先權(quán)日2003年7月23日
發(fā)明者梁伯嵩 申請(qǐng)人:凌陽(yáng)科技股份有限公司