一種用于集成電路的帶隙基準源電路的制作方法
【專利摘要】本實用新型公開了一種用于集成電路的帶隙基準源電路，包括：第一至第十六PMOS管、第一至第四NMOS管、運算放大器、第一電阻、第二電阻以及第一至第四三極管。能有效消除因基極電流導致的基準電壓溫度系數(shù)較大的現(xiàn)象。
【專利說明】一種用于集成電路的帶隙基準源電路
【技術領域】
[0001]本實用新型涉及一種用于集成電路的帶隙基準源電路。
【背景技術】
[0002]電壓基準源作為一個獨立的功能模塊被廣泛地應用于模擬及數(shù)?；旌霞呻娐分?，其性能決定了整個芯片的可靠性。電壓基準源的電路結構有很多，帶隙基準源應用廣泛。
[0003]傳統(tǒng)的帶隙基準源由于基極電流的存在，將會影響三級管的集電極的電流密度，不能保證運算放大器輸入端的兩個支路上三級管集電極電流的一致性，從而導致了較大的基準電壓溫漂系數(shù)，需要進行基極電流補償。
實用新型內容
[0004]本實用新型的目的在于提供一種用于集成電路的帶隙基準源電路，能有效消除因基極電流導致的基準電壓溫度系數(shù)較大的現(xiàn)象。
[0005]實現(xiàn)上述目的的技術方案是:
[0006]一種用于集成電路的帶隙基準源電路，包括:第一至第十六PMOS管、第一至第四NMOS管、運算放大器、第一電阻、第二電阻以及第一至第四三極管，其中，
[0007]所述第一 PMOS管的源極接電源，柵極接所述運算放大器的輸出端，漏極接所述第二 PMOS管的源極；
[0008]所述第二 PMOS管、第四PMOS管、第六PMOS管、第八PMOS管、第十PMOS管、第十二PMOS管、第十四PMOS管和第十六PMOS管各自的柵極相接；
[0009]所述第二 PMOS管的漏極接所述第一三極管的發(fā)射極；
[0010]所述第三PMOS管的源極接電源，漏極接所述第四PMOS管的源極，柵極接所述第三NMOS管的漏極；
[0011 ] 所述第四PMOS管的漏極接所述第三NMOS管的漏極；
[0012]所述第五PMOS管的源極接電源，柵極接所述第三PMOS管的柵極，漏極接所述第六PMOS管的源極；
[0013]所述第六PMOS管的漏極接所述第二三極管的發(fā)射極；
[0014]所述第七PMOS管的源極接電源，柵極接所述運算放大器的輸出端，漏極接所述第八PMOS管的源極；
[0015]所述第八PMOS管的漏極接所述第二三極管的發(fā)射極；
[0016]所述第九PMOS管的源極接電源，柵極接所述運算放大器的輸出端，漏極接所述第十PMOS管的源極；
[0017]所述第十PMOS管的漏極通過所述第一電阻接所述第三三極管的發(fā)射極；
[0018]所述第十一 PMOS管的源極接電源，柵極接所述運算放大器的輸出端，漏極接所述第十二 PMOS管的源極；
[0019]所述第十二 PMOS管的漏極通過所述第二電阻接所述第四三極管的發(fā)射極；
[0020]所述第十三PMOS管的源極接電源，柵極接所述第三PMOS管的柵極，漏極接所述第十四PMOS管的源極；
[0021]所述第十四PMOS管的漏極接所述第四三極管的發(fā)射極；
[0022]所述第十五PMOS管的源極接電源，柵極接所述第三PMOS管的柵極，漏極接所述第十六PMOS管的源極；
[0023]所述第十六PMOS管的漏極接所述第三三極管的發(fā)射極；
[0024]所述第一 NMOS管的漏極接所述第一三極管的基極，柵極接所述第一三極管的發(fā)射極，源極接所述第二 NMOS管的漏極；
[0025]所述第二 NMOS管的源極接地，柵極接所述第一三極管的基極；
[0026]所述第三NMOS管的源極接所述第四NMOS管的漏極，柵極接所述第一三極管的發(fā)射極；
[0027]所述第四NMOS管的源極接地，柵極接所述第一三極管的基極；
[0028]所述第一三級管的集電極接地，所述第二三極管、第三三極管和第四三極管各自的集電極和基極接地；
[0029]所述運算放大器的反相輸入端接所述第二三極管的發(fā)射極，同相輸入端通過所述第一電阻接所述第三三極管的發(fā)射極；
[0030]所述第十二 PMOS管的漏極為基準電壓輸出端。
[0031]上述的用于集成電路的帶隙基準源電路中，所述第一至第四三極管的特性、發(fā)射結面積均相同。
[0032]本實用新型的有益效果是:本實用新型通過精確采樣待補償?shù)幕鶚O電流，能有效消除因基極電流導致的基準電壓溫度系數(shù)較大的現(xiàn)象。
【專利附圖】
【附圖說明】
[0033]圖1是本實用新型的用于集成電路的帶隙基準源電路的電路圖。
【具體實施方式】
[0034]下面結合附圖，對本實用新型作進一步詳細說明。
[0035]如圖1所示，本實用新型的用于集成電路的帶隙基準源電路，包括:第一至第十六PMOS管、第一至第四NMOS管、運算放大器、第一電阻、第二電阻以及第一至第四三極管，其中，
[0036]第一 PMOS管Ml的源極接電源VDDA，柵極接運算放大器A1的輸出端，漏極接第二PMOS管M2的源極；
[0037]第二 PMOS管M2、第四PMOS管M4、第六PMOS管M6、第八PMOS管M8、第十PMOS管M10、第十二 PMOS管M12、第十四PMOS管M14和第十六PMOS管M16各自的柵極相接，作為偏置電壓端；
[0038]第二 PMOS管M2的漏極接第一三極管Q1的發(fā)射極；
[0039]第三PMOS管M3的源極接電源，漏極接第四PMOS管M4的源極，柵極接第三NMOS管M3的漏極；
[0040]第四PMOS管M4的漏極接第三NM0S管M3的漏極；
[0041]第五PM0S管M5的源極接電源，柵極接第三PM0S管M3的柵極，漏極接第六PM0S管M6的源極；
[0042]第六PM0S管M6的漏極接第二三極管Q2的發(fā)射極；
[0043]第七PM0S管M7的源極接電源，柵極接運算放大器A1的輸出端，漏極接第八PM0S管M8的源極；
[0044]第八PM0S管M8的漏極接第二三極管Q2的發(fā)射極；
[0045]第九PM0S管M9的源極接電源，柵極接運算放大器A1的輸出端，漏極接第十PM0S管M10的源極；
[0046]第十PM0S管M10的漏極通過第一電阻R1接第三三極管Q3的發(fā)射極；
[0047]第十一 PM0S管的Mil源極接電源，柵極接運算放大器A1的輸出端，漏極接第十二PM0S管M12的源極；
[0048]第十二 PM0S管M12的漏極通過第二電阻2接第四三極管Q4的發(fā)射極；
[0049]第十三PM0S管M13的源極接電源，柵極接第三PM0S管M3的柵極，漏極接第十四PM0S管M14的源極；
[0050]第十四PM0S管M14的漏極接第四三極管Q4的發(fā)射極；
[0051]第十五PM0S管M15的源極接電源，柵極接第三PM0S管M3的柵極，漏極接第十六PM0S管M16的源極；
[0052]第十六PM0S管M16的漏極接第三三極管Q3的發(fā)射極；
[0053]第一 NM0S管M21的漏極接第一三極管Q1的基極，柵極接第一三極管Q1的發(fā)射極，源極接第二 NM0S管M22的漏極；
[0054]第二 NM0S管M22的源極接地，柵極接第一三極管Q1的基極；
[0055]第三NM0S管M23的源極接第四NM0S管M24的漏極，柵極接第一三極管Q1的發(fā)射極；
[0056]第四NM0S管N24的源極接地，柵極接第一三極管Q1的基極；
[0057]第一三級管Q1的集電極接地，第二三極管Q2、第三三極管Q3和第四三極管Q4各自的集電極和基極接地；
[0058]運算放大器A1的反相輸入端接第二三極管Q2的發(fā)射極，同相輸入端通過第一電阻R1接第三三極管Q3的發(fā)射極；
[0059]第十二 PM0S管M12的漏極為基準電壓輸出端。
[0060]第一至第四三極管Q1至Q4的特性、發(fā)射結面積均相同。原理如下:
[0061]第五PM0S管至第十二 PM0S管(M5-M12)、運算放大器A1、第二至第四三極管(Q2、Q3、Q4)為基準源的核心電路，生成基準電壓。其余的電氣部件構成補償電路。第一、第二PM0S管Ml、M2為共源共柵電流鏡結構，鏡像第二三極管Q2(或者第三三極管Q3或第四三極管Q4)的發(fā)射極電流，通過第一三極管Q1采樣待補償?shù)幕鶚O電流，通過第一至第四NM0S管(M21-M24)構成的共源共柵電流鏡鏡像待補償?shù)幕鶚O電流，然后通過第三至第六PM0S管(M3-M6)構成的共源共柵電流鏡鏡像，對第二三極管Q2補償電流IA。同時，分別通過共源共柵結構(M13和M14，或者M15和M16)給第三三極管Q3和第四三極管Q4補償電流IA。通過推導，可知電流IA等于待補償三極管的基極電流。
[0062]以上所述僅是本實用新型的一種實施方式，應當指出，對于本領域普通技術人員來說，在不脫離本實用新型創(chuàng)造構思的前提下，還可以做出若干相似的變形和改進，這些也應視為本實用新型的保護范圍之內。
【權利要求】
1.一種用于集成電路的帶隙基準源電路，其特征在于，包括:第一至第十六PMOS管、第一至第四NMOS管、運算放大器、第一電阻、第二電阻以及第一至第四三極管，其中， 所述第一 PMOS管的源極接電源，柵極接所述運算放大器的輸出端，漏極接所述第二PMOS管的源極； 所述第二 PMOS管、第四PMOS管、第六PMOS管、第八PMOS管、第十PMOS管、第十二 PMOS管、第十四PMOS管和第十六PMOS管各自的柵極相接； 所述第二 PMOS管的漏極接所述第一三極管的發(fā)射極； 所述第三PMOS管的源極接電源，漏極接所述第四PMOS管的源極，柵極接所述第三NMOS管的漏極； 所述第四PMOS管的漏極接所述第三NMOS管的漏極； 所述第五PMOS管的源極接電源，柵極接所述第三PMOS管的柵極，漏極接所述第六PMOS管的源極； 所述第六PMOS管的漏極接所述第二三極管的發(fā)射極； 所述第七PMOS管的源極接電源，柵極接所述運算放大器的輸出端，漏極接所述第八PMOS管的源極； 所述第八PMOS管的漏極接所述第二三極管的發(fā)射極； 所述第九PMOS管的源極接電源，柵極接所述運算放大器的輸出端，漏極接所述第十PMOS管的源極； 所述第十PMOS管的漏極通過所述第一電阻接所述第三三極管的發(fā)射極； 所述第十一 PMOS管的源極接電源，柵極接所述運算放大器的輸出端，漏極接所述第十二 PMOS管的源極； 所述第十二 PMOS管的漏極通過所述第二電阻接所述第四三極管的發(fā)射極； 所述第十三PMOS管的源極接電源，柵極接所述第三PMOS管的柵極，漏極接所述第十四PMOS管的源極； 所述第十四PMOS管的漏極接所述第四三極管的發(fā)射極； 所述第十五PMOS管的源極接電源，柵極接所述第三PMOS管的柵極，漏極接所述第十六PMOS管的源極； 所述第十六PMOS管的漏極接所述第三三極管的發(fā)射極； 所述第一 NMOS管的漏極接所述第一三極管的基極，柵極接所述第一三極管的發(fā)射極，源極接所述第二 NMOS管的漏極； 所述第二 NMOS管的源極接地，柵極接所述第一三極管的基極； 所述第三NMOS管的源極接所述第四NMOS管的漏極，柵極接所述第一三極管的發(fā)射極； 所述第四NMOS管的源極接地，柵極接所述第一三極管的基極； 所述第一三級管的集電極接地，所述第二三極管、第三三極管和第四三極管各自的集電極和基極接地； 所述運算放大器的反相輸入端接所述第二三極管的發(fā)射極，同相輸入端通過所述第一電阻接所述第三三極管的發(fā)射極； 所述第十二 PMOS管的漏極為基準電壓輸出端。
2.根據(jù)權利要求1所述的一種用于集成電路的帶隙基準源電路，其特征在于，所述第一至第四三極管的特性、發(fā)射結面積均相同。
【文檔編號】G05F1/56GK204256579SQ201420854337
【公開日】2015年4月8日 申請日期:2014年12月25日 優(yōu)先權日:2014年12月25日
【發(fā)明者】趙陽 申請人:上海華群實業(yè)股份有限公司