亞帶隙電壓源電路的制作方法
【技術(shù)領(lǐng)域】
】
[0001]本發(fā)明涉及基準(zhǔn)電壓技術(shù)領(lǐng)域，特別涉及一種亞帶隙電壓源電路。
【【背景技術(shù)】】
[0002]請參考圖1所示，其為現(xiàn)有技術(shù)中的一種亞帶隙電壓源電路的電路示意圖，其包括偏置電路110、帶隙電路120和分壓電路130。其中，偏置電路110產(chǎn)生電流偏置為帶隙電路120提供偏置電流;帶隙電路120—般產(chǎn)生約為1.25V的帶隙電壓VBG，其由半導(dǎo)體的能帶間隙決定;分壓電路130包括運(yùn)算放大器0ΡΑ，分壓電阻Ra和Rb，其具體連接關(guān)系如圖1所示，運(yùn)算放大器0ΡΑ提供驅(qū)動電阻Ra和Rb的電流，另外，運(yùn)算放大器0ΡΑ隔離在分壓電阻和帶隙電路120之間，可以避免分壓電阻Ra和Rb對帶隙電路120的工作產(chǎn)生不良影響。這樣，圖1中的每個模塊都需要消耗相應(yīng)的電流，同時也占據(jù)較大的芯片面積。降低電流消耗有助于實(shí)現(xiàn)芯片低功耗，減小芯片面積有助于減小芯片成本。
[0003]因此，有必要提供一種改進(jìn)的技術(shù)方案來解決上述問題。
【
【發(fā)明內(nèi)容】
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[0004]本發(fā)明的目的在于提供一種亞帶隙電壓源電路，其可以降低芯片功耗和減小芯片面積。
[0005]為了解決上述問題，本發(fā)明提供一種亞帶隙電壓源電路，其包括偏置電路、亞帶隙電壓產(chǎn)生電路和亞帶隙電壓輸出端。所述偏置電路用于產(chǎn)生并通過其輸出端輸出偏置電壓;所述亞帶隙電壓產(chǎn)生電路包括M0S管MP3、MP4、麗3、麗4和麗5，雙極型晶體管Q2和Q3，以及電阻R2J0S管MP3的源極與電源端相連，其柵極與所述偏置電路的輸出端相連，其漏極經(jīng)電阻R2與雙極型晶體管Q2的發(fā)射極相連;雙極型晶體管Q2的柵極接地，其集電極與M0S管MN3的漏極相連;M0S管MN3的柵極與其漏極相連，其源極接地;雙極型晶體管Q3的發(fā)射極與M0S管MP3和電阻R2之間的連接節(jié)點(diǎn)相連，其集電極與M0S管麗4的漏極相連;M0S管麗4的源極接地，其柵極與M0S管MN3的柵極相連;M0S管MP4的源極與所述電源端相連，其柵極與偏置電路的輸出端相連，其漏極與M0S管MN5的漏極相連;M0S管MN5的源極接地，其柵極與M0S管麗4的漏極相連，M0S管MP4和麗5之間的連接節(jié)點(diǎn)與雙極型晶體管Q3的基極相連，且該連接節(jié)點(diǎn)也與亞帶隙電壓輸出端相連。
[0006]進(jìn)一步的，所述偏置電路包括M0S管MP1、MP2、MN1和MN2，雙極型晶體管Q1和電阻R1。其中，M0S管MP1的源極與電源端相連，其柵極與M0S管MP2的柵極相連，其漏極與M0S管MN1的漏極相連;M0S管MN1的柵極與其漏極相連，其源極經(jīng)雙極型晶體管Q1接地;雙極型晶體管Q1的基極與其集電極相連;M0S管MP2的源極與電源端相連，其柵極與其源極相連，其源極與M0S管麗2的漏極相連;M0S管麗2的柵極與M0S管麗1的柵極相連，M0S管麗2的源極經(jīng)電阻R1接地;M0S管麗1的襯體端接地，M0S管麗2的襯體端接地;M0S管MP1的柵極和M0S管MP2的柵極之間的連接節(jié)點(diǎn)為偏置電路的輸出端，該連接節(jié)點(diǎn)上的電壓為所述偏置電壓。
[0007]進(jìn)一步的，]?05管1031、]\032、]\033和]\034為?]\105晶體管；]\?)5管麗1、麗2、麗3、麗4和麗5為NMOS晶體管;雙極型晶體管Q2和Q3為PNP型晶體管。
[0008]進(jìn)一步的，雙極型晶體管Q1為PNP型晶體管，且雙極型晶體管Q1的發(fā)射極與所述M0S管MN1的源極相連，其集電極接地;或，雙極型晶體管Q1為NPN型晶體管，且雙極型晶體管Q1的集電極與所述M0S管MN1的源極相連，其發(fā)射極接地。
[0009]進(jìn)一步的，根據(jù)基爾霍夫定律，M0S管MP2的漏極電流等于電阻R1的電流，電阻R1的電流= Vbel/Rl，其中，Vbel為雙極型晶體管Q1的基極-發(fā)射極電壓，R1為電阻R1的電阻值；M0S管MP3復(fù)制M0S管MP2的電流，M0S管MP3的漏極電流等于Vbel/Rl;電阻R2和雙極型晶體管Q2的發(fā)射極之間的連接節(jié)點(diǎn)的電壓VC:VC = Vbe2(l)，其中，Vbe2為雙極型晶體管Q2的基極-發(fā)射極電壓;M0S管MN3和MN4形成電流鏡，且兩者漏極電流相等;雙極型晶體管Q2的集電極電流等于M0S管MN3的漏極電流;雙極型晶體管Q3的集電極電流等于M0S管MN4的漏極電流；雙極型晶體管Q2和Q3的電流增益大于100，其基極電流相對發(fā)射極電流可忽略，即其發(fā)射極電流等于集電極電流，則雙極型晶體管Q2的發(fā)射極電流等于M0S管MP3漏極電流的1/2，這樣，￥0-￥0=(1/2).(￥匕61/1?1).1?2(2);將公式(1)代入公式(2)中得到:￥0 = ￥匕62+(1/2).(Vbel/Rl).R2(3)；
[0010]亞帶隙電壓輸出端的電壓VSUBBG = VD-Vbe3 (4)，
[0011]將公式(3)代入公式(4)中得到:
[0012]VSUBBG = Vbe2+(l/2).(Vbel/Rl ).R2-Vbe3= Δ Vbe+Vbel/K= (1/Κ).(Vbel+K.ΔVbe) (5)
[0013]AVbe = Vbe2-Vbe3；K=(2.R2)/Rl,
[0014]其中，VD為電阻R2與MOS管MP3的漏極之間的連接節(jié)點(diǎn)的電壓，VC為電阻R2與雙極型晶體管Q2的發(fā)射極之間的連接節(jié)點(diǎn)的電壓，R1為電阻R1的電阻值，R2為電阻R2的電阻值，Vbel為雙極型晶體管Q1的基極-發(fā)射極電壓;Vbe2為雙極型晶體管Q2的基極-發(fā)射極電壓；Vbe3為雙極型晶體管Q3的基極-發(fā)射極電壓。
[0015]進(jìn)一步的，Vbel為負(fù)溫度系數(shù)值，ΔVbe為正溫度系數(shù)值，通過設(shè)計合適的K實(shí)現(xiàn)(Vbel+K.Δ Vbe)為零溫度系數(shù)的值，且K為大于1的值。
[0016]進(jìn)一步的，通過合理設(shè)計△ Vbe和K值，實(shí)現(xiàn)實(shí)際電路中所需的各種合適亞帶隙電壓值。
[0017]與現(xiàn)有技術(shù)相比，本發(fā)明的亞帶隙電壓源電路包括偏置電路和亞帶隙電壓產(chǎn)生電路兩個模塊，其不僅降低了電流功耗，而且也減小了芯片面積。
【【附圖說明】】
[0018]為了更清楚地說明本發(fā)明實(shí)施例的技術(shù)方案，下面將對實(shí)施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動性的前提下，還可以根據(jù)這些附圖獲得其它的附圖。其中:
[0019]圖1為現(xiàn)有技術(shù)中的一種亞帶隙電壓源電路的電路示意圖；
[0020]圖2為本發(fā)明在一個實(shí)施例中的亞帶隙電壓源電路的電路示意圖。
【【具體實(shí)施方式】】
[0021]為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖和【具體實(shí)施方式】對本發(fā)明作進(jìn)一步詳細(xì)的說明。
[0022]此處所稱的“一個實(shí)施例”或“實(shí)施例”是指可包含于本發(fā)明至少一個實(shí)現(xiàn)方式中的特定特征、結(jié)構(gòu)或特性。在本說明書中不同地方出現(xiàn)的“在一個實(shí)施例中”并非均指同一個實(shí)施例，也不是單獨(dú)的或選擇性的與其他實(shí)施例互相排斥的實(shí)施例。除非特別說明，本文中的連接、相連、相接的表示電性連接的詞均表示直接或間接電性相連。
[0023]請參考圖2所示，其為本發(fā)明在一個實(shí)施例中的亞帶隙電壓源電路的電路示意圖。圖2所示的亞帶隙電壓源電路包括偏置電路210、亞帶隙電壓產(chǎn)生電路220和亞帶隙電壓輸出端 VSUBBG。
[0024]所述偏置電路210用于產(chǎn)生并通過其輸出端輸出偏置電壓。在圖2所示的實(shí)施例中，所述偏置電路210包括M0S(Metal Oxide Semiconductor)晶體管MP1、MP2、MN1 和MN2，雙極型晶體管Q1和電阻R1。其中，MOS管MP1的源極與電源端VIN相連，其柵極與MOS管MP2的柵極相連，其漏極與M0S管MN1的漏極相連;M0S管麗1的柵極與其漏極相連，其源極經(jīng)雙極型晶體管Q1接地;雙極型晶體管Q1的基極與其集電極相連;M0S管MP2的源極與電源端VIN相連，其柵極與其源極相連，其源極與M0S管麗2的漏極相連;M0S管麗2的柵極與M0S管麗1的柵極相連，M0S管麗2的源極經(jīng)電阻R1接地;M0S管麗1的襯體端接地，M0S管麗2的襯體端接地;M0S管MP 1的柵極和M0S管MP2的柵極之間的連接節(jié)點(diǎn)為所述偏置電路210的輸出端，該連接節(jié)點(diǎn)上的電壓為所述偏置電壓。
[0025]所述亞帶隙電壓產(chǎn)生電路220包括M0S管MP3、MP4、MN3、MN4和MN5，雙極型晶體管Q2和Q3，以及電阻R2J0S管MP3的源極與所述電源端VIN相連，其柵極與所述偏置電路210的輸出端(即PM0S管MP2的柵極)相連，其漏極經(jīng)電阻R2與雙極型晶體管Q2的發(fā)射極相連;雙極型晶體管Q2的柵極接地，其集電極與M0S管麗3的漏極相連;M0S管麗3的柵極與其漏極相連，其源極接地;雙極型晶體管Q3的發(fā)射極與M0S管MP3和電阻R2之間的連接節(jié)點(diǎn)D相連，其集電極與M0S管MN4的漏極相連;M0S管MN4的源極接地，其柵極與M0S管麗3的柵極相連。M0S管MP4的源極與所述電源端VIN相連，其柵極與所述偏置電路210的輸出端相連，其漏極與M0S管MN5的漏極相連;M0S管MN5的源極接地，其柵極與M0S管麗4的漏極相連，M0S管MP4和麗5之間的連接節(jié)點(diǎn)與雙極型晶體管Q3的基極相連，且該連接節(jié)點(diǎn)也與亞帶隙電壓輸出端VSUBBG相連。
[0026]需要說明的是，在圖2所示的實(shí)施例中，M0S管MP1、MP2、MP3和MP4為PM0S晶體管；M0S管麗1、麗2、麗3、麗4和麗5為NM0S晶體管；雙極型晶體管Q2和Q3為PNP型晶體管；雙極型晶體管Q1為PNP型晶體管，且雙極型晶體管Q1的發(fā)射極與所述M0S管MN1的源極相連，其集電極接地。在另一個實(shí)施例中，雙極型晶體管Q1也可以為NPN型晶體管，且雙極型晶體