專利名稱：一種降低失調(diào)電壓影響的帶隙基準電壓電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及帶隙基準電路，尤其是一種降低失調(diào)電壓影響的帶隙基準電壓電路，屬于雙極型晶體管(BJT)以及金屬氧化物半導(dǎo)體(MOS)晶體管集成電路技術(shù)領(lǐng)域。
背景技術(shù)：
現(xiàn)有技術(shù)中存在一種如

圖1所示的傳統(tǒng)帶隙基準電壓電路，設(shè)有PNP三極管Q1、Q2和Q3、運算放大器0P、電阻Rl和R2、PMOS管Ml、M2和M3 ；PNP三極管Ql、Q2和Q3的基極和集電極均接地，PNP三極管Ql的發(fā)射極通過電阻Rl連接放大器OP的同相輸入端和PMOS管Ml的漏極(節(jié)點A)，PNP三極管Q2的發(fā)射極連接放大器OP的反相輸入端和PMOS管M2的漏極(節(jié)點B)，運算放大器OP的輸出端與PMOS管Ml、M2、M3的柵極連接，PMOS管Ml、M2、M3的源極和襯底均連接電源VDD，PNP三極管Q3的發(fā)射極通過電阻R2連接PMOS管M3的漏極(節(jié)點C)并作為輸出端輸出基準電壓VMf。圖1工作原理如下:寬長比相同的PMOS管Ml，M2和M3構(gòu)成等比例電流鏡，使流過三極管Ql，Q2和Q3的支路電流相等，即IQ1=IQ2=IQ3。三極管Q2的基極-發(fā)射極電壓為:
權(quán)利要求
1.一種降低失調(diào)電壓影響的帶隙基準電壓電路，基于傳統(tǒng)的帶隙基準電壓電路結(jié)構(gòu)，設(shè)有PNP三極管Q1、Q2和Q3、運算放大器0P、電阻Rl和R2、PM0S管M1、M2和M3 ；PNP三極管Q1、Q2和Q3的基極和集電極均接地，PNP三極管Ql的發(fā)射極通過電阻Rl連接放大器OP的同相輸入端和PMOS管Ml的漏極，PNP三極管Q2的發(fā)射極連接放大器OP的反相輸入端和PMOS管M2的漏極，運算放大器OP的輸出端與PMOS管Ml、M2、M3的柵極連接，PMOS管Ml、M2、M3的源極和襯底均連接電源VDD，PNP三極管Q3的發(fā)射極通過電阻R2連接PMOS管M3的漏極并作為輸出端輸出基準電壓Ief ;其特征在于:在PNP三極管Ql及Q2的發(fā)射極與基極之間分別增設(shè)電阻R3及R5，在PNP三極管Ql及Q2的基極與地之間分別增設(shè)電阻R4及R6。
2.根據(jù)權(quán)利要求1所述的降低失調(diào)電壓影響的帶隙基準電壓電路，其特征在于:電阻R3=R5, R4=R6, R3 > R4。
全文摘要
一種降低失調(diào)電壓影響的帶隙基準電壓電路，基于傳統(tǒng)的帶隙基準電壓電路結(jié)構(gòu)，設(shè)有PNP三極管Q1、Q2和Q3、運算放大器OP、電阻R1和R2、PMOS管M1、M2和M3，其特征在于在PNP三極管Q1及Q2的發(fā)射極與基極之間分別增設(shè)電阻R3及R5，在PNP三極管Q1及Q2的基極與地之間分別增設(shè)電阻R4及R6。本發(fā)明通過引入分壓電阻網(wǎng)絡(luò)，從結(jié)構(gòu)上減小失調(diào)電壓VOS的系數(shù)，從而降低了失調(diào)電壓對基準電壓的影響，可以得到精度更高、穩(wěn)定性更好的基準電壓。
文檔編號G05F1/567GK103197716SQ20131011034
公開日2013年7月10日 申請日期2013年3月29日 優(yōu)先權(quán)日2013年3月29日
發(fā)明者祝靖, 孫國棟, 宋慧濱, 孫偉鋒, 陸生禮, 時龍興 申請人:東南大學(xué)