專利名稱：一種低靜態(tài)功耗的電流模帶隙基準電壓電路的制作方法
技術領域：
本發(fā)明涉及帶隙基準電壓電路，尤其是一種低靜態(tài)功耗的電流模帶隙基準電壓電路，屬于雙極型晶體管(BJT)以及金屬氧化物半導體(MOS)晶體管集成電路技術領域。
背景技術：
現(xiàn)有技術中存在一種如

圖1所示的傳統(tǒng)帶隙基準電壓電路，包括PNP三極管Ql和Q2，PMOS管Ml、M2和M3，運算放大器0P,電阻R1' R2、R3、R4 ；Q1和Q2的基極和集電極接地，Ql的發(fā)射極通過電阻R2與運算放大器OP的同相輸入端及PMOS管Ml的漏極相連并記為節(jié)點A，電阻R1跨接在節(jié)點A與地之間，Q2的發(fā)射極與運算放大器OP的反相輸入端及PMOS管M2的漏極相連并記為節(jié)點B，電阻R3跨接在節(jié)點B與地之間，運算放大器OP的輸出端與PMOS管Ml、M2和M3的柵極連接，PMOS管M3的漏極記為節(jié)點C并通過電阻R4接地，PMOS管Ml、M2和M3的源極和襯底接電源電壓VDD，節(jié)點C輸出基準電壓VMf。圖1所示的帶隙基準電路的工作原理如下:寬長比相同的PMOS管Ml，M2和M3構成等比例電流鏡，即I1=I2=Iy三極管Q2的基極-發(fā)射極電壓為:
權利要求
1.一種低靜態(tài)功耗的電流模帶隙基準電壓電路，基于傳統(tǒng)帶隙基準電壓電路，設有PNP三極管Ql和Q2，PMOS管Ml、M2和M3，運算放大器0P，電阻R1' R2、R3、R4 ；PNP三極管Ql和Q2的基極和集電極均接地，PNP三極管Ql的發(fā)射極通過電阻R2與運算放大器OP的同相輸入端以及PMOS管Ml的漏極、電阻R1的一端連接，電阻R1另一端接地，PNP三極管Q2的發(fā)射極與運算放大器OP的反相輸入端以及PMOS管M2的漏極、電阻R3的一端連接，電阻R3另一端接地，運算放大器OP的輸出端與PMOS管Ml、M2和M3的柵極連接，PMOS管M3的漏極通過電阻R4接地，PMOS管Ml、M2和M3的源極和襯底均連接電源電壓VDD，PMOS管M3的漏極輸出基準電壓; 其特征在于:將上述傳統(tǒng)的帶隙基準電壓電路加以改進，去掉電阻凡、R3，在運算放大器OP的同相輸入端及運算放大器OP的反相輸入端與PMOS管M3的漏極之間分別增設電阻R5 及 Re。
2.根據(jù)權利要求1所述的低靜態(tài)功耗的電流模帶隙基準電壓電路，其特征在于:電阻R5=R6。
全文摘要
一種低靜態(tài)功耗的電流模帶隙基準電壓電路，基于傳統(tǒng)帶隙基準電壓電路，設有PNP三極管Q1和Q2，PMOS管M1、M2和M3，運算放大器OP，電阻R1、R2、R3、R4；其特征在于將上述傳統(tǒng)的帶隙基準電壓電路加以改進，將去掉電阻R1、R3，在運算放大器OP的同相輸入端及運算放大器OP的反相輸入端與PMOS管M3的漏極之間分別增設電阻R5及R6，R5=R6。本發(fā)明電路在電源電壓和三極管Q1、Q2偏置電流均相同的條件下，輸出基準電壓為1V時所消耗的總靜態(tài)功耗比傳統(tǒng)結構降低了約70%。
文檔編號G05F3/26GK103197722SQ201310109668
公開日2013年7月10日 申請日期2013年3月29日 優(yōu)先權日2013年3月29日
發(fā)明者祝靖, 張學永, 張允武, 宋慧濱, 孫偉鋒, 陸生禮, 時龍興 申請人:東南大學