一種高電源抑制比的帶隙基準(zhǔn)電壓源的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種電壓基準(zhǔn)源技術(shù)，特別涉及一種高電源抑制比的帶隙基準(zhǔn)電壓源，本發(fā)明屬于集成電路領(lǐng)域。
【背景技術(shù)】
[0002]在模擬和數(shù)?；旌想娐吩O(shè)計(jì)中，基準(zhǔn)電壓源能為系統(tǒng)提供一個(gè)穩(wěn)定的基準(zhǔn)電壓，電路的其他模塊如ADC、DAC等都對(duì)基準(zhǔn)電壓模塊的穩(wěn)定性有苛刻的要求。因此，一個(gè)設(shè)計(jì)良好的基準(zhǔn)電壓源非常有必要。而帶隙基準(zhǔn)電壓源因能產(chǎn)生出與電源電壓和溫度變化關(guān)系小的基準(zhǔn)電壓，成為目前廣泛使用的基準(zhǔn)電壓源。
[0003]如圖1所示，是傳統(tǒng)帶隙基準(zhǔn)電壓源的結(jié)構(gòu)圖。運(yùn)算放大器OP通過控制左PMOS管Ml的柵極電壓和右M2PM0S管的柵極電壓，使左輸入端X點(diǎn)和右輸入端Y點(diǎn)的電位相等，于是工作在相同電流下的兩個(gè)發(fā)射極面積不同的右雙極型晶體管Ql和左雙極型晶體管Q2會(huì)在電阻一 Rl上產(chǎn)生具有正溫度系數(shù)的基極-發(fā)射極電壓差dVbe，dVbe以比例(1+電阻二R2/電阻三R3)放大后與具有負(fù)溫度系數(shù)的Vbel相加，可產(chǎn)生出溫度系數(shù)接近于零的基準(zhǔn)電壓Vbg。
[0004]但上述帶隙基準(zhǔn)電壓源電源抑制比不高，這容易受到來(lái)自同一塊芯片上的數(shù)字部分電路引入的噪聲影響，很難滿足其他高精度模塊對(duì)基準(zhǔn)電壓穩(wěn)定性的要求。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于克服現(xiàn)有技術(shù)帶隙基準(zhǔn)電壓源電源抑制比低的缺點(diǎn)與不足，提供一種高電源抑制比的帶隙基準(zhǔn)電壓源。
[0006]本發(fā)明的目的通過下述技術(shù)方案實(shí)現(xiàn):一種高電源抑制比的帶隙基準(zhǔn)電壓源，包括:帶隙基準(zhǔn)核心電路、前置穩(wěn)壓電路、轉(zhuǎn)換電路、電壓比較電路和啟動(dòng)電路；啟動(dòng)電路的輸出端與帶隙基準(zhǔn)核心電路中的運(yùn)算放大器的偏置支路相連，啟動(dòng)電路在上電時(shí)為帶隙基準(zhǔn)核心電路提供偏置電流，保證電路進(jìn)入工作狀態(tài)；前置穩(wěn)壓電路的輸出端與帶隙基準(zhǔn)核心電路的供電輸入端相連，前置穩(wěn)壓電路為帶隙基準(zhǔn)核心電路提供預(yù)調(diào)節(jié)電壓VDDL供電；電壓比較電路的比較電壓輸入端與隙基準(zhǔn)核心電路的輸出端VBG相連，電壓比較電路的輸出端與轉(zhuǎn)換電路輸入端相連，轉(zhuǎn)換電路的輸出端與前置穩(wěn)壓電路的輸出控制端相連，電壓比較電路通過將帶隙基準(zhǔn)核心電路的輸出與參考電壓比較后控制轉(zhuǎn)換電路選擇前置穩(wěn)壓電路輸出的預(yù)調(diào)節(jié)電壓VDDL或電源電壓VDD為帶隙基準(zhǔn)核心電路供電，即:電壓比較電路通過判斷帶隙基準(zhǔn)核心電路的輸出狀態(tài)控制轉(zhuǎn)換電路選擇帶前置穩(wěn)壓電路輸出的預(yù)調(diào)節(jié)電壓VDDL或電源電壓VDD為帶隙基準(zhǔn)核心電路供電；帶隙基準(zhǔn)核心電路的輸出端輸出帶隙基準(zhǔn)電壓。
[0007]作為優(yōu)選，所述的帶隙基準(zhǔn)核心電路包括第一 PMOS管P101、第二 PMOS管P102、第三PMOS管P103、第四PMOS管P104、第五PMOS管P105、第六PMOS管P106、第七PMOS管P107、第八 PMOS 管 P108、第^^一 PMOS 管 P111、第十二 PMOS 管 P112、第一 NMOS 管 N101、第二NMOS 管 N102、第三 NMOS 管 N103、第四 NMOS 管 N104、第五 NMOS 管 N105、第六 NMOS 管 N106、第七NMOS管N107、第八NMOS管N108、第一電阻R11、第二電阻R12、第三電阻R13、第一 PNP晶體管Qll和第二 PNP晶體管Q12 ;所述第一 PMOS管PlOl的源極、第二 PMOS管P102的源極、第三PMOS管P103的源極、第四PMOS管P104的源極、第五PMOS管P105的源極、第六PMOS管P106的源極、第七PMOS管P107的源極和第八PMOS管P108的源極均連接預(yù)調(diào)節(jié)電壓VDDL，第一 PMOS管PlOl和第二 PMOS管P102共源共柵連接，第三電阻R13的一端接第一PMOS管PlOl的漏極，第三電阻R13的另一端接第一 PNP晶體管Qll的發(fā)射極，第二電阻R12的一端接第二PMOS管P102的漏極，第二電阻R12的另一端與第一電阻RlI的一端連接，第一電阻Rll的另一端接第二 PNP晶體管Q12的發(fā)射極，第一 PNP晶體管Qll的基極、第一PNP晶體管Qll的集電極、第二 PNP晶體管Q12的基極和第二 PNP晶體管Q12的集電極均接地，第七PMOS管P107和第八PMOS管P108共源共柵連接，第七PMOS管P107的柵極和第七PMOS管P107的漏極短接，第七PMOS管P107的漏極接第五NMOS管N105的漏極，第八PMOS管P108的漏極接第六NMOS管N106的漏極，第五NMOS管N105的源極接第七NMOS管N107的漏極，第六NMOS管N106的源極接第八NMOS管N108的漏極，第五NMOS管N105的柵極與第六NMOS管N106的柵極相接，第七NMOS管N107的柵極與第八NMOS管N108的柵極相接，第七NMOS管N107的源極與第八NMOS管N108的源極均接地，第i^一 PMOS管Plll的柵極接第二電阻R12與第一電阻Rll之間，第^^一 PMOS管Plll的漏極接第七NMOS管N107的漏極，第十二 PMOS管Pl 12的柵極接第一 PNP晶體管Qll的發(fā)射極，第十二 PMOS管Pl 12的漏極接第八NMOS管N108的漏極，第^^一 PMOS管Plll的源極與第十二 PMOS管Pl 12的源極相接并接第六PMOS管P106的漏極，第八PMOS管P108的漏極連接第一 PMOS管PlOl的柵極與第二 PMOS管P102的柵極，第三PMOS管P103的柵極接第二 PMOS管P102的柵極，第三PMOS管P103的漏極與第一 NMOS管NlOl的漏極相接，第一 NMOS管NlOl的柵極與第一NMOS管NlOl的漏極短接，第一 NMOS管的NlOl的柵極與第二 NMOS管N102的柵極相接，第二NMOS管N102的漏極接第四PMOS管P104的漏極，第四PMOS管P104的柵極與第四PMOS管P104的漏極短接并與第六PMOS管P106的柵極相接，第四PMOS管P104的柵極與第五PMOS管P105的柵極相接，第五PMOS管P105的漏極接第三NMOS管N103的漏極，第三NMOS管N103的柵極接第五NMOS管N105的柵極，第三NMOS管N103的源極接第四NMOS管N104的漏極，第三NMOS管N103的柵極與第三NMOS管N103的漏極短接，第四NMOS管N104的柵極與第四NMOS管N104漏極短接，第四NMOS管N104的柵極接第七NMOS管N107的柵極，第一 NMOS管NlOl的源極、第二 NMOS管N102的源極和第四NMOS管N104的源極均接地。
[0008]作為優(yōu)選，所述的前置穩(wěn)壓電路包括第十三PMOS管P201、第十四PMOS管P202、第十五PMOS管P203、第十六PMOS管P204、第十七PMOS管P205、第十八PMOS管P206、第二^^一PMOS 管 P209、第二十二 PMOS 管 P210、第九 NMOS 管 N201、第十 NMOS 管 N202、第^^一 NMOS 管N203、第十二 NMOS管N204、第十三NMOS管N205、第十四NMOS管N206、第十五NMOS管N207、第四電阻R21和第五電阻R22 ;所述第十三PMOS管P201的源極、第十四PMOS管P202的源極、第十五PMOS管P203的源極、第十六PMOS管P204的源極、第十七PMOS管P205的源極和第十八PMOS管P206的源極均接電源電壓VDD，第十七PMOS管P205和第十八PMOS管P206共源共柵連接，第十七PMOS管P205的柵極和第十七PMOS管P205的漏極短接，第十七PMOS管P205的漏極接第十二 NMOS管N204的漏極，第十八PMOS管P206的漏極接第十三NMOS管N205的漏極，第十二 NMOS管N204的源極接第十四NMOS管N206的漏極，第十三NMOS管N205的源極接第十五NMOS管N207的漏極，第十二 NMOS管N204的柵極與第十三NMOS管N205的柵極相接，第十四NMOS管N206的柵極與第十五NMOS管N207的柵極相接，第十四NMOS管N206的源極與第十五NMOS管N207的源極均接地，第二^^一 PMOS管P209的柵極接第四電阻R21與第五電阻R22之間，第二^^一 PMOS管P209的漏極接第十四NMOS管N206的漏極，第二十二 PMOS管P210的柵極接帶隙基準(zhǔn)電壓的輸出端VBG，第二十二 PMOS管P210的漏極接第十五NMOS管N207的漏極，第二^^一 PMOS管P209的源極與第二十二 PMOS管P210的源極相接并接第十五PMOS管P203的漏極，第十六PMOS管P204的柵極接第十八PMOS管P206的漏極，第四電阻R21的一端與第五電阻R22的一端連接，第十六PMOS管P204的漏極接第四電阻R21的另一端，第五電阻R22的另一端接地，第十三PMOS管P201和第十四PMOS管P202共源共柵連接，第十三PMOS管P201的柵極和第十三PMOS管P201的漏極短接，第十三PMOS管P201的漏極接第九NMOS管N201的漏極，第九NMOS管N201的柵極接第一 NMOS管NlOl的柵極，第九NMOS管N201的源極接地，第十四PMOS管P202的漏極接第十NMOS管N202的漏極，第十NMOS管N202的柵極接第十二 NMOS管N204的柵極，第十NMOS管N202的柵極和第十NMOS管N202的漏極短接，第十NMOS管N202的源極接第i^一 NMOS管N203的漏極，第i^一 NMOS管N203的柵極接第十四NMOS管N206的柵極，第^^一 NMOS管N203的漏極和第i^一 NMOS管N203的柵極短接，第i^一