本發(fā)明涉及數(shù)字電路技術(shù)領(lǐng)域，特別是涉及一種移位寄存器電路、相位差計算方法及時間數(shù)字轉(zhuǎn)換器。

背景技術(shù)：

時間數(shù)字轉(zhuǎn)換器(Time-Digital Converter，TDC)主要應(yīng)用于全數(shù)字鎖相環(huán)(All Digital Phase-Locked Loop，ADPLL)中。其功能是測量反饋時鐘和參考信號之間的相位差，并轉(zhuǎn)換為數(shù)字信號輸出。

全數(shù)字鎖相環(huán)主要分為窄帶和寬帶兩類。傳統(tǒng)的時間數(shù)字轉(zhuǎn)換器中，如圖1所示，通常采用N個延遲單元級聯(lián)組成延遲鏈來對信號進行測量。N個延遲單元一旦完成電路設(shè)計就不可改變，時間數(shù)字轉(zhuǎn)換器的分辨率T_del是固定的。

因此，為了覆蓋完整的反饋時鐘周期T_fb，組成延遲鏈的延遲單元個數(shù)N必須滿足下式：如果反饋時鐘的頻率范圍較大(例如寬帶的全數(shù)字鎖相環(huán))，那么N必須根據(jù)最低輸出頻率來決定，T_fb的最大值相對較大。而為了保證分辨率，T_del的最小值也比較小，因此需要的延時單元數(shù)量很多，造成功耗和面積的浪費。

為實現(xiàn)時間數(shù)字轉(zhuǎn)換器的分辨率的可調(diào)整，減少需要使用的延遲單元數(shù)量，發(fā)明專利“可調(diào)節(jié)分辨率的TDC及基于該TDC的ADPLL”(公開號：104539288 A)提供了一種可調(diào)節(jié)分辨率的TDC，使得TDC能覆蓋的頻率范圍擴大。

在實現(xiàn)本發(fā)明過程中，發(fā)明人發(fā)現(xiàn)相關(guān)技術(shù)存在以下問題：發(fā)明專利104539288 A提供的技術(shù)方案中使用了可變延遲單元。一方面，可變延遲單元的設(shè)計復(fù)雜，而且在使用多組可變延時單元的情況下，功耗和電路面積也非常大。另一方面，由于延遲單元的延遲時間受集成電路工藝，溫度和電壓的影響很大，增加了設(shè)計難度，多個延遲單元之間還存在延遲不匹配的問題，導(dǎo)致時間數(shù)字轉(zhuǎn)換出現(xiàn)非線性，降低系統(tǒng)的可靠性。

技術(shù)實現(xiàn)要素：

本發(fā)明實施例主要解決的技術(shù)問題是提供一種移位寄存器電路、相位差計算方法及時間數(shù)字轉(zhuǎn)換器系統(tǒng)，能夠解決現(xiàn)有技術(shù)中使用延時單元或者可變延時單元系統(tǒng)可靠性不佳、電路面積和功耗較大的問題。

為解決上述技術(shù)問題，本發(fā)明實施例提供一種時間數(shù)字轉(zhuǎn)換器。其包括：移位寄存器電路，包括移位寄存器，其中，所述移位寄存器被配置為：用于接收第一時鐘信號，并根據(jù)所述第一時鐘信號，以預(yù)定的工作速度，在若干個移位寄存器的移位狀態(tài)中循環(huán)轉(zhuǎn)換，所述移位狀態(tài)由所述移位寄存器的最低位至最高位的輸出組成；采樣同步電路，包括：用于接收參考信號的待檢測信號接收端、用于接收第二時鐘信號的分頻信號接收端、采樣單元以及用于輸出采樣結(jié)果的第一輸出端，所述第二時鐘信號為第一時鐘信號分頻后獲得的時鐘信號，其中，所述采樣單元被配置為：使用所述參考信號和第二時鐘信號采樣所述移位寄存器的移位狀態(tài)，獲取對應(yīng)的采樣結(jié)果；以及運算電路，包括：用于接收所述采樣信號的采樣信號接收端、用于輸出相位差的第二輸出端以及邏輯計算單元，所述邏輯計算單元被配置為：根據(jù)所述采樣結(jié)果、參考信號及第二時鐘信號，計算所述第一時鐘信號與參考信號之間的相位差。

可選地，移位寄存器電路還包括一個非門；所述移位寄存器為N位移位寄存器，包括最低位至最高位的N位輸出端以及N位輸入端，所述最高位輸出端通過一個非門耦合至所述最低位輸出端；

所述N位移位寄存器被配置為：根據(jù)所述第一時鐘信號，以所述預(yù)定工作速度，依次移動所述N位輸出端的輸出，以使所述N位移位寄存器在若干個移位狀態(tài)中循環(huán)轉(zhuǎn)換；所述移位狀態(tài)包括N位輸出端的輸出為全零的初始狀態(tài)。

可選地，所述寄存器單元還包括多輸入單輸出邏輯單元；所述邏輯單元與所述N位移位寄存器的至少一位輸出端以及所述最低位輸入端耦合；

所述邏輯單元被配置為：根據(jù)與所述邏輯子單元耦合的一位或者多位輸出端的輸出，反饋對應(yīng)的信號至所述最低位輸入端，以令所述N位移位寄存器從異常狀態(tài)轉(zhuǎn)換為初始狀態(tài)；所述異常狀態(tài)為非依次移動所述N位輸出端的輸出形成的移位狀態(tài)。

可選地，所述時間數(shù)字轉(zhuǎn)換器還包括：由設(shè)置在所述N位移位寄存器的第N-1位輸入端和第N位輸出端之間的緩沖器組成的分頻器；所述分頻器被配置為：將所述第一時鐘信號分頻以獲得第二時鐘信號；所述第一時鐘信號和第二時鐘信號的分頻比為2N。

可選地，所述N位移位寄存器為4位移位寄存器；所述邏輯單元的邏輯功能滿足如下邏輯式：

S＝(A′B)′·C′

其中，S為所述邏輯單元的輸出；A、B、C為邏輯單元的輸入，分別與所述4位移位寄存器的第二位、第三位輸出端以及非門的輸出耦合。

可選地，所述采樣同步電路包括：時鐘信號采樣單元，所述時鐘信號采樣單元被配置為：獲取第一編碼值以及第二編碼值，并且輸出第一和第二編碼值之差；所述第一編碼值為第二時鐘信號采樣的移位狀態(tài)對應(yīng)的編碼值，所述第二編碼值為參考信號采樣的移位狀態(tài)的對應(yīng)的編碼值；

時鐘信號取樣單元，所述時鐘信號取樣單元對所述參考信號進行取樣，并輸出用以表示參考信號狀態(tài)的第三編碼值。

可選地，所述時鐘信號采樣單元還包括：編碼校正子單元；所述編碼校正子單元被配置為：基于查找表的方法，將所述第二時鐘信號和參考信號采樣的錯誤的移位狀態(tài)校正為具有對應(yīng)編碼值的移位狀態(tài)；所述錯誤的移位狀態(tài)為不具有對應(yīng)編碼值的移位狀態(tài)。

可選地，所述采樣同步電路還包括：校正信號采樣單元；所述校正信號采樣單元被配置為：在第二時鐘信號的下降沿對所述參考信號進行采樣，并輸出用以反映參考信號狀態(tài)的第四編碼值。

可選地，所述邏輯計算單元包括：

粗粒度計算子單元，所述粗粒度計算子單元被配置為：在當(dāng)前計算周期，每次檢測到第二時鐘信號的上升沿時，為初始值為0的第一值增加一個所述第一時鐘信號與第二時鐘信號的分頻比；

細粒度計算子單元，所述細粒度計算子單元被配置為：在所述參考信號出現(xiàn)上升沿時，獲取所述第一編碼值和第二編碼值的差值；

并且，通過如下算式計算在當(dāng)前計算周期，所述第一時鐘信號和參考信號之間的相位差：output＝cnt+pre_delta-delta

其中，output表示第一時鐘信號和參考信號之間的相位差，cnt表示第一值，pre_delta表示上一計算周期的第一編碼值和第二編碼值的差；delta表示當(dāng)前計算周期的第一編碼值和第二編碼值的差；

所述參考信號的相鄰兩個上升沿之間為一個計算周期。

可選地，所述邏輯計算單元包括：

粗粒度計算子單元，所述粗粒度計算子單元被配置為：在當(dāng)前計算周期，每次檢測到第二時鐘信號的上升沿時，為第一值增加一個所述第一時鐘信號與第二時鐘信號的分頻比；

細粒度計算子單元，所述細粒度計算子單元被配置為：在所述參考信號出現(xiàn)上升沿時，獲取所述第一編碼值和第二編碼值的差值；

并且，通過如下算式計算在當(dāng)前計算周期，所述第一時鐘信號和參考信號之間的相位差：output＝cnt+pre_delta-delta

其中，output表示第一時鐘信號和參考信號之間的相位差，cnt表示第一值，pre_delta表示上一計算周期的第一編碼值和第二編碼值的差；delta表示當(dāng)前計算周期的第一編碼值和第二編碼值的差；

所述參考信號的相鄰兩個上升沿之間為一個計算周期；

相位差錯誤校正子單元，所述錯誤校正單元被配置為：在所述第四編碼值為1時，判斷所述第一編碼值和第二編碼值的差是否大于預(yù)設(shè)的第二值；

當(dāng)所述所述第一編碼值和第二編碼值的差大于等于第二值時，將第一值減去一個分頻比；

在所述第四編碼值為0時，判斷所述第一編碼值和第二編碼值的差是否大于第三值；

當(dāng)所述所述第一編碼值和第二編碼值的差小于等于第三值時，將第一值加上一個分頻比；所述第二值和第三值之和為分頻比。

為解決上述技術(shù)問題，本發(fā)明實施例提供一種移位寄存器電路。其包括：用于接收第一時鐘信號的控制信號輸入端；具有預(yù)定工作速度的N位移位寄存器；所述N位移位寄存器包括最低位至最高位的N位輸出端以及N位輸入端；所述最高位輸出端耦合至所述最低位輸入端；

所述N位移位寄存器具有若干個由所述最低位至最高位輸出端的輸出組成的移位狀態(tài)；所述N位移位寄存器被配置為：根據(jù)所述第一時鐘信號，以所述預(yù)定工作速度，依次移動所述N位輸出端的輸出，以使所述N位移位寄存器若干個不同的移位狀態(tài)中循環(huán)轉(zhuǎn)換。

可選地，所述最高位輸出端通過一個非門耦合至所述最低位輸出端；所述移位狀態(tài)包括N位輸出端的輸出為全零的初始狀態(tài)。

可選地，所述移位寄存器電路還包括：多輸入單輸出邏輯單元；所述邏輯單元與所述N位移位寄存器的至少一位輸出端以及所述最低位輸入端耦合；

所述邏輯單元被配置為：根據(jù)與所述邏輯單元耦合的一位或者多位輸出端的輸出，反饋對應(yīng)的信號至所述最低位輸入端，以令所述N位移位寄存器從異常狀態(tài)轉(zhuǎn)換為初始狀態(tài)；所述異常狀態(tài)為非依次移動所述N位輸出端的輸出形成的移位狀態(tài)。

可選地，所述N位移位寄存器為4位移位寄存器；所述邏輯單元的邏輯功能滿足如下邏輯式：S＝(A′B)′·C′

其中，S為所述邏輯單元的輸出；A、B、C為所述邏輯單元的輸入，分別與所述4位移位寄存器的第二位、第三位輸出端以及所述非門的輸出耦合。

為解決上述技術(shù)問題，本發(fā)明實施例提供一種相位差計算方法。其包括如下步驟：在當(dāng)前計算周期，每次檢測到第二時鐘信號的上升沿時，為第一值增加一個所述第一時鐘信號與第二時鐘信號的分頻比；所述第一值在每個計算周期的初始值為0；

在檢測到參考信號的上升沿時，停止疊加所述第一值并且計算第一編碼值與第二編碼值的差，所述第一編碼值與使用第二時鐘信號采樣所述移位寄存器的移位狀態(tài)對應(yīng)；所述第二編碼值與使用參考信號采樣所述移位寄存器的移位狀態(tài)對應(yīng)；

根據(jù)如下算式計算當(dāng)前計算周期的參考信號與第一時鐘信號的相位差：output＝cnt+pre_delta-delta

其中，output表示第一時鐘信號和參考信號之間的相位差，cnt表示第一值，pre_delta表示上一計算周期的第一編碼值和第二編碼值的差；delta表示當(dāng)前計算周期的第一編碼值和第二編碼值的差；

所述參考信號的相鄰兩個上升沿之間為一個計算周期。

可選地，所述方法還包括：

在第二時鐘信號的下降沿對所述參考信號進行采樣，并輸出用以反映參考信號狀態(tài)的第四編碼值；在所述第四編碼值為1時，判斷所述第一編碼值和第二編碼值的差是否大于預(yù)設(shè)的第二值；

當(dāng)所述所述第一編碼值和第二編碼值的差值大于等于第二值時，將第一值減去一個分頻比；在所述第四編碼值為0時，判斷所述第一編碼值和第二編碼值的差是否大于第三值；

當(dāng)所述所述第一編碼值和第二編碼值的差值小于等于第三值時，將第一值加上一個分頻比；所述第二值和第三值之和為分頻比。

本發(fā)明實施例中提供的時間數(shù)字轉(zhuǎn)換器，使用移位寄存器替代傳統(tǒng)的時間數(shù)字轉(zhuǎn)換器中由延遲單元構(gòu)成的延時鏈。基于這樣移位寄存器設(shè)置的時間數(shù)字轉(zhuǎn)換器的分辨率與移位寄存器的工作速度相關(guān)，可以由輸入的第一時鐘信號所決定，并且避免了延遲單元受集成電路工藝，溫度和電壓的影響大的特性，解決了多個延遲單元之間存在延遲不匹配的問題，降低了模擬電路設(shè)計的復(fù)雜性，提高了系統(tǒng)的可靠性。

附圖說明

一個或多個實施例通過與之對應(yīng)的附圖中的圖片進行示例性說明，這些示例性說明并不構(gòu)成對實施例的限定，附圖中具有相同參考數(shù)字標號的元件表示為類似的元件，除非有特別申明，附圖中的圖不構(gòu)成比例限制。

圖1為典型的基于延時鏈的時間數(shù)字轉(zhuǎn)換器的示意圖；

圖2為圖1所示的時間數(shù)字轉(zhuǎn)換器的時序操作示意圖；

圖3為本發(fā)明實施例提供的時間數(shù)字轉(zhuǎn)換系統(tǒng)的功能框圖；

圖4為本發(fā)明實施例提供的移位寄存器電路的電路圖；

圖5為本發(fā)明實施例提供的采樣同步電路的電路圖；

圖6為本發(fā)明實施例提供的編碼校正子單元的采樣示意圖；

圖7為本發(fā)明實施例提供的運算電路執(zhí)行的運算方法的方法流程圖；

圖8為本發(fā)明實施例提供的時間數(shù)字轉(zhuǎn)換系統(tǒng)的時序操作示意圖；

圖9為為本發(fā)明實施例提供的采樣獲取第四編碼值的時序圖。

具體實施方式

為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合附圖及實施例，對本發(fā)明進行進一步詳細說明。應(yīng)當(dāng)理解，此處所描述的具體實施例僅用以解釋本發(fā)明，并不用于限定本發(fā)明。

時間數(shù)字轉(zhuǎn)換器可以對兩觸發(fā)事件間的時間精確測量。在需要進行精確時間控制的系統(tǒng)中，如PLL、DLL、CDR等，時間數(shù)字轉(zhuǎn)換器可以將連續(xù)時間信號變?yōu)閿?shù)字時間信號。圖2為圖1所示的典型的時間數(shù)字轉(zhuǎn)換器的基本時序操作圖。

如圖1所示，典型的基于延時鏈的時間數(shù)字轉(zhuǎn)換器由延時單元級聯(lián)和寄存器構(gòu)成。在時鐘信號S0的上升沿作為觸發(fā)事件，經(jīng)過延時鏈(每個延時單元的延時為T_q)，每個延時單元的輸出耦合至寄存器的輸入D，在上升沿觸發(fā)寄存器的輸入。

在寄存器的時鐘信號S1的上升沿對延時單元的輸出進行采樣，可以獲得對應(yīng)的一組多位的數(shù)據(jù)，例如圖2所示的1111100。這樣的多位數(shù)據(jù)可以表示在觸發(fā)事件之間，時鐘信號S0的上升沿經(jīng)過延時單元的個數(shù)，將上述的狀態(tài)數(shù)據(jù)相加即可得到對應(yīng)的數(shù)字輸出，用以表示兩個時鐘信號S0和S1的上升沿之間的時間差Δt₁。

因此，延時單元的個數(shù)以及延時單元的性能是影響時間數(shù)字轉(zhuǎn)換器分辨率和精度的重要因素?；跁r間數(shù)字轉(zhuǎn)換器的原理，可以使用其它更為可靠的功能模塊替代延時鏈，產(chǎn)生跟隨時鐘信號S0周期性變化的精確時間單元，用以計算兩個時鐘信號上升沿之間的時間差并以數(shù)字形式輸出該時間差。

圖3為本發(fā)明實施例提供的一種時間數(shù)字轉(zhuǎn)換系統(tǒng)。該時間數(shù)字轉(zhuǎn)換系統(tǒng)使用移位寄存器替代慣常使用的延時鏈，可以提供兩個觸發(fā)事件之間的時間差(如兩個時鐘信號之間的相位差)的精確數(shù)字輸出。如圖3所示，該時間數(shù)字轉(zhuǎn)換系統(tǒng)包括：移位寄存器電路100、采樣同步電路200以及運算電路300。

其中，該移位寄存器電路100具體可以包括：用于接收第一時鐘信號的控制信號輸入端以及移位寄存器。

可選地，該移位寄存器電路100還包括一分頻器，通過整合在移位寄存器電路100中的分頻器，可以向采樣同步電路200輸出第一時鐘信號分頻后的第二時鐘信號。

該移位寄存器具有跟隨輸入的第一時鐘信號周期性變化的移位狀態(tài)，在各個移位狀態(tài)中循環(huán)轉(zhuǎn)換，例如在8個移位狀態(tài)中循環(huán)轉(zhuǎn)換。該移位狀態(tài)是指最低位至最高位輸出的各個位的寄存器的輸出(0或1)組成的數(shù)組。由于移位寄存器跟隨第一時鐘信號依次的移位，因此，移位狀態(tài)的轉(zhuǎn)換速度是恒定的，可以通過計算兩個移位狀態(tài)之間的差值，即相差了多少個移位狀態(tài)，來獲得時間差的數(shù)字形式的表示，替代原有的延時鏈的功能。

在本發(fā)明實施例提供的時間數(shù)字轉(zhuǎn)換系統(tǒng)中，其分辨率取決于移位寄存器的移位狀態(tài)的轉(zhuǎn)換速度。因此，移位寄存器的工作速度與分辨率掛鉤，例如，當(dāng)移位寄存器的工作速度在2GHz時，其時間數(shù)字轉(zhuǎn)換器的分辨率能夠達到0.5ns；移位寄存器的工作速度在4GHz時，分辨率能夠達到0.25ns。。

所述采樣同步電路200可以包括：接收參考信號的待檢測信號接收端和接收第二時鐘信號的分頻信號接收端。所述采樣同步電路200可以在任何合適的時刻對移位寄存器電路100的移位狀態(tài)進行采樣，例如在參考信號的上升沿或者第二時鐘信號的上升沿等時刻進行采樣。

可選地，采樣獲得的移位狀態(tài)可以進一步的轉(zhuǎn)換為對應(yīng)的編碼值，例如通過查找表的方法，將移位狀態(tài)轉(zhuǎn)換為對應(yīng)的編碼值。然后，通過計算編碼值的差值來計算兩個采樣點的移位狀態(tài)之間間隔了多少個移位狀態(tài)。

所述采樣同步電路200輸出采樣的結(jié)果至運算電路300中。所述運算電路300根據(jù)具體輸出的采樣結(jié)果，執(zhí)行對應(yīng)的運算功能從而計算所述第一時鐘信號與參考信號之間的相位差，該相位差以數(shù)字形式表示。

在本實施例中，通過使用移位寄存器代替延時單元，產(chǎn)生精確的時間單元(如移位狀態(tài))的方式，經(jīng)過對應(yīng)的采樣同步電路和運算電路，輸出兩個觸發(fā)事件之間的時間差的數(shù)字輸出(如時間計算單元的個數(shù))。本實施例中，使用移位寄存器的方式可以實現(xiàn)時間數(shù)字轉(zhuǎn)換系統(tǒng)的分辨率隨第一時鐘信號的動態(tài)變化，而且由于替代了慣常使用的由若干個延時單元級聯(lián)組成的延時鏈，可以避免使用延時單元造成的一系列問題。

在實際使用過程中，可以使用任何合適的，能夠?qū)崿F(xiàn)上述實施例中描述的，能夠以恒定的速度在各個移位狀態(tài)之間循環(huán)轉(zhuǎn)換的功能的寄存器電路。圖4為本發(fā)明實施例提供的，能夠?qū)崿F(xiàn)上述功能的移位寄存器電路。

如圖4所示，該移位寄存器電路可以包括：4位移位寄存器110、接收第一時鐘信號CLK_dco的控制信號輸入端120，連接在相鄰兩位寄存器之間的緩沖器130。

其中，每位的寄存器可以包括：輸入端D、輸出端Q、時鐘信號接收端Clk。最高位寄存器3的輸出端Q通過一個非門140耦合至最低位寄存器0的輸入端形成反饋。

設(shè)置在各位寄存器之間的緩沖器130組成了分頻器，在最高位寄存器3的輸出端Q輸出第一時鐘信號Clk_dco分頻后的第二時鐘信號Clk_div?；谏鲜鲈O(shè)置的分頻器可知，第一時鐘信號與第二時鐘信號的分頻比與移位寄存器的位數(shù)相關(guān)，分頻比D等于2N，N為移位寄存器的位數(shù)。

在另一些實施例中，還可以使用其它任何合適的結(jié)構(gòu)的分頻器或相類似的功能模塊替代實現(xiàn)對第一時鐘信號的分頻，生成第二時鐘信號。

在本實施例提供的如圖4所示的移位寄存器電路中，跟隨輸入的第一時鐘信號，4位移位寄存器在8種不同的移位狀態(tài)(R0‐R7)之間轉(zhuǎn)換，具體的移位狀態(tài)轉(zhuǎn)換過程如移位狀態(tài)轉(zhuǎn)換表所示：

移位狀態(tài)轉(zhuǎn)換表：

4位移位寄存器依次在移位狀態(tài)R0‐R7之間依次循環(huán)轉(zhuǎn)換，即由R0轉(zhuǎn)換至R1，R2轉(zhuǎn)換至R3直至由R7轉(zhuǎn)換至R0。這樣的，通過對4位移位寄存器的最低位至最高位輸出端的輸出進行采樣，即可以獲得在該時刻(如第二時鐘信號的上升沿)的移位狀態(tài)。

如上所述，由于移位寄存器的移位狀態(tài)是在第一時鐘信號的控制下，依次移位獲得的。因此，移位狀態(tài)的轉(zhuǎn)換速度是恒定的。這樣的，每個移位狀態(tài)可以作為一個精確的時間單元，可以通過計算兩個移位狀態(tài)之間的差值(即相差了多少個移位狀態(tài))來獲得兩個時鐘信號之間相位差的數(shù)字形式的表示。

在本實施例中，以4位移位寄存器為例進行陳述，可以理解的是，還可以其它更多或者更少位的移位寄存器實現(xiàn)上述功能，在不同的移位狀態(tài)中進行循環(huán)轉(zhuǎn)換。當(dāng)然，在使用N位移位寄存器時，隨著N的改變，第一時鐘信號與第二時鐘信號的分頻比D以及移位狀態(tài)的位數(shù)會隨之變化。

最高位寄存器的輸出端Q耦合至最低位寄存器的輸入端D，將最高位寄存器的輸出(0或1)反饋至最低位寄存器中，以實現(xiàn)類似于循環(huán)移位的功能，令移位寄存器的移位狀態(tài)循環(huán)轉(zhuǎn)換。

在本實施例中，如圖4所示，使用了一個非門用以實現(xiàn)如移位狀態(tài)轉(zhuǎn)換表所示的R0‐R7的移位狀態(tài)轉(zhuǎn)換，即最高位的輸出為0時(R0至R4)，經(jīng)過非門，反饋至最低位為1；最高位的輸出為1時，(R5‐R0)，經(jīng)過非門，反饋至最低位為0。在另一些實施例中，還可以設(shè)置其它合適的邏輯電路。

在另一些實施例中，若移位寄存器循環(huán)轉(zhuǎn)換的狀態(tài)中不包括全零的狀態(tài)(即移位狀態(tài)轉(zhuǎn)換表中的R0)，也可以直接將最高位寄存器的輸出端耦合至最低位寄存器的輸入端，將最高位寄存器輸出端的輸出反饋至最低位，實現(xiàn)循環(huán)移位，例如移位寄存器的移位狀態(tài)可以按照如下循環(huán)移位狀態(tài)表，在R00至R03之間循環(huán)轉(zhuǎn)換。

循環(huán)移位狀態(tài)表：

由于移位狀態(tài)的采樣結(jié)果是后續(xù)時間差的數(shù)字輸出的基礎(chǔ)。因此，選擇便于進行糾錯或者較為穩(wěn)定的移位狀態(tài)，避免后續(xù)的移位狀態(tài)編碼轉(zhuǎn)換等出現(xiàn)錯誤是更為推薦使用的方案。

在一些實施例中，例如因干擾或者系統(tǒng)狀態(tài)不穩(wěn)定時，移位寄存器中的各個位的寄存器輸出端會出現(xiàn)錯誤的輸出，出現(xiàn)如下異常移位狀態(tài)表所示的一些異常狀態(tài)：

異常移位狀態(tài)表：

該異常狀態(tài)是不遵循移位狀態(tài)轉(zhuǎn)換表中的移位狀態(tài)R0‐R7中的移位狀態(tài)的移位規(guī)則的寄存器狀態(tài)。即在正常的寄存器移位過程中，不可能獲得的寄存器狀態(tài)。應(yīng)當(dāng)說明的是，在如圖3所示的移位寄存器電路中，上述異常狀態(tài)E0‐E7之間也會依次進行轉(zhuǎn)換，即E0會轉(zhuǎn)換為E1，E1會轉(zhuǎn)換為E2，在E7時，還會進一步轉(zhuǎn)換為E0。

因此，在發(fā)生錯誤的情況時，移位寄存器將進入到一個異常移位狀態(tài)的循環(huán)轉(zhuǎn)換中。由于這樣的異常移位狀態(tài)無法正常的轉(zhuǎn)換為編碼值或者被識別。因此，會導(dǎo)致后續(xù)的功能模塊無法操作執(zhí)行，輸出對應(yīng)的時間差的數(shù)字形式表示。

在本實施例中，可以設(shè)置如圖4所示的邏輯單元150，通過邏輯單元150對各個位寄存器的輸出執(zhí)行特定的邏輯功能從而反饋對應(yīng)的輸入至最低位的輸入端，將異常狀態(tài)轉(zhuǎn)換為移位狀態(tài)轉(zhuǎn)換表中的正常移位狀態(tài)(如R0)。

具體的，對于4位移位寄存器，所述邏輯單元150可以由一個與門151、一個非門152以及一個與非門153組成。

該邏輯單元400的邏輯功能滿足如下邏輯式：

S＝(A′B)′·C′

其中，S為所述邏輯單元的輸出；A、B、C為邏輯單元的輸入，分別與所述4位移位寄存器的第二位、第三位輸出端以及所述非門的輸出耦合，所述邏輯單元的輸出S與最低位的寄存器的輸入端耦合。

通過設(shè)置該邏輯單元150，移位寄存器可以從異常狀態(tài)E7重新進入到符合正常移位次序的移位狀態(tài)R0，然后重新在正常的移位狀態(tài)R0至R7之間循環(huán)轉(zhuǎn)換。

本領(lǐng)域技術(shù)人員可以理解的是，對于N位移位寄存器，可以基于本發(fā)明實施例揭示的異常移位狀態(tài)的糾錯思路，根據(jù)實際的需要，例如通過真值表等，設(shè)計具有對應(yīng)邏輯功能的邏輯單元，根據(jù)輸入反饋合適的信號至N位移位寄存器的最低位，以使N位移位寄存器能夠從異常狀態(tài)轉(zhuǎn)換至正常移位狀態(tài)。

圖5為本發(fā)明實施例提供的，與圖4所示的移位寄存器電路配合使用的采樣同步電路。如圖5所示，該采樣同步電路200的輸入可以包括：接收第二時鐘信號Clk_div的控制信號端口IN_1，與移位寄存器電路的各個位寄存器的輸出端連接的采樣端口IN_2以及接收參考信號Clk_ref的參考信號端口IN_3。

該采樣同步電路200的輸出可以包括：輸出第二時鐘信號的控制信號輸出端口OUT_1，輸出當(dāng)前計算周期的編碼值的差和上一計算周期的編碼值的差的取樣輸出端口OUT_21和OUT_22，輸出用于表示參考信號狀態(tài)的第三編碼值的時鐘輸出端口OUT_3以及輸出第四編碼值的校正信號輸出端口OUT_4。

如圖5所示，該采樣同步電路200可以包括：時鐘信號采樣單元210，時鐘信號取樣單元220以及校正信號采樣單元230三個功能模塊。輸入的數(shù)據(jù)通過合適的功能模塊執(zhí)行的操作，可以形成相應(yīng)的輸出信號，提供給運算單元使用。

在本實施例中，該時鐘信號采樣單元210可以包括：第一寄存器組211，第二寄存器組212，第三寄存器組213，第四寄存器組214，同步電路215，第一編碼校正子單元216，第二編碼校正子單元217。

其中，所述第一至第四寄存器組表示N個寄存器，與移位寄存器電路的N位移位寄存器對應(yīng)設(shè)置，可以容納采樣輸入的N比特信號。所述同步電路具體可以采用任何合適類型的同步方法，使用N個寄存器串聯(lián)采樣。

采樣后獲得的移位狀態(tài)可以通過編碼校正子單元(216或217)轉(zhuǎn)換為對應(yīng)的編碼值。在本實施例中，由于需要分別使用第二時鐘信號和參考信號進行采樣，獲得對應(yīng)的第一編碼值a和第二編碼值b。因此，分別使用兩組的寄存器組和編碼校正子單元分別用于執(zhí)行第二時鐘信號和參考信號的移位狀態(tài)采樣和編碼轉(zhuǎn)換。

在本發(fā)明實施例提供的第一時鐘信號和參考信號的相位差的連續(xù)計算過程中，在一個計算周期內(nèi)，還需要使用上一個計算周期的第一編碼值和第二編碼值的差。具體可以通過設(shè)置寄存器組來存放該數(shù)據(jù)，并在當(dāng)前計算周期中，由取樣輸出端口OUT_22輸出。

以下以第一時鐘信號的上升沿對移位寄存器的移位狀態(tài)進行采樣和編碼轉(zhuǎn)換為例，詳細陳述第一編碼校正子單元的工作過程。可以理解的是，該采樣及編碼轉(zhuǎn)換過程也可以應(yīng)用于參考信號或者其它觸發(fā)事件對移位狀態(tài)的采樣或者移位狀態(tài)的編碼轉(zhuǎn)換中。

圖6為本發(fā)明實施例提供的，在第二時鐘信號的上升沿Up對寄存器組的4位信號(a至d)進行采樣示意圖。如圖6所示，在第二時鐘信號的上升沿Up對信號進行采樣的過程中，理想的采樣結(jié)果為1100。但中間的兩位信號b和c的信號變化邊沿距離上升沿非常近，有可能因不滿足建立時間和保持時間導(dǎo)致出現(xiàn)如下的幾種錯誤的采樣結(jié)果：1000、1110以及1010。

一方面，1110和1000都屬于可能存在的移位狀態(tài)，進行編碼轉(zhuǎn)換后會造成+1或者‐1的誤差。該錯誤可以通過后續(xù)計算過程中的校正或者其它合適的步驟進行調(diào)整。因此，這樣的錯誤采樣結(jié)果是可以容忍的。

另一方面，1010則是一個不可能由移位寄存器電路通過正常移位獲得的移位狀態(tài)。因此，這樣的移位狀態(tài)將無法被識別或者轉(zhuǎn)換，導(dǎo)致后續(xù)計算無法進行。

可選地，通過查找表的方式對1010這樣的無法進行識別或者轉(zhuǎn)換的移位狀態(tài)進行糾錯，將其糾正為正常的采樣結(jié)果并進行編碼轉(zhuǎn)換。以上述4位信號為例，可以通過如下表格進行糾錯和編碼轉(zhuǎn)換：

校正及編碼轉(zhuǎn)換表：

在本發(fā)明實施例中，提供了對于與圖4所示的4位移位寄存器電路的移位狀態(tài)(R0‐R8)的編碼轉(zhuǎn)換和采樣結(jié)果的糾錯的對應(yīng)使用的校正和編碼轉(zhuǎn)換表。該校正和編碼轉(zhuǎn)換表提供至少如下的幾個功能：

1)提供移位寄存器電路通過依次移位形成的各個移位狀態(tài)對應(yīng)的編碼值(如R0‐R7)，通過查找表的方法，將采樣結(jié)果的移位狀態(tài)轉(zhuǎn)換為對應(yīng)的編碼值輸出。

2)對于因各種因素造成的，不可能通過依次移位形成的采樣結(jié)果提供對應(yīng)的校正移位狀態(tài)，從而使其轉(zhuǎn)換為對應(yīng)的編碼值輸出。

基于本發(fā)明實施例揭露的發(fā)明構(gòu)思，本領(lǐng)域技術(shù)人員可以理解的是，可以根據(jù)實際使用的N位移位寄存器電路及其循環(huán)轉(zhuǎn)換的N比特信息組成的移位狀態(tài)，可以調(diào)整上述校正和編碼轉(zhuǎn)換表用以實現(xiàn)本發(fā)明實施例提供的編碼轉(zhuǎn)換和采樣結(jié)果糾錯功能，保證后續(xù)計算過程的順利進行。在另一些實施例中，還可以根據(jù)實際的應(yīng)用情況，添加或者減省一些額外的功能模塊。

請繼續(xù)參閱圖5，所述時鐘信號取樣單元220可以輸出與輸入的參考信號狀態(tài)對應(yīng)的第三編碼值。該第三編碼值可以是1比特的數(shù)據(jù)，用以反映參考信號是否出現(xiàn)上升沿。

如圖5所示，該時鐘信號取樣單元220可以包括：第一寄存器221、第二寄存器222、同步電路223以及一個與門224。在本實施例中，通過該時鐘信號取樣單元，在參考信號出現(xiàn)上升沿時，第三編碼值為1。

如圖5所示，所述校正信號采樣單元230在第二時鐘信號的下降沿對所述參考信號進行采樣，并且輸出反映參考信號電平變化的采樣結(jié)果，該結(jié)果以第四編碼值的數(shù)字形式輸出。

在本實施例中，如圖5所示，所述校正信號采樣單元230包括：寄存器、同步電路以及一個非門。該校正信號采樣單元230接收第二時鐘信號的CLK_div，在第二時鐘信號的下降沿對參考信號CLK_ref進行采樣，并在校正信號輸出端口OUT_4輸出第四編碼值。該第四編碼值用以反映采樣時參考信號的狀態(tài)。在另一些實施例中，該校正信號采樣單元230也可以減省，或者使用其它合適的功能模塊代替。

運算電路300接收本發(fā)明實施例提供的采樣同步電路200的端口輸出的數(shù)據(jù)，并據(jù)此執(zhí)行對應(yīng)的時間數(shù)字轉(zhuǎn)換運算過程，輸出第一時鐘信號和參考信號之間的相位差。

該運算電路300可以采用任何合適的，具有一定邏輯運算能力的分立電子元件組成的電路或者集成芯片，如微處理器或者其它類型的處理核心。該運算電路300還可以與一個或者多個存儲有對應(yīng)的計算機運行程序的存儲器耦合，從存儲器中調(diào)用對應(yīng)的程序用以執(zhí)行所述時間數(shù)字轉(zhuǎn)換運算過程。應(yīng)當(dāng)說明的是，該運算電路300可以通過任何合適的方式與采樣同步電路200耦合，獲取采樣同步電路200的輸出數(shù)據(jù)。

圖7為本發(fā)明實施例提供的時間數(shù)字轉(zhuǎn)換的運算方法的方法流程圖。所述運算電路300接收圖5所示的采樣同步電路輸出的如下數(shù)據(jù)：當(dāng)前計算周期的第一編碼值和第二編碼值的差delta，上一計算周期的第一編碼值和第二編碼值的差pre_delta，第三編碼值is_psg以及第四編碼值Neg，并執(zhí)行如圖7所示的方法，所述參考信號中相鄰的兩個上升沿之間為一個計算周期。

如圖7所示，在一個計算周期內(nèi)，該運算方法包括如下步驟：

701：初始化一個第一值Cnt，令第一值Cnt＝0。

702：接收第二時鐘信號，判斷是否出現(xiàn)第二時鐘信號的上升沿出現(xiàn)。，

702a：在每個上升沿出現(xiàn)時，為第一值增加一個分頻比D。

703：判斷第三編碼值is_psg是否為1，若是則執(zhí)行步驟707，若否則重復(fù)執(zhí)行步驟702。

707：根據(jù)如下算式計算第一時鐘信號和參考信號之間的相位差：

Out＝Cnt+pre_delta‐delta，其中，Out為相位差的數(shù)字輸出，Cnt為第一值，pre_delta為上一計算周期的第一編碼值和第二編碼值的差，delta為當(dāng)前計算周期的第一編碼值和第二編碼值的差。

在本實施例中，當(dāng)圖5所示的采樣同步電路200輸出的第三編碼值為1時，表示出現(xiàn)了參考信號的上升沿，若第三編碼值為0，則表示當(dāng)前計算周期的參考信號的上升沿仍未出現(xiàn)。

在一些實施例中，為了進一步的提供更準確的相位差輸出，還可以利用第四編碼值進行進一步的調(diào)整，執(zhí)行如圖7所示的步驟：

704：判斷第四編碼值是否為1，若第四編碼值為1，則執(zhí)行步驟705，若第四編碼值為0，則執(zhí)行步驟706。

705：判斷當(dāng)前計算周期的第一編碼值和第二編碼值的差delta是否大于等于預(yù)設(shè)的第二值，若是則執(zhí)行步驟709，若否則執(zhí)行步驟708a。

706：判斷當(dāng)前計算周期的第一編碼值和第二編碼值的差delta是否小于等于預(yù)設(shè)的第三值，若是則執(zhí)行步驟709，若否則執(zhí)行步驟708b。

該預(yù)設(shè)的第二值與第三值之和為分頻比D。該預(yù)設(shè)的第二值是一個根據(jù)實際情況設(shè)置的經(jīng)驗數(shù)據(jù)，與實際使用的寄存器的建立時間、保持時間以及第一時鐘信號的頻率等相關(guān)。該經(jīng)驗數(shù)據(jù)的設(shè)置可以考慮各種不同類型的影響因素，包括但不限于集成電路工藝、工作溫度或者工作電壓等。例如，在第一時鐘信號的頻率為2.5GHz左右，寄存器的建立時間為0.1ns，保持時間為0.5ns時，該第二值可以為2‐3。

本領(lǐng)域技術(shù)人員可以理解的是，預(yù)設(shè)的第二值(或者對應(yīng)的第三值)是用以判斷采樣同步電路的采樣結(jié)果(即輸出的delta)是否有較大的概率屬于出現(xiàn)錯誤，需要進行調(diào)整或者校正?；谏鲜龅陌l(fā)明構(gòu)思，本領(lǐng)域技術(shù)人員根據(jù)實際情況的需要，對于該預(yù)設(shè)的第二值進行調(diào)整、變換或者整合的技術(shù)方案均屬于本發(fā)明實施例公開的范圍。

708a：根據(jù)如下算式計算第一時鐘信號和參考信號之間的相位差：

Out＝Cnt+pre_delta‐delta‐D，其中，Out為相位差的數(shù)字輸出，Cnt為第一值，pre_delta為上一計算周期的第一編碼值和第二編碼值的差，delta為當(dāng)前計算周期的第一編碼值和第二編碼值的差，D為分頻比。

708b：根據(jù)如下算式計算第一時鐘信號和參考信號之間的相位差：

Out＝Cnt+pre_delta‐delta+D，其中，Out為相位差的數(shù)字輸出，Cnt為第一值，pre_delta為上一計算周期的第一編碼值和第二編碼值的差，delta為當(dāng)前計算周期的第一編碼值和第二編碼值的差，D為分頻比。

圖7所示的運算方法是一個連續(xù)執(zhí)行的過程，每個計算周期完畢后，Cnt會重置為0(步驟709)，重新進入下一個計算周期的計算。在每個計算周期中，需要利用到上一計算周期的第一編碼值和第二編碼值的差pre_delta。在本實施例中，其可以通過對應(yīng)的電路結(jié)構(gòu)設(shè)置，由采樣同步電路200提供。當(dāng)然，也可以采用其它合適的方式獲取。

在圖7所示的時間轉(zhuǎn)換運算方法中，步驟704‐706，步驟708a和708b是利用采樣同步電路200輸出的第四編碼值和預(yù)設(shè)的第二值判斷是否出現(xiàn)采樣錯誤以及校正的過程。

在一些實施例中，也可以減省上述判斷和校正過程，執(zhí)行步驟707用以獲得相位差的數(shù)字形式輸出結(jié)果。在另一些實施例中，還可以進一步的采用其它合適的方式，實現(xiàn)判斷或者校正的功能，校正或者判斷過程中需要的數(shù)據(jù)可以由采樣同步電路設(shè)置對應(yīng)的電路功能模塊生成，輸出至運算電路300中完成。

以下結(jié)合圖8所示的時序圖對上述運算方法進行詳細陳述。圖8是上述實施例中提供的4位的移位寄存器電路及對應(yīng)的采樣同步電路的信號時序圖。

根據(jù)圖8所示的時序圖，可以理解的是：上述運算方法可以大致分為：粗粒度計算和細粒度計算以及判斷校正三個部分。在本實施例中，時間數(shù)據(jù)轉(zhuǎn)換的運算方法的目標為計算第一時鐘信號CLK_dco和參考信號CLK_ref之間的相位差。在本實施例中，由于移位狀態(tài)是跟隨第一時鐘信號循環(huán)轉(zhuǎn)換的。因此，該相位差可以通過參考信號的兩個上升沿之間的時間差T₁包含的移位狀態(tài)轉(zhuǎn)換的次數(shù)來表示(即數(shù)字形式的表示)。

假設(shè)在當(dāng)前計算周期，參考信號的上升沿Up出現(xiàn)在第二時鐘信號CLK_div的第四個上升沿和第五個上升沿之間。

本領(lǐng)域技術(shù)人員可以理解，對應(yīng)的步驟701‐702的過程屬于粗粒度計算過程，當(dāng)Cnt＝4D時，步驟703將根據(jù)第三編碼值為1而判斷參考信號出現(xiàn)上升沿Up，從而停止執(zhí)行步驟702并執(zhí)行步驟704從而進行細粒度計算。

如圖8所示，在上述情況下，將Cnt加上第一時間T₂和減去第二時間T₃后，即可獲得兩個時鐘信號之間的相位差T₁(T₁及T₂均采用兩個采樣點的移位狀態(tài)的編碼值之差a‐b這樣的數(shù)字形式表示)。顯然的，根據(jù)以上實施例的描述，該第一時間實際上可以用上一計算周期的第一編碼值和第二編碼值的差pre_delta表示。相對應(yīng)地，第二時間則可以用當(dāng)前計算周期的第一編碼值和第二編碼值的差delta表示。

由此，在不考慮采樣錯誤和校正的情況下，相位差Out可以通過算式：Out＝Cnt+pre_delta‐delta計算(即步驟707)獲得。

而考慮到具體的應(yīng)用情況，因各種因素導(dǎo)致出現(xiàn)采樣錯誤是更為常見的狀態(tài)，在另一些實施例中，可以通過步驟704‐706、步驟708a和708b的判斷和校正步驟，使運算電路具備錯誤糾正能力。

如上所述，本發(fā)明實施例提供的第四編碼值用于表示在第二時鐘周期的下降沿D時，參考信號的狀態(tài)。通過第四編碼值，可以分別采用相對應(yīng)的判斷準則(即步驟705和706)，定性的判斷差值delta是否出現(xiàn)了采樣錯誤。具體而言，上述步驟704‐706是基于如下的原則判斷是否出現(xiàn)了采樣錯誤：

圖9為第四編碼值兩種采樣結(jié)果的具體示意圖。如圖9所示，在一個第二時鐘信號的周期T內(nèi)，當(dāng)?shù)谒木幋a值為1時(即圖9所示的S1的情況時)，可以表示參考信號的上升沿Up出現(xiàn)在下降沿D之前。

而當(dāng)?shù)谒木幋a值為0時(即圖9所示的S2的情況時)，表示參考信號的上升沿Up出現(xiàn)在下降沿D之后。

當(dāng)采樣同步電路200的采樣結(jié)果(如第一編碼值和第二編碼值的差值delta)顯示參考信號的上升沿Up太接近第二時鐘信號的上升沿時，可以認為采樣結(jié)果出現(xiàn)了明顯錯誤或者具有較大的概率是錯誤的結(jié)果。

通過預(yù)設(shè)的閾值T₄(如第二值)，可以實現(xiàn)上述定性判斷結(jié)果。即當(dāng)采樣結(jié)果顯示的上升沿Up與下降沿D之間的距離小于等于閾值時，判斷為出現(xiàn)錯誤，否則判斷為沒有出現(xiàn)錯誤。

與上述步驟705和706的判斷過程相對應(yīng)地，當(dāng)判斷為出現(xiàn)了采樣錯誤時(即上升沿Up與下降沿D距離在閾值內(nèi))，則相應(yīng)的增加或者減去一個分頻比D(步驟708a或708b)，從而實現(xiàn)對于相位差計算的校正。

基于圖8和圖9的時序圖所揭露的思想，本領(lǐng)域技術(shù)人員可以根據(jù)實際的使用情況，對具體的相位差時間運算過程進行調(diào)整、替換、組合或者減省、增添一個或者多個步驟，例如判斷是否出現(xiàn)采樣錯誤，根據(jù)采樣錯誤的類型進行校正等，用以輸出符合實際使用要求的相位差。

專業(yè)人員應(yīng)該還可以進一步意識到，結(jié)合本文中所公開的實施例描述的各實施例的運算步驟(如圖7所示運算方法)，能夠以電子硬件、計算機軟件或者二者的結(jié)合來實現(xiàn)，為了清楚地說明硬件和軟件的可互換性，在上述說明中已經(jīng)按照功能一般性地描述了各示例的組成及步驟。這些功能究竟以硬件還是軟件方式來執(zhí)行，取決于技術(shù)方案的特定應(yīng)用和設(shè)計約束條件。專業(yè)技術(shù)人員可以對每個特定的應(yīng)用來使用不同方法來實現(xiàn)所描述的功能，但是這種實現(xiàn)不應(yīng)認為超出本發(fā)明的范圍。所述的計算機軟件可存儲于計算機可讀取存儲介質(zhì)中，該程序在執(zhí)行時，可包括如上述各方法的實施例的流程。其中，所述的存儲介質(zhì)可為磁碟、光盤、只讀存儲記憶體或隨機存儲記憶體等。

本發(fā)明實施例提供的移位寄存器電路具有恒定的移位狀態(tài)轉(zhuǎn)換速度。最終輸出的數(shù)字形式的相位差本質(zhì)上由兩個時鐘信號之間的上升沿之間經(jīng)過了多少個移位寄存器電路的移位狀態(tài)表示。

一方面，本領(lǐng)域技術(shù)人員還可以根據(jù)本發(fā)明實施例提供的運算方法的計算和校正思路，將該移位寄存器電路作為其它任何合適的兩個觸發(fā)事件之間的時間差的數(shù)字輸出的基礎(chǔ)，經(jīng)過一個或者多個運算步驟后，輸出所需的數(shù)據(jù)。

另一方面，根據(jù)具體使用的運算方法，確定需要輸入的數(shù)據(jù)，如上述實施例提供的第一編碼值和第二編碼值的差delta、第三編碼值is_psg或者第四編碼值Neg。本領(lǐng)域技術(shù)人員基于需要輸入的數(shù)據(jù)以及移位寄存器電路的輸出數(shù)據(jù)，可以對采樣同步電路進行調(diào)整、變換或者增加一個或者多個功能電路以實現(xiàn)對應(yīng)的數(shù)據(jù)形式轉(zhuǎn)換或者計算過程。

以上所述僅為本發(fā)明的實施方式，并非因此限制本發(fā)明的專利范圍，凡是利用本發(fā)明說明書及附圖內(nèi)容所作的等效結(jié)構(gòu)或等效流程變換，或直接或間接運用在其他相關(guān)的技術(shù)領(lǐng)域，均同理包括在本發(fā)明的專利保護范圍內(nèi)。