專利名稱：時間數(shù)字轉(zhuǎn)換器以及利用該轉(zhuǎn)換器的鎖定電路和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路，更具體地說，涉及一種用于將2個信號輸入的時間差轉(zhuǎn)換為數(shù)字信號的轉(zhuǎn)換器，以及用于利用該轉(zhuǎn)換器產(chǎn)生例如為時鐘信號的周期信號的鎖定電路和方法。
高速工作的集成電路需要鎖定電路，用于產(chǎn)生與基準時鐘信號具有同步關(guān)系的周期信號。更具體地說，半導(dǎo)體產(chǎn)品例如同步動態(tài)隨機存取存儲器(SDRAM)需要鎖定電路。
在SDRAM中的鎖定電路產(chǎn)生與基準時鐘信號同步的內(nèi)部時鐘信號。SDRAM根據(jù)內(nèi)部時鐘信號驅(qū)動其與數(shù)據(jù)輸入和命令輸入/輸出相關(guān)的內(nèi)部電路。通常，鎖定電路利用反饋電路產(chǎn)生具有與基準時鐘信號相同相位的內(nèi)部時鐘信號。利用由鎖定電路產(chǎn)生的內(nèi)部時鐘信號的內(nèi)部電路物理上在存儲器芯片中可以位于與鎖定電路不同的位置。因此，可能產(chǎn)生相位偏移，即在其中內(nèi)部電路中實際利用的內(nèi)部時鐘信號不具有與由反饋電路控制的反饋信號相同的相位。該相位偏移引起在內(nèi)部電路中實際利用的內(nèi)部時鐘信號和基準時鐘信號之間的相位差。
鎖定電路的設(shè)計者試圖將在內(nèi)部電路中實際利用的內(nèi)部時鐘信號和基準時鐘信號之間產(chǎn)生相位差降至最小。一種代表性的鎖定電路是鎖定延遲的環(huán)路。
如
圖1中所示，在常規(guī)的鎖定延遲的環(huán)路中，相位檢測器105將基準時鐘信號ECLK和反饋信號FCLK1相比較。相位檢測器105向延遲單元101提供相位差信號DET。相位差信號DET響應(yīng)于基準時鐘信號ECLK和反饋信號FCLK1之間的相位差并在其起用寬度內(nèi)受到控制。延遲單元101的延遲時間由相位差信號DET的起用寬度控制。利用由延遲單元101輸出的延遲時鐘信號DCLK驅(qū)動時鐘驅(qū)動器103并產(chǎn)生內(nèi)部時鐘信號ICLK。鏡像延遲電路107反映由時鐘驅(qū)動器103的輸出端到實際利用的內(nèi)部時鐘信號ICLK的點的通道延遲。換句話說，鏡像延遲電路107延遲輔助時鐘信號FCLK0，該輔助時鐘信號FCLK0利用內(nèi)部時鐘信號ICLK的通道延遲具有與在時鐘驅(qū)動器103的輸出端的內(nèi)部時鐘信號ICLK相同的相位以產(chǎn)生反饋信號FCLK1。
由于制造條件、溫度和電源電壓的數(shù)值可能改變鏡像延遲電路107的延遲時間。延遲時間的改變引起反饋信號和在內(nèi)部電路中實際利用的內(nèi)部時鐘信號之間的相位差。此外，在常規(guī)鎖定延遲的環(huán)路中的鏡像延遲電路具有固定的延遲時間。因此，反饋信號和內(nèi)部時鐘信號之間的相位差不能控制。因而，存在的一個問題是，反饋信號和內(nèi)部時鐘信號之間的相位差引起由常規(guī)鎖定延遲的環(huán)路提供的內(nèi)部時鐘信號和基準時鐘信號之間產(chǎn)生相位差。
為了解決上述問題，本發(fā)明的一個目的是提供一種具有鎖定電路的集成電路，用于使基準時鐘信號和內(nèi)部時鐘信號之間的相位差降至最小。
本發(fā)明的另一個目的是提供一種鎖定方法，用于利用鎖定電路使基準時鐘信號和內(nèi)部時鐘信號之間的相位差降至最小。
按照一個方面，本發(fā)明提供一種集成電路，具有用于產(chǎn)生與輸入基準時鐘信號同步的內(nèi)部時鐘信號鎖定電路。內(nèi)部時鐘信號是當在鎖定電路輸出端的起始內(nèi)部時鐘信號延遲預(yù)定時間時得到的信號，在該預(yù)定時間內(nèi)起始內(nèi)部時鐘信號由該輸出端發(fā)送到在該輸出端預(yù)定距離處的一個電路的輸入端。該鎖定電路包含內(nèi)部時鐘信號發(fā)生器，用于將基準時鐘信號延遲第一延遲時間，該第一延遲時間與基準時鐘信號和反饋信號之間的相位差相對應(yīng)，控制該反饋信號信號使之具有與內(nèi)部時鐘信號相同的相位，以及根據(jù)經(jīng)延遲的基準時鐘信號產(chǎn)生起始內(nèi)部時鐘信號；鏡像延遲電路，用于響應(yīng)于預(yù)定延遲控制信號組將起始內(nèi)部時鐘信號延遲第二延遲時間，以及產(chǎn)生反饋信號；以及時間數(shù)字轉(zhuǎn)換器，用于產(chǎn)生一控制鏡像延遲電路的延遲控制信號組，以降低反饋信號和內(nèi)部時鐘信號之間的相位差。
按照另一個方面，本發(fā)明提供一種集成電路，具有用于產(chǎn)生與輸入基準時鐘信號同步的內(nèi)部時鐘信號的鎖定電路。內(nèi)部時鐘信號是當在鎖定電路輸出端的起始內(nèi)部時鐘信號延遲預(yù)定時間時得到的信號，在該預(yù)定時間內(nèi)起始內(nèi)部時鐘信號由該輸出端發(fā)送到與該輸出端預(yù)定距離處的一個電路的輸入端。該鎖定電路包含內(nèi)部時鐘信號發(fā)生器，用于將基準時鐘信號延遲第一延遲時間，該第一延遲時間與基準時鐘信號和反饋信號之間的相位差相對應(yīng)，控制該反饋信號信號使之具有與內(nèi)部時鐘信號相同的相位，以及根據(jù)經(jīng)延遲的基準時鐘信號產(chǎn)生起始內(nèi)部時鐘信號和輔助時鐘信號；鏡像延遲電路，用于響應(yīng)于預(yù)定延遲控制信號組將輔助時鐘信號延遲第二延遲時間，以及產(chǎn)生反饋信號；以及時間數(shù)字轉(zhuǎn)換器，用于產(chǎn)生一控制鏡像延遲電路的延遲控制信號組，以降低反饋信號和內(nèi)部時鐘信號之間的相位差。
按照再一個方面，本發(fā)明提供一種集成電路，具有用于產(chǎn)生與輸入基準時鐘信號同步的內(nèi)部時鐘信號的鎖定電路。內(nèi)部時鐘信號是當在鎖定電路輸出端的起始內(nèi)部時鐘信號延遲預(yù)定時間時得到的信號，在該預(yù)定時間內(nèi)起始內(nèi)部時鐘信號由該輸出端發(fā)送到在該輸出端預(yù)定距離處的一個電路的輸入端，該鎖定電路包含內(nèi)部時鐘信號發(fā)生器，用于響應(yīng)于基準時鐘信號和反饋信號之間的相位差將基準時鐘信號延遲第一延遲時間，控制該反饋信號使之具有與內(nèi)部時鐘信號相同的相位，以及根據(jù)經(jīng)延遲的基準時鐘信號產(chǎn)生預(yù)時鐘信號和反饋信號；可變延遲電路，用于響應(yīng)于預(yù)定延遲控制信號組將預(yù)時鐘信號延遲第二延遲時間，以及產(chǎn)生起始內(nèi)部時鐘信號；以及時間數(shù)字轉(zhuǎn)換器，用于產(chǎn)生該用于控制可變延遲電路的延遲控制信號組，以降低反饋信號和內(nèi)部時鐘信號之間的相位差。
按照再一個方面，本發(fā)明提供一種鎖定方法，用于產(chǎn)生與輸入基準時鐘信號同步的內(nèi)部時鐘信號，該鎖定方法包含的步驟有將基準時鐘信號延遲第一延遲時間，該第一延遲時間與基準時鐘信號和反饋信號之間的相位差相對應(yīng)，控制該反饋信號使之具有與內(nèi)部時鐘信號相同的相位；根據(jù)經(jīng)延遲的基準時鐘信號產(chǎn)生起始內(nèi)部時鐘信號和輔助時鐘信號；將輔助時鐘信號延遲第二延遲時間；產(chǎn)生反饋信號；檢測內(nèi)部時鐘信號和反饋信號之間的相位差；將內(nèi)部時鐘信號和反饋信號之間的相位差轉(zhuǎn)換為數(shù)字信號；根據(jù)該數(shù)字信號產(chǎn)生預(yù)定延遲控制信號組；以及根據(jù)延遲控制信號組控制笫二延遲時間以降低反饋信號和內(nèi)部時鐘信號之間的相位差。
根據(jù)本發(fā)明的具有鎖定電路的集成電路，迅速將2個輸入信號之間的相位差轉(zhuǎn)換為數(shù)字信號。此外，根據(jù)本發(fā)明的鎖定電路和方法，在短的時間內(nèi)迅速降低反饋信號和內(nèi)部時鐘信號之間的相位差。
通過閱讀對附圖中所表示的本發(fā)明的各優(yōu)選實施例的如下更詳細的介紹，將會使本發(fā)明的上述和其它目的、特征及優(yōu)點變得更明顯，在各不同的附圖中相似的字符針對相同的部分。各不同的附圖無需標定，而重點放在介紹本發(fā)明的原理。
圖1是常規(guī)的鎖定延遲的環(huán)路的方塊圖。
圖2是根據(jù)本發(fā)明的一個優(yōu)選實施例的鎖定延遲的環(huán)路的示意方塊圖。
圖3是圖2中所示鏡像延遲電路的一個實施例的詳細電路圖。
圖4是圖2中所示時間數(shù)字轉(zhuǎn)換器的一個實施例的詳細電路圖。
圖5是圖4中所示相位比較器的一個實施例的方塊圖。
圖6是圖5中所示預(yù)鎖存電路的一個實施例的詳細電路圖。
圖7和8是圖6中所示預(yù)鎖存電路的輸出信號的時序圖，分別表示第一輸入信號相位領(lǐng)先第二輸入信號的情況和第二輸入信號相位領(lǐng)先第一輸入信號的情況。
圖9是圖5中所示最終鎖存電路的一個實施例的詳細電路圖。
圖10是根據(jù)本發(fā)明的另一個實施例的鎖定延遲的環(huán)路的示意方塊圖。
圖11是根據(jù)本發(fā)明的一個實施例的鎖定方法的流程圖。
下面參照表示本發(fā)明的優(yōu)選實施例的附圖更全面地介紹本發(fā)明。本發(fā)明可以應(yīng)用于各種類型的鎖定電路。然而，為了說明，在本說明書中以鎖定延遲的電路作為鎖定電路的范例。
參照圖2，根據(jù)本發(fā)明的一個實施例的鎖定延遲的環(huán)路200包含相位檢測器201、延遲單元203、時鐘驅(qū)動器205、鏡像延遲電路207和時間數(shù)字轉(zhuǎn)換器(TDC)211。相位檢測器201檢測基準時鐘信號ECLK和反饋信號FCLK11之間的相位差并產(chǎn)生其電壓電平對應(yīng)于檢測的相位差的相位差信號DET1。延遲單元203將基準時鐘信號ECLK延遲由相位差信號DET1控制的第一延遲時間，以產(chǎn)生延遲時鐘信號DCLK1。
延遲時鐘信號DCLK1驅(qū)動時鐘驅(qū)動器205。時鐘驅(qū)動器205產(chǎn)生起始內(nèi)部時鐘信號PICLK1和輔助時鐘信號FCLK01。輔助時鐘信號FCLK01可以是與內(nèi)部時鐘信號ICLK1相同的信號，這用將輔助時鐘信號FCLK01和起始內(nèi)部時鐘信號PICLK01相連的虛線表示。時鐘驅(qū)動器205最終產(chǎn)生內(nèi)部時鐘信號ICLK1。如前所述，希望鎖定電路例如鎖定延遲的環(huán)路產(chǎn)生精確地與基準時鐘信號ECLK同步的時鐘信號。在本說明書中為了方便，時鐘驅(qū)動器205輸出端(即鎖定延遲的環(huán)路的輸出端)的信號稱為起始內(nèi)部時鐘信號PICLK1。該實際使用時鐘信號的電路處的時鐘信號稱為內(nèi)部時鐘信號ICLK1。將在起始內(nèi)部時鐘信號PICLK1和內(nèi)部時鐘信號ICLK1之間可能形成的寄生電阻和電容模型化并用標號209來代表。標號209表示通常當起始內(nèi)部時鐘信號PICLK1作為內(nèi)部時鐘信號ICLK1發(fā)送時形成的電阻和電容元件并且不能由電路設(shè)計者消除。在本說明書中，將相位檢測器201、延遲單元203和時鐘驅(qū)動器205的組合稱為內(nèi)部時鐘信號發(fā)生器。
鏡像延遲電路207反映由時鐘驅(qū)動器205的輸出端到使用內(nèi)部時鐘信號ICLK1的電路的延遲。鏡像延遲電路207將作為時鐘驅(qū)動器205的另一輸出信號的輔助時鐘信號FCLK01延遲笫二延遲時間，以產(chǎn)生反饋信號FCLK1。同時，鏡像延遲電路207可以延遲起始內(nèi)部時鐘信號PICLK1，如由虛線所示。最好，笫二延遲時間與由用標號209代表的模型化寄生電阻和電容產(chǎn)生的延遲時間相同。輔助時鐘信號FCLK01可以是與起始內(nèi)部時鐘信號PICLK1相同的信號。在該優(yōu)選實施例中，利用由時間數(shù)字轉(zhuǎn)換器(TDC)211輸出的延遲控制信號組GDC控制鏡像延遲電路207的笫二延遲時間。
圖3是圖2中所示鏡像延遲電路207的一個特定實例的詳細電路圖。參閱圖3，鏡像延遲電路207連接到信號發(fā)送通道，其由多個反相器和電容器301、303、305和307組成，在各反相器之間連接有可變電容。分別利用延遲控制信號組GDC的反相信號Ka、Kb、Kc和Kd控制電容器的電容。電容器的電容最好按照不同的尺寸實現(xiàn)，以改變鏡像延遲電路207的延遲時間。在一個實施例中，電容器303和307的電容是電容器301和305的電容的2倍。
例如在本申請人1998年申請的申請?zhí)枮?8168名稱為“延遲電路和利用該延遲電路延遲信號的方法”的韓國專利申請中以及在1999年申請的申請?zhí)枮?5892名稱為“在半導(dǎo)體集成電路中具有負載控制器的信號發(fā)送電路和利用該電路控制發(fā)送時間的方法”的韓國專利申請中公開了鏡像延遲電路207的各種其它結(jié)構(gòu)，對該延遲電路進行控制使之具有各種延遲時間。這里引用這些申請，其全文可供參考。
參閱圖2，TDC211響應(yīng)于反饋信號FCLK11和內(nèi)部時鐘信號ICLK1之間的相位差產(chǎn)生延遲控制信號組GDC。延遲控制信號組GDC調(diào)節(jié)鏡像延遲電路207的延遲時間以降低反饋信號FCLK11和內(nèi)部時鐘信號ICLK1之間的相位差。
開關(guān)213和215響應(yīng)于使能信號EN被使能并向TDC211提供一些分別具有與反饋信號FCLK1和內(nèi)部時鐘信號ICLK1相同的定時的信號。因此，為了方便，將通過開關(guān)213和215發(fā)送之前和之后的信號不加區(qū)分并分別稱為反饋信號FCLK1和內(nèi)部時鐘信號ICLK1。
圖4是圖2中所示時間數(shù)字轉(zhuǎn)換器TDC211的一個實施例的詳細電路圖。參閱圖4，TDC211將反饋信號FCLK11和內(nèi)部時鐘信號ICLK1之間的相位差轉(zhuǎn)換為延遲控制信號組GDC。TDC211包含第一相位比較器組401、402、403和第二相位比較器組404、405和406以及邏輯單元421。
第一相位比較器組401、402、403順序延遲內(nèi)部時鐘信號ICLK1并將利用由延遲單元411、412、413組成的延遲鏈路延遲的信號與反饋信號FCLK1相比較。換句話說，第一相位比較器403將內(nèi)部時鐘信號ICLK1延遲0.5T并將延遲的信號與反饋信號FCLK1相比較。這里，T可以表示利用圖3中的電容器301、303、305和307改變的最小延遲時間。第一相位比較器402和401分別將內(nèi)部時鐘信號ICLK1延遲1.5T和2.5T并將延遲的信號與反饋信號FCLK1相比較。
第二相位比較器組404、405、406順序延遲反饋信號FCLK1并將利用由延遲單元414、415、416組成的延遲鏈路延遲的信號與內(nèi)部時鐘信號ICLK1相比較。換句話說，第二相位比較器404將反饋信號FCLK1延遲0.5T并將延遲的信號與內(nèi)部時鐘信號ICLK1相比較。第二相位比較器405和406分別將反饋信號FCLK1延遲1.5T和2.5T并將延遲的信號與內(nèi)部時鐘信號ICLK1。
可以通過起用該使能信號EN(未示出)使TDC211工作。通過起用該使能信號使能的電路結(jié)構(gòu)十分易于由技術(shù)領(lǐng)域的技術(shù)人員實現(xiàn)。在正常工作的起始狀態(tài)或者在非讀出操作期間或非寫入操作期間產(chǎn)生使能信號EN。
利用邏輯單元421綜合第一相位比較器組401、402、403和第二相位比較器組404、405、406的輸出信號P1到P6以產(chǎn)生延遲控制信號組GDC中的信號Ka、Kb、Kc和Kd。在表1中表示了用于產(chǎn)生延遲控制信號組GDC的第一相位比較器組和第二相位比較器組的輸出信號的組合的一個例子。
表1<
>這里，“1”代表邏輯高，“0”代表邏輯低。
在這一實施例中，在表1中的情況4中，反饋信號FCLK11的相位幾乎與內(nèi)部時鐘信號ICLK1的相位相同。換句話說，在例4中，反饋信號FCLK11和內(nèi)部時鐘信號ICLK1之間的相位差小于0.5T。在這種情況下，信號Ka和Kb為邏輯高。因此，圖3中的電容器301和303對于發(fā)送的信號起延遲因數(shù)的作用，但電容器305和307對于發(fā)送的信號不起延遲因數(shù)的作用。
在表1中的情況3中，內(nèi)部時鐘信號ICLK1的相位領(lǐng)先反饋信號FCLK11，其范圍為0.5T到1.5T。在這種情況下，僅信號Kb為邏輯高。換句話說，與情況4相比較，反饋信號FCLK11的相位領(lǐng)先時間T。
在情況5中，內(nèi)部時鐘信號ICLK1的相位落后反饋信號FCLK11，其范圍為0.5T到1.5T。在這種情況下，信號Ka、Kb和Kc為邏輯高。換句話說，與情況4相比較，反饋信號FCLK11的相位延遲時間T。
在圖4所示的各相位比較器中，在左邊表示的第一相位比較器組401、402、403當內(nèi)部時鐘信號ICLK1的相位領(lǐng)先于反饋信號FCLK11時降低圖2所示的鏡像延遲電路207的延遲時間。在右邊表示的第二相位比較器組404、405、406當內(nèi)部時鐘信號ICLK1的相位滯后于反饋信號FCLK11時增加鏡像延遲電路207的延遲時間?？刂品答佇盘朏CLK11的相位以降低內(nèi)部時鐘信號ICLK1和反饋信號FCLK11之間的相位差。
在TDC211工作時，一旦起用該使能信號EN，則對反饋信號FCLK11和內(nèi)部時鐘信號ICLK1采樣。將采樣的反饋信號FCLK11和內(nèi)部時鐘信號ICLK1經(jīng)過具有相同物理和電特性的通道發(fā)送到TDC211。TDC211將反饋信號FCLK11和內(nèi)部時鐘信號ICLK1之間的相位差轉(zhuǎn)換為數(shù)字代碼。
圖5是表示圖4中所示第一和笫二相位比較器中之一的一個實施例的方塊圖。在一個實施例中，第一和笫二相位比較器具有相同的結(jié)構(gòu)。在本說明書中代表性地介紹第一相位比較器401。
第一相位比較器401包含預(yù)鎖存電路501和最終鎖存電路502。預(yù)鎖存電路501接收分別經(jīng)過第一和笫二輸入端輸入的2個輸入信號IN1和IN2。然后，預(yù)鎖存電路501產(chǎn)生第一和笫二檢測信號SEN1和SEN2。第一和笫二檢測信號SEN1和SEN2根據(jù)第一和笫二輸入信號IN1和IN2的相位順序被激活。最終鎖存電路503接收第一和笫二檢測信號SEN1和SEN2并產(chǎn)生第一和笫二輸出信號OUT1和OUT2。
參閱圖4，經(jīng)過第一輸入端輸入的第一輸入信號IN1耦合到反饋信號FCLK1。經(jīng)過第二輸入端輸入的第二輸入信號IN2耦合到通過利用延遲單元411、412和413延遲內(nèi)部時鐘信號ICLK1得到的信號。第一輸出信號OUT1耦合到第一相位比較器401的輸出信號P1。
圖6是圖5中所示預(yù)鎖存電路的一個實施例的詳細電路圖。參閱圖6，預(yù)鎖存電路501包含鎖存器601以及第一和笫二預(yù)充電單元603和605。
鎖存器601接收第一和笫二輸入信號IN1和IN2并產(chǎn)生第一和笫二檢測信號SEN1和SEN2。在一個實施例中，鎖存器601包含多個NMOS晶體管611、613、615和617和多個PMOS晶體管619和621。
利用第一輸入信號IN1門控NMOS晶體管611。NMOS晶體管611的第一結(jié)耦合到第一檢測信號SEN1的結(jié)點。利用第二輸入信號IN2門控NMOS晶體管613。NMOS晶體管613的第一結(jié)耦合到第二檢測信號SEN2的結(jié)點。
NMOS晶體管615包含第一結(jié)和第二結(jié)，它們分別耦合到NMOS晶體管611的第二結(jié)和地電位VSS。利用第二檢測信號SEN2門控NMOS晶體管615。NMOS晶體管617包含第一結(jié)和第二結(jié)，它們分別耦合到NMOS晶體管613的第二結(jié)和地電位VSS。利用第一檢測信號SEN1門控NMOS晶體管617。
PMOS晶體管619包含第一結(jié)和第二結(jié)，它們分別耦合到NMOS晶體管611的第一結(jié)和電源電壓VDD。利用第二檢測信號SEN2門控PMOS晶體管619。PMOS晶體管621包含第一結(jié)和第二結(jié)，它們分別耦合到NMOS晶體管613的第一結(jié)和電源電壓VDD。利用第一檢測信號SEN1門控PMOS晶體管621。
第一預(yù)充電單元603由PMOS晶體管603a和603b組成，它們分別利用第一和笫二輸入信號IN1和IN2門控。PMOS晶體管603a和603b串聯(lián)在電源電壓VDD和第一檢測信號SEN1的結(jié)點之間。因此，在其中第一和笫二輸入信號IN1和IN2為邏輯低的預(yù)充電狀態(tài)，第一檢測信號SEN1為邏輯高。
第二預(yù)充電單元605由PMOS晶體管605a和605b組成，它們分別利用第一和笫二輸入信號IN1和IN2門控。PMOS晶體管605a和605b串聯(lián)在電源電壓VDD和第二檢測信號SEN2的結(jié)點之間。因此，在其中第一和笫二輸入信號IN1和IN2為邏輯低的預(yù)充電狀態(tài)，第二檢測信號SEN2為邏輯高。
圖7是圖6中所示預(yù)鎖存電路501的輸出信號的時序圖，其表示第一輸入信號IN1相位領(lǐng)先第二輸入信號IN2的情況。參閱圖6和7，在其中第一和笫二輸入信號IN1和IN2為邏輯低的狀態(tài)中，第一檢測信號SEN1和笫二檢測信號SEN2預(yù)充電到邏輯高。在時間點T1，當?shù)谝惠斎胄盘朓N1變?yōu)檫壿嫺邥r第一檢測信號SEN1變?yōu)檫壿嫷?。然而，在時間點T2，當笫二輸入信號IN2變?yōu)檫壿嫺邥r笫二檢測信號SEN2保持邏輯高狀態(tài)。笫二檢測信號SEN2維持在邏輯高狀態(tài)的原因在于，由于第一檢測信號SEN1已經(jīng)變?yōu)檫壿嫷停琋MOS晶體管617已經(jīng)由其關(guān)斷。在時間點T3，當?shù)谝惠斎胄盘朓N1和笫二輸入信號IN2為邏輯低時第一檢測信號SEN1變?yōu)檫壿嫺摺?br>
圖8是圖6中所示預(yù)鎖存電路501的輸出信號的時序圖，其表示第一輸入信號IN1相位滯后第二輸入信號IN2的情況。在圖8中，第一檢測信號SEN1具有與圖7中所示笫二檢測信號SEN2相同的相位，笫二檢測信號SEN2具有與圖7中所示笫一檢測信號SEN1相同的相位。
圖9是圖5中所示最終鎖存電路503的詳細電路圖。最終鎖存電路503包含鎖存器901以及第一和笫二預(yù)充電單元903和905。
鎖存器901響應(yīng)于第一檢測信號SEN1和笫二檢測信號SEN2產(chǎn)生第一和笫二輸出信號OUT1和OUT2。在一個實施例中，鎖存器901包含多個<p>流程式7/19
況下，第一和笫二輸出信號OUT1和OUT2為邏輯高。然而，如由圖7和8的時序圖可了解，沒有出現(xiàn)第一和笫二檢測信號SEN1和SEN2均為邏輯低的情況。相應(yīng)地，情況1不出現(xiàn)。
在情況2中，第一檢測信號SEN1為邏輯高和笫二檢測信號SEN2為邏輯低的情況下，第一輸出信號OUT1為邏輯低和笫二輸出信號OUT2為邏輯高。在情況3中，第一檢測信號SEN1為邏輯低和笫二檢測信號SEN2為邏輯高的情況下，第一輸出信號OUT1為邏輯高和笫二輸出信號OUT2為邏輯低。在情況4中，第一檢測信號SEN1和笫二檢測信號SEN2為邏輯高的情況下，第一和笫二輸出信號OUT1和OUT2維持它們的先前狀態(tài)。
如上所述由于情況1被排除在外，沒有出現(xiàn)第一和笫二輸出信號OUT1和OUT2為相同邏輯狀態(tài)的情況。換句話說，圖9中所示的最終鎖存電路503防止出現(xiàn)第一和笫二輸出信號OUT1和OUT2為相同邏輯狀態(tài)。
如上所述，在圖4到圖9中所示的TDC根據(jù)反饋信號FCLK11和內(nèi)部時鐘信號ICLK1之間的相位差產(chǎn)生延遲控制信號組GDC。利用延遲控制信號組GDC控制反饋信號FCLK11和內(nèi)部時鐘信號ICLK1之間的相位差使之降低。
返回參閱圖2根據(jù)本發(fā)明的一個實施例的鎖定延遲的環(huán)路將反饋信號FCLK11和內(nèi)部時鐘信號ICLK1之間的相位差轉(zhuǎn)換為作為數(shù)字信號的延遲控制信號組GDC。然后，鎖定延遲的環(huán)路利用延遲控制信號組GDC控制鏡像延遲電路207的笫二延遲時間，以此迅速降低內(nèi)部時鐘信號ICLK1和反饋信號FCLK11之間的相位差。
圖10是根據(jù)本發(fā)明的另一個實施例的鎖定延遲的環(huán)路的示意方塊圖。圖10中的鎖定延遲的環(huán)路與圖2相似。因此，在圖2與圖10中具有相同最后兩位數(shù)字和相同字符的標號代表相同的元件。
圖10中的鎖定延遲的環(huán)路包含在內(nèi)部時鐘信號ICLK2的發(fā)送的通道上的可變延遲電路1017。利用由TDC1011輸出的延遲控制信號組GDC控制可變延遲電路1017的延遲時間。鏡像延遲電路1007的延遲時間可以是固定的?？勺冄舆t電路1017可以與圖3中的鏡像延遲電路相似。
圖10所示實施例中的其余部分基本上與圖2所示實施例相同。因此，為了避免重復(fù)，略去對圖10所示實施例的其余部分的詳細介紹。
圖11是根據(jù)本發(fā)明的一個實施例的鎖定方法的流程圖。該鎖定方法可以利用根據(jù)本發(fā)明的一個實施例的圖2所示鎖定延遲的環(huán)路實施。
首先參閱圖2和11，在步驟1101延遲基準時鐘信號ECLK以產(chǎn)生起始內(nèi)部時鐘信號PICLK1和輔助時鐘信號FCLK01。在步驟1103利用鏡像延遲電路207延遲輔助時鐘信號FCLK01并產(chǎn)生反饋信號FCLK11。在步驟1105利用TDC211檢測內(nèi)部時鐘信號ICLK1和反饋信號FCLK11之間的相位差。在步驟1107利用TDC211將檢測的內(nèi)部時鐘信號ICLK1和反饋信號FCLK11之間的相位差轉(zhuǎn)換為數(shù)字信號。在步驟1109根據(jù)轉(zhuǎn)換的數(shù)字信號產(chǎn)生延遲控制信號組GDC。在步驟1111，利用延遲控制信號組GDC控制鏡像延遲電路207的延遲時間，以降低內(nèi)部時鐘信號ICLK1和反饋信號FCLK11之間的相位差。
已經(jīng)參照一些優(yōu)選實施例具體表示和介紹了本發(fā)明，本技術(shù)領(lǐng)域的技術(shù)人員會理解在不脫離由如下權(quán)利要求所限定的本發(fā)明的構(gòu)思和范圍的情況下可以對結(jié)構(gòu)和細節(jié)進行各種變化。
權(quán)利要求
1.一種集成電路，具有用于產(chǎn)生與輸入基準時鐘信號同步的內(nèi)部時鐘信號的鎖定電路，其中內(nèi)部時鐘信號是當在鎖定電路輸出端的起始內(nèi)部時鐘信號延遲預(yù)定時間時得到的信號，在該預(yù)定時間內(nèi)起始內(nèi)部時鐘信號由該輸出端發(fā)送到在該輸出端預(yù)定距離處的一個電路的輸入端，該鎖定電路包含內(nèi)部時鐘信號發(fā)生器，用于(i)將基準時鐘信號延遲第一延遲時間，該第一延遲時間與基準時鐘信號和反饋信號之間的相位差相對應(yīng)，控制該反饋信號信號使之具有與內(nèi)部時鐘信號相同的相位，以及(ii)根據(jù)經(jīng)延遲的基準時鐘信號產(chǎn)生起始內(nèi)部時鐘信號；鏡像延遲電路，用于(i)響應(yīng)于預(yù)定延遲控制信號組將起始內(nèi)部時鐘信號延遲第二延遲時間，以及(ii)產(chǎn)生反饋信號；以及時間數(shù)字轉(zhuǎn)換器，用于產(chǎn)生一控制鏡像延遲電路的延遲控制信號組，以降低反饋信號和內(nèi)部時鐘信號之間的相位差。
2.一種集成電路，具有用于產(chǎn)生與輸入基準時鐘信號同步的內(nèi)部時鐘信號的鎖定電路，其中內(nèi)部時鐘信號是當在鎖定電路輸出端的起始內(nèi)部時鐘信號延遲預(yù)定時間時得到的信號，在該預(yù)定時間內(nèi)起始內(nèi)部時鐘信號由該輸出端發(fā)送到在該輸出端預(yù)定距離處的一個電路的輸入端，該鎖定電路包含內(nèi)部時鐘信號發(fā)生器，用于(i)將基準時鐘信號延遲第一延遲時間，該第一延遲時間與基準時鐘信號和反饋信號之間的相位差相對應(yīng)，控制該反饋信號信號使之具有與內(nèi)部時鐘信號相同的相位，以及(ii)根據(jù)經(jīng)延遲的基準時鐘信號產(chǎn)生起始內(nèi)部時鐘信號和輔助時鐘信號；鏡像延遲電路，用于(i)響應(yīng)于預(yù)定延遲控制信號組將輔助時鐘信號延遲第二延遲時間，以及(ii)產(chǎn)生反饋信號；以及時間數(shù)字轉(zhuǎn)換器，用于產(chǎn)生一控制鏡像延遲電路的延遲控制信號組，以降低反饋信號和內(nèi)部時鐘信號之間的相位差。
3.根據(jù)權(quán)利要求2所述的鎖定電路，其中還包含第一和第二開關(guān)，分別由內(nèi)部時鐘信號和反饋信號驅(qū)動，能使所述開關(guān)導(dǎo)通預(yù)定一段時間，以將輸出信號提供到時間數(shù)字轉(zhuǎn)換器。
4.根據(jù)權(quán)利要求2所述的鎖定電路，其中起始內(nèi)部時鐘信號和輔助時鐘信號是相同信號。
5.根據(jù)權(quán)利要求2所述的鎖定電路，其中內(nèi)部時鐘信號發(fā)生器包含相位檢測器，用于檢測基準時鐘信號和反饋信號之間的相位差及產(chǎn)生與該相位差對應(yīng)的相位差信號；延遲單元，用于將基準時鐘信號延遲第一延遲時間，以產(chǎn)生延遲時鐘信號，其中利用相位差信號控制第一延遲時間，以降低基準時鐘信號和反饋信號的之間的相位差；以及時鐘驅(qū)動器，由延遲時鐘信號驅(qū)動，用于產(chǎn)生起始內(nèi)部時鐘信號和輔助時鐘信號。
6.根據(jù)權(quán)利要求2所述的鎖定電路，其中時間數(shù)字轉(zhuǎn)換器將內(nèi)部時鐘信號和反饋信號之間的相位差轉(zhuǎn)換為數(shù)字信號以產(chǎn)生延遲控制信號組。
7.根據(jù)權(quán)利要求6所述的鎖定電路，其中時間數(shù)字轉(zhuǎn)換器包含多個第一相位比較器，用于順序延遲內(nèi)部時鐘信號和將所延遲的信號和反饋信號相比較；以及多個第二相位比較器，用于順序延遲反饋信號和將所延遲的信號和內(nèi)部時鐘信號相比較；其中延遲控制信號組由第一相位比較器和第二相位比較器的輸出信號組成。
8.根據(jù)權(quán)利要求2所述的鎖定電路，其中時間數(shù)字轉(zhuǎn)換器包含第一延遲鏈路，用于延遲第一輸入信號；第二延遲鏈路，用于延遲第二輸入信號；第一相位比較器，用于產(chǎn)生輸出信號，該輸出信號的邏輯狀態(tài)依分別通過第一相位比較器的第一和第二輸入端輸入的第一延遲鏈路的輸出信號和第二輸入信號之間的相位差的符號而變化；以及第二相位比較器，用于產(chǎn)生輸出信號，該輸出信號的邏輯狀態(tài)依分別通過第二相位比較器的第一和第二輸入端輸入的第二延遲鏈路的輸出信號和第一輸入信號之間的相位差的符號而變化。
9.根據(jù)權(quán)利要求8所述的時間數(shù)字轉(zhuǎn)換器，其中第一相位比較器和第二相位比較器均包含預(yù)鎖存電路，用于響應(yīng)于分別通過第一和笫二輸入端輸入的輸入信號產(chǎn)生第一和第二檢測信號，其中在由其中一個相位領(lǐng)先的輸入信號躍變到第一狀態(tài)到其中一個相位滯后的輸入信號躍變到第二狀態(tài)的間隔期間，激活第一和笫二檢測信號的其中一個；以及最終鎖存電路，用于將在第一和笫二檢測信號的之中被激活的信號鎖存和反相鎖存，以產(chǎn)生第一和笫二鎖存信號。
10.根據(jù)權(quán)利要求9所述的時間數(shù)字轉(zhuǎn)換器，其中預(yù)鎖存電路包含鎖存器，用于(i)產(chǎn)生第一檢測信號，該信號響應(yīng)于通過第一輸入端輸入的信號躍變到第一狀態(tài)而被激活，以及然后響應(yīng)于通過第二輸入端輸入的信號躍變到第二狀態(tài)而被去激活，通過第一輸入端輸入的信號的相位領(lǐng)先于通過第二輸入端輸入的信號的相位，(ii)產(chǎn)生第二檢測信號，該信號響應(yīng)于通過第二輸入端輸入的信號躍變到第一狀態(tài)而被激活，以及然后響應(yīng)于通過第一輸入端輸入的信號躍變到第二狀態(tài)而被去激活，通過第二輸入端輸入的信號的相位領(lǐng)先于通過第一輸入端輸入的信號的相位；以及第一和第二預(yù)充電單元，分別用于預(yù)充電第一和笫二檢測信號。
11.根據(jù)權(quán)利要求10所述的時間數(shù)字轉(zhuǎn)換器，其中鎖存器包含第一MOS晶體管，利用通過第一輸入端輸入的輸入信號門控，具有的第一結(jié)用于產(chǎn)生第一檢測信號；第二MOS晶體管，利用通過第二輸入端輸入的輸入信號門控，具有的第一結(jié)用于產(chǎn)生第二檢測信號；第三MOS晶體管，連接在第一MOS晶體管的第二結(jié)和地電位之間，利用第二檢測信號門控；第四MOS晶體管，連接在第二MOS晶體管的第二結(jié)和地電位之間，利用第一檢測信號門控；第五MOS晶體管，連接在第一MOS晶體管的第一結(jié)和電源電壓之間，利用第二檢測信號門控；以及第六MOS晶體管，連接在第二MOS晶體管的第一結(jié)和電源電壓之間，利用第一檢測信號門控。
12.根據(jù)權(quán)利要求11所述的時間數(shù)字轉(zhuǎn)換器，其中第一到笫四MOS晶體管是NMOS，第五和笫六晶體管MOS晶體管是PMOS晶體管。
13.根據(jù)權(quán)利要求10所述的時間數(shù)字轉(zhuǎn)換器，其中第一預(yù)充電單元包含利用第一檢測信號門控的第一PMOS晶體管以及第二預(yù)充電單元包含利用第二檢測信號門控的第二PMOS晶體管。
14.根據(jù)權(quán)利要求9所述的時間數(shù)字轉(zhuǎn)換器，其中最終鎖存電路包含鎖存器，用于響應(yīng)于第一和笫二檢測信號產(chǎn)生第一和笫二輸出信號；第一預(yù)充電單元，用于響應(yīng)于第一檢測信號預(yù)充電第一輸出信號；以及第二預(yù)充電單元，用于響應(yīng)于第二檢測信號預(yù)充電第二輸出信號。
15.根據(jù)權(quán)利要求14所述的時間數(shù)字轉(zhuǎn)換器，其中鎖存器包含第一MOS晶體管，利用第二輸出信號門控，具有的第一結(jié)用于產(chǎn)生第一輸出信號；第二MOS晶體管，利用第一輸出信號門控，具有的第一結(jié)用于產(chǎn)生第二輸出信號；第三MOS晶體管，連接在第一MOS晶體管的第二結(jié)和地電位之間，利用第一檢測信號門控；第四MOS晶體管，連接在第二MOS晶體管的第二結(jié)和地電位之間，利用第二檢測信號門控；第五MOS晶體管，連接在第一MOS晶體管的第一結(jié)和電源電壓之間，利用第二輸出信號門控；以及第六MOS晶體管，連接在第二MOS晶體管的第一結(jié)和電源電壓之間，利用第一輸出信號門控。
16.根據(jù)權(quán)利要求15所述的時間數(shù)字轉(zhuǎn)換器，其中第一到笫四MOS晶體管是NMOS，第五和笫六晶體管MOS晶體管是PMOS晶體管。
17.根據(jù)權(quán)利要求14所述的時間數(shù)字轉(zhuǎn)換器，其中第一預(yù)充電單元包含利用第一檢測信號門控的第一PMOS晶體管以及第二預(yù)充電單元包含利用第二檢測信號門控的第二PMOS晶體管。
18.一種集成電路，具有用于產(chǎn)生與輸入基準時鐘信號同步的內(nèi)部時鐘信號的鎖定電路，其中內(nèi)部時鐘信號是當在鎖定電路輸出端的起始內(nèi)部時鐘信號延遲預(yù)定時間時得到的信號，在該預(yù)定時間內(nèi)起始內(nèi)部時鐘信號由該輸出端發(fā)送到在該輸出端預(yù)定距離處的一個電路的輸入端，該鎖定電路包含內(nèi)部時鐘信號發(fā)生器，用于(i)響應(yīng)于基準時鐘信號和反饋信號之間的相位差將基準時鐘信號延遲第一延遲時間，控制該反饋信號使之具有與內(nèi)部時鐘信號相同的相位，以及(ii)根據(jù)經(jīng)延遲的基準時鐘信號產(chǎn)生預(yù)時鐘信號和反饋信號；可變延遲電路，用于(i)響應(yīng)于預(yù)定延遲控制信號組將預(yù)時鐘信號延遲第二延遲時間，以及(ii)產(chǎn)生起始內(nèi)部時鐘信號；以及時間數(shù)字轉(zhuǎn)換器，用于產(chǎn)生該用于控制可變延遲電路的延遲控制信號組，以降低反饋信號和內(nèi)部時鐘信號之間的相位差。
19.根據(jù)權(quán)利要求18所述的鎖定電路，其中還包含第一和笫二開關(guān)，分別由內(nèi)部時鐘信號和反饋信號驅(qū)動，能使該第一和笫二開關(guān)導(dǎo)通預(yù)定一段時間，以將輸出信號提供到時間數(shù)字轉(zhuǎn)換器。
20.根據(jù)權(quán)利要求18所述的鎖定電路，其中內(nèi)部時鐘信號發(fā)生器包含相位檢測器，用于檢測基準時鐘信號和反饋信號之間的相位差及產(chǎn)生與該相位差對應(yīng)的相位差信號；延遲單元，用于將基準時鐘信號延遲第一延遲時間，以產(chǎn)生延遲時鐘信號，其中利用相位差信號控制第一延遲時間，以降低基準時鐘信號和反饋信號的之間的相位差；時鐘驅(qū)動器，由延遲時鐘信號驅(qū)動，用于產(chǎn)生預(yù)時鐘信號和輔助時鐘信號；以及鏡像延遲電路，用于將輔助時鐘信號延遲第三延遲時間，以產(chǎn)生反饋信號，該第三延遲時間反映由預(yù)時鐘信號到內(nèi)部時鐘信號的延遲時間。
21.根據(jù)權(quán)利要求20所述的鎖定電路，其中預(yù)時鐘信號和輔助時鐘信號是相同信號。
22.根據(jù)權(quán)利要求18所述的鎖定電路，其中時間數(shù)字轉(zhuǎn)換器將內(nèi)部時鐘信號和反饋信號之間的相位差轉(zhuǎn)換為數(shù)字信號以產(chǎn)生延遲控制信號組。
23.根據(jù)權(quán)利要求22所述的鎖定電路，其中時間數(shù)字轉(zhuǎn)換器包含多個第一相位比較器，用于順序延遲內(nèi)部時鐘信號和將所延遲的信號和反饋信號相比較；以及多個第二相位比較器，用于順序延遲反饋信號和將所延遲的信號和內(nèi)部時鐘信號相比較；其中延遲控制信號組由第一相位比較器和第二相位比較器的輸出信號組成。
24.根據(jù)權(quán)利要求18所述的鎖定電路，其中時間數(shù)字轉(zhuǎn)換器包含第一延遲鏈路，用于延遲第一輸入信號；第二延遲鏈路，用于延遲第二輸入信號；第一相位比較器，用于產(chǎn)生輸出信號，該輸出信號的邏輯狀態(tài)依分別通過第一相位比較器的第一和第二輸入端輸入的第一延遲鏈路的輸出信號和第二輸入信號之間的相位差的符號而變化；以及第二相位比較器，用于產(chǎn)生輸出信號，該輸出信號的邏輯狀態(tài)依分別通過第二相位比較器的第一和第二輸入端輸入的第二延遲鏈路的輸出信號和第一輸入信號之間的相位差的符號而變化。
25.根據(jù)權(quán)利要求24所述的時間數(shù)字轉(zhuǎn)換器，其中第一和笫二相位比較器均包含預(yù)鎖存電路，用于分別響應(yīng)于通過第一和笫二輸入端輸入的輸入信號產(chǎn)生第一和第二檢測信號，其中在由其中一個相位領(lǐng)先的輸入信號躍變到第一狀態(tài)到其中一個相位滯后的輸入信號躍變到第二狀態(tài)的間隔期間，激活第一和笫二檢測信號的其中一個；以及最終鎖存電路，用于將在第一和笫二檢測信號的之中被激活的信號鎖存和反相鎖存，以產(chǎn)生第一和笫二鎖存信號。
26.根據(jù)權(quán)利要求25所述的時間數(shù)字轉(zhuǎn)換器，其中預(yù)鎖存電路包含鎖存器，用于(i)產(chǎn)生第一檢測信號，響應(yīng)于通過第一輸入端輸入的信號躍變到第一狀態(tài)而被激活，以及然后響應(yīng)于通過第二輸入端輸入的信號躍變到第二狀態(tài)而被去激活，通過第一輸入端輸入的信號的相位領(lǐng)先于通過第二輸入端輸入的信號的相位，(ii)產(chǎn)生第二檢測信號，響應(yīng)于通過第二輸入端輸入的信號躍變到第一狀態(tài)而被激活，以及然后響應(yīng)于通過第一輸入端輸入的信號躍變到第二狀態(tài)而被去激活，通過第二輸入端輸入的信號的相位領(lǐng)先于通過第一輸入端輸入的信號的相位；以及第一和第二預(yù)充電單元，分別用于預(yù)充電第一和笫二檢測信號。
27.根據(jù)權(quán)利要求26所述的時間數(shù)字轉(zhuǎn)換器，其中該鎖存器包含第一MOS晶體管，利用通過第一輸入端輸入的輸入信號門控，具有的第一結(jié)用于產(chǎn)生第一檢測信號；第二MOS晶體管，利用通過第二輸入端輸入的輸入信號門控，具有的第一結(jié)用于產(chǎn)生第二檢測信號；第三MOS晶體管，連接在第一MOS晶體管的第二結(jié)和地電位之間，利用第二檢測信號門控；第四MOS晶體管，連接在第二MOS晶體管的第二結(jié)和地電位之間，利用第一檢測信號門控；第五MOS晶體管，連接在第一MOS晶體管的第一結(jié)和電源電壓之間，利用第二檢測信號門控；以及第六MOS晶體管，連接在第二MOS晶體管的第一結(jié)和電源電壓之間，利用第一檢測信號門控。
28.根據(jù)權(quán)利要求27所述的時間數(shù)字轉(zhuǎn)換器，其中第一到笫四MOS晶體管是NMOS，第五和笫六晶體管MOS晶體管是PMOS晶體管。
29.根據(jù)權(quán)利要求26所述的時間數(shù)字轉(zhuǎn)換器，其中第一預(yù)充電單元包含利用第一檢測信號門控的第一PMOS晶體管以及第二預(yù)充電單元包含利用第二檢測信號門控的第二PMOS晶體管。
30.根據(jù)權(quán)利要求25所述的時間數(shù)字轉(zhuǎn)換器，其中最終鎖存電路包含鎖存器，用于響應(yīng)于第一和笫二檢測信號產(chǎn)生第一和笫二輸出信號；第一預(yù)充電單元，用于響應(yīng)于第一檢測信號預(yù)充電第一輸出信號；以及第二預(yù)充電單元，用于響應(yīng)于第二檢測信號預(yù)充電第二輸出信號。
31.根據(jù)權(quán)利要求30所述的時間數(shù)字轉(zhuǎn)換器，其中鎖存器包含第一MOS晶體管，利用第二輸出信號門控，具有的第一結(jié)用于產(chǎn)生第一輸出信號；第二MOS晶體管，利用第一輸出信號門控，具有的第一結(jié)用于產(chǎn)生第二輸出信號；第三MOS晶體管，連接在第一MOS晶體管的第二結(jié)和地電位之間，利用第一檢測信號門控；第四MOS晶體管，連接在第二MOS晶體管的第二結(jié)和地電位之間，利用第二檢測信號門控；第五MOS晶體管，連接在第一MOS晶體管的第一結(jié)和電源電壓之間，利用第二輸出信號門控；以及第六MOS晶體管，連接在第二MOS晶體管的第一結(jié)和電源電壓之間，利用第一輸出信號門控。
32.根據(jù)權(quán)利要求31所述的時間數(shù)字轉(zhuǎn)換器，其中第一到笫四MOS晶體管是NMOS，第五和笫六晶體管MOS晶體管是PMOS晶體管。
33.根據(jù)權(quán)利要求30所述的時間數(shù)字轉(zhuǎn)換器，其中第一預(yù)充電單元包含利用第一檢測信號門控的第一PMOS晶體管以及第二預(yù)充電單元包含利用第二檢測信號門控的第二PMOS晶體管。
34.一種鎖定方法，用于產(chǎn)生與輸入基準時鐘信號同步的內(nèi)部時鐘信號，該鎖定方法包含以下步驟將基準時鐘信號延遲第一延遲時間，該第一延遲時間與基準時鐘信號和反饋信號之間的相位差相對應(yīng)，控制該反饋信號使之具有與內(nèi)部時鐘信號相同的相位；根據(jù)經(jīng)延遲的基準時鐘信號產(chǎn)生起始內(nèi)部時鐘信號和輔助時鐘信號；將輔助時鐘信號延遲第二延遲時間；產(chǎn)生反饋信號；檢測內(nèi)部時鐘信號和反饋信號之間的相位差；將內(nèi)部時鐘信號和反饋信號之間的相位差轉(zhuǎn)換為數(shù)字信號；根據(jù)該數(shù)字信號產(chǎn)生預(yù)定延遲控制信號組；以及根據(jù)延遲控制信號組控制笫二延遲時間以降低反饋信號和內(nèi)部時鐘信號之間的相位差。
全文摘要
提供一種具有鎖定電路的集成電路和利用該鎖定電路的方法。該鎖定電路包含時間數(shù)字轉(zhuǎn)換器。時間數(shù)字轉(zhuǎn)換器包含按照預(yù)定間隔延遲2個輸入信號中之一的第一和第二延遲鏈路。還包含將延遲信號和另一信號比較以產(chǎn)生數(shù)字信號的第一和第二相位檢測器。鎖定電路將反饋信號和內(nèi)部時鐘信號之間的相位差轉(zhuǎn)換為延遲控制信號組。該延遲控制信號組控制鏡像延遲電路的延遲時間使反饋信號和內(nèi)部時鐘信號之間的相位差迅速降至最小。
文檔編號H03L7/00GK1274200SQ0010855
公開日2000年11月22日 申請日期2000年5月15日 優(yōu)先權(quán)日1999年5月15日
發(fā)明者李東潤, 鄭起旭 申請人:三星電子株式會社