專利名稱：邏輯電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種在CMOS半導(dǎo)體在集成電路等中使用的邏輯電路，特別涉及作為具有用于將與一個同步信號、即觸發(fā)信號同步工作的1位存儲元件的功能和位于其數(shù)據(jù)輸入端的一系列邏輯門的功能打包組合成一個單元的嵌入邏輯功能的觸發(fā)器的邏輯電路。
集成電路通常通過組合多個邏輯門執(zhí)行邏輯工作并且將生成的結(jié)果存儲到一個觸發(fā)器中以用于下一個周期的工作。
例如，在諸如時序電路和流水線的集成電路中非常通用的結(jié)構(gòu)也是由一個觸發(fā)器和在其數(shù)據(jù)輸入端安排的一個或多個邏輯門構(gòu)成的。
下面，將解釋由一個觸發(fā)器和在其數(shù)據(jù)輸入端排列的一個或多個邏輯門構(gòu)成的電路的第一到第四個傳統(tǒng)的例子。
第一傳統(tǒng)的例子

圖1示出了利用靜態(tài)CMOS邏輯電路10實現(xiàn)的一個觸發(fā)器和在其數(shù)據(jù)輸入端安排的邏輯門的一般結(jié)構(gòu)。
如圖1所示，所希望的邏輯功能是通過組合邏輯電路LC11實現(xiàn)的。其邏輯功能輸出端F11被提供給觸發(fā)器FF11的數(shù)據(jù)輸入端D。
在觸發(fā)器FF11中，和同步信號CLK同步地取出輸入D的值并從數(shù)據(jù)輸出端Q輸出。
圖2的電路示出了觸發(fā)器F11的晶體管層。
圖2所示的觸發(fā)器FF11以使用在John p.Uyemura，CMOS電路設(shè)計，kluwerAcademic Publishers,pp.278-281,1999披露的CMOS晶體管門的主-從型觸發(fā)器為基礎(chǔ)并且在當(dāng)前被廣泛使用。
具體地說，圖2所示的觸發(fā)器FF11具有反相器INV11到INV18和CMOS傳輸門TMG11和TMG12。
另外，圖3的電路示出了組合邏輯電路LC11結(jié)構(gòu)的一個例子。
邏輯電路LC11具有一個2-輸入異或門(EXOR)ER11、一個2-輸入異或非門(EXNOR)ENR11和一個2-輸入與非門NA11。
圖3所示的邏輯電路示出了下述情況，即，實現(xiàn)邏輯功能F=A(+){(B(+)C)·D}的情況。
第二傳統(tǒng)的例子另外，已經(jīng)披露了將一個觸發(fā)器和位于其數(shù)據(jù)輸入端的一系列邏輯門的功能組合到一個包中的思想。
和第一個例子一樣，存在一種AMD.co的PDN(下拉網(wǎng)絡(luò))的安裝型觸發(fā)器(下面簡稱之為“PDN-F/F”(參看Dteven Hesley等人的“7th-Generation x86Microprocessor”,ISSCCDigest of Technical papers,pp.92-93,February1999,或Alisa Scherer等人的“An Out-of order Three-Way Superscalar Multimedia F1oating-Point”,ISSCC Digest of Technical papers,pp.282-283,Fe bruary1999)。
圖4的電路示出了PDN-F/F的一般結(jié)構(gòu)，圖5的電路示出了一個用于安裝一個多路復(fù)用器的邏輯功能的PDN-F/F邏輯電路的結(jié)構(gòu)的例子。
PDN-F/F邏輯電路20是由包括P-溝道MOS(PMOs)晶體管PT21和PT22和n-溝道MOS(NMOS)晶體管NT11到NT13的動態(tài)電路單元21以及包括其輸入和輸出彼此互聯(lián)以構(gòu)成一個鎖存器的反相器INV21和INV22的靜態(tài)電路單元22和輸出使用的反相器INV23構(gòu)成的。
如上所述，PDN是“下拉網(wǎng)絡(luò)”的縮寫并且通常被稱之為NMOS單干線型邏輯樹23。
在這種系統(tǒng)中，動態(tài)邏輯單元21評估所述邏輯，它的值被靜態(tài)電路單元22的鎖存器保存。
所述PDN-F/F邏輯電路20的特征在于將被輸入給PMOS晶體管PT21和NMOS晶體管NT21的脈沖時鐘PCLK必須是一個和全局同步信號CLK上升沿同步的短脈沖。
所述脈沖時鐘PCLK是由圖5所示的脈沖發(fā)生器24產(chǎn)生的。
所述脈沖發(fā)生器24是由被輸入有反相時鐘信號CLK_X的反相器INV24、串聯(lián)連接在電源電壓VDD的電源線和地之間且其柵極被提供有反相器INV24的輸出的PMOS晶體管PT23和NMOS晶體管NT24和NT25、被輸入有PMOS晶體管PT23和NMOS晶體管NT24的漏極連接點電位和使能信號ENB的2-輸入與非門NA21、被輸入有與非門NA21的輸出和反相時鐘信號CLK_X的2-輸入或非門NR21構(gòu)成的。
當(dāng)所述脈沖時鐘PCLK具有邏輯“0”時，內(nèi)部結(jié)點F被初始化為“1”。
當(dāng)所述脈沖時鐘PCLK變成邏輯“1”時，在邏輯樹(PDN)23中評估所述邏輯，并且結(jié)點F變化。這個變化經(jīng)過由PMOS晶體管PT22和NMOS晶體管NT23和NT24構(gòu)成的動態(tài)反相器傳輸給包括反相器INV21和INV22的鎖存器22a。在這個周期期間，所述輸入信號不必須變化。
在所述PDN-F/F邏輯電路20中重要的事情是必須精確控制所述脈沖時鐘PCLK變成邏輯“0”的時間。
這個時間必須是一個足以使結(jié)點F的電位從邏輯“1”變成邏輯“0”的最短時間。
如果這個時間太短，那么，結(jié)點F的電位在沒有充分變化成邏輯“0”的同時會再次返回到邏輯“1”，因此，所述邏輯不能被正確評估。但是，如果這個時間太長，那么，輸入信號不能變化的周期時間太長。
作為在一個工作時間處輸入不必變化的時間周期，即使是在一般的觸發(fā)器中，也存在一個設(shè)置時間和保持時間。通常認(rèn)為較短的時間意味著較好的性能。
在PDN-F/F邏輯電路20中，脈沖時鐘PCLK變成邏輯“1”的時間周期直接與設(shè)置時間和保持時間相關(guān)，所以，所述脈沖時鐘PCLK的寬度最好較短。
圖5所示產(chǎn)生脈沖時鐘PCLK的脈沖發(fā)生器的特征在于所述脈沖時鐘PCLK的適當(dāng)寬度是通過NMOS晶體管NT24和NT25獲得的。
當(dāng)PDN、即邏輯樹23在尺寸方面變成了3個NMOS時，即如果除了NMOS晶體管NT24和NT25以外還串聯(lián)附加了另一個NMOS晶體管，那么，在所述脈沖發(fā)生器24中可以產(chǎn)生三個NMOS的延遲作用。
可以認(rèn)為，PDN-F/F邏輯電路20的主要目標(biāo)是實現(xiàn)高速邏輯電路。
通常，由動態(tài)邏輯電路實現(xiàn)的電路的速度要高于由靜態(tài)邏輯電路實現(xiàn)的電路的速度。
另外，在PDN-F/F邏輯電路20中，為了縮短與所述邏輯功能輸入端相關(guān)的設(shè)置時間和保持時間，所述主鎖存器與所述邏輯樹被相互結(jié)合在一起。
第三傳統(tǒng)的例子作為將位于其數(shù)據(jù)輸入端的一個觸發(fā)器和一系列邏輯門的功能相互組合成一個包的思想的第二個例子，描述了一個以讀出放大器為基礎(chǔ)的觸發(fā)器(此后簡稱之為“SA-F/F”)(見BorivojeNikolic等人的“以讀出放大器為基礎(chǔ)的觸發(fā)器”，ISSCC Digest of Technical papers,PP.282-283,February1999或R.Stephany等人的“200MHZ32b0.5WCMOSRISC微處理器”，TSSCCDigest of Technical papers,PP.238-239 Fe bruary 1998)。
圖6的電路示出了SA-F/F的一般結(jié)構(gòu)，圖7的電路示出了安裝一個多路復(fù)用器的邏輯功能的SA-F/F邏輯電路的結(jié)構(gòu)的具體例子。
SA-F/F邏輯電路30由包括NMOS晶體管NT301到NT316的NMOS雙干線型邏輯樹31、一個用于控制將所述NMOS雙干線型邏輯樹31與時鐘信號CLK同步地連接到地的NMOS晶體管NT31、一個由PMOS晶體管PT31到PT34和NMOS晶體管NT32到NT34構(gòu)成的讀出放大器32和一個由與非門NA31和NA32構(gòu)成的與非型SR鎖存器33構(gòu)成。
注意，在所述讀出放大器32中的NMOS晶體管NT34的柵極被連接到電源電壓VDD的電源線并總是處于導(dǎo)通狀態(tài)。
在SA-F/F邏輯電路30中，當(dāng)同步信號CLK為邏輯“0”時，由讀出放大器32的PMOS晶體管PT31和PT32執(zhí)行予充電。借此，邏輯輸入結(jié)點TH和TH_X相對于SR鎖存器33都變成邏輯“1”并保持其輸出。
邏輯樹31經(jīng)過NMOS晶體管NT32和NT33將邏輯輸入F和F_X予充電到低于邏輯“1”電位NMOS晶體管閾值的量。
此時，由NMOS晶體管NT31被截止，所以，沒有流經(jīng)電流流過。
當(dāng)時鐘信號CLK變成邏輯“1”時，PMOS晶體管PT31和PT32變成截止，NMOS晶體管NT31變成導(dǎo)通，開始執(zhí)行邏輯評估。
根據(jù)所述輸入信號，在邏輯樹31中形成了與讀出放大器32相關(guān)的邏輯輸入結(jié)點TF和TF-X中的一個接地的路徑。這里，假設(shè)它是邏輯輸入結(jié)點TF側(cè)。
在這種情況下，邏輯輸入結(jié)點TF的電位迅速下降到邏輯“0”。
這里，讀出放大器32的NMOS晶體管NT34總是處于導(dǎo)通狀態(tài)并類似于一個實際的電阻，因此，在邏輯輸入結(jié)點TF X處的電荷經(jīng)過NMOS晶體管NT34流向邏輯輸入結(jié)點TF側(cè)。
因此，邏輯輸入結(jié)點F_X的電位在邏輯輸入F之后稍有延遲地也下降到“0”。
最后，邏輯輸入F和F_X的電位都下降到邏輯“0”電位，但是，邏輯輸出H和H_X并沒有都下降到邏輯“0”電位。這里，假設(shè)H=0和H_X=1。
當(dāng)邏輯輸入F首先變成邏輯“0”時，所述邏輯輸出H也經(jīng)過NMOS晶體管NT32變成邏輯“0”。
但是，在所述電位稍有下降之后，邏輯輸出結(jié)點TH_X恢復(fù)成邏輯“1”。這是由于邏輯輸入F稍早地下降到邏輯”0”，PMOS晶體管PT34變成導(dǎo)通和電荷被提供給邏輯輸入結(jié)點TH_X。由于這個原因，PMOS晶體管PT33和NMOS晶體管NT33截止，PMOS晶體管PT34和NMOS晶體管NT32變成導(dǎo)通，和在邏輯輸出結(jié)點TH和TH_X處保持一個穩(wěn)定周期的邏輯電位狀態(tài)。
這兩個邏輯輸出H和H_X也被輸入給SR鎖存器33，因此，所述邏輯功能的評估結(jié)果被插入并輸出給SR鎖存器33。
即使在此之后的輸入信號中發(fā)生變化和在邏輯樹31中接地的路徑被從邏輯輸入F變化到F_X，也不會對工作產(chǎn)生影響。
這是因為NMOS晶體管NT33已經(jīng)變成截止和結(jié)點TH_X的電荷將不流向邏輯輸入結(jié)點TF_X一側(cè)。到達(dá)邏輯輸入結(jié)點TF X的接地路徑仍然僅僅經(jīng)過NMOS晶體管NT34和NT32將結(jié)點TH的電位固定在邏輯“0”。
可以認(rèn)為所述SA-F/F邏輯電路30的主要目標(biāo)也是以與PDN-F/F邏輯電路20相同的方式實現(xiàn)高速邏輯電路。
所述SA-F/F邏輯電路30利用所述動態(tài)邏輯電路以與所述PDN-F/F邏輯電路相同的方式評估邏輯功能并將一個讀出放大器和主鎖存器組合在一起以便縮短與所述邏輯功能的輸入端相關(guān)的設(shè)置時間和保持時間。
第四傳統(tǒng)的例子與和將位于其數(shù)據(jù)輸入處的一個觸發(fā)器和一系列邏輯門的功能組合成一個包的思想的第三實施例相同，描述了一個差動電流開關(guān)邏輯(此后稱之為“DCSL”)電路(見DineshSomasekhar等人的“差動電流開關(guān)邏輯低功耗DCVS邏輯家族”，IEEE JSSC vol.31,no.7,pp.981-991,July1996)。
圖8的電路示出了DCSL的一般結(jié)構(gòu)。
DCSL電路40是以和SA-F/F邏輯電路30相同的方式由NMOS雙干線邏輯樹部分41、由PMOS晶體管PT41到PT43和NMOS晶體管NT41到NT45構(gòu)成的讀出放大器單元42和由或非門NR41和NR42構(gòu)成的或非型SR鎖存器43構(gòu)成的。
在同一個文本中，建議了(pp.983,圖4到圖6)三種讀出放大器(DCSL1、DCSL2和DCSL3)。這里，將描述所述DCSL3。另外，如在該文本中描述的，所述DCSL本身是一個涉及新動態(tài)邏輯電路、特別是一個讀出放大器構(gòu)成方法的建議并且不以實現(xiàn)具有嵌入邏輯功能的觸發(fā)器為目標(biāo)。但是，同一個文本的pp.986、圖12引入了“被鎖存的DCSL輸出狀態(tài)”和建議實現(xiàn)具有嵌入功能的觸發(fā)器的方法。
與所述SA-F/F邏輯電路不同，在DCSLDCSL3)電路40中，作為觸發(fā)器工作的的初始狀態(tài)，讀出放大器41的邏輯輸出H和H_X的電位被設(shè)置在所述NMOS晶體管閾值的附近。所述電位被作為邏輯“0”處理以便用于后面以它們基準(zhǔn)的邏輯門。
在所述觸發(fā)器工作的初始狀態(tài)中，反相時鐘信號CLK_X被提供為邏輯“1”，PMOS晶體管PT41截止和NMOS晶體管NT45變成導(dǎo)通。
由于NMOS晶體管NT45變成導(dǎo)通，內(nèi)部結(jié)點TH和TH_X被短路。這意味著NMOS晶體管NT41、NT42、NT43和NT44的柵極和漏極被短路。
其柵極和漏極被短路的MOS晶體管等效于一個二極管。
這里，將考慮在反相時鐘CLK_X變成邏輯“1”之前結(jié)點TH和TH_X的邏輯電位是
的情況。在這種情況下，正電荷被存儲在結(jié)點TH_X處。
當(dāng)反相時鐘信號CLK_X變成邏輯“1”和發(fā)生由NMOS晶體管NT45引起的短路時，在結(jié)點TH_X處的電荷開始流向結(jié)點TH從而導(dǎo)致平衡分布。
此時，如果所述電荷沒有流向任何地方，則兩個結(jié)點TH和TH_X的電位變成電源電壓VDD的一半。
但是，如上所述，此時NMOS晶體管NT41、NT42、NT43和NT44已經(jīng)等效于一個二極管，因此，有電流流動，直到所述二極管兩端之間的電使差變得基本等于所述NMOS晶體管的閾值為止。
具體電說，電流經(jīng)過NMOS晶體管NT41和NT42流到地，同時，電流經(jīng)過NMOS晶體管NT43和NT44流到邏輯樹41的邏輯輸出結(jié)點TF和TF_X。
利用這種方式，結(jié)點TH和TH_X的電位變得基本等于所述NMOS晶體管的閾值。
此時，即使邏輯樹41的結(jié)點TF和TF_X中的一個具有到地的路徑，從結(jié)點TH和TH_X也沒有電流流出。
這是因為加到NMOS晶體管NT43和NT44的柵極的電壓位于NMOS晶體管的閾值附近和所述晶體管已經(jīng)被截止。
因此，在結(jié)點TF和TF_X處的電位變得不穩(wěn)定。但是，在大多數(shù)情況下，它們變成接近邏輯“0”的值。
結(jié)點TH和TH_X的電位位于所述NMOS晶體管的閾值附近。它們被作為邏輯“0”處理，從而使或非型SR鎖存器442保持它們的輸出。
反相時鐘信號CLK_X變成邏輯“0”(這等效于時鐘信號CLK的上升)，和開始邏輯評估。
在這種情況下，NMOS晶體管NT45截止，因此不會出現(xiàn)短路狀態(tài)，PMOS晶體管PT41變成導(dǎo)通，和電流開始流動。
由于在所述NMOS晶體管閾值附近的電壓沒有被加到PMOS晶體管PT42和PT43的柵極上，所以，PMOS晶體管PT42和PT43開始導(dǎo)通狀態(tài)。
因此，電荷經(jīng)過PMOS晶體管PT41、PT42和PT43提供給結(jié)點TH和TH_X。由于在所述NMOS晶體管閾值附近的電壓已經(jīng)被加到所述柵極上(即結(jié)點TH和TH_X)，所以NMOS晶體管NT43和NT44開始截止?fàn)顟B(tài)。
電荷被提供給結(jié)點TH和TH_X，這些結(jié)點的電位上升，NMOS晶體管NT43和NT44開始微弱導(dǎo)通。
利用與所述SA-F/F邏輯電路相同的方式，通過組合所述輸入信號總是可以在所述邏輯樹的邏輯輸出結(jié)點TF和TF_X的一個當(dāng)中形成到地的路徑。這里假設(shè)是結(jié)點TF。
電流從結(jié)點TH經(jīng)過開始變得微弱導(dǎo)通的NMOS晶體管NT43流向結(jié)點TF。已經(jīng)開始上升的結(jié)點TH的電位下降到完全邏輯“0”的電位。
由于結(jié)點TH變成完全邏輯“0”電位，所以PMOS晶體管PT43變得完全導(dǎo)通，和NMOS晶體管NT42和NT45變得完全截止。
由于這個原因，結(jié)點TH_X迅速達(dá)到完全邏輯“1”電位。另外，同時，PMOS晶體管PT42變得完全截止，NMOS晶體管NT41和NT43變得完全導(dǎo)通。
借此，在結(jié)點TH和TH_X處保持穩(wěn)定周期的電位狀態(tài)。與這兩個結(jié)點的電位對應(yīng)的邏輯輸出H和H_X也是所述SR鎖存器43的輸入，因此，邏輯功能的評估結(jié)果被插入和輸出給所述SR鎖存器43。
即使在此后的輸入信號中發(fā)生變化并且在所述邏輯樹41中到地的路徑從結(jié)點TF改變?yōu)門F_X，對所述工作也不會產(chǎn)生影響。
NMOS晶體管NT44已經(jīng)變成截止和電流將不從結(jié)點TH_X流向結(jié)點TE_X。另外，即使結(jié)點TF不再具有到地的路徑，NMOS晶體管NT41也已經(jīng)變成導(dǎo)通和并將結(jié)點TH保持在完全邏輯“0”。
DCSL電路40的目標(biāo)之一是以和所述SA-F/F邏輯電路相同的方式實現(xiàn)高速邏輯電路。另外，同時實現(xiàn)減少功耗也是主要目標(biāo)之一。
在DCSL電路40中，流入邏輯樹41的電流受NMOS晶體管NT43和NT44的控制。
如上所述，在邏輯評估處理中變成邏輯“1”一側(cè)處的NMOS晶體管變成截止。
為此，邏輯樹41的邏輯輸出結(jié)點TF和TF_X的電位僅僅從邏輯“0”電位開始稍有上升。邏輯樹41的邏輯輸出結(jié)點TF和TF_X電位幅值的稍微上升意味著所述邏輯樹內(nèi)結(jié)點的電位幅值還是小于這個幅值。
功耗與所述邏輯幅值的平方成正比，因此，所述邏輯樹部分的功耗與使用同一NMOS雙干線型邏輯樹的SA-F/F邏輯電路的功耗相比較非常小。
另外，在所述SA-F/F邏輯電路中，所述邏輯樹越高，到達(dá)最后確定所述邏輯的時間就越長。
但是，在DCSL電路中，邏輯確定時間對所述邏輯樹高度的依賴較少(上述文本，pp.948,圖18)。這也是因為在太大電流流入邏輯樹41之前NMOS晶體管NT42和NT44變成截止的緣故。
在邏輯樹41的邏輯輸出結(jié)點TF和TF_X波動太大之前在讀出放大器42一側(cè)確定所述邏輯，因此，與邏輯樹結(jié)點具有較大波動的SA-F/F邏輯電路比較，所述DCSL電路的固有特生就是能夠承受所述邏輯樹高度的影響。
但是，上述第一到第四傳統(tǒng)電路具有下述問題。
第一傳統(tǒng)例子的問題如第一傳統(tǒng)例子解釋的靜態(tài)CMOS邏輯電路的問題之一是由于誤動作而引起的大功耗。
“誤動作”的思想是指在所述組合邏輯電路的一個輸出結(jié)點或中間結(jié)點處瞬間發(fā)生的錯誤信號傳輸。
在所述CMOS邏輯電路中，其功耗P是由下述等式給出的，其中，信號頻率是f，柵電容、互聯(lián)電容等是C，信號幅值電位是V
P=f·C·V2…(1)當(dāng)發(fā)生誤動作時，所述信號頻率看上去變得很大，功耗根據(jù)上述等式(1)的關(guān)系增加。
下面，參看圖9A和9B解釋發(fā)生誤動作后的情況。
在圖9A和9B中，假設(shè)輸入信號A、B、C和D的初始邏輯電位是“0”、“0”、“1”和“1”，邏輯功能輸出F的邏輯電位被固定為“1”。另外假設(shè)所述輸入信號不在A、B、C和D處同時發(fā)生，而是按照A、B、C和D的順序發(fā)生。
當(dāng)所述輸入信號A變成邏輯“1”時，邏輯電路LC11的邏輯功能輸出F11移到邏輯“0”。接著，當(dāng)輸入信號B變成邏輯“1”時，邏輯功能輸出F11移到邏輯“1”。另外，當(dāng)輸入信號C變成邏輯“0”時，邏輯功能輸出F11移到邏輯“0”。最后，當(dāng)輸入信號D變成邏輯“0”時，邏輯功能輸出F11移到邏輯“1”。這里所執(zhí)行的邏輯功能輸出F11的信號傳輸是根據(jù)在這個例子中輸入信號的變化正確的評估結(jié)果輸出。不存在每秒單獨信號傳輸中包含的錯誤。
但是，邏輯功能輸出F11的初始值是“1”和最后也變成“1”，因此，在這個時間內(nèi)的信號傳輸是不需要的，因此，它仍然被稱之為錯誤的信號。
另外，即使同時發(fā)生輸入信號的傳輸，也可能發(fā)生誤動作。假設(shè)在時間t處所述結(jié)點的電位被表示為A(t)=1。另外，假設(shè)所述邏輯門的輸出是如下的由一個前行輸入確定的R(t)=B(t-1)(+)C(t-1)(2)在等式(2)中，在初始狀態(tài)t=0的情況下，輸入信號A(0)=0，B(0)=0，C(0)=1，D(0)=1，中間結(jié)點R(0)=1，S(0)=0，輸出結(jié)點F(0)=1。當(dāng)t=1時，輸入信號一起移動，輸入信號A(1)=1，B(1)=1、C(1)=0，D(1)=0，中間結(jié)點R(1)=1，S(1)=0，輸出結(jié)點F(1)=1。當(dāng)t=2時，輸入信號A(2)=1，B(2)=1，C(2)=0，D(2)=0，中間結(jié)點R(2)=1，S(2)=^(R(1)·D(1))=1，輸出結(jié)點F(2)=^(A(1)(+)S(1))=0。當(dāng)t=3時，輸入信號A(3)=1，B(3)=1，C(3)=0，D(3)=0，中間結(jié)點R(3)=1，S(3)=^(R(2)·D(2))=1，輸出結(jié)點F(3)=^(A)(2)(+)S(2))=0。此后，它變成恒定。注意＾表示反相。
如上所述，所述邏輯功能輸出以1-0-1的方式移動。即使是同時給出所述輸入信號，也會發(fā)生所述誤動作。
這是由于所述內(nèi)部部分邏輯門的數(shù)量差引起的。作為一個整體的輸入是A、B、C和D，但是，圖3所示邏輯門ENR11本身的輸入是輸入信號A和邏輯門NA11的輸出信號S。在邏輯門ER11由于輸入信號B和C的變化而改變之后信號S發(fā)生變化，因此，信號A和信號S變化的相位沒有變成相等。
因此，當(dāng)觀看所述門的輸入時，在其信號傳輸方面仍然存在信號傳輸?shù)牟町?，其結(jié)果是發(fā)生所述誤動作。
在前述的例子中，在輸入信號方面不存在誤動作。所述誤動作的發(fā)生是由于所述輸入信號和中間信號變化的時間差引起的。這種誤動作將特別被稱之為“發(fā)生誤動作”。
相反，存在某種由包含在所述輸入信號中的誤動作產(chǎn)生的被稱之為“傳播誤動作”的所述誤動作。
在圖9A和9B中，當(dāng)輸入信號D=1時，將被實現(xiàn)的邏輯功能變成F11=A(+)B(+)C。即使是三個輸入信號中的兩個被固定為某個邏輯值，如果在剩余的一個輸入中存在誤動作，在輸出F11處也將發(fā)生誤動作。
例如，當(dāng)在A處發(fā)生誤動作和存在0→1→0的變化時，不考慮原來A=B=C=0的情況，輸出F11也將按照0→1→0變化。
如上所述，產(chǎn)生誤動作的因素首先是因為輸入信號傳輸時間的變化，其次是因為在組合邏輯電路內(nèi)部產(chǎn)生的延遲差引起的輸入傳輸?shù)淖兓?，第三是因為在所述輸入信號中包含的誤動作。
在由于這三種因素引起誤動作的情況下，所述邏輯電路根據(jù)在那個瞬間的輸入信號輸出正確的邏輯值。邏輯電路本身不能確定它在那個瞬間正在輸出一個不正確的值。
為了消除上述第一和第二因素，需要一種向所述內(nèi)部信號線插入用于進(jìn)行調(diào)節(jié)以便使所述信號根據(jù)所述內(nèi)部部分的所有邏輯門輸入而變化的非常精確延遲元件的方法，而為了消除第三個因素，正在考慮一種在判斷所述信號有效/無效的同時使用用于表示用于確定所述邏輯的一位邏輯值的兩個信號線的方法。
但是，由于實現(xiàn)起來非常困難、硬件成本增加和功率損耗大于所述誤動作的減少，所以，這些方法都是很不實際的。
因此，從原理上講，完全消除一般靜態(tài)CMOS邏輯電路中的誤動作是困難的，并且是做不到的。
第二傳統(tǒng)例子的問題如第二傳統(tǒng)例子解釋的PDN-F/F邏輯電路特性中的最大特性是產(chǎn)生所述脈沖時鐘PCLK(圖3中的脈沖發(fā)生器23)的機(jī)理。
從原理上講，如果所述脈沖發(fā)生器24的串聯(lián)連接的NMOS晶體管的數(shù)量(高度)被調(diào)節(jié)為與所述PDN、即所述邏輯樹23的高度相匹配，那么，可以獲得所述脈沖時鐘PCLK的最佳寬度。
但是，實際上，即使所述高度相同，支線方向上的尺寸也是不同的，因此，不可能正確重現(xiàn)脈沖發(fā)生器24內(nèi)PDN中結(jié)點TF變化的速度。支線方向上尺寸的擴(kuò)大意味著所述MOS結(jié)電容和互聯(lián)電容的擴(kuò)大。
另外，當(dāng)脈沖發(fā)生器24作為一個單獨的單元與PDN-F/F邏輯電路的主體分離時，也將具有經(jīng)過在脈沖發(fā)生器24的脈沖時鐘輸出端和PDN-F/F邏輯電路主體的脈沖時鐘輸入端之間的一個互聯(lián)層的金屬互聯(lián)。
在LSI設(shè)計中，通常利用CAD自動形成所述單元的布局和路徑。此時，由所述CAD設(shè)置的單元間的互聯(lián)不是恒定的。預(yù)先預(yù)測它們是非常困難的。
當(dāng)這種設(shè)計技術(shù)被應(yīng)用于PDN-F/F邏輯電路時，對于每個設(shè)計來講，從脈沖發(fā)生器24延伸的脈沖時鐘PCLK的互聯(lián)長度是變化的。金屬互聯(lián)具有寄生電容和其尺寸通常與互聯(lián)長度成正比，因此，對于每個設(shè)計來講，連接到脈沖發(fā)生器24的脈沖時鐘輸出端上的負(fù)載是變化的。
只要所述互聯(lián)負(fù)載發(fā)生變化，所述脈沖時鐘PCLK的寬度也永遠(yuǎn)是變化的。脈沖時鐘PCLK的幅值是直接確定PDN-F/F邏輯電路設(shè)置時間和保持時間的要素。
因此，當(dāng)由所述CAD執(zhí)行布局和設(shè)置路徑時，PDN-F/F邏輯電路將不具有恒定的設(shè)置時間和保持時間。對于用于定時分析的LSI設(shè)計來講，所述設(shè)置時間和保持時間是非常重要的值。如果在實際布局和設(shè)置路徑之前不能發(fā)現(xiàn)正確的值，就決不可能實現(xiàn)所述電路。
相反，當(dāng)脈沖發(fā)生器24與所述PDN-F/F邏輯電路相互組合從而形成一個邏輯單元時，脈沖電路24的電路的大尺寸變成了一個問題。
除了所述邏輯樹不是單干線型而是雙干線型雙邏輯樹以外，SA-F/F邏輯電路不具有與脈沖發(fā)生器24對應(yīng)的任何東西。
在SA-F/F邏輯電路的情況下，所述邏輯樹的電路變成大約是所述尺寸的兩倍，但是，如果考慮到脈沖發(fā)生器24的電路尺寸，所述SA-F/F邏輯電路經(jīng)常會變得更加緊密。
第三傳統(tǒng)例子的問題如第三傳統(tǒng)例子中解釋的SA-F/F邏輯電路的問題是最終確定所述邏輯之前的時間過分依賴于NMOS邏輯樹的電荷放電速度。
圖6所示結(jié)點TF和TF_X被予充電到低于邏輯“1”電位精確到開始所述邏輯評估之前所述閾值量的一個電位。
與開始所述邏輯評估一起，電荷經(jīng)過所述NMOS邏輯樹31放電。兩個結(jié)點TF和TF_X的電位最終都變成邏輯“0”電位，但是它們中的一個總是早于另一個到達(dá)所述邏輯“0”。較早變成邏輯“O”的結(jié)點是與最終確定所述邏輯相關(guān)的一個。
當(dāng)簡單地將變成導(dǎo)通的NMOS晶體管看作是一個電阻時，所述結(jié)點到達(dá)邏輯“0”電位的時間是由接地路徑上NMOS晶體管的電阻R和邏輯樹31內(nèi)的電容分量C確定的。
簡單地說，用于到達(dá)邏輯“0”電位的時間與(總的R·總的C)成正比。當(dāng)NMOS晶體管的柵極寬度是Wn和柵極長度是Ln時，導(dǎo)通電阻R與(Ln/Wn)成正比。
當(dāng)在從所述邏輯樹的終點到地的路徑上晶體管的數(shù)量、即所述邏輯樹的高度是h時，可以認(rèn)為總的R正比于(h/Wn)。這里，通常，Ln是一個由制造處理確定的固定值，這里省略對它的描述。
所述總的C包括邏輯樹31等內(nèi)部的NMOS擴(kuò)散電容并且處于根據(jù)所述邏輯樹的高度單調(diào)增加的關(guān)系。
因此，用于最終確定所述SA-F/F邏輯電路的邏輯的時間通常正比于所述NMOS邏輯樹的高度和通常反比于柵極寬度Wn。
所述邏輯樹的高度基本等于將被實現(xiàn)的邏輯功能的輸入信號量。例如，如果它是一個5-輸入EXOR，則所述邏輯樹的高度變成5。
因此，所述邏輯功能越復(fù)雜(輸入信號數(shù)量越大)，則用于最終確定所述SA-F/F邏輯電路的邏輯的時間就越長。
當(dāng)希望減少用于在這種方式下最終確定所述邏輯的時間拖延時，所述邏輯樹31內(nèi)NMOS晶體管的柵極寬度被制作的比較大，從而使導(dǎo)通電阻R比較小。當(dāng)從驅(qū)動它的柵極端一側(cè)觀看時，所述NMOS晶體管所具有的電容分量正比于(Wn·Ln)。如上所述，功耗正比于所述系統(tǒng)的電容分量。
因此，在SA-F/F邏輯電路30中，不能同時實現(xiàn)速度的增加和功耗的減少。
第四傳統(tǒng)例子的問題如在上述參考中由其本身指出的，如第四傳統(tǒng)例子的DCSL電路40明顯的容易受到電路恒定性中的波動、噪聲等的影響。
在觸發(fā)器工作的初始狀態(tài)中，讀出放大器32內(nèi)結(jié)點TH和TH_X被短路并被初始化為接近所述NMOS閾值的電壓。
當(dāng)反相時鐘信號CLK_X變成邏輯“0”時(當(dāng)所述CLK上升時)，所述兩個結(jié)點被截止，在結(jié)點TH和TH_X的電位中發(fā)生根據(jù)流入所述邏輯樹的結(jié)點TF和TF_X的電流量的差，并且該差值被包括PMOS晶體管PT42和PT43以及NMOS晶體管NT41和NT42的反相器對擴(kuò)展，然后最終確定所述邏輯值。
如果在這個處理中在結(jié)點H或H_X處發(fā)生由于耦合噪聲或其它噪聲引起的不正確電位波動，就可能最終地確定一個錯誤的邏輯值。即使那個不正確的電位波動非常微弱(大約所述邏輯幅值的1/10到1/20)，所述工作開始處的結(jié)點TH和TH_X的電位波動也非常小，因此，所述結(jié)點很容易受它們的影響。
例如，考慮正確的邏輯值確定變成H=0和H_X=1以及在結(jié)點TH留下電位的噪聲被加到它上面的情況。
邏輯樹結(jié)點TF具有接地的路徑。結(jié)點TH上的電荷經(jīng)過NMOS晶體管NT43流動。
但是，加到這個NMOS晶體管NT43的柵極上的電壓除了結(jié)點TH_X的電位以外沒有其它電位并且該電壓略大于所述NMOS晶體管的閾值。
由于這個原因，NMOS晶體管NT43沒有變成充分的導(dǎo)通，和可以認(rèn)為它的傳導(dǎo)阻抗很大。因此，由于噪聲而上升的不正確的電位波動可以被立即減少。在那時結(jié)點TH的電位大于結(jié)點TH_X的電位的情況下，利用讀出放大器42的功能將所述邏輯值規(guī)定為H=0和T_X。
即使當(dāng)沒有耦合噪聲時，由于電路穩(wěn)定性的變化有時也會最終確定一個錯誤的邏輯值。
例如，考慮在所述正確的邏輯值確定變成H=0和H_X=1情況下連接到結(jié)點TH的寄生電容小于連接到結(jié)點TH_X的寄生電容的情況。
在所述觸發(fā)器開始工作時，由于經(jīng)過PMOS晶體管PT41到PF43提供的電荷使兩個結(jié)點的電位都稍有上升。
由于邏輯樹的結(jié)點TF具有一個接地的路徑，所以當(dāng)最終確定了一個正確的邏輯時，結(jié)點TH電位的上升慢于結(jié)點TH_X的上升。
在讀出放大器42中放大以這種方式產(chǎn)生的電位差并最將其被確定為一個正確的邏輯值。
但是，當(dāng)連接到結(jié)點TH和TH_X的寄生電容存在明顯的差別和結(jié)點TH_X很大時，結(jié)點TH_X的上升慢于結(jié)點TH。
最初提供給結(jié)點TH的電荷經(jīng)過NMOS晶體管NT43流向邏輯樹41，所以它必須被保持在低于結(jié)點TH_X的電位。
但是，如上所述，NMOS晶體管NT43沒有被充分導(dǎo)通，它的傳導(dǎo)阻抗被認(rèn)為很大，所以寄生電容的差不能被充分吸收。
在這種方式下，存在一種結(jié)點現(xiàn)象，在該結(jié)點處，本來應(yīng)當(dāng)快速上升的電位錯誤地緩慢上升并最終確定一個錯誤的邏輯值。
即使在電路常數(shù)或耦合噪聲中的一個發(fā)生變化的情況下，它的基本問題仍在于NMOS晶體管NT43和NT44具有分割讀出放大器42和邏輯樹41的功能。
在邏輯確定工作處理中，加到NMOS晶體管NT43和NT44柵極上的電壓略大于所述NMOS晶體管的閾值，因此，這些NMOS晶體管的傳導(dǎo)阻抗被認(rèn)為大于已經(jīng)導(dǎo)通的NMOS晶體管的傳導(dǎo)阻抗。
所述阻抗的量值不能吸收由于耦合噪聲產(chǎn)生的不正確電位波動。
本發(fā)明的一個目的是提供一種邏輯電路，該電路適用于通過良好使用通過組合邏輯樹、讀出放大器和SR鎖存器所獲得的一個動態(tài)邏輯電路的特性消除在靜態(tài)CMOS邏輯電路中發(fā)生的誤動作以降低功耗并能夠?qū)崿F(xiàn)高速工作。
另外，本發(fā)明的第二個目的是提供一種邏輯電路，該邏輯電路提供雙干線型邏輯樹以便舍棄諸如PND-F/F邏輯電路的用于產(chǎn)生具有短脈沖寬度的機(jī)構(gòu)并能夠通過CAD自動布局和布線簡化設(shè)計。
另外，本發(fā)明的第三個目的是提供一種邏輯電路，該電路使得工作速度對所述邏輯樹高度和所述邏輯樹內(nèi)MOS的柵極寬度的依賴程度小于所述SA-F/F邏輯電路的相應(yīng)依賴程度，并且即使是在實現(xiàn)具有很多輸入信號的復(fù)雜邏輯功能的情況下也能夠?qū)崿F(xiàn)高速工作。
另外，本發(fā)明的第四個目的是提供一種邏輯電路，該電路能夠承受電路常數(shù)和耦合噪聲的變化并能夠?qū)崿F(xiàn)比DCSL電路更加穩(wěn)定的工作。
根據(jù)本發(fā)明的第一方面，提供了一種用于與一個同步信號同步輸出邏輯功能評估結(jié)果的邏輯電路，包括形成一個路徑并實現(xiàn)所希望邏輯功能的雙干線型邏輯樹，并且只有一個干線能夠根據(jù)輸入信號經(jīng)過所述路徑到達(dá)一個基準(zhǔn)電位；具有接收所述雙干線型邏輯樹的第一邏輯輸出和第二邏輯輸出的第一邏輯輸入結(jié)點和第二邏輯輸入結(jié)點的讀出鎖存單元；第一邏輯輸出結(jié)點；第二邏輯輸出結(jié)點；在接收指出驅(qū)動的同步信號的基礎(chǔ)上工作并最終根據(jù)由輸入給所述第一邏輯輸出結(jié)點和所述第二邏輯輸出結(jié)點的第一邏輯輸入和第二邏輯輸入擁有的傳導(dǎo)阻抗的差將所述第一邏輯輸出和所述第二邏輯輸出的電位設(shè)置為不同的第一電平和第二電平的讀出放大器；第一轉(zhuǎn)換裝置，用于當(dāng)接收到指出一個空狀態(tài)的同步信號時將所述第一邏輯輸出結(jié)點和所述第二邏輯輸出結(jié)點短路；第二轉(zhuǎn)換裝置，用于根據(jù)控制端的電位電連接或切斷所述第一邏輯輸入結(jié)點和第一邏輯輸出結(jié)點；第三轉(zhuǎn)換裝置，用于根據(jù)所述控制端的電位電連接或切斷所述第二邏輯輸入結(jié)點和所述第二邏輯輸出結(jié)點；和邏輯樹斷開控制裝置，該裝置具有用于將連接到所述第二轉(zhuǎn)換裝置和第三轉(zhuǎn)換裝置的控制端上的電位設(shè)置為至少能夠在指出其中所述邏輯還沒有在所述讀出放大器中被最后確定的空狀態(tài)處在被連接有所述第二和第三轉(zhuǎn)換裝置的兩個端之間進(jìn)行連接的電位的第一設(shè)定裝置，和用于將所述控制結(jié)點的電設(shè)置為至少能夠在其中所述邏輯已經(jīng)在所述讀出放大器中被最后確定的一個狀態(tài)下根據(jù)所述第一邏輯輸出結(jié)點或第二邏輯輸出結(jié)點斷開被連接有所述第二和第三轉(zhuǎn)換裝置的連接的電位的第二設(shè)定裝置；和一個置位和復(fù)位鎖存單元，用于在其置位端接收所述讀出鎖存單元的第一邏輯輸出，在其復(fù)位端接收所述讀出鎖存單元的第二邏輯輸出，并將所述讀出鎖存單元的邏輯輸出保持同步信號一個周期的時間周期。
另外，在本發(fā)明中，所述邏輯樹斷開控制裝置的第一設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到連接狀態(tài)的第一電源電位和所述控制結(jié)點之間并在其控制端接收指出所述空狀態(tài)的同步信號的基礎(chǔ)上變成導(dǎo)通的第四轉(zhuǎn)換裝置，所述邏輯樹斷開控制裝置的第二設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到斷開狀態(tài)的第二電源電位和所述控制結(jié)點之間、具有被連接到所述第一邏輯輸出結(jié)點的控制端和當(dāng)所述第一邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第五轉(zhuǎn)換裝置以及連接在所述第二電源電位和所述控制結(jié)點之間、具有連接到所述第二邏輯輸出結(jié)點的控制端和當(dāng)所述第二邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第六轉(zhuǎn)換裝置。
另外，在本發(fā)明中，所述邏輯樹斷開控制裝置的第一設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到連接狀態(tài)的第一電源電位和所述控制結(jié)點之間并在其控制端接收指出空狀態(tài)的同步信號的基礎(chǔ)上變成導(dǎo)通的第四轉(zhuǎn)換裝置，所述邏輯樹斷開控制裝置的第二設(shè)定裝置包括連接在一個中間結(jié)點和所述控制結(jié)點之間、具有連接到所述第一邏輯輸出結(jié)點的控制端和當(dāng)所述第一邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第五轉(zhuǎn)換裝置，連接在所述中間結(jié)點和所述控制結(jié)點之間、具有連接到所述第二邏輯輸出結(jié)點的控制端和當(dāng)所述第二邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第六轉(zhuǎn)換裝置，以及連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到斷開狀態(tài)的第二電源電位和所述中間結(jié)點之間并且當(dāng)所述第四轉(zhuǎn)換裝置導(dǎo)通時保持在非導(dǎo)通狀態(tài)、當(dāng)所述第四轉(zhuǎn)換裝置保持在非導(dǎo)通狀態(tài)時變成導(dǎo)通狀態(tài)的第七轉(zhuǎn)換裝置。
另外，在本發(fā)明中，所述邏輯樹斷開控制裝置的第一設(shè)定裝置包括串聯(lián)連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到連接狀態(tài)的第一電源電位和一個控制結(jié)點之間并通過在空狀態(tài)下在它們的控制端接收所述第一邏輯輸出結(jié)點的電位和所述第二邏輯輸出結(jié)點的電位變成導(dǎo)通的第四轉(zhuǎn)換裝置和第五轉(zhuǎn)換裝置，和所述邏輯樹斷開控制裝置的第二設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到斷開狀態(tài)的第二電源電位和所述控制結(jié)點之間、具有連接到所述第一邏輯輸出結(jié)點的控制端和當(dāng)所述第一邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第六轉(zhuǎn)換裝置，以及連接在所述第二電源電位和所述控制結(jié)點之間、具有連接到所述第二邏輯輸出結(jié)點的控制端和當(dāng)所述第二邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第七轉(zhuǎn)換裝置。
根據(jù)本發(fā)明的第二方面，提供了一種與一個同步信號同步輸出邏輯功能評估結(jié)果的邏輯電路，包括用于形成一個路徑并實現(xiàn)所希望的邏輯功能的雙干線型邏輯樹，經(jīng)過所述路徑，只有一個干線能夠根據(jù)輸入信號到達(dá)所述基準(zhǔn)電位；具有接收所述雙干線型邏輯樹的第一邏輯輸出和第二邏輯輸出的第一邏輯輸入結(jié)點和第二邏輯輸入結(jié)點的讀出鎖存單元；第一邏輯輸出結(jié)點；第二邏輯輸出結(jié)點；在接收指出所述驅(qū)動的同步信號的基礎(chǔ)上工作并最終根據(jù)輸入給所述第一邏輯輸入結(jié)點和第二邏輯輸入結(jié)點的第一邏輯輸入和第二邏輯輸入擁有的傳導(dǎo)阻抗的差將所述第一邏輯輸出和第二邏輯輸出的邏輯電位設(shè)置為不同的第一電平和第二電平的讀出放大器；第一轉(zhuǎn)換裝置，用于當(dāng)接收指出空狀態(tài)的一個同步信號時短路所述第一邏輯輸出結(jié)點和第二邏輯輸出結(jié)點；第二轉(zhuǎn)換裝置，用于根據(jù)所述控制端的電位電連接或斷開所述第一邏輯輸入結(jié)點和所述第一邏輯輸出結(jié)點；第三轉(zhuǎn)換裝置，用于根據(jù)所述控制端的電位電連接或斷開所述第二邏輯輸入結(jié)點和所述第二邏輯輸出結(jié)點；和一個邏輯樹斷開控制裝置，該裝置具有用于在包括其中所述邏輯還沒有在讀出放大器中被最終確定的空狀態(tài)的狀態(tài)下將連接到所述第二轉(zhuǎn)換裝置和第三轉(zhuǎn)換裝置的控制端上的所述控制結(jié)點的電位設(shè)置為至少能夠在被連接有所述第二和第三轉(zhuǎn)換裝置的兩個端之間進(jìn)行連接的電位的第一設(shè)定裝置，和用于在其中所述邏輯已經(jīng)在讀出放大器中被最終確定的狀態(tài)下根據(jù)第一邏輯輸出結(jié)點或第二邏輯輸出結(jié)點的電位將所述控制結(jié)點的電位設(shè)置為至少能夠在被連接有所述第二和第三轉(zhuǎn)換裝置的兩個端之間執(zhí)行斷開的電位的第二設(shè)定裝置；一個置位和復(fù)位鎖存單元，用于在其設(shè)置端接收所述讀出鎖存單元的第一邏輯輸出、在其復(fù)位端接收所述讀出鎖存單元的第二邏輯輸出和將所述讀出鎖存單元的邏輯輸出保持所述同步信號的一個周期的時間周期；第四轉(zhuǎn)換裝置，用于在空狀態(tài)下電斷開到達(dá)所述雙干線邏輯樹的基準(zhǔn)電位和基準(zhǔn)電位的路徑并在除所述空狀態(tài)以外的時間處連接它們。
另外，在本發(fā)明中，所述邏輯樹斷開控制裝置的第一設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到連接狀態(tài)的第一電源電位和所述控制結(jié)點之間并在其控制端接收指出所述空狀態(tài)的同步信號的基礎(chǔ)上變成導(dǎo)通的第五轉(zhuǎn)換裝置，所述邏輯樹斷開控制裝置的第二設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到斷開狀態(tài)的第二電源電電位和所述控制結(jié)點之間、具有連接到所述第一邏輯輸出結(jié)點的控制端和當(dāng)所述第一邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第六轉(zhuǎn)換裝置，和連接在所述第二電源電位和所述控制結(jié)點之間、具有連接到所述第二邏輯輸出結(jié)點的控制端和當(dāng)所述第二邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第七轉(zhuǎn)換裝置。
另外，在本發(fā)明中，所述邏輯樹斷開控制裝置的第一設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到連接狀態(tài)的第一電源電位和所述控制結(jié)點之間并在其控制端接收指出所述空狀態(tài)的同步信號的基礎(chǔ)上變成導(dǎo)通的第五轉(zhuǎn)換裝置，所述邏輯樹斷開控制裝置的第二設(shè)定裝置包括連接在一個中間結(jié)點和所述控制結(jié)點之間、具有連接到所述第一邏輯輸出結(jié)點的控制端和當(dāng)所述第一邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第六轉(zhuǎn)換裝置，連接在所述中間結(jié)點和所述控制結(jié)點之間、具有連接到所述第二邏輯輸出結(jié)點的控制端和當(dāng)所述第二邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第七轉(zhuǎn)換裝置，和連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到斷開狀態(tài)的第二電源電位和所述中間結(jié)點之間、當(dāng)所述第五轉(zhuǎn)換裝置導(dǎo)通時處于非導(dǎo)通狀態(tài)和當(dāng)所述第五轉(zhuǎn)換裝置處于非導(dǎo)通狀態(tài)時變成導(dǎo)通的第八轉(zhuǎn)換裝置。
另外，在本發(fā)明中，所述邏輯樹斷開控制裝置的第一設(shè)定裝置包括串聯(lián)連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到連接狀態(tài)的第一電源電位和所述控制結(jié)點之間并且在所述空狀態(tài)下在它們控制端第一邏輯輸出結(jié)點的電位和第二邏輯輸出結(jié)點的電位的基礎(chǔ)上變成導(dǎo)通的第五轉(zhuǎn)換裝置和第六轉(zhuǎn)換裝置，所述邏輯樹斷開控制裝置的第二設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到斷開狀態(tài)的第二電源電位和所述控制結(jié)點之間、具有連接到所述第一邏輯輸出結(jié)點的控制端和當(dāng)所述第一邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第七轉(zhuǎn)換裝置，和連接在所述第二電源電電位和所述控制結(jié)點之間、具有連接到所述第二邏輯輸出結(jié)點的控制端和當(dāng)所述第二邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第八轉(zhuǎn)換裝置。
根據(jù)本發(fā)明的第三方面，提供了一種用于與一個同步信號同步輸出邏輯功能評估結(jié)果的邏輯電路，包括用于形成一個路徑和實現(xiàn)所希望邏輯功能的雙干線型邏輯樹，只有一個干線能夠根據(jù)輸入信號經(jīng)過所述路徑到達(dá)所述基準(zhǔn)電位；具有用于接收所述雙干線型邏輯樹的第一邏輯輸出和第二邏輯輸出的第一邏輯輸入結(jié)點和第二邏輯輸入結(jié)點的讀出鎖存單元；第一邏輯輸出結(jié)點；第二邏輯輸出結(jié)點；在接收指出驅(qū)動的同步信號的基礎(chǔ)上工作并根據(jù)由輸入給所述第一邏輯輸入結(jié)點和第二邏輯輸入結(jié)點的第一邏輯輸入和第二邏輯輸入擁有的傳導(dǎo)阻抗的差將所述第一邏輯輸出結(jié)點和第二邏輯輸出結(jié)點的電位最終確定為不同的第一電平和第二電平的讀出放大器；第一轉(zhuǎn)換裝置，用于當(dāng)接收指出空狀態(tài)的同步信號時短路所述第一邏輯輸出結(jié)點和第二邏輯輸出結(jié)點；第二轉(zhuǎn)換裝置，用于根據(jù)所述控制端的電位電連接或斷開所述第一邏輯輸入結(jié)點和所述第一邏輯輸出結(jié)點；第三轉(zhuǎn)換裝置，用于根據(jù)所述控制端的電位電連接或斷開所述第二邏輯輸入結(jié)點和所述第二邏輯輸出結(jié)點；和一個邏輯樹斷開控制裝置，具有用于在包括在所述讀出放大器中還沒有最終確定所述邏輯的空狀態(tài)的狀態(tài)下將連接到所述第二轉(zhuǎn)換裝置和第三轉(zhuǎn)換裝置的控制端上的控制結(jié)點的電位設(shè)置為至少能夠在被連接有所述第二和第三轉(zhuǎn)換裝置的兩個端之間進(jìn)行連接的電位的第一設(shè)定裝置，和用于在所述邏輯已經(jīng)在所述讀出放大器中被最終確定的狀態(tài)下根據(jù)所述第一邏輯輸出結(jié)點和第二邏輯輸出結(jié)點的電位將所述控制結(jié)點的電位設(shè)置為至少能夠斷開被連接有所述第二和第三轉(zhuǎn)換裝置的兩個端的電位的第二設(shè)定裝置；置位和復(fù)位鎖存單元，用于在其置位端接收所述讀出鎖存單元的第一邏輯輸出，在其復(fù)位端接收所述讀出鎖存單元的第二邏輯輸出和將所述讀出鎖存單元的邏輯輸出保持所述同步信號一個周期的時間周期；第四轉(zhuǎn)換裝置，用于在空狀態(tài)下電斷開到所述雙干線型邏輯樹的基準(zhǔn)電位和所述基準(zhǔn)電位的路徑并在除空狀態(tài)以外的時間處連接它們；第五轉(zhuǎn)換裝置，用于強迫連接到所述雙干線型邏輯樹的基準(zhǔn)電位和所述基準(zhǔn)電位的路徑長達(dá)一個時間周期，在該周期內(nèi)，利用空狀態(tài)下的第四轉(zhuǎn)換裝置并在所述同步信號指出所述空狀態(tài)本身的同時被停止時斷開到所述雙干線型邏輯樹基準(zhǔn)電位和所述基準(zhǔn)電位的路徑。
另外，在本發(fā)明中，所述邏輯樹斷開控制裝置的第一設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到連接狀態(tài)的第一電源電位和所述控制結(jié)點之間并在其控制端接收指出所述空狀態(tài)的同步信號的基礎(chǔ)上變成導(dǎo)通的第六轉(zhuǎn)換裝置，所述邏輯樹斷開控制裝置的第二設(shè)定裝置包括連接在能夠?qū)⑺龅谝晦D(zhuǎn)換裝置和第二轉(zhuǎn)換裝置引入到斷開狀態(tài)的第二電源電位和所述控制結(jié)點之間、具有連接到所述第一邏輯輸出結(jié)點的控制端和當(dāng)所述第一邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第七轉(zhuǎn)換裝置，和連接在所述第二電源電位和所述控制結(jié)點之間、具有連接到所述第二邏輯輸出結(jié)點的控制端和當(dāng)所述第二邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第八轉(zhuǎn)換裝置。
另外，在本發(fā)明中，所述邏輯樹斷開控制裝置的第一設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到連接狀態(tài)的第一電源電位和所述控制結(jié)點之間并在其控制端接收指出所述空狀態(tài)的同步信號的基礎(chǔ)上變成導(dǎo)通的第六轉(zhuǎn)換裝置，所述邏輯樹斷開控制裝置的第二設(shè)定裝置包括連接在一個中間結(jié)點和所述控制結(jié)點之間、具有連接到所述第一邏輯輸出結(jié)點的控制端和當(dāng)所述第一邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第七轉(zhuǎn)換裝置，連接在所述中間結(jié)點和所述控制結(jié)點之間、具有連接到所述第二邏輯輸出結(jié)點的控制端和當(dāng)所述第二邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第八轉(zhuǎn)換裝置，和連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到斷開狀態(tài)的第二電源電位和所述中間結(jié)點之間并且當(dāng)所述第六轉(zhuǎn)換裝置被導(dǎo)通時保持在非導(dǎo)通狀態(tài)和當(dāng)所述第六轉(zhuǎn)換裝置被保持在非導(dǎo)通狀態(tài)時變成導(dǎo)通的第九轉(zhuǎn)換裝置。
另外，在本發(fā)明中，所述邏輯樹斷開控制裝置的第一設(shè)定裝置包括串聯(lián)連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到連接狀態(tài)狀態(tài)的第一電源電位和所述控制結(jié)點之間并在所述空狀態(tài)下在它們控制端接收第一邏輯輸出結(jié)點電位和第二邏輯輸出結(jié)點電位的基礎(chǔ)上變成導(dǎo)通的第六轉(zhuǎn)換裝置和第七轉(zhuǎn)換裝置，所述邏輯樹斷開控制裝置的第二設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到斷開狀態(tài)的第二電源電位和所述控制結(jié)點之間、具有連接到所述第一邏輯輸出結(jié)點的控制端和當(dāng)所述第一邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第八轉(zhuǎn)換裝置，和連接在所述第二電源電位和所述控制結(jié)點之間、具有連接到所述第二邏輯輸出結(jié)點的控制端和當(dāng)所述第二邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第九轉(zhuǎn)換裝置。
另外，在根據(jù)本發(fā)明的每個邏輯電路中，所述讀出鎖存單元的讀出放大器具有第一反相器和第二反相器，第一反相器的輸出與第二反相器的輸入互聯(lián)，它們的連接點被連接到所述第一邏輯輸出結(jié)點，第一反相器的輸入與第二反相器的輸出互聯(lián)，它們的連接點被連接到所述第二邏輯輸出結(jié)點，所述第一轉(zhuǎn)換裝置被連接在第一反相器的輸入和第二反相器的輸入之間。
根據(jù)本發(fā)明，在例如所述同步信號具有指出所述空狀態(tài)的邏輯“0”的讀出鎖存單元中，所述讀出放大器不具有驅(qū)動能力，第一轉(zhuǎn)換裝置、第二轉(zhuǎn)換裝置和第三轉(zhuǎn)換裝置的變成導(dǎo)通狀態(tài)。
結(jié)果是，在所述讀出鎖存單元中，呈現(xiàn)出被輸入有所述邏輯樹輸出的第一邏輯輸出結(jié)點、被輸入有所述邏輯樹輸出的第二邏輯輸入結(jié)點、用于向所述置位和復(fù)位鎖存單元輸出所述第一邏輯輸出的第一邏輯輸出結(jié)點和用于向所述置位和復(fù)位鎖存單元輸出第二邏輯輸出的第二邏輯輸出結(jié)點都被短路的狀態(tài)。
在這個空狀態(tài)下所述同步信號從邏輯“0”變成邏輯“1”之后的驅(qū)動狀態(tài)中，所述讀出放大器具有驅(qū)動能力，所述第一轉(zhuǎn)換裝置變成非導(dǎo)通狀態(tài)，所述第二和第三轉(zhuǎn)換裝置和原來一樣保持在導(dǎo)通狀態(tài)。
因此，在這個驅(qū)動狀態(tài)中，第一邏輯輸出結(jié)點、第一邏輯輸入結(jié)點和第二邏輯輸出結(jié)點、第二邏輯輸入結(jié)點都被短路。因此，呈現(xiàn)出處于短路狀態(tài)下的第一邏輯輸出結(jié)點和第一邏輯輸入結(jié)點以及第二邏輯輸出結(jié)點和第二邏輯輸入結(jié)點都被釋放的狀態(tài)。
在最終確定所述邏輯值之后同步信號具有邏輯“1”的周期期間內(nèi)(最終確定狀態(tài))，所述讀出放大器具有驅(qū)動能力，呈現(xiàn)出第一邏輯輸出結(jié)點和第一邏輯輸入結(jié)點以及第二邏輯輸出結(jié)點和第二邏輯輸入結(jié)點都被斷開的狀態(tài)。
另外，根據(jù)本發(fā)明，在所述同步信號變成邏輯“0”(空狀態(tài))和電荷從讀出鎖存單元和所述雙干線型邏輯樹流向所述基準(zhǔn)電位、即地的時間周期內(nèi)利用第四轉(zhuǎn)換裝置避免所述邏輯樹和所述基準(zhǔn)電位被電斷開。
由于這個原因，能夠?qū)崿F(xiàn)功耗的減少。
另外，根據(jù)本發(fā)明，在例如所述同步信號停止在邏輯“0”和第四轉(zhuǎn)換裝置持續(xù)變成非導(dǎo)通狀態(tài)的情況下，所述第五轉(zhuǎn)換裝置保持在導(dǎo)通狀態(tài)。
由于這個原因，所述讀出鎖存單元和雙干線型邏輯樹中的內(nèi)部結(jié)點可以被固定在完全邏輯“0”的電位。結(jié)果是可以減少在置位和復(fù)位鎖存單元中的漏電流。
通過下面結(jié)合附圖對最佳實施例的描述，本發(fā)明的這些和其它目的和特生將變得更加清楚。其中圖1示出了利用靜態(tài)CMOS邏輯電路實現(xiàn)的包括一個觸發(fā)器和在其輸入端處的多個邏輯門的第一傳統(tǒng)例子的一般結(jié)構(gòu)；圖2的電路示出了圖1所示觸發(fā)器的晶體管層；
圖3的電路示出了圖1所示組合邏輯電路結(jié)構(gòu)的例子；圖4的電路示出了PDN-F/F邏輯電路的一般結(jié)構(gòu)；圖5的電路示出了用于在其上安裝一個多路復(fù)用器的邏輯功能的PDN-F/F邏輯電路具體結(jié)構(gòu)的例子；圖6的電路示出了SA-F/F邏輯電路的一般結(jié)構(gòu)；圖7的電路示出了用于在其上安裝一個多路復(fù)用器的邏輯功能的SA-F/F邏輯電路具體結(jié)構(gòu)的例子；圖8的電路示出了DCSL電路的一般結(jié)構(gòu)；圖9A和9B用于解釋第一傳統(tǒng)例子的問題；圖10的框圖示出了根據(jù)本發(fā)明邏輯電路的第一最佳實施例；圖11的電路示出了在圖10所示邏輯電路中雙干線型邏輯樹部分和SR鎖存單元的具體結(jié)構(gòu)的例子；圖12用于解釋根據(jù)本發(fā)明讀出鎖存單元的基本結(jié)構(gòu)；圖13用于解釋根據(jù)本發(fā)明在“空狀態(tài)”下所述讀出鎖存單元的基本工作。
圖14用于解釋根據(jù)本發(fā)明在“驅(qū)動狀態(tài)”下所述讀出鎖存單元的基本工作；圖15用于解釋根據(jù)本發(fā)明在“最終確定狀態(tài)”下所述讀出鎖存單元的基本工作；圖16的電路示出了根據(jù)本發(fā)明的讀出鎖存單元的第一具體例子；圖17的電路示出了根據(jù)本發(fā)明的讀出鎖存單元的第二具體例子；圖18的電路示出了根據(jù)本發(fā)明的讀出鎖存單元的第三具體例子；圖19示出了圖4所述傳統(tǒng)CMOS邏輯電路和根據(jù)本發(fā)明的邏輯電路的電流波形；圖20示出了所述靜態(tài)CMOS邏輯電路的工作延時特性；圖21示出了根據(jù)本發(fā)明邏輯電路的工作延時特性；圖22示出了在SA-F/F邏輯電路和根據(jù)本發(fā)明的電路中相對于所述邏輯樹高度的TCQ特性；圖23示出了在SA-F/F邏輯電路和根據(jù)本發(fā)明的電路中相對于所述邏輯樹的NMOS尺寸(Wn)的TCQ特性；圖24示出了一種處理，借助于該處理，根據(jù)本發(fā)明的讀出鎖存單元吸收不正確的電位波動并最終將電位設(shè)置為正確的邏輯值；
圖25的框圖示出了根據(jù)本發(fā)明邏輯電路的第二最佳實施例；圖26的電路示出了圖25所述邏輯電路中所述NMOS雙干線型邏輯樹部分和SR鎖存單元具體結(jié)構(gòu)的例子；圖27的框圖示出了根據(jù)本發(fā)明邏輯電路的第三最佳實施例；圖28的電路示出了圖27所示邏輯電路中所述NMOS雙干線型邏輯樹部分和SR鎖存單元具體結(jié)構(gòu)的例子；和圖29示出了在SLEEP模式工作和漏電流值模擬結(jié)果處內(nèi)部結(jié)點TH和TH_X的電位波形。
下面，結(jié)合附圖描述最佳實施例。
第一實施例圖10的框圖示出了根據(jù)本發(fā)明邏輯電路的第一最佳實施例。
根據(jù)當(dāng)前第一最佳實施例的邏輯電路100具有一個如圖10所示的主結(jié)構(gòu)元件、一個NMOS雙干線型邏輯樹部分110、一個SR鎖存單元120、和一個包括讀出放大器的讀出鎖存單元130。
在所述NMOS雙干線型邏輯樹部分110中，當(dāng)假設(shè)邏輯功能的輸入信號是A1、A2、…、An和它們的反相信號A1_X、A2_X、…、An_X一起給出時，所述邏輯樹端TF和TF_X中的一個總是具有接地的路徑，而另一個總是呈現(xiàn)高阻抗?fàn)顟B(tài)。
只要所述NMOS雙干線型邏輯樹部分110滿足這種特性，那么實現(xiàn)它的方法是不重要的，它的結(jié)構(gòu)可以如圖11的例子所示。
具體地說，圖11所示NMOS雙干線型邏輯樹部分110示出了4個輸入C、B、C和D并具有NMOS晶體管NT1101到NT1112。
在NMOS雙干線型邏輯樹部分110中，NMOS晶體管NT1101、NT1107和NT1111被串聯(lián)連接在邏輯功能輸出結(jié)點TF1和地之間。
另外，NMOS晶體管NT1104、NT1106、NT1110和NT1112被串聯(lián)連接在邏輯功能輸出結(jié)點TF_X1和地之間。
NMOS晶體管NT1102被連接在邏輯輸出結(jié)點TF_X1和NMOS晶體管NT1101和NT1107的連接點之間，NMOS晶體管1103被連接在邏輯輸出結(jié)點和NMOS晶體管NT1104和NT1106的連接點之間。
另外，通過在反相器INV101處反相所述信號A獲得的反相信號A_X被提供給NMOS晶體管NT1101和NT1104的柵極，而信號A被提供給NMOS晶體管NT1102和NT1103的柵極。
NMOS晶體管NT1105被連接在NMOS晶體管NT1101和NT1107的連接點和NMOS晶體管NT1106和NT111O的連接點之間。
另外，通過在反相器INV102處反相信號D獲得的反相信號D_X被提供給NMOS晶體管NT1105的柵極，而信號D被提供給NMOS晶體管NT1106的柵極。
NMOS晶體管NT1108被連接在NMOS晶體管NT1106和NT1110的連接點和NMOS晶體管NT1107和NT1111的連接點之間，而NMOS晶體管NT1109被連接在NMOS晶體管NT1101和NT1107和NMOS晶體管NT1110和NT1112的連接點之間。
另外，通過在反相器INV103處反相信號C獲得的反相信號C_X被提供給NMOS晶體管NT1107和NT1110的柵極，而信號C被提供給NMOS晶體管NT1108和NT1109的柵極。
另外，通過在反相器INV104處反相信號B獲得的反相信號B_X被提供給NMOS晶體管NT1111的柵極，而信號B被提供給NMOS晶體管NT1112的柵極。
所述SR鎖存單元120在其置位(S)端接收來自所述讀出鎖存單元130的輸出結(jié)點TH的邏輯輸出H，在其復(fù)位(R)端接收來自讀出鎖存單元130的輸出結(jié)點TH_X的邏輯輸出，保持所述讀出鎖存單元130的邏輯輸出，和從Q端輸出數(shù)據(jù)。
只要所述SR鎖存單元120具有諸如通常由兩個與非門或兩個或非門實現(xiàn)的置位和復(fù)位鎖存功能，實現(xiàn)方法是不重要的。
從用于S端和R端(與非型)的保持模式是邏輯“1”和用于兩個端(或非型)的保持模式是邏輯“0”這一點來看，與非型和或非型之間存在著差別。
由于這個原因，必須根據(jù)所述讀出鎖存單元130的輸出結(jié)點TH和TH_X的極性適當(dāng)?shù)厥褂盟鼈儭?br> 所述讀出鎖存單元130的極性指出將被在后面安裝的空狀態(tài)(觸發(fā)器工作的初始狀態(tài))下用于結(jié)點TH和THZ-X的輸出結(jié)點是邏輯“1”還是邏輯“0”的差異。
在圖11所示的邏輯電路100中，所述SR鎖存單元120是由或非門NR121和NR122實現(xiàn)的。
另外，在圖11所示的邏輯電路100中，所述NMOS雙干線型邏輯樹部分110實現(xiàn)諸如F=A㈩{(B(+)C)D}的邏輯功能。
在所述邏輯樹結(jié)點TF1和TF_X1的一個當(dāng)中存在的與輸入信號A、B、C和D的邏輯值組合無關(guān)的接地路徑的存在將所述空狀態(tài)下被固定為完全邏輯“0”的電位分配給讀出鎖存單元130的輸出結(jié)點TH和TH_X。
如圖12所示，讀出鎖存單元130具有在驅(qū)動控制下工作的一個讀出放大器131；一個用做用于通過這個驅(qū)動控制短路用于邏輯輸出H和H_X的結(jié)點TH和TH_X的所述第一轉(zhuǎn)換裝置的開關(guān)132；一個邏輯樹斷開控制單元133；一個用做用于在所述邏輯樹斷開控制單元133的控制下短路所述結(jié)點TH和所述邏輯輸入使用結(jié)點TF2和結(jié)點TH_X和邏輯輸入使用結(jié)點TF_X的所述第二轉(zhuǎn)換裝置的開關(guān)134；和用做作為所述主結(jié)構(gòu)元件的第三轉(zhuǎn)換裝置的開關(guān)135。
這里所說的驅(qū)動控制指所述時鐘信號(同步信號)CLK和它的反相信號CLK_X。
如上所述，沒有詳細(xì)規(guī)定實現(xiàn)所述NMOS雙干線型邏輯樹110和所述SR鎖存單元120的方法。本發(fā)明的最大特點在于所述讀出鎖存單元130。
下面，參考附圖解釋所述讀出鎖存單元130的工作定義和具體的結(jié)構(gòu)和功能。
注意，為便于解釋起見，假設(shè)所述邏輯功能是與時鐘信號(同步信號)CLK的上升沿同步執(zhí)行的。
如圖13、14和15所示，讀出鎖存單元130的工作可以被分成三級，即所述“空狀態(tài)”、所述“驅(qū)動狀態(tài)”和所述“最終確定狀態(tài)”。
如圖13所示，所述時鐘信號CLK具有邏輯“0”的時間周期被稱之為“空狀態(tài)”。這對應(yīng)于所謂的“觸發(fā)器工作的初始狀態(tài)”。
在這個空狀態(tài)中，利用時鐘信號CLK和它的反相信號CLK_X指出工作沒有開始，讀出放大器131沒有驅(qū)動能力和與結(jié)點TH和TH_X的電位互不相干。開關(guān)132短路結(jié)點TH和TH_X。
當(dāng)結(jié)點TH和TH_X上的邏輯值被最終確定時，邏輯樹斷開控制單元133指出到開關(guān)134和135的連接。
借此，結(jié)點TH和TF2以及結(jié)點TH_X和TF_X2被短路。
這里，結(jié)點TH和TH_X上的邏輯值沒有被最終確定的時間意味著結(jié)點H和H_X的電位相等、或即使它們不同，其差異也非常小所以所述邏輯值是不清楚的狀態(tài)。
在這個空狀態(tài)中，呈現(xiàn)出結(jié)點TH、TH_X、TF2和TF_X2都被所述開關(guān)短路的狀態(tài)。此時結(jié)點TH和TH_X的邏輯值指出用于所述SR鎖存單元120的保持模式。
從所述時鐘信號CLK從邏輯“0”向邏輯“1”轉(zhuǎn)換的瞬間開始到結(jié)點TH和TH_X的邏輯值被最終確定的時間的時間周期被稱之為“驅(qū)動狀態(tài)”。
如圖14所示，在這種情況下，開關(guān)132變成截止并斷開結(jié)點TH和TH_X，同時讀出放大器131具有驅(qū)動能力并與結(jié)點TH和TH_X的電位相互干擾和試圖使它們當(dāng)中的一個變成邏輯“0”和使另一個變成邏輯“1”。
但是，結(jié)點TH和TH_X的邏輯值還沒有被確定。在先前狀態(tài)之后，邏輯附斷開控制單元133指出開關(guān)134和135的連接并短路結(jié)點TH和TF2以及結(jié)點TH_X和TF_X2。
因此，在讀出放大器131和邏輯樹結(jié)點TF1和TF_X1之間發(fā)生干擾。邏輯樹結(jié)點TF1和TF_X1中總有一個具有接地的路徑并試圖將結(jié)點TH和TH_X中的一個拉下到邏輯“0”。在接收這種干擾的基礎(chǔ)上，已經(jīng)變得相同的結(jié)點TH和TH_X的電位開始向不同的方向改變。
從在在前狀態(tài)中開始改變的結(jié)點TH和TH_X的邏輯值被最終確定的瞬間開始到時鐘信號CLK從邏輯“1”返回到邏輯“0”的時間的時間周期被稱之為“最終確定狀態(tài)”。
如圖15所示，在這種情況下，讀出放大器131具有驅(qū)動能力，開關(guān)132變成截止，所以，結(jié)點TH和TH_X的電位被穩(wěn)定的保持。
在結(jié)點TH和TH_X的邏輯值變得清楚的情況下，邏輯樹斷開控制單元133指出開關(guān)134和135斷開連接。
借此，開關(guān)134和135變成斷開，讀出放大器131和邏輯樹110被電斷開。由于這個原因，即使在此之后的輸入信號和邏輯樹110的接地路徑發(fā)生變化，也不會對結(jié)點TH和TH_X產(chǎn)生影響。
因此，在這個狀態(tài)下，即使輸入信號發(fā)生了變化，結(jié)點TH和TH_X的電位也不會改變并被穩(wěn)定地保持。
如上所述，只有在驅(qū)動狀態(tài)下才需要輸入信號相對于所述邏輯功能保持恒定。
即使輸入信號在空狀態(tài)下發(fā)生了變化和所述接地路徑從TF2(TF1)變成了TF_X2(TF_X1)，結(jié)點TF2和TF_X2也經(jīng)過開關(guān)132、134和135被短路，所以，不必考慮它。
另外，如在前面所述的，在最終確定狀態(tài)中邏輯樹110和讀出放大器131被電斷開，所以也沒有影響。另外，在近以與所述邏輯樹斷開控制裝置133指出斷開的同一定時處執(zhí)行向所述SR鎖存單元的插入。
如在前面所述的，在所述最終確定狀態(tài)中，結(jié)點TH和THX的邏輯值被穩(wěn)定地保持。即使所述電路在此之后進(jìn)入所述空狀態(tài)，SR鎖存單元120也處于保持模式，因此繼續(xù)保持那個值。
因此，這保證了SR鎖存單元120的輸出將變成從所述時鐘信號CLK的上升沿到下一個上升沿的恒定值。
在這種方式下，可以實現(xiàn)具有下述嵌入邏輯功能的觸發(fā)器的工作，即在從所述時鐘信號(同步信號)的上升沿開始的一個極短的時間周期內(nèi)對輸入信號取樣、輸出對它的邏輯評估并在所述時鐘信號(同步信號)的一個周期期間內(nèi)保持這個評估。
下面，參考附圖16到18詳細(xì)解釋包括上述工作原理的讀出放大器130的三個具體的例子。
注意，在下面的解釋中，假設(shè)在所述空狀態(tài)中結(jié)點TH和TH_X輸出邏輯“0”。另外，還假設(shè)以所述邏輯樹的接地沒有象圖10所示那樣受到消除的方式使用所述讀出鎖存單元。
讀出鎖存單元的第一具體例子圖16的電路示出了根據(jù)本發(fā)明的讀出鎖存單元的第一具體例子。
如圖16所示，這個讀出鎖存單元130A具有PMOS晶體管PT1301到PT1304、NMOS晶體管NT1301到NT1307、第一邏輯輸入結(jié)點TF2、第二邏輯輸入結(jié)點TF_X2、第一邏輯輸出結(jié)點TH、第二邏輯輸出結(jié)點TH_X、和時鐘輸入端TCLK和TCLKX。
PMOS晶體管PT1301的柵極被連接到電源電壓VDD的電源線，其漏極被連接到PMOS晶體管PT1302和PT1303的源極上。
PMOS晶體管PT1302和NMOS晶體管NT1301的漏極和柵極彼此互聯(lián)以構(gòu)成反相器INV131。
反相器INV131的輸出結(jié)點ND131由PMOS晶體管PT1302和NMOS晶體管NT1301的漏極連接點構(gòu)成，而反相器INV131的輸入結(jié)點ND132由它們柵極的連接點構(gòu)成。
類似的，PMOS晶體管PT1303和NMOS晶體管NT1302的漏極和柵極彼此互聯(lián)以構(gòu)成反相器INV132。
反相器132的輸出結(jié)點ND133由PMOS晶體管PT1303和NMOS晶體管NT1302的漏極連接點構(gòu)成，而反相器INV132的輸入結(jié)點ND134由它們的柵極連接點構(gòu)成。
另外，NMOS晶體管NT1301和NT1302的源極接地。
反相器INV131的輸出結(jié)點NF131被連接到反相器INV132的輸入結(jié)點ND134和邏輯輸出端TH，而反相器INV132的輸出結(jié)點ND133被連接到反相器INV131的輸入結(jié)點ND132和邏輯輸出端TH_X。
讀出放大器131由具有上述連接關(guān)系的PMOS晶體管PT1301到PT1303和NT1301和NT1302構(gòu)成。
構(gòu)成讀出放大器131的反相器INV131的輸入結(jié)點ND132和反相器132的輸入結(jié)點ND134、換言之NMOS晶體管NT1301的柵極和NMOS晶體管NT1302的柵極經(jīng)過NMOS晶體管NT1303連接。
NMOS晶體管NT1303被用做開關(guān)132。
NMOS晶體管NT1304被連接在邏輯輸出結(jié)點TH和邏輯輸入結(jié)點TF2之間，并且NMOS晶體管NT1305被連接在邏輯輸出結(jié)點TH_X和邏輯輸入結(jié)點TF_X2之間。
另外，NMOS晶體管NT1304被用做開關(guān)134，和NMOS晶體管NT1305被用做開關(guān)135。
另外，NMOS晶體管NT1306和NT1307的源極接地，而它們的漏極共同連接到NMOS晶體管NT1304和NT1305的柵極和PMOS晶體管PT1304的漏極。另外，PMOS晶體管PT1304的源極被連接到電源電壓VDD的電源線上。
邏輯樹斷開控制裝置133由PMOS晶體管PT1304和NMOS晶體管NT1306和NT1307構(gòu)成。
注意，所述第一設(shè)定裝置由PMOS晶體管PT1304構(gòu)成，和所述第二設(shè)定裝置由NMOS晶體管NT1306和NT1307構(gòu)成。
另外，PMOS晶體管PT1301的柵極和被用做開關(guān)132的NMOS晶體管NT1303的柵極被連接到時鐘輸出端TCLKX，而PMOS晶體管1304的柵極被連接到時鐘輸出端TCLK。
NMOS晶體管NT1 306的柵極被連接到邏輯輸出端TH和NMOS晶體管NT1 304的連接點上，而NMOS晶體管NT1307的柵極被連接到邏輯輸出端TH_X和NMOS晶體管NT1305的連接點上。
在具有圖16所示結(jié)構(gòu)的讀出鎖存單元130A中，在所述空狀態(tài)中，時鐘信號CLK具有邏輯“0”，而反相時鐘信號CLK_X具有邏輯“1”。因此，PMOS晶體管PT1301變成截止并關(guān)斷到讀出放大器部分131的電流，從而使讀出放大器131不具有任何驅(qū)動能力。
相反，邏輯樹斷開控制單元133的PMOS晶體管PT1304變成導(dǎo)通并向結(jié)點G提供電荷。
在所述最初狀態(tài)，結(jié)點TH和TH_X的邏輯電位是“0”，所以，NMOS晶體管NT1306和NT1307變成截止。
因此，所述控制結(jié)點G被初始化成邏輯“1”的電位。
這使得邏輯樹斷開控制單元133能夠指出到用做開關(guān)134的NMOS晶體管NT1304和用做開關(guān)135的NMOS晶體管NT1305的連接。
另外，用做開關(guān)132的NMOS晶體管NT1303借助于反相時鐘信號CLK_X變成導(dǎo)通，而用做開關(guān)134的NMOS晶體管NT1304和用做開關(guān)135的NMOS晶體管NT1305受控制結(jié)點G的電位控制并變成導(dǎo)通。
借此，結(jié)點TH、TH_X、TF2和TF_X2都被短路。
此時，邏輯樹結(jié)點TF1和TF_X1中的一個總是具有接地的路徑，因此，結(jié)點TH、TF2和TF_X2的電位被固定為完全邏輯“0”的電位。
在所述驅(qū)動狀態(tài)中，時鐘信號CLK變成邏輯“1”和反相時鐘信號CLK_X變成邏輯“0”。
由于這個原因，PMOS晶體管PT1301變成導(dǎo)通，NMOS晶體管NT1303變成截止，讀出放大器131具有驅(qū)動能力。
相反，PMOS晶體管NT1304變成截止，停止向控制結(jié)點G提供電荷。
但是，在所述驅(qū)動狀態(tài)的最初狀態(tài)中，結(jié)點TH和TH_X的電位是完全邏輯“0”，NMOS晶體管NT1306和NT1307變成截止。
由于這個原因，控制結(jié)點G上的電荷被保存下來，所述控制結(jié)點G的電位被保持在完全的邏輯“1”。查看所述邏輯的確定狀態(tài)，使得邏輯樹斷開控制單元133能夠仍然指出到用做開關(guān)134的NMOS晶體管NT1304和用做開關(guān)135的NMOS晶體管NT1305的連接。
因此，在讀出放大器131和所述邏輯之間發(fā)生了干擾，借此，結(jié)點TH和TH_X開始變化。
在所述最終確定狀態(tài)中，結(jié)點TH和TH_X中的一個變成邏輯“1”。這里假設(shè)它是結(jié)點TH_X。
在這種情況下，邏輯樹斷開控制單元133的NMOS晶體管NT1307變成導(dǎo)通和向結(jié)點G上泄露電荷，借此，控制結(jié)點G的電位變成完全邏輯“0”。
由于這個原因，用做開關(guān)134的NMOS晶體管NT1304和用做開關(guān)135的NMOS晶體管NT1305變成截止，所述讀出放大器131和邏輯樹被關(guān)斷。
通過查看所述邏輯的狀態(tài)，這使得所述邏輯斷開控制單元133能夠指出用做開關(guān)134的NMOS晶體管NT1304和用做開關(guān)135的NMOS晶體管NT1305的斷開。
此后，電路進(jìn)入到空狀態(tài)，時鐘信號CLK變成邏輯“0”，反相時鐘信號CLK_X變成邏輯“1”。
借此，用做開關(guān)132的NMOS晶體管NT1303變成導(dǎo)通，結(jié)點TH和TH_X上的電荷平衡分布。
同時，NMOS晶體管NT1301和NT1302的柵極和漏極被短路從而等效于一個二極管。
因此，結(jié)點TH和TH_X的電位被迅速下拉到所述NMOS晶體管的閾值附近。
NMOS晶體管閾值附近的電位基本上被作為邏輯“0”處理，因此，NMOS晶體管NT1306和NT1307變成截止。
因此，PMOS晶體管PT1304將電荷提供給控制結(jié)點G，所述控制結(jié)點G的電位被再次初始化為完全邏輯“1”。
在接收這個電位電基礎(chǔ)上，用做開關(guān)134的NMOS晶體管NT1304和用做開關(guān)135的NMOS晶體管NT1305變成導(dǎo)通，讀出放大器131和所述邏輯樹被再次連接。
存在于結(jié)點TH和TH_X上并設(shè)置在NMOS晶體管閾值附近的電位的電荷經(jīng)過所述邏輯樹110被下拉到地。
在這種方式下，結(jié)點TH、TH_X、TF2和TF_X2的電位被再次固定為完全邏輯“0”的電位。
讀出鎖存單元的第二具體例子圖17的電路示出了根據(jù)本發(fā)明讀出鎖存單元的第二個具體的例子。
這個讀出鎖存單元130B與圖16所示讀出鎖存單元130A的區(qū)別在于NMOS晶體管NT1308被連接在用做所述邏輯樹斷開控制單元中NMOS晶體管NT1306和NT1307的源極連接點的中間結(jié)點MG和地之間，這個NMOS晶體管NT1308的柵極被連接到時鐘輸入端TCLK上。
基本工作原理與圖16所示第一個具體的例子相同，這里不再贅述。
由于添加了NMOS晶體管NT1308而引起的稍微不同是從最終確定狀態(tài)到空狀態(tài)的轉(zhuǎn)換處理。
在這個轉(zhuǎn)換步驟中，PMOS晶體管PT1304的導(dǎo)通和NMOS晶體管NT1306和NT1307的截止不同時發(fā)生。
為了使NMOS晶體管NT1306和NT1307截止，利用所述NMOS二極管在結(jié)點TH和TH_X上平衡分布電荷和流出電荷的步驟變成需要。
由于這個原因，在圖16所示的第一具體的例子中，存在一個瞬間，在這個瞬間處，在PMOS晶體管PT1304導(dǎo)通之后整個電流流經(jīng)NMOS晶體管NT1306或NT1307。
與此相反，在圖17所示的第二具體的例子中，不產(chǎn)生上述流通電流。
這是因為與PMOS晶體管PT1304導(dǎo)通的同時，NMOS晶體管NT1308與同一個時鐘信號CLK同步地變成截止。
讀出鎖存單元的第三具體例子圖18的電路示出了根據(jù)本發(fā)明讀出鎖存單元的第三具體的例子。
這個讀出鎖存單元130C與圖16和圖17所示讀出鎖存單元130A和130B的區(qū)別在于所述邏輯樹斷開控制單元具有一個靜態(tài)或非邏輯電路結(jié)構(gòu)并以此取代了所述動態(tài)或非邏輯電路結(jié)構(gòu)。
具體地說，電源電壓VDD的電源線和所述控制結(jié)點G由兩個串聯(lián)連接的PMOS晶體管PT1305和PT1306連接以取代所述予充電使用PMOS晶體管PT1304，PMOS晶體管PT1305的柵極被連接到邏輯輸出結(jié)點TH,PMOS晶體管PT1306的柵極被連接到邏輯輸出結(jié)點TH_X，所述邏輯樹斷開控制電路由靜態(tài)或非電路S-NOR構(gòu)成。
在這個讀出鎖存單元130C中，根據(jù)觀察結(jié)點TH和TH_X電位的時鐘信號(同步信號)CLK確定開關(guān)結(jié)點G的電位和控制所述邏輯樹的斷開。
即，在空狀態(tài)中，結(jié)點TH和TH_X都具有邏輯“0”，因此，控制結(jié)點G被設(shè)定為邏輯“1”。在所述驅(qū)動狀態(tài)中，在結(jié)點TH或TH_X中的一個變成邏輯“1”的時間點處，控制結(jié)點G被設(shè)置為邏輯“0”。
由于PMOS晶體管PT1305和PT1306被串聯(lián)連接，所以沒有電流流動，直到結(jié)點TH和TH_X都返回到邏輯“0”并不產(chǎn)生流通電流為止，另外，當(dāng)前第三具體例子相對于第一和第二具體例子的優(yōu)點在于所述邏輯樹斷開控制單元不需要時鐘信號(同步信號)CLK，所以，可以減少附加的時鐘信號(同步信號)CLK。
下面將通過模擬來解釋根據(jù)本發(fā)明的靜態(tài)CMOS邏輯電路和一個邏輯電路具體特性比較的結(jié)果。
在靜態(tài)CMOS邏輯電路中的誤動作是所述傳統(tǒng)例子中存在的問題。使用此時用做例子的邏輯功能和輸入信號圖案(在其中所述定時附近處A、B、C和D改變的那些信號圖案)執(zhí)行SPICE模擬。
圖19示出了圖4所示傳統(tǒng)CMOS邏輯電路和根據(jù)本發(fā)明的邏輯電路的電流波形。
在圖19中，橫坐標(biāo)表示時間，縱坐標(biāo)表示電流和電壓。
另外，在圖19中，由實線指出的特性曲線是本發(fā)明電路的電流波形，而由虛線指出的特性曲線是傳統(tǒng)電路的電流波形。
從圖19可以清楚地看出，在所述靜態(tài)CMOS邏輯電路中，每當(dāng)輸入信號發(fā)生變化時所述邏輯電路都要工作，因此耗費了電流。
與此相反，很明顯，與傳統(tǒng)的電路比較，本發(fā)明的電路減少了功耗。
下面將比較所述靜態(tài)CMOS邏輯電路和本發(fā)明邏輯電路的延時特性。
圖20示出了所述靜態(tài)CMOS邏輯電路的工作延時特性，圖21示出了根據(jù)本發(fā)明邏輯電路的工作延時特性。
在圖20和21中，橫坐標(biāo)表示時間，縱坐標(biāo)表示電壓。
這研究了與輸入信號C和時鐘信號(同步信號)CLK相關(guān)的設(shè)置時間、與輸入信號A和時鐘信號(同步信號)CLK相關(guān)的保持時間和與輸出Q和時鐘信號(同步信號)CLK(到Q的時鐘簡稱Tcq)相關(guān)的延時。
與普通觸發(fā)器不同，所述邏輯功能的所有輸入信號都具有以時鐘信號CLK為基礎(chǔ)的設(shè)置時間和保持時間。最重要的信號是最快傳輸給邏輯功能輸出F的信號和最慢傳輸?shù)男盘枴?br> 在圖4所示的傳統(tǒng)電路中，如能夠從圖20看到的，最快的傳輸信號是“A”最慢的傳輸信號是“C”。
有三種與所述觸發(fā)器延時特性相關(guān)的測量值設(shè)置時間、保持時間和上述的Tcq。這些測量值都使用作為基準(zhǔn)的時鐘信號(同步信號)CLK。
在使用其它觸發(fā)器實現(xiàn)本發(fā)明的邏輯電路和所述邏輯電路時，從原理上講，相對時鐘信號(同步信號)的同步定時是不同的。由于這個原因出現(xiàn)了所述設(shè)置時間和保持時間變成負(fù)的情況。這對于進(jìn)行比較是不合適的。因此，為了進(jìn)行比較，最好將所述設(shè)置時間和保持時間的和規(guī)定為所述取樣時間(在圖中是Sample)和將設(shè)置時間和Tcq的和設(shè)置為所述延遲時間(在圖中是FFDelay)。
所述“取樣時間”僅僅意味著對不允許輸入信號變化的輸入信號取樣。
所述”延遲時間”意味著由所述觸發(fā)器和所述邏輯功能在一個周期中消耗的時間。在這兩個時間中，時間越短，性能越好。
當(dāng)在上述基礎(chǔ)上比較傳統(tǒng)CMOS邏輯電路和本發(fā)明電路的延時特性時，在圖20所示的傳統(tǒng)電路中取樣時間變成427ps，而在圖21所示本發(fā)明電路中取樣時間變成711ps。
就這兩個時間而言，本發(fā)明電路比較優(yōu)良。
因此，根據(jù)本發(fā)明的邏輯電路，本發(fā)明的第一目的、即通過良好運用所述動態(tài)邏輯電路的特性以消除誤動作從而減少功耗和實現(xiàn)高速工作被實現(xiàn)了。
另外，本發(fā)明的第二目的是刪除用于產(chǎn)生具有與PDN-F/F邏輯電路一樣短寬度脈沖的機(jī)構(gòu)并通過利用CAD自動進(jìn)行布局和布線便于設(shè)計。
如上面已經(jīng)描述的，在本發(fā)明中使用了讀出鎖存單元130和NMOS雙干線型邏輯樹部分110。
利用這兩個機(jī)構(gòu)，可以自動檢測所述邏輯的最終確定和阻塞輸入信號。從原理上講，不需要脈沖發(fā)生器。
因此實現(xiàn)了所述第二目的。
下面講描述本發(fā)明電路相對于作為第三具體例子而解釋的SA-F/F邏輯電路的優(yōu)點。
所述SA-F/F邏輯電路的問題在于最終確定所述邏輯結(jié)構(gòu)所需的時間基本取決于所述邏輯樹的高度和在該邏輯樹中MOS晶體管的尺寸。
由于邏輯樹的高度表示所述邏輯功能輸入信號的數(shù)量，所以邏輯功能越復(fù)雜，最終確定所述邏輯的時間就越長。
在復(fù)雜邏輯功能的情況下，可以將所述晶體管的柵極寬度設(shè)置的較大，并使其傳導(dǎo)阻抗較小以縮短邏輯定義時間。但是，那時邏輯樹的尺寸將變得較大。
用于最終確定所述邏輯的時間直接出現(xiàn)在Tcq中。
因此，研究了所述Tcq相對于邏輯樹高度的變化和Tcq相對于邏輯樹中NMOS尺寸的變化。
圖22示出了在SA-F/F邏輯電路和本發(fā)明邏輯電路中所述Tcq相對于邏輯樹高度的特性，而圖23示出了在SA-F/F邏輯電路和本發(fā)明邏輯電路中所述Tcq相對于邏輯樹NMOS尺寸的特性。
在圖22中，橫坐標(biāo)表示所述邏輯樹的高度，縱坐標(biāo)表示所述Tcq，在圖23中，橫坐標(biāo)表示邏輯樹NMOS的尺寸，縱坐標(biāo)表示所述Tcq的波動速率。
另外，在圖中，黑色標(biāo)記指出SA-F/F邏輯電路的特性，而白色標(biāo)記指出本發(fā)明電路的特性。
從圖22可以清楚地看出，本發(fā)明電路Tcq對邏輯樹高度的依賴程度要小。當(dāng)所述邏輯樹變得更高時，本發(fā)明的電路則以更高的速度工作。
另外，圖23特別示出了當(dāng)邏輯樹中NMOS晶體管的尺寸Wn在0.64μm到0.361μm變化時所述Tcq的波動速率。此時邏輯樹的高度是5。
從該可以明顯看出，本發(fā)明電路對尺寸Wn的依賴程度較小。不僅是這一點，并且還有下述趨勢，即尺寸Wn越小，速度越高。
在SA-F/F邏輯電路中，讀出放大器中結(jié)點和邏輯樹結(jié)點的電位從邏輯“1”電位或接近于它的電位開始并被下拉到完全邏輯“0”的電位。
相反，在本發(fā)明的電路中，它們從邏輯“0”電位或接近于它的電位開始并被提升到邏輯“1”的電位。
所述電位經(jīng)過邏輯樹被下拉，因此，SA-F/F邏輯電路本能地依賴于所述邏輯樹的高度或Wn。
但是，邏輯樹的高度與提升所述電位無關(guān)。尺寸Wn越小，邏輯樹擁有的電容分量越少，因此，較小的Wn尺寸對于提升所述電壓來講更具有優(yōu)點。
因此，當(dāng)實現(xiàn)復(fù)雜邏輯電路時本發(fā)明電路相對于SA-F/F邏輯電路的優(yōu)點是明顯的。本發(fā)明的第三個目的、即即使是在實現(xiàn)具有多個輸入信號的復(fù)雜邏輯功能的情況下也能夠?qū)崿F(xiàn)高速工作被實現(xiàn)了。
另外，本發(fā)明的第四目的是實現(xiàn)能夠抗電路常數(shù)和耦合噪聲變化并能夠比DCSL電路更加穩(wěn)定的工作。
引起DCSL電路對不正確電位波動敏感的原因之一是施加給包括執(zhí)行邏輯樹和讀出放大器連接和斷開的NMOS晶體管柵極的電壓很低，即大約是所述NMOS晶體管的閾值。
由于這些NMOS晶體管沒有充分地變成導(dǎo)通，所以，傳導(dǎo)阻抗很高，從而使由于所述電路常數(shù)和耦合噪聲的變化所引起的不正確電位波動不能被吸收掉。
在根據(jù)本發(fā)明的邏輯電路中，邏輯樹110和讀出放大器131的連接和斷開是由在讀出鎖存單元130中的控制結(jié)點G執(zhí)行的。
在控制結(jié)點G中，電荷由PMOS晶體管提供，并給處完全邏輯“0”的電位。由于這個原因，用做開關(guān)134和135的NMOS晶體管NT1304和NT1305變成充分導(dǎo)通，并具有較小的傳導(dǎo)阻抗和能夠容易地吸收不正確的電位波動。
另外，另外一個原因是可以認(rèn)為被加到用做所述開關(guān)的NMOS晶體管柵極的電位是不同的結(jié)點。
即，在圖9所示的電路中，結(jié)點TH X被連接到NMOS晶體管NT43的柵極，而結(jié)點TH被連接到NMOS晶體管NT44的柵極。
當(dāng)所述讀出放大器處于驅(qū)動狀態(tài)(CLK_X=0)時，結(jié)點TH和TH_X被斷開和不變成相同的電位。結(jié)點TH和TH_X之間的電位差立即被所述讀出放大器放大，所述邏輯樹和讀出放大器被斷開。
因此，在結(jié)點TH和TH_X之間產(chǎn)生的不正確電位被放大和并最終被確定為是一個錯誤的邏輯值。
與此相反，在本發(fā)明的讀出鎖存電路130中，用做開關(guān)134和135的NMOS晶體管NT1304和1305的導(dǎo)通和截止是由公共控制結(jié)點G控制的。
即使在結(jié)點TH和TH_X處發(fā)生不正確的電位波動，只要所述電位沒有變的高得足以被識別為邏輯“1”，控制結(jié)點G的電位將被保留在邏輯“1”，讀出放大器131和邏輯樹110不會斷開。
在這個時間周期內(nèi)，在邏輯樹110接地路徑和讀出放大器131之間發(fā)生干擾，邏輯樹110吸收所述不正確的電位波動，從而使讀出放大器被導(dǎo)引到正確的邏輯值。
圖24示出了一個處理，通過該處理，根據(jù)本發(fā)明的讀出鎖存單元吸收所述不正確的電位波動并最終設(shè)置正確的邏輯值。
在圖24中，橫坐標(biāo)表示時間，縱坐標(biāo)表示電壓。
圖24具體地示出了在所述處理中給出降低結(jié)點TH電位的噪聲的情況，通過這個處理，結(jié)點TH被最終確定為原來的邏輯“1”。
在圖24中，存在一個時間周期，在這個時間周期內(nèi)，由于在驅(qū)動狀態(tài)開始處的噪聲影響而使結(jié)點TH的電位低于結(jié)點TH_X的電位。
但是，這種情況隨后被復(fù)原且結(jié)點TH的電位變得高于結(jié)點TH_X的電位，和被最終確定為邏輯“1”。在所述DCSL電路中，這種工作是不可能的。
因此，實現(xiàn)了第四個目的。
另外，在根據(jù)本發(fā)明的邏輯電路中，在所述空狀態(tài)中，讀出放大器和邏輯樹被連接，讀出放大器中的所有結(jié)點和邏輯樹的所有結(jié)點都被短路并被初始化為相同的電位。
因此，根據(jù)本發(fā)明的邏輯電路，具有能夠避免由于所述邏輯樹中寄生電容的不平衡而引起故障的優(yōu)點。
如上面解釋的，由于第一實施例提供了一種具有NMOS雙干線型邏輯樹110和SR鎖存單元120的結(jié)構(gòu)，并且，在所述雙干線型邏輯樹110中，當(dāng)給出所述邏輯功能的輸入信號時，邏輯樹末端TF和TF_X中的一個總是具有接地的路徑和另一個總是變成高阻抗?fàn)顟B(tài)，和所述SR鎖存單元120在它的置位(S)端接收來自讀出鎖存單元130的輸出結(jié)點TH的邏輯輸出H并在它的復(fù)位(R)端接收來自讀出鎖存單元130的輸出結(jié)點TH_X的邏輯輸出H_X，保持所述讀出鎖存單元130的邏輯輸出，從Q輸出端輸出所述數(shù)據(jù)，和所述讀出鎖存單元130具有通過驅(qū)動控制工作的讀出放大器131、利用這個驅(qū)動控制短路用于邏輯輸出H和H_X的結(jié)點TH和TH_X的開關(guān)132、邏輯樹斷開控制單元133、由邏輯樹斷開控制單元133控制并短路用于所述邏輯輸入的結(jié)點TH和結(jié)點TF2以及用于所述邏輯輸入的結(jié)點TH_X和結(jié)點TF_X的開關(guān)134和135，其中，在讀出鎖存單元130中，在同步信號(CLK)具有邏輯“0”的空狀態(tài)中，讀出放大器131不具有驅(qū)動能力，開關(guān)132、134和135變成導(dǎo)通，呈現(xiàn)出讀出鎖存器的所有內(nèi)部結(jié)點TH和TH_X以及邏輯樹結(jié)點TF和TF_X都被短路的狀態(tài)，其中，在同步信號(CLK)從邏輯“0”向邏輯“1”轉(zhuǎn)變之后立即開始的驅(qū)動狀態(tài)中，所述讀出放大器具有驅(qū)動能力，呈現(xiàn)出開關(guān)134和135如原來一樣地導(dǎo)通、開關(guān)132變成截止、結(jié)點TH和TF被短路從而使這兩個結(jié)點被釋放的狀態(tài)，和其中，在最終確定所述邏輯值后開始的同步信號(CLK)具有邏輯“1”的時間周期內(nèi)，讀出放大器131具有驅(qū)動能力，呈現(xiàn)出開關(guān)132、134和135變成截止和結(jié)點TH、TH_X、TF和TF_X都被斷開的狀態(tài)，所以具有下述效果第一，在靜態(tài)CMOS邏輯電路中發(fā)生的誤動作被消除從而減少了功耗，并且通過良好地使用動態(tài)邏輯電路的特性能夠?qū)崿F(xiàn)高速工作。
第二，可以便于通過利用CAD進(jìn)行自動布局和布線消除和設(shè)計用于產(chǎn)生具有短于諸如SA-F/F邏輯電路脈沖的機(jī)構(gòu)。
第三，工作速度對邏輯樹的高度和邏輯樹中MOS柵極寬度的依賴性小于所述SA-F/F邏輯電路，和即使是在實現(xiàn)具有多個輸入信號的復(fù)雜邏輯功能的情況下也能高速工作。
第四，可以實現(xiàn)比DCSL電路更加能夠抗電路常數(shù)和耦合噪聲變化的工作和更高的穩(wěn)定性。
第二實施例圖25的框圖示出了根據(jù)本發(fā)明邏輯電路的第二實施例，圖26的電路示出了圖25所示NMOS雙干線型邏輯樹部分和SR鎖存單元的具體例子。
第二實施例與第一實施例的區(qū)別在于添加了一個用于與同步信號(時鐘信號)同步地控制NMOS雙干線型邏輯樹接地的NMOS晶體管NT101。
在所述觸發(fā)器工作的初始狀態(tài)，這個NMOS晶體管NT101變成截止。
注意，圖26所示NMOS雙干線型邏輯樹和SR鎖存單元的具體結(jié)構(gòu)類似于圖11所示電路，因此，關(guān)于它們的詳細(xì)解釋在這里略去。
根據(jù)第二實施例，當(dāng)時鐘信號(同步信號)CLK具有邏輯“1”時，NMOS晶體管NT101變成導(dǎo)通。
由于這個原因，在時鐘信號(同步信號)CIK變成邏輯“1”的狀態(tài)中、即在最終確定狀態(tài)中，它的工作與以圖10為基礎(chǔ)的結(jié)構(gòu)、即圖11所示結(jié)構(gòu)的工作相同。
差別在于在其中時鐘信號(同步信號)CLK變成邏輯“0”的空狀態(tài)中的工作。
當(dāng)時鐘信(同步信號)CLK具有邏輯“0”時，與輸入信號A、B、C、D邏輯值的組合無關(guān)，無論是在邏輯樹結(jié)點TF還是在TF_X當(dāng)中都沒有接地路徑。
在第一實施例中，所解釋的情況是在空狀態(tài)中利用具有接地路徑的邏輯樹將結(jié)點TH、TH_X、TF和TF_X的電位固定為完全邏輯“0”電位。但是，在圖25和26所示結(jié)構(gòu)的情況下不會呈現(xiàn)這種狀態(tài)。
即使是邏輯樹110沒有接地的路徑，也可以使所述讀出鎖存單元130本身具有將結(jié)點TH和TH_X的電位下拉到NMOS晶體管閾值附近和導(dǎo)通連接所述邏輯樹110和讀出放大器131的用做開關(guān)134的NMOS晶體管NT1304和用做開關(guān)135的NMOS晶體管NT1305的功能。
當(dāng)這些開關(guān)134和135變成導(dǎo)通和結(jié)點TH和TH_X被短路到結(jié)點TF和TF_X時，在邏輯樹中存在于結(jié)點TH和TH_X上并將其電位設(shè)置在所述NMOS晶體管閾值附近的電荷根據(jù)其電容量被平衡分布。
作為平衡分布的結(jié)果，結(jié)點TH、TH_X、TF和TF_X的電位變得略小于所述NMOS晶體管的閾值，但略大于完全邏輯“0”的電位。
即，在圖25和26所示結(jié)構(gòu)的情況下，在所述空狀態(tài)(空相位)中不從結(jié)點TH和TH_X輸出完全邏輯“0”電位。
略小于NMOS晶體管閾值但略大于完全邏輯“0”電位的電位被輸出。這些電位具有的值低得足以表示邏輯“0”，因此，在工作原理上沒有矛盾。
第二實施例相對于第一實施例的優(yōu)點在于功耗的減少和速度的增加。
在第一實施例中，在所述空狀態(tài)中，讀出鎖存單元130和邏輯樹110中的所有電荷都被破壞。
與此相反，在第二實施例中，在驅(qū)動狀態(tài)中提供的部分電荷被保存起來并在下一個驅(qū)動狀態(tài)中重新使用。由于這個原因，功耗可以被減少得更多。
另外，在所述驅(qū)動狀態(tài)中，結(jié)點TH和TH_X的電位從接近NMOS晶體管閾值的電位開始上升，因此，最終確定所述邏輯需要的時間變得短于圖10所示所述電位從完全邏輯“0”開始上升的結(jié)構(gòu)所需的時間。
第三實施例圖27的框圖示出了根據(jù)本發(fā)明邏輯電路的第三實施例，圖28的電路示出了圖27所述NMOS雙干線型邏輯樹部分和SR鎖存單元的具體例子。
第三實施例與第二實施例的區(qū)別在于與所述NMOS晶體管NT101并聯(lián)連接了一個用于控制所述NMOS雙干線型邏輯樹與一個不同于所述時鐘信號(同步信號)的控制信號SLEEP同步接地NMOS的晶體管NT102。
注意，圖28所示NMOS雙干線型邏輯樹部分和SR鎖存單元的具體結(jié)構(gòu)與圖11所示的電路結(jié)構(gòu)類似，因此，這里省略對它們的詳細(xì)解釋。
根據(jù)第三實施例，當(dāng)控制信號SLEEP具有邏輯“0”時，NMOS晶體管NT102截止。此時的工作與根據(jù)第二實施例的圖26所示相同。
相反，在控制信號SLEEP變成邏輯“1”的時間期間內(nèi)，不考慮所述時鐘信號(同步信號)CLK，在邏輯樹110中具有可靠的接地路徑。
即，此時電荷沒有被保存或重新使用。
在控制信號SLFEP被最終被設(shè)置為邏輯“1”的空狀態(tài)中，結(jié)點TH和TH_X變成完全邏輯“0”。
當(dāng)時鐘信號(同步信號)CLK停止在邏輯“0”時，需要使所述控制信號SLEEP變成邏輯“1”。
當(dāng)前，為了減小功耗，停止向不工作的電路塊提供時鐘的方法已經(jīng)變得很普通了。
被停止的時鐘變成恒定的邏輯“0”或邏輯“1”。至于變成哪一個恒定值則取決于設(shè)計，但是，一旦設(shè)計完畢，所述時鐘就總是停止在相同的邏輯值處。
根據(jù)第二實施例的圖25和26所示結(jié)構(gòu)的問題是所述時鐘信號(同步信號)CLK停止在邏輯“0”的情況。
此時，由于空狀態(tài)，結(jié)點TH和TH_X的電位變得略小于所述NMOS晶體管的閾值。
SR鎖存單元120將其作為邏輯“0”予以接收并工作于保持模式。這不存在邏輯問題。
但是，在截止時的漏電流量成為了問題。
此時具有在SR鎖存單元120中它們柵極處的結(jié)點TH和TH_X的NMOS處于截止?fàn)顟B(tài)。通常，所述MOS有電流流過，盡管這個電流量截止?fàn)顟B(tài)下非常小。這個電流被稱之為漏電流。
所述漏電流的量值是由所述柵極電位的指數(shù)函數(shù)確定的。因此，在所述結(jié)點TH和TH X的電位是完全邏輯0V的情況和它們接近所述NMOS晶體管的閾值的情況之間的漏電流量值中，存在大約一個數(shù)量級到兩個數(shù)量級的差異，盡管它們的絕對值很小。由于這個原因，當(dāng)由于時鐘停止而導(dǎo)致長時間的空狀態(tài)時，其功耗也小于用于重新使用的電荷被丟棄和結(jié)點TH和TH_X的電位下降到完全邏輯“0”電位的情況。
圖27和28所示根據(jù)本發(fā)明第三實施例的結(jié)構(gòu)恰恰被用于實現(xiàn)這個功能。
如上所述，當(dāng)時鐘信號(同步信號)被停止在邏輯“0”時，在根據(jù)第二實施例的圖25所示的結(jié)構(gòu)中所述漏電流變得很大。
與此相反，在圖27所示根據(jù)第三實施例的結(jié)構(gòu)中，通過將控制信號SLEEP設(shè)置為邏輯“1”，空狀態(tài)下結(jié)點TH和TH_X的電位可以下降到完全邏輯“0”。由于這個原因，所述漏電流可以變得很小。
圖29示出了在SLEEP模式工作時內(nèi)部結(jié)點TH和TH_X的電位波形以及漏電流值的模擬結(jié)果。
在圖29中，橫坐標(biāo)表示時間，縱坐標(biāo)表示電壓。
在當(dāng)前的模擬中，使用圖27所示的電路，時鐘信號(同步信號)CLK的脈沖被給出，執(zhí)行用于最終確定所述邏輯的工作，和時鐘信號CLK停止在邏輯“0”。
此時，控制信號SLEEP仍然處于輯輯“0”。因此，結(jié)點TH和TH_X不具有完全邏輯“0”的電位。
在所示周期內(nèi)漏電流是557.3nA。
然后，當(dāng)控制信號SLEEP被設(shè)置為邏輯“1”時，結(jié)點TH和TH_X的電位迅速下降到0V。在所示周期內(nèi)的漏電流是24.6nA。
在這種方式下，SLEEP控制的影響很大。
概括如上所述本發(fā)明的效果，根據(jù)本發(fā)明，在靜態(tài)CMOS邏輯電路中發(fā)生的誤動作可以被消除從而減少了功耗并通過良好使用動態(tài)邏輯電路的特性可以實現(xiàn)高速工作。
另外，根據(jù)本發(fā)明，可以消除用于產(chǎn)生具有短于諸如PDN-F/F邏輯電路脈沖的機(jī)構(gòu)并便于使用CAD自動布局和布線進(jìn)行設(shè)計。
另外，根據(jù)本發(fā)明，工作速度對于邏輯樹的高度和所述邏輯樹中MOS的柵極寬度的依賴程度要小于SA-F/F邏輯電路，即使是在實現(xiàn)具有很多輸入信號的復(fù)雜邏輯功能的情況下也能夠?qū)崿F(xiàn)高速工作。
另外，根據(jù)本發(fā)明，實現(xiàn)了能夠承受電路常數(shù)和耦合噪聲變化的工作并且穩(wěn)定性要高于DCSL邏輯電路。
另外，根據(jù)本發(fā)明，通過提供所述SLEEP模式使用開關(guān)和當(dāng)同步信號具有邏輯“0”以及在所述邏輯樹的兩個干線中持續(xù)建立所述接地路徑時強迫將所述邏輯樹中的內(nèi)部結(jié)點固定到完全邏輯“0”電位，可以減小所述漏電流。
在已經(jīng)結(jié)合為說明目的而選擇的特殊實施例對本發(fā)明進(jìn)行了描述的同時，很明顯，本專業(yè)技術(shù)領(lǐng)域內(nèi)的普通技術(shù)人員可以在不脫離本發(fā)明基本概念和精神的前提下作出很多修改。
權(quán)利要求
1．一種用于與一個同步信號同步輸出邏輯功能評估結(jié)果的邏輯電路，包括一個用于形成一個路徑并實現(xiàn)所希望邏輯功能的雙干線型邏輯樹，其中，只有一個干線能夠根據(jù)輸入信號經(jīng)過所述路徑到達(dá)一個基準(zhǔn)電位；一個讀出鎖存單元，具有；用于接收所述雙干線型連接到第一邏輯輸出和第二邏輯輸出的第一邏輯輸入結(jié)點和第二邏輯輸入結(jié)點；第一邏輯輸出結(jié)點；第二邏輯輸出結(jié)點；一個讀出放大器，該讀出放大器在接收指出驅(qū)動的所述同步信號的基礎(chǔ)上工作并根據(jù)由輸入給所述第一邏輯輸出結(jié)點和第二邏輯輸出結(jié)點的第一邏輯輸入和第二邏輯輸入所擁有的傳導(dǎo)阻抗差將所述第一邏輯輸出和第二邏輯輸出的邏輯電位最終設(shè)置為不同的第一電平和第二電平；第一轉(zhuǎn)換裝置，用于當(dāng)接收一個指出空狀態(tài)的同步信號時短路第一邏輯輸出結(jié)點和第二邏輯輸出結(jié)點；第二轉(zhuǎn)換裝置，用于根據(jù)一個控制端的電位點連接或斷開所述第一邏輯輸入結(jié)點和第一邏輯輸出結(jié)點；第三轉(zhuǎn)換裝置，用于根據(jù)所述控制端的電位點連接或斷開所述第二邏輯輸入結(jié)點和第二邏輯輸出結(jié)點；和一個邏輯樹斷開控制裝置，具有第一設(shè)定裝置，用于將連接到所述第二轉(zhuǎn)換裝置和第三轉(zhuǎn)換裝置的控制端上的控制結(jié)點的電位設(shè)置為至少在包括其中在讀出放大器中還沒有最終確定所述邏輯的空狀態(tài)的狀態(tài)中在被連接有所述第二和第三轉(zhuǎn)換裝置的兩個端之間進(jìn)行連接的電位；和第二設(shè)定裝置，用于根據(jù)一個控制端的電位電連接或斷開所述第一邏輯輸入結(jié)點和第一邏輯輸出結(jié)點；第三轉(zhuǎn)換裝置，用于根據(jù)所述控制端的電位電連接或斷開所述第二邏輯輸入結(jié)點和第二邏輯輸出結(jié)點；和一個邏輯樹斷開控制裝置，具有第一設(shè)定裝置，用于在包括其中在所述讀出放大器中還沒有最終確定所述邏輯的空狀態(tài)的狀態(tài)處將連接到所述第二轉(zhuǎn)換裝置和第三轉(zhuǎn)換裝置控制端上的控制結(jié)點的電位設(shè)置為至少能夠使連接有所述第二轉(zhuǎn)換裝置和第三轉(zhuǎn)換裝置的兩個端之間進(jìn)行連接的電位，和第二設(shè)定裝置，用于在其中在所述讀出放大器中已經(jīng)最終確定所述邏輯的一個狀態(tài)處根據(jù)所述第一邏輯輸出結(jié)點或第二邏輯輸出結(jié)點將所述控制結(jié)點的電位設(shè)置為至少能夠在被連接有所述第二轉(zhuǎn)換裝置和第三轉(zhuǎn)換裝置的兩個端之間斷開的電位；和置位和復(fù)位鎖存單元，用于在它的置位端接收所述讀出鎖存單元的第一邏輯輸出，在它的復(fù)位端接收所述讀出鎖存單元的第二邏輯輸出，并保持所述讀出鎖存單元的邏輯輸出長達(dá)所述同步信號一個周期的時間周期。
2．根據(jù)權(quán)利要求1所述的邏輯電路，其特征是所述讀出鎖存單元的讀出放大器具有第一反相器和第二反相器，所述第一反相器的輸出與所述第二反相器的輸入互聯(lián)，其連接點被連接到所述第一邏輯輸出結(jié)點，第一反相器的輸入與第二反相器的輸出互聯(lián)，其連接點被連接到所述第二邏輯輸出結(jié)點，和其中，所述第一轉(zhuǎn)換裝置被連接在第一反相器的輸入和第二反相器的輸入之間。
3．根據(jù)權(quán)利要求1所述的邏輯電路，其特征是所述邏輯樹斷開控制裝置的第一設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到連接狀態(tài)的第一電源電位和所述控制結(jié)點之間并在其控制端接收指出所述空狀態(tài)的同步信號的基礎(chǔ)上變成導(dǎo)通的第四轉(zhuǎn)換裝置，和其中，所述邏輯樹斷開控制裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到斷開狀態(tài)的第二電源電位和所述控制結(jié)點之間、具有連接到所述第一邏輯輸出結(jié)點的控制端和當(dāng)所述第一邏輯輸出電位處于一個第一電平時變成導(dǎo)通的第五轉(zhuǎn)換裝置，和連接在所述第二電源電位和所述控制結(jié)點之間、具有連接到所述第二邏輯輸出結(jié)點的控制端和當(dāng)所述第二邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第六轉(zhuǎn)換裝置。
4．根據(jù)權(quán)利要求2所述的邏輯電路，其特征是所述邏輯樹斷開控制裝置的第一設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到連接狀態(tài)的第一電源電位和所述控制結(jié)點之間并在其控制端接收指出所述空狀態(tài)的同步信號的基礎(chǔ)上變成導(dǎo)通的第四轉(zhuǎn)換裝置，和其中，所述邏輯樹斷開控制裝置的第二設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到斷開狀態(tài)的第二電源電位和所述控制結(jié)點之間、具有連接到所述第一邏輯輸出結(jié)點的控制端和當(dāng)所述第一邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第五轉(zhuǎn)換裝置，和連接在所述第二電源電位和所述控制結(jié)點之間、具有連接到所述第二邏輯輸出結(jié)點的控制端和當(dāng)所述第二邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第六轉(zhuǎn)換裝置。
5．根據(jù)權(quán)利要求1所述的邏輯電路，其特征是所述邏輯樹斷開控制裝置的第一設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到連接狀態(tài)的第一電源電位和所述控制結(jié)點之間并在其控制端接收指出所述空狀態(tài)的同步信號的基礎(chǔ)上變成導(dǎo)通的第四轉(zhuǎn)換裝置，和其中，所述邏輯樹斷開控制裝置的第二設(shè)定裝置包括在中間結(jié)點和控制結(jié)點之間、具有連接到所述第一邏輯輸出結(jié)點的控制端和當(dāng)所述第一邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第五轉(zhuǎn)換裝置，和連接中間結(jié)點和控制結(jié)點之間、具有連接到所述第二邏輯輸出結(jié)點的控制端和當(dāng)所述第二邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第六轉(zhuǎn)換裝置，和連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到斷開狀態(tài)的第二電源電位和一個中間結(jié)點之間、當(dāng)?shù)谒霓D(zhuǎn)換裝置導(dǎo)通時保持在非導(dǎo)通狀態(tài)、當(dāng)?shù)谒霓D(zhuǎn)換裝置保持在非導(dǎo)通狀態(tài)時變成導(dǎo)通的第七轉(zhuǎn)換裝置。
6．根據(jù)權(quán)利要求2所述的邏輯電路，其特征是所述連接到斷開控制裝置第一設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到連接狀態(tài)的第一電源電位和所述控制結(jié)點之間并在其控制端接收指出空狀態(tài)的同步信號的基礎(chǔ)上變成導(dǎo)通的第四轉(zhuǎn)換裝置，和其中，所述邏輯樹斷開控制裝置的第二設(shè)定裝置包括連接在一個中間結(jié)點和所述控制結(jié)點之間、具有連接到所述第一—邏輯輸出結(jié)點的控制端和當(dāng)所述第一邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第五轉(zhuǎn)換裝置，連接在所述中間結(jié)點和所述控制結(jié)點之間、具有連接到所述第二邏輯輸出結(jié)點的控制端和當(dāng)所述第二邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第六轉(zhuǎn)換裝置，連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到斷開狀態(tài)的第二電源電位和所述中間結(jié)點之間、當(dāng)?shù)谒霓D(zhuǎn)換裝置導(dǎo)通時保持在非導(dǎo)通狀態(tài)、當(dāng)?shù)谒霓D(zhuǎn)換裝置保持在非導(dǎo)通狀態(tài)時變成導(dǎo)通的第七轉(zhuǎn)換裝置。
7．根據(jù)權(quán)利要求1所述的邏輯電路，其特征是所述邏輯樹斷開控制裝置的第一設(shè)定裝置包括串聯(lián)連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到連接狀態(tài)的第一電源電位和一個控制結(jié)點之間并在所述空狀態(tài)中在所述空制端接收第一邏輯輸出結(jié)點的電位和第二邏輯輸出結(jié)點的電位的基礎(chǔ)上變成導(dǎo)通的第四轉(zhuǎn)換裝置和第五轉(zhuǎn)換裝置，和其中，所述邏輯樹斷開控制裝置的第二設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到斷開狀態(tài)的第二電源電位之間、具有連接到所述第一邏輯輸出結(jié)點的控制端和當(dāng)所述第—邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第六轉(zhuǎn)換裝置，和連接在所述第二電源電位和所述控制結(jié)點之間、具有連接到第二邏輯輸出結(jié)點的控制端和當(dāng)所述第二邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第七轉(zhuǎn)換裝置。
8．根據(jù)權(quán)利要求2所述的邏輯電路，其特征是所述邏輯樹斷開控制裝置的第一設(shè)定裝置包括串聯(lián)連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到連接狀態(tài)的第一電源電位和一個控制結(jié)點之間并在空狀態(tài)中在其控制端接收所述第一邏輯輸出結(jié)點電位和第二邏輯輸出結(jié)點電位的基礎(chǔ)上變成導(dǎo)通的第四轉(zhuǎn)換裝置和第五轉(zhuǎn)換裝置，和其中，所述邏輯樹斷開控制裝置的第二設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到斷開狀態(tài)的第二電源電位和所述控制結(jié)點之間、具有連接到所述第一邏輯輸出結(jié)點的控制端和當(dāng)所述第一邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第六轉(zhuǎn)換裝置，和連接第二電源電位和控制結(jié)點之間、具有連接到所述第二邏輯輸出結(jié)點的控制端和當(dāng)所述第二邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第七轉(zhuǎn)換裝置。
9．一種用于與一個同步信號同步輸出邏輯功能評估結(jié)果的邏輯電路，包括形成一個路徑并實現(xiàn)所希望功能的雙干線型邏輯樹，其中只有一個干線能夠根據(jù)輸入信號經(jīng)過所述路徑到達(dá)所述基準(zhǔn)電位一個讀出鎖存單元，具有用于接收所述雙干線型邏輯樹第—邏輯輸出和第二邏輯輸出的第一邏輯輸入結(jié)點和第二邏輯輸入結(jié)點；第—邏輯輸出結(jié)點第二邏輯輸出結(jié)點；一個讀出放大器，該讀出放大器在接收指出驅(qū)動的同步信號的基礎(chǔ)上工作，并根據(jù)由輸入給所述第一邏輯輸入結(jié)點和第二邏輯輸入結(jié)點的第一邏輯輸入和第二邏輯輸入擁有的傳導(dǎo)阻抗差最終將所述第一邏輯輸出和第二邏輯輸出的邏輯電位設(shè)置為不同的第一電平和第二電平；第一轉(zhuǎn)換裝置，用于當(dāng)接收指出一個空狀態(tài)的同步信號時短路第一邏輯輸出結(jié)點和第二邏輯輸出結(jié)點；第二轉(zhuǎn)換裝置，用于根據(jù)所述控制端的電位電連接或斷開所述第一邏輯輸入結(jié)點和第一邏輯輸出結(jié)點；第三轉(zhuǎn)換裝置，用于根據(jù)所述控制端的電位電連接或斷開所述第二邏輯輸入結(jié)點和第二邏輯輸出結(jié)點；和一個邏輯樹斷開控制裝置，具有第一設(shè)定裝置，用于在包括其中在所述讀出放大器中還沒有最終確定所述邏輯的空狀態(tài)的一個狀態(tài)處將連接到所述第二轉(zhuǎn)換裝置和第三轉(zhuǎn)換裝置的控制端上的控制結(jié)點的電位設(shè)置為至少能夠在被連接有所述第二和第三轉(zhuǎn)換裝置的兩個端之間進(jìn)行連接的電位；和第二設(shè)定裝置，用于在在所述讀出放大器中已經(jīng)最終確定所述邏輯的狀態(tài)處根據(jù)所述第一邏輯輸出結(jié)點或所述第二邏輯輸出結(jié)點將所述控制結(jié)點的電位設(shè)置為至少能夠在被連接有所述第二和第三轉(zhuǎn)換裝置的兩個端之間執(zhí)行斷開的電位；置位和復(fù)位鎖存單元，用于在其置位端接收所述讀出鎖存單元的第一邏輯輸出，在其復(fù)位端接收所述讀出鎖存單元的第二邏輯輸出，并將所述讀出鎖存單元的輸出保持所述同步信號一個周期的時間周期；和第四轉(zhuǎn)換裝置，用于在所述空狀態(tài)中電斷開到所述雙干線型邏輯樹基準(zhǔn)電位和所述基準(zhǔn)電位的路徑并在所述空狀態(tài)以外的時間處連接它們。
10．根據(jù)權(quán)利要求9所述的邏輯電路，其特征是所述讀出鎖存單元的讀出放大器具有反相器和第二反相器，第一反相器的輸出與第二反相器的輸入相連，其連接點被連接到所述第一邏輯輸出結(jié)點，第一反相器的輸入與第二反相器的輸出相連，其連接點被連接到所述第二邏輯輸出結(jié)點；和其中，所述第一轉(zhuǎn)換裝置被連接在第一反相器的輸入和第二反相器的輸入之間。
11．根據(jù)權(quán)利要求9所述的邏輯電路，其特征是所述邏輯樹斷開裝置的第一設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到連接狀態(tài)的第一電源電位和所述控制結(jié)點之間并在其控制端接收指出所述空狀態(tài)的—個同步信號的基礎(chǔ)上變成導(dǎo)通的第五轉(zhuǎn)換裝置；和所述邏輯樹斷開控制裝置的第二設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到斷開狀態(tài)的第二電源電位和所述控制結(jié)點之間、具有連接到所述第一邏輯輸出結(jié)點的控制端和當(dāng)所述第一邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第六轉(zhuǎn)換裝置，和連接在第二電源電電位和所述控制結(jié)點之間、具有連接到所述第二邏輯輸出結(jié)點的控制端和當(dāng)所述第二邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第一七轉(zhuǎn)換裝置。
12．根據(jù)權(quán)利要求10所述的邏輯電路，其特征是所述邏輯樹斷開控制裝置的第一設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到連接狀態(tài)的第一電源電位和所述控制結(jié)點之間并在其控制端接收指出所述空狀態(tài)的同步信號的基礎(chǔ)上變成導(dǎo)通的第五轉(zhuǎn)換裝置和其中，所述邏輯樹斷開控制裝置的第二設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到斷開狀態(tài)的第二電源電位和所述控制結(jié)點之間、具有連接到所述第一邏輯輸出結(jié)點的控制端和當(dāng)所述第一邏輯輸出電位處于所述第一電平能夠時變成導(dǎo)通的第六轉(zhuǎn)換裝置，和連接在所述第二電源電位和所述控制結(jié)點之間、具有連接到所述所述邏輯輸出結(jié)點的控制端和當(dāng)所述第二邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第七轉(zhuǎn)換裝置。
13．根據(jù)權(quán)利要求9所述的邏輯電路，其特征是所述邏輯樹斷開控制裝置的第一設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到連接狀態(tài)的第一電源電位和所述控制結(jié)點之間并在其控制端接收指出所述空狀態(tài)的同步信號的基礎(chǔ)上變成導(dǎo)通的第五轉(zhuǎn)換裝置和其中，所述邏輯樹斷開控制裝置的第二設(shè)定裝置包括連接在一個中間結(jié)點和所述控制結(jié)點之間、具有連接到所述第—邏輯輸出結(jié)點的控制端和當(dāng)所述第一邏輯輸出電位處于所述第一輸出電平時變成導(dǎo)通的第六轉(zhuǎn)換裝置，連接在所述中間結(jié)點和所述控制結(jié)點之間、具有連接到所述第二邏輯輸出結(jié)點的控制端和當(dāng)所述第二邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第七轉(zhuǎn)換裝置，和連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到斷開狀態(tài)的第二電源電位和所述中間結(jié)點之間、當(dāng)所述第五轉(zhuǎn)換裝置導(dǎo)通時保持在非導(dǎo)通狀態(tài)和當(dāng)所述第五轉(zhuǎn)換裝置保持在非導(dǎo)通狀態(tài)時變成導(dǎo)通的第八轉(zhuǎn)換裝置。
14．根據(jù)權(quán)利要求10所述的邏輯電路，其特征是所述邏輯樹斷開控制裝置的第一設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到連接狀態(tài)的第一電源電位和所述控制結(jié)點之間并在其控制端接收指出所述空狀態(tài)的同步信號的基礎(chǔ)上變成導(dǎo)通的第五轉(zhuǎn)換裝置；和其中，所述邏輯樹斷開控制裝置的第二設(shè)定裝置包括連接在一個中間結(jié)點和所述控制結(jié)點之間、具有連接到所述第一邏輯輸出結(jié)點的控制端和當(dāng)所述第一邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第六轉(zhuǎn)換裝置，連接在所述中間結(jié)點和控制結(jié)點之間、具有連接到所述第二邏輯輸出結(jié)點的控制端和當(dāng)所述第二邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第七轉(zhuǎn)換裝置，和連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到斷開狀態(tài)的第二電源電位和所述中間結(jié)點之間、當(dāng)所述第五轉(zhuǎn)換裝置導(dǎo)通時保持在非導(dǎo)通狀態(tài)和當(dāng)所述第五轉(zhuǎn)換裝置保持在非導(dǎo)通狀態(tài)時變成導(dǎo)通的第八轉(zhuǎn)換裝置。
15．根據(jù)權(quán)利要求9所述的邏輯電路，其特征是所述邏輯樹斷開控制裝置的第一設(shè)定裝置包括串聯(lián)連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到連接狀態(tài)的第一電源電位和所述控制結(jié)點之間并在所述空狀態(tài)中在它們控制端接收所述第一邏輯輸出電位和第二邏輯輸出電位的基礎(chǔ)上變成導(dǎo)通的第五轉(zhuǎn)換裝置和第六轉(zhuǎn)換裝置；和其中，所述邏輯樹斷開控制裝置的第二設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到斷開狀態(tài)的第二電源電位和所述控制結(jié)點之間、具有連接到所述第一邏輯輸出結(jié)點的控制端和當(dāng)所述第一邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第七轉(zhuǎn)換裝置，和連接在所述第二電源電位和所述控制結(jié)點之間、具有連接到所述第二邏輯輸出結(jié)點的控制端和當(dāng)所述第二邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第八轉(zhuǎn)換裝置。
16．根據(jù)權(quán)利要求10所述的邏輯電路，其特征是所述邏輯樹的第一設(shè)定裝置包括串聯(lián)連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到連接狀態(tài)的第一電源電位和所述控制結(jié)點之間并在所述空狀態(tài)中在它們控制端接收所述第一邏輯輸出結(jié)點電位的基礎(chǔ)上變成導(dǎo)通的第五轉(zhuǎn)換裝置和第六轉(zhuǎn)換裝置，和其中，所述邏輯樹斷開控制裝置的第二設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到斷開狀態(tài)的第二電源電位和所述控制結(jié)點之間、具有連接到所述第一邏輯輸出結(jié)點的控制端和當(dāng)所述第一邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第七轉(zhuǎn)換裝置；和連接在所述第二電源電位和所述控制結(jié)點之間、具有連接到所述第二邏輯輸出結(jié)點的控制端和當(dāng)所述第二邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第八轉(zhuǎn)換裝置。
17．—種用于與一個同步信號同步輸出邏輯功能評估結(jié)果的邏輯電路，包括用于形成—個路徑并實現(xiàn)所希望邏輯功能的雙干線型邏輯樹，其中只有—個干線能夠根據(jù)輸入信號到達(dá)所述基準(zhǔn)電位；讀出鎖存單元，具有用于接收所述雙干線型邏輯樹第—輸出和第二輸出的第—邏輯輸入結(jié)點和第二邏輯輸入結(jié)點；第—邏輯輸出結(jié)點；第二邏輯輸出結(jié)點；—個讀出放大器，在接收指出驅(qū)動的—個同步信號的基礎(chǔ)上工作，并根據(jù)被輸入給所述第—邏輯輸入結(jié)點和第二邏輯輸入結(jié)點的第一邏輯輸入和第二邏輯輸入所擁有的傳導(dǎo)阻抗差將所述第—邏輯輸出和第二邏輯輸出的電位設(shè)置為不同的第一電平和第二電平；第一轉(zhuǎn)換裝置，用于當(dāng)接收指出空狀態(tài)的一個同步信號時短路第一邏輯輸出結(jié)點和第二邏輯輸出結(jié)點，第二轉(zhuǎn)換裝置，用于根據(jù)所述控制端的電位電連接或斷開所述第一邏輯輸入結(jié)點和第一邏輯輸出結(jié)點；第三轉(zhuǎn)換裝置，用于根據(jù)所述控制的的電位電連接或斷開第二邏輯輸入結(jié)點和第二邏輯輸出結(jié)點和一個邏輯樹斷開控制裝置，具有第一設(shè)定裝置，用于在包括其中在所述讀出放大器中沒有最終確定所述邏輯的空狀態(tài)的狀態(tài)中將與第二轉(zhuǎn)換裝置和第三轉(zhuǎn)換裝置的控制端相連的控制結(jié)點的電位設(shè)置為至少能夠使與所述第二和第三轉(zhuǎn)換裝置相連的兩個端相連接的電位第二設(shè)定裝置，用于在其中在所述讀出放大器中已經(jīng)最終確定所述邏輯的—個狀態(tài)處根據(jù)所述第—邏輯輸出結(jié)點或第二邏輯輸出結(jié)點將所述控制結(jié)點的電位設(shè)置為至少能夠使連接有所述第二轉(zhuǎn)換裝置和第三轉(zhuǎn)換裝置的兩個端之間斷開的電位和置位和復(fù)位鎖存單元，用于在其置位端接收所述讀出鎖存單元的第一邏輯輸出、在其復(fù)位端接收所述讀出鎖存單元的第二邏輯輸出，并將所述讀出鎖存單元的邏輯輸出保持同步信號一個周期的時間周期；第四轉(zhuǎn)換裝置，用于在空狀態(tài)中電斷開到所述雙干線型邏輯樹的基準(zhǔn)電位和所述基準(zhǔn)電位的路徑并在除空狀態(tài)以外的狀態(tài)中連接它們；和第五轉(zhuǎn)換裝置，用于強迫連接到達(dá)所述雙干線型邏輯樹基準(zhǔn)電位和所述基準(zhǔn)電位的路徑一個時間周期，在該時間周期內(nèi)在空狀態(tài)中利用第四轉(zhuǎn)換裝置當(dāng)同步信號在指出所述空狀態(tài)的同時停止時斷開到達(dá)所述雙干線型邏輯樹基準(zhǔn)電位和所述基準(zhǔn)電位的路徑。
18．根據(jù)權(quán)利要求17所述的邏輯電路，其特征是所述讀出鎖存單元的讀出放大器具有第一反相器和第二反相器，第一反相器的輸出與第二反相器的輸入互聯(lián)，其連接點被連接到所述第一邏輯輸出結(jié)點，第一反相器的輸入與第二反相器的輸出互聯(lián)，其連接點被連接到所述第二邏輯輸出結(jié)點，和其中，所述第一轉(zhuǎn)換裝置被連接在第一反相器的輸入和第二反相器的輸入之間。
19．根據(jù)權(quán)利要求17所述的邏輯電路，其特征是所述邏輯樹斷開控制裝置的第一設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到連接狀態(tài)的第一電源電位和所述控制結(jié)點之間并在其控制端接收指出所述空狀態(tài)的同步信號的基礎(chǔ)上變成導(dǎo)通的第六轉(zhuǎn)換裝置；和其中，所述邏輯樹斷開控制裝置的第二設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到斷開狀態(tài)的第二電源電位和所述控制結(jié)點之間、具有連接到第一邏輯輸出結(jié)點的控制端和當(dāng)所述第一邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第七轉(zhuǎn)換裝置，和連接在所述第二電源電位和所述控制結(jié)點之間、具有連接到所述第二邏輯輸出結(jié)點的控制端和當(dāng)所述第二邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第八轉(zhuǎn)換裝置。
20．根據(jù)權(quán)利要求18所述的邏輯電路，其特征是所述邏輯樹斷開控制裝置的第一設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到連接狀態(tài)的第一電源電位和所述控制結(jié)點之間并在其控制端接收指出所述空狀態(tài)的同步信號的基礎(chǔ)上變成導(dǎo)通的第六轉(zhuǎn)換裝置；和其中，所述邏輯樹斷開控制裝置的第二設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到斷開狀態(tài)的第二電源電位和所述控制結(jié)點之間、具有連接到所述第一邏輯輸出結(jié)點的控制端和當(dāng)所述第一邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第七轉(zhuǎn)換裝置，和連接在所述第二電源電位和所述控制結(jié)點之間、具有連接到所述第二邏輯輸出結(jié)點的控制端和當(dāng)所述第二邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第八轉(zhuǎn)換裝置。
21．根據(jù)權(quán)利要求17所述的邏輯電路，其特征是所述邏輯樹斷開控制裝置的第一設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到連按狀態(tài)的第一電源電位和所述控制結(jié)點之間并在其控制端接收指出所述空狀態(tài)的同步信號的基礎(chǔ)上變成導(dǎo)通的第六轉(zhuǎn)換裝置；和其中所述邏輯樹斷開控制裝置的第二設(shè)定裝置包括連接在一個中間結(jié)點和所述控制結(jié)點之間、具有連接到第一邏輯輸出結(jié)點的控制端和當(dāng)所述第一邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第七轉(zhuǎn)換裝置，連接在所述中間結(jié)點和所述控制結(jié)點之間、具有連接到所述第二邏輯輸出結(jié)點的控制端和當(dāng)所述第二邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第八轉(zhuǎn)換裝置，連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到斷開狀態(tài)的第二電源電位和所處中間結(jié)點之間、當(dāng)所述第六轉(zhuǎn)換裝置導(dǎo)通時保持在非導(dǎo)通狀態(tài)和當(dāng)所述第六轉(zhuǎn)換裝置保持在非導(dǎo)通狀態(tài)時變成導(dǎo)通的第九轉(zhuǎn)換裝置。
22．根據(jù)權(quán)利要求18所述的邏輯電路，其特征是所述邏輯樹斷開控制裝置的第一設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到連接狀態(tài)的第一電源電位和所述控制結(jié)點之間并在其控制端接收指出所述空狀態(tài)的同步信號的基礎(chǔ)上變成導(dǎo)通的第六轉(zhuǎn)換裝置；和其中所述邏輯樹斷開控制裝置的第二設(shè)定裝置包括連接在一個中間結(jié)點和所述控制結(jié)點之間、具有連接到第一邏輯輸出結(jié)點的控制端和當(dāng)所述第一邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第七轉(zhuǎn)換裝置，連接在所述中間結(jié)點和所述控制結(jié)點之間、具有連接到所述第二邏輯輸出結(jié)點的控制端和當(dāng)所述第二邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第八轉(zhuǎn)換裝置，連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到斷開狀態(tài)的第二電源電位和所處中間結(jié)點之間、當(dāng)所述第六轉(zhuǎn)換裝置導(dǎo)通時保持在非導(dǎo)通狀態(tài)和當(dāng)所述第六轉(zhuǎn)換裝置保持在非導(dǎo)通狀態(tài)時變成導(dǎo)通的第九轉(zhuǎn)換裝置。
23．根據(jù)權(quán)利要求1 7所述的邏輯電路，其特征是所述邏輯樹斷開控制裝置的第一設(shè)定裝置包括串聯(lián)連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到連接狀態(tài)的第一電源電位和所述控制結(jié)點之間并在所述空狀態(tài)中在它們控制端接收所述第一邏輯輸出結(jié)點的電位和所述第二邏輯輸出結(jié)點的電位的基礎(chǔ)上變成導(dǎo)通的第六轉(zhuǎn)換裝置和第七轉(zhuǎn)換裝置；和其中，所述邏輯樹斷開控制裝置的第二設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到斷開狀態(tài)的第二電源電位和所述控制結(jié)點之間、具有連接到所述第一邏輯輸出結(jié)點的控制端和當(dāng)所述第一邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第八轉(zhuǎn)換裝置，和連接在所述第二電源電位和所述控制結(jié)點之間、具有連接到所述第二邏輯輸出結(jié)點的控制端和當(dāng)所述第二邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第九轉(zhuǎn)換裝置。
24．根據(jù)權(quán)利要求18所述的邏輯電路，其特征是所述邏輯樹斷開控制裝置的第一設(shè)定裝置包括串聯(lián)連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到連接狀態(tài)的第一電源電位和所述控制結(jié)點之間并在所述空狀態(tài)中在它們的控制端接收所述第一邏輯輸出結(jié)點的電位和所述第二邏輯輸出結(jié)點的電位的基礎(chǔ)上變成導(dǎo)通的第六轉(zhuǎn)換裝置和第七轉(zhuǎn)換裝置，和所述邏輯樹斷開控制的第二設(shè)定裝置包括連接在能夠?qū)⑺龅诙D(zhuǎn)換裝置和第三轉(zhuǎn)換裝置引入到斷開狀態(tài)的第二電源電位和所述控制結(jié)點之間、具有連接到所述第一邏輯輸出結(jié)點的控制端和當(dāng)所述第一邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第八轉(zhuǎn)換裝置，和連接在所述第二電源電位和所述控制結(jié)點之間、具有連接到所述第二邏輯輸出結(jié)點的控制端和當(dāng)所述第二邏輯輸出電位處于所述第一電平時變成導(dǎo)通的第九轉(zhuǎn)換裝置。
全文摘要
一種包括邏輯電路部分的邏輯電路,該邏輯電路包括一個雙干線型邏輯樹、一個同步型讀出鎖存裝置,包括一個讀出放大器、一個邏輯樹斷開控制裝置、一組用于斷開所述邏輯樹的開關(guān)和一個用于將一個邏輯保持同步信號一個周期的置位和復(fù)位鎖存裝置,其中,在空狀態(tài)中,所述讀出放大器被去激活,所述雙干線型邏輯樹和所述讀出鎖存器被連接,和所述雙干線型邏輯樹被短路,其中,在所述驅(qū)動狀態(tài)中,所述讀出放大器被激活和該雙干線型邏輯樹的輸出端被接通,和其中在最終確定狀態(tài)中,所述讀出放大器被激活和所述邏輯樹和讀出鎖存單元被斷開。
文檔編號H03K19/0948GK1301023SQ0010835
公開日2001年6月27日 申請日期2000年2月29日 優(yōu)先權(quán)日1999年12月22日
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