1.一種合并單元測(cè)試裝置，其特征在于，包括：
FPGA模塊，與DSP數(shù)據(jù)處理模塊、同步信號(hào)輸出模塊、被測(cè)試的合并單元均相連接，用于接收數(shù)據(jù)和標(biāo)定時(shí)間；
模擬量采集模塊，與所述DSP數(shù)據(jù)處理模塊和所述被測(cè)試的合并單元相連接，用于對(duì)模擬量數(shù)據(jù)進(jìn)行采集；
同步信號(hào)輸出模塊，用于對(duì)同步信號(hào)進(jìn)行輸出；
人機(jī)界面模塊，用于接收用戶指令；
DSP數(shù)據(jù)處理模塊，與所述FPGA模塊、所述模擬量采集模塊、所述同步信號(hào)輸出模塊、所述人機(jī)界面模塊均相連接，用于對(duì)接收到的數(shù)據(jù)進(jìn)行處理。
2.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述DSP數(shù)據(jù)處理模塊通過SPORT接口與所述模擬量采集模塊相連。
3.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述DSP數(shù)據(jù)處理模塊通過RAM接口的總線SMC與所述FPGA模塊相連。
4.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述DSP數(shù)據(jù)處理模塊包括：
處理器，用于進(jìn)行算法處理；
高速內(nèi)存芯片，用于存儲(chǔ)程序運(yùn)行時(shí)的數(shù)據(jù)；
非易失性存儲(chǔ)器Flash芯片，用于完成代碼和用戶數(shù)據(jù)的掉電保存。
5.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述同步信號(hào)輸出模塊采用FPGA內(nèi)部邏輯電路實(shí)現(xiàn)PPS和IRIG-B碼同步信號(hào)的編碼和輸出。
6.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述FPGA模塊包括：
FPGA數(shù)據(jù)接收模塊，用于對(duì)多路IEC61850-9-2報(bào)文進(jìn)行接收。
7.根據(jù)權(quán)利要求6所述的裝置，其特征在于，所述FPGA數(shù)據(jù)接收模塊通過以太網(wǎng)物理芯片PHY的數(shù)據(jù)觸發(fā)脈沖進(jìn)行精確時(shí)間標(biāo)定。
8.根據(jù)權(quán)利要求6所述的裝置，其特征在于，所述FPGA數(shù)據(jù)接收模塊采用16Bits的位寬SMC總線與所述DSP數(shù)據(jù)處理模塊進(jìn)行數(shù)據(jù)傳輸。
9.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述模擬量采集模塊包括：
逐次逼近式AD轉(zhuǎn)換器，用于進(jìn)行標(biāo)準(zhǔn)通道的模擬量到數(shù)字量的轉(zhuǎn)化。
10.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述人機(jī)界面模塊包括：
嵌入式工控機(jī)，用于接收用戶下達(dá)的指令以及顯示數(shù)據(jù)。