本發(fā)明涉及測試領(lǐng)域，具體而言，涉及一種合并單元測試裝置。

背景技術(shù)：

傳統(tǒng)互感器加模擬量輸入的合并單元是目前我國數(shù)字化變電站中使用最多的一種前端采樣組合。由于數(shù)字化變電站中所有的AD數(shù)據(jù)均來自于合并單元輸出的采樣值報文，因此合并單元的性能直接影響著數(shù)字計量和保護裝置的正常工作，尤其是對時間要求苛刻的繼保裝置。所以科學(xué)嚴謹?shù)臏y試合并單元性能是硬性要求，特別是采樣值報文的幀傳輸延時，離散度等可能直接導(dǎo)致系統(tǒng)跳閘故障的時間特性尤為重要。

目前國內(nèi)已有一些合并單元測試裝置，但這些測試裝置在合并單元時間測試存在的問題是：

常規(guī)合并單元時間特性測試方法精度不高，穩(wěn)定性差；常規(guī)方法一般是利用定時器進行時間標定：首先以定時器記錄同步信號的時間初始值，然后在數(shù)字量報文的接收中斷處理函數(shù)中再記錄定時器時間，通過簡單的計算即可得出合并單元的傳輸延時，幀離散度等時間特性數(shù)據(jù)。這種軟件計算的時間準確性依賴于處理器的中斷延時，一旦大量中斷出現(xiàn)在需要進行時間標定的時刻，過多的中斷嵌套將導(dǎo)致實際記錄的時刻存在不確定的延時，這將直接影響系統(tǒng)標定的各種時間的精度，嚴重威脅變電站工作的穩(wěn)定性。

針對上述的問題，目前尚未提出有效的解決方案。

技術(shù)實現(xiàn)要素：

本發(fā)明實施例提供了一種合并單元測試裝置，以至少解決現(xiàn)有技術(shù)中合并單元測試裝置標定時間精度低的技術(shù)問題。

根據(jù)本發(fā)明實施例的一個方面，提供了一種合并單元測試裝置，包括：FPGA模塊，與DSP數(shù)據(jù)處理模塊、同步信號輸出模塊、被測試的合并單元均相連接，用于接收數(shù)據(jù)和標定時間；模擬量采集模塊，與所述DSP數(shù)據(jù)處理模塊和所述被測試的合并單元相連接，用于對模擬量數(shù)據(jù)進行采集；同步信號輸出模塊，用于對同步信號進行輸出；人機界面模塊，用于接收用戶指令；DSP數(shù)據(jù)處理模塊，與所述FPGA模塊、所述模擬量采集模塊、所述同步信號輸出模塊、所述人機界面模塊均相連接，用于對接收到的數(shù)據(jù)進行處理。

進一步地，所述DSP數(shù)據(jù)處理模塊通過SPORT接口與所述模擬量采集模塊相連。

進一步地，所述DSP數(shù)據(jù)處理模塊通過RAM接口的總線SMC與所述FPGA模塊相連。

進一步地，所述DSP數(shù)據(jù)處理模塊包括：處理器，用于進行算法處理；高速內(nèi)存芯片，用于存儲程序運行時的數(shù)據(jù)；非易失性存儲器Flash芯片，用于完成代碼和用戶數(shù)據(jù)的掉電保存。

進一步地，所述同步信號輸出模塊采用FPGA內(nèi)部邏輯電路實現(xiàn)PPS和IRIG-B碼同步信號的編碼和輸出。

進一步地，所述FPGA模塊包括：FPGA數(shù)據(jù)接收模塊，用于對多路IEC61850-9-2報文進行接收。

進一步地，所述FPGA數(shù)據(jù)接收模塊通過以太網(wǎng)物理芯片PHY的數(shù)據(jù)觸發(fā)脈沖進行精確時間標定。

進一步地，所述FPGA數(shù)據(jù)接收模塊采用16Bits的位寬SMC總線與所述DSP數(shù)據(jù)處理模塊進行數(shù)據(jù)傳輸。

進一步地，所述模擬量采集模塊包括：逐次逼近式AD轉(zhuǎn)換器，用于進行標準通道的模擬量到數(shù)字量的轉(zhuǎn)化。

進一步地，所述人機界面模塊包括：嵌入式工控機，用于接收用戶下達的指令以及顯示數(shù)據(jù)。

在本發(fā)明實施例中，合并單元測試裝置在進行合并單元測試時，由測試裝置輸出對時信號(同步信號)，測試裝置和被測合并單元同時采集外部模擬量，F(xiàn)PGA模塊完成數(shù)字量接收及硬件時間的標定；由于報文的所有時間信息在接收的時刻被完全保留下來，不依賴于處理器的中斷延時，不存在不確定的延時，達到了提高標定時間的精度的技術(shù)效果，進而解決了現(xiàn)有技術(shù)中合并單元測試裝置標定時間精度低的技術(shù)問題。

附圖說明

此處所說明的附圖用來提供對本發(fā)明的進一步理解，構(gòu)成本發(fā)明的一部分，本發(fā)明的示意性實施例及其說明用于解釋本發(fā)明，并不構(gòu)成對本發(fā)明的不當(dāng)限定。在附圖中：

圖1是根據(jù)本發(fā)明實施例的合并單元測試裝置的示意圖；

圖2是根據(jù)本發(fā)明實施例的以太網(wǎng)報文硬件時間標定原理圖；

圖3是根據(jù)本發(fā)明實施例的DSP數(shù)據(jù)處理框圖。

具體實施方式

為了使本技術(shù)領(lǐng)域的人員更好地理解本發(fā)明方案，下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分的實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都應(yīng)當(dāng)屬于本發(fā)明保護的范圍。

需要說明的是，本發(fā)明的說明書和權(quán)利要求書及上述附圖中的術(shù)語“第一”、“第二”等是用于區(qū)別類似的對象，而不必用于描述特定的順序或先后次序。應(yīng)該理解這樣使用的數(shù)據(jù)在適當(dāng)情況下可以互換，以便這里描述的本發(fā)明的實施例能夠以除了在這里圖示或描述的那些以外的順序?qū)嵤?。此外，術(shù)語“包括”和“具有”以及他們的任何變形，意圖在于覆蓋不排他的包含，例如，包含了一系列步驟或單元的過程、方法、系統(tǒng)、產(chǎn)品或設(shè)備不必限于清楚地列出的那些步驟或單元，而是可包括沒有清楚地列出的或?qū)τ谶@些過程、方法、產(chǎn)品或設(shè)備固有的其它步驟或單元。

根據(jù)本發(fā)明實施例，提供了一種合并單元測試裝置的實施例。

圖1是根據(jù)本發(fā)明實施例的合并單元測試裝置的示意圖。如圖1所示，該裝置包括：FPGA模塊10、模擬量采集模塊20、同步信號輸出模塊30、人機界面模塊40、DSP數(shù)據(jù)處理模塊50。本測試裝置采用標準表法對合并單元進行測試，測試時需外加三相模擬功率源給測試裝置以及被測合并單元。

FPGA模塊10，與DSP數(shù)據(jù)處理模塊50、同步信號輸出模塊30、被測試的合并單元均相連接，用于接收數(shù)據(jù)和標定時間。

模擬量采集模塊20，與DSP數(shù)據(jù)處理模塊50和被測試的合并單元相連接，用于對模擬量數(shù)據(jù)進行采集。

同步信號輸出模塊30，用于對同步信號進行輸出。

人機界面模塊40，用于接收用戶指令。

DSP數(shù)據(jù)處理模塊50，與FPGA模塊10、模擬量采集模塊20、同步信號輸出模塊30、人機界面模塊40均相連接，用于對接收到的數(shù)據(jù)進行處理。

在本發(fā)明實施例中，合并單元測試裝置在進行合并單元測試時，由測試裝置輸出對時信號(同步信號)，測試裝置和被測合并單元同時采集外部模擬量，F(xiàn)PGA模塊完成數(shù)字量接收及硬件時間的標定；由于報文的所有時間信息在接收的時刻被完全保留下來，不依賴于處理器的中斷延時，不存在不確定的延時，解決了現(xiàn)有技術(shù)中標定時間精度低的技術(shù)問題，達到了提高標定時間的精度的技術(shù)效果。

現(xiàn)有技術(shù)中，測試裝置單次只能完成一臺設(shè)備的檢測，測試效率低下。合并單元測試項目多，測試步驟繁雜，耗費時間長，而目前對于合并單元批量測試，尚未有測試裝置具備相應(yīng)的解決方案，主要在于實現(xiàn)上的困難，因為雖然多臺合并單元的模擬量輸入可用單臺測試裝置的模擬源進行串并聯(lián)解決，但多臺合并單元的IEC61850-9-2數(shù)字報文的同時接收和處理卻存在很多難點。難點一，多臺合并單元同時測試時，多路IEC61850-9-2報文時間信息計算困難；針對多路以太網(wǎng)輸出，主控雖可擴展多個以太網(wǎng)接收器，但由于一般采用的主控DSP或者ARM本質(zhì)是順序執(zhí)行程序代碼，并不具備并行處理的能力；因此每一時刻只能處理一路以太網(wǎng)數(shù)據(jù)，所以當(dāng)多路數(shù)據(jù)幀在同一時刻到來時，主控不僅無法同時完成多路報文時間的計算，而且還將出現(xiàn)數(shù)據(jù)幀丟失的現(xiàn)象；有些采用以太網(wǎng)交換機將多路并行輸入的以太網(wǎng)幀合并為一路以太網(wǎng)幀供主控順序接收，這種方式的數(shù)字量報文經(jīng)過了轉(zhuǎn)發(fā)時間不確定的交換機，此時報文的傳輸延時，離散值等數(shù)據(jù)已經(jīng)失去測試意義。難點二，多臺合并單元同時測試時，測試裝置接收報文中斷多，數(shù)據(jù)處理時間完全不夠；以4臺合并單元同時測試為例，取變電站目前廣泛使用的4k采樣率計算，在同時測試時每秒數(shù)據(jù)幀數(shù)可達：4*4k＝16000幀/s，意味著主控單就采樣值接收任務(wù)，每就需要處理一個中斷以完成數(shù)據(jù)接收和時間標定，而耗時的多臺合并單元的FFT誤差計算任務(wù)在這短時間內(nèi)根本無法完成；此外，按以太網(wǎng)協(xié)議中最大幀長度1518字節(jié)計算每秒數(shù)據(jù)量為：16000*1518*8＝194.304MBits/s，遠超百兆網(wǎng)卡的流量負載極限，因此還需要尋求新的數(shù)據(jù)接口方式。

在本發(fā)明實施例中，合并單元測試裝置能夠同時完成4臺合并單元的批量測試，有效的解決了目前合并單元測試時間長、效率低的問題。

本測試裝置采用標準表法對合并單元進行批量測試，測試時需外加三相模擬功率源給測試裝置以及被測合并單元。

可選地，DSP數(shù)據(jù)處理模塊通過SPORT接口與模擬量采集模塊相連。

可選地，DSP數(shù)據(jù)處理模塊通過RAM接口的總線SMC與FPGA模塊相連。

可選地，DSP數(shù)據(jù)處理模塊包括：處理器、高速內(nèi)存芯片、非易失性存儲器Flash芯片。處理器，用于進行算法處理。高速內(nèi)存芯片，用于存儲程序運行時的數(shù)據(jù)。非易失性存儲器Flash芯片，用于完成代碼和用戶數(shù)據(jù)的掉電保存。

可選地，同步信號輸出模塊采用FPGA內(nèi)部邏輯電路實現(xiàn)PPS和IRIG-B碼同步信號的編碼和輸出。

可選地，F(xiàn)FPGA模塊10包括：FPGA數(shù)據(jù)接收模塊和時間標定模塊。FPGA數(shù)據(jù)接收模塊，用于對多路IEC61850-9-2報文進行接收。

可選地，F(xiàn)PGA數(shù)據(jù)接收模塊通過以太網(wǎng)物理芯片PHY的數(shù)據(jù)觸發(fā)脈沖進行精確時間標定。圖2是根據(jù)本發(fā)明實施例的以太網(wǎng)報文硬件時間標定原理圖。

可選地，F(xiàn)PGA數(shù)據(jù)接收模塊采用16Bits的位寬SMC總線與DSP數(shù)據(jù)處理模塊進行數(shù)據(jù)傳輸。

可選地，模擬量采集模塊包括：逐次逼近式AD轉(zhuǎn)換器。逐次逼近式AD轉(zhuǎn)換器，用于進行標準通道的模擬量到數(shù)字量的轉(zhuǎn)化。模擬量采集模塊采用逐次逼近式模數(shù)轉(zhuǎn)換器，通過主控端輸出的采樣保持脈沖完成模擬量的同步采樣，使用高速串行接口將實時采樣數(shù)據(jù)發(fā)送給DSP數(shù)據(jù)處理模塊。

可選地，人機界面模塊包括：嵌入式工控機。嵌入式工控機，用于接收用戶下達的指令以及顯示數(shù)據(jù)。采用高清LCD和TFT觸摸屏設(shè)計，可方便完成各種用戶操作以及各種復(fù)雜的數(shù)據(jù)波形顯示。

FPGA數(shù)據(jù)接收模塊完成數(shù)據(jù)接收和時間標定，采用大規(guī)?？删幊踢壿嬯嚵蠥3P600，內(nèi)部邏輯門數(shù)量高達600k，資源豐富，可實現(xiàn)各種邏輯操作。FPGA內(nèi)部設(shè)計4個MAC軟核，通過外擴4個以太網(wǎng)物理芯片(PHY)組成以太網(wǎng)接收器；

以太網(wǎng)報文硬件時間標定原理如圖2所示，根據(jù)電氣和電子工程師協(xié)會IEEE802.3標準規(guī)定的幀格式，每幀以太網(wǎng)數(shù)據(jù)在物理層傳輸時都含有幀起始標識符，用于標識每幀以太網(wǎng)數(shù)據(jù)的起點，本發(fā)明利用這個原理來實現(xiàn)以太網(wǎng)報文硬件時標的標定目的。

本發(fā)明采用物理芯片KS8721來完成數(shù)據(jù)在物理鏈路的收發(fā)工作；由于PHY工作在以太網(wǎng)標準協(xié)議中的物理層，因此其負責(zé)嗅探物理鏈路上傳輸?shù)臄?shù)據(jù)，一旦識別出以太網(wǎng)數(shù)據(jù)的幀首定界符(SFD)，將立即發(fā)出觸發(fā)脈沖來通知以太網(wǎng)協(xié)議中的MAC層，告訴它需要開始接收真正的以太網(wǎng)數(shù)據(jù)。FPGA內(nèi)部MAC在觸發(fā)脈沖到來時會即刻啟動數(shù)據(jù)接收，同時FPGA內(nèi)部的另一部分邏輯電路會對觸發(fā)脈沖進行捕獲記錄脈沖到來的時刻，而脈沖到來時刻對應(yīng)的系統(tǒng)內(nèi)部時間即為報文精確的時間信息。

針對DSP和FPGA的高速數(shù)據(jù)交換方式，本發(fā)明提出了一種基于異步內(nèi)存接口SMC的方法：FPGA接收多路IEC61850-9-2數(shù)據(jù)并添加硬件時標信息，隨后將數(shù)據(jù)組合成一塊16Bit位寬的RAM，DSP在特定地址進行尋址讀并取數(shù)據(jù)即可完成報文數(shù)據(jù)的接收工作。由于SMC總線具有16Bit位寬，當(dāng)總線時鐘工作在較低頻率20Mhz時，可傳輸數(shù)據(jù)就達：20Mhz*16Bit＝320Mbits/s，已經(jīng)滿足設(shè)計要求，且有足夠的裕量。

DSP主控模塊完成數(shù)據(jù)的處理，采用Blackfin雙核處理器BF609，外擴高速DDR2內(nèi)存芯片以滿足運行時大數(shù)據(jù)的存儲要求以及非易失性存儲器Flash芯片完成代碼和用戶數(shù)據(jù)掉電保存；BF609負責(zé)控制任務(wù)和復(fù)雜數(shù)據(jù)處理，包括控制AD芯片進行外部模擬量的同步采樣，4路數(shù)字量報文數(shù)據(jù)的FFT算法處理，以及用戶命令的解析和執(zhí)行工作。

由于FPGA在多路數(shù)字量報文接收時進行了硬件時間標定，因此包括時間信息在內(nèi)的所有重要測試數(shù)據(jù)得以保留，即使DSP在做數(shù)據(jù)處理時存在一定的延時也完全不影響測試效果。圖3是根據(jù)本發(fā)明實施例的DSP數(shù)據(jù)處理框圖，如圖3所示，DSP控制模擬量采集模塊對外部模擬量進行同步采樣作為標準通道數(shù)據(jù)，從FPGA中讀取4路被檢通道數(shù)據(jù)；內(nèi)部對標準通道和被檢通道數(shù)據(jù)分別進行FFT處理獲得測試數(shù)據(jù)，通過標準通道與被檢通道的運算結(jié)果的逐一比較，計算得出誤差數(shù)據(jù)。

模擬量采集模塊采用18Bits逐次逼近式A/D芯片AD7609，8通道差分輸入支持實時同步采樣，最大200KPS的采樣率，可滿足電力系統(tǒng)計量和保護的采樣率要求，單芯片可完成三相電壓和三相電流六通道模擬量數(shù)據(jù)的采集工作。逐次逼近式AD芯片需要采樣保持脈沖來控制同步采樣，因此DSP內(nèi)部必須以系統(tǒng)時間為基準，發(fā)出與相應(yīng)采樣率的采樣保持脈沖才能完成數(shù)據(jù)的同步，采樣數(shù)據(jù)通過SPORT高速串行接口實時傳輸給DSP進行數(shù)據(jù)處理。

人機界面模塊采用嵌入式工控機思泰基ST809，CPU為AMD Geode LX800 500MHz，內(nèi)置256MB DDR SDRAM，可滿足各種數(shù)據(jù)運算的存儲要求；支持2路以太網(wǎng)口，一路與DSP數(shù)據(jù)處理核心相連，以進行指令以及數(shù)據(jù)交換工作。

同步信號輸出模塊采用高速光耦6N137進行數(shù)字隔離，并使用安捷倫光發(fā)射器HFBR1414TZ將電信號轉(zhuǎn)換為光信號，因此對時輸出模塊同時提供光接口和電接口。由于FPGA的硬件邏輯電路處理十分高效，因此同步信號等需要高精度處理的任務(wù)均放在FPGA上，系統(tǒng)內(nèi)部所有的時鐘基準信號均來自于FPGA，支持PPS和IRIG-B碼等同步信號的輸出。

本發(fā)明實施例提供的測試裝置，具備采集模擬量波形和輸出同步信號功能，可同時接收4路IEC61850-9-2報文數(shù)據(jù)，完成國網(wǎng)測試規(guī)范Q GDW 11015-2013《模擬量輸入式合并單元檢測規(guī)范》中規(guī)定的測試項目。

FPGA數(shù)據(jù)接收模塊完成4路以太網(wǎng)數(shù)據(jù)的接收和時間標定任務(wù)。FPGA內(nèi)部設(shè)計4路MAC，通過外擴4路PHY芯片組成4路以太網(wǎng)接收器，完成并行接收4路IEC61850-9-2數(shù)字量報文任務(wù)；由于以太網(wǎng)物理芯片是工作在以太網(wǎng)協(xié)議中最底層的物理層，因此其負責(zé)識別物理鏈路上每幀以太網(wǎng)數(shù)據(jù)的幀首定界符(SFD)，一旦有數(shù)據(jù)到來便發(fā)出觸發(fā)脈沖標識幀頭到達的精確時間，F(xiàn)PGA通過捕獲每幀數(shù)據(jù)的脈沖時間來完成報文時間的標定，由于FPGA內(nèi)部都是硬件邏輯電路，不需要DSP或ARM之類微處理器的軟件尋址和中斷壓棧工作，其時間標定是純硬件完成的，具有延時低，穩(wěn)定性好等特點，精度高達25ns。

FPGA在完成數(shù)據(jù)接收和時間標定后，將4路報文數(shù)據(jù)通過異步內(nèi)存接口SMC與DSP進行數(shù)據(jù)交換，由于SMC是標準的RAM接口，因此DSP進行數(shù)據(jù)接收就像訪問內(nèi)存一樣快速而便捷；而且SMC位寬為16Bits，總線時鐘工作在較低頻率20MHz時的吞吐量已達320Mbits/s,可滿足多臺合并單元同時測試時的大數(shù)據(jù)量的要求。

本發(fā)明實施例提供的合并單元測試裝置，基于硬件時標，DSP數(shù)據(jù)處理模塊完成數(shù)據(jù)處理以及測試項目的執(zhí)行，包括合并單元的模擬量精度測試(同步或非同步下的比差角差)、傳輸延時及離散度測試、對時守時測試等。由于采用了硬件時間標定的方法對每一路數(shù)字量報文進行了時間標定，有效的解決了合并單元批量測試時時間特性測試的難題，因此對于傳輸延時、離散度以及對時守時等時間相關(guān)的測試項目難度得到極大的降低，DSP只需進行簡單的運算即可獲得高精度的測試數(shù)據(jù)，至于比差角差精度測試方面采用的是目前較為普遍和成熟的FFT算法。

本發(fā)明實施例提供的合并單元測試裝置，基于硬件時標，采用FPGA并行接收多路IEC61850-9-2數(shù)據(jù)并通過捕獲脈沖的方式完成時間的高精度標定。由于多路報文數(shù)據(jù)以及所有相關(guān)的時間信息在接收的時刻得以完全保留，這樣沒有丟失報文本身攜帶的任何重要的測試數(shù)據(jù)，因此即使DSP數(shù)據(jù)處理核心實際在接收被檢數(shù)據(jù)時存在一定的延時，也完全不影響實際的精度測試以及時間特性測試。這種硬件時標的方法不僅提高了合并單元時間特性測試的穩(wěn)定度和精度，而且有效的解決了多臺合并單元同時測試的難題，能高效完成多合并單元的同時測試，彌補了目前測試裝置的不足，單次操作可批量完成4臺合并單元的測試，極大的縮短了大量合并單元檢測的時間。

在本發(fā)明的上述實施例中，對各個實施例的描述都各有側(cè)重，某個實施例中沒有詳述的部分，可以參見其他實施例的相關(guān)描述。

在本發(fā)明所提供的幾個實施例中，應(yīng)該理解到，所揭露的技術(shù)內(nèi)容，可通過其它的方式實現(xiàn)。其中，以上所描述的裝置實施例僅僅是示意性的，例如所述單元的劃分，可以為一種邏輯功能劃分，實際實現(xiàn)時可以有另外的劃分方式，例如多個單元或組件可以結(jié)合或者可以集成到另一個系統(tǒng)，或一些特征可以忽略，或不執(zhí)行。另一點，所顯示或討論的相互之間的耦合或直接耦合或通信連接可以是通過一些接口，單元或模塊的間接耦合或通信連接，可以是電性或其它的形式。

所述作為分離部件說明的單元可以是或者也可以不是物理上分開的，作為單元顯示的部件可以是或者也可以不是物理單元，即可以位于一個地方，或者也可以分布到多個單元上。可以根據(jù)實際的需要選擇其中的部分或者全部單元來實現(xiàn)本實施例方案的目的。

另外，在本發(fā)明各個實施例中的各功能單元可以集成在一個處理單元中，也可以是各個單元單獨物理存在，也可以兩個或兩個以上單元集成在一個單元中。上述集成的單元既可以采用硬件的形式實現(xiàn)，也可以采用軟件功能單元的形式實現(xiàn)。

所述集成的單元如果以軟件功能單元的形式實現(xiàn)并作為獨立的產(chǎn)品銷售或使用時，可以存儲在一個計算機可讀取存儲介質(zhì)中。基于這樣的理解，本發(fā)明的技術(shù)方案本質(zhì)上或者說對現(xiàn)有技術(shù)做出貢獻的部分或者該技術(shù)方案的全部或部分可以以軟件產(chǎn)品的形式體現(xiàn)出來，該計算機軟件產(chǎn)品存儲在一個存儲介質(zhì)中，包括若干指令用以使得一臺計算機設(shè)備(可為個人計算機、服務(wù)器或者網(wǎng)絡(luò)設(shè)備等)執(zhí)行本發(fā)明各個實施例所述方法的全部或部分步驟。而前述的存儲介質(zhì)包括：U盤、只讀存儲器(ROM，Read-Only Memory)、隨機存取存儲器(RAM，Random Access Memory)、移動硬盤、磁碟或者光盤等各種可以存儲程序代碼的介質(zhì)。

以上所述僅是本發(fā)明的優(yōu)選實施方式，應(yīng)當(dāng)指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應(yīng)視為本發(fā)明的保護范圍。