本實(shí)用新型涉及高頻脈沖技術(shù)領(lǐng)域，特別是一種基于FPGA與STM32的脈沖信號(hào)參數(shù)測(cè)量?jī)x。

背景技術(shù)：

隨著電子技術(shù)的發(fā)展，人們對(duì)脈沖信號(hào)測(cè)量的儀器相當(dāng)依賴，特別是高頻小信號(hào)脈沖，對(duì)于脈沖信號(hào)測(cè)量的精度要求也越來越高，常見的脈沖信號(hào)測(cè)量?jī)x器就是示波器，然而傳統(tǒng)的示波器不僅價(jià)格高，體積大，對(duì)于脈沖信號(hào)測(cè)量的特征也主要在于頻率，幅值，對(duì)于頻率較高的脈沖無法更好的了解它們的特性。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型的發(fā)明目的在于：針對(duì)上述存在的問題，提供一種基于FPGA與STM32的脈沖信號(hào)參數(shù)測(cè)量?jī)x。

本實(shí)用新型采用的技術(shù)方案是這樣的：一種基于FPGA與STM32的脈沖信號(hào)參數(shù)測(cè)量?jī)x，具體包括：整形電路、高速比較器、緩沖電路、FPGA和上升沿周期測(cè)量電路，所述整形電路，高速比較器、緩沖電路和FPGA依次信號(hào)連接，所述FPGA附加矩形脈沖信號(hào)發(fā)生器，所述FPGA和上升沿周期測(cè)量電路均信號(hào)連接單片機(jī)，所述單片機(jī)連接顯示屏。

作為進(jìn)一步的技術(shù)方案，所述整形電路由一個(gè)π型衰減網(wǎng)絡(luò)與一個(gè)THS3201高速放大器構(gòu)成，所述整形電路外設(shè)單片機(jī)控制端口，所述單片機(jī)控制接口與所述單片機(jī)連接，用于控制是否衰減。

作為進(jìn)一步的技術(shù)方案，所述高速比較器采用TLV3501型。

作為進(jìn)一步的技術(shù)方案，所述高速比較器的反向端連接第一電阻后接地，所述高速比較器同向端分別連接分壓電阻和電位器，所述分壓電阻和電位器之間的接點(diǎn)連接第一電容器后接地，所述高速比較器的輸出端連接分壓電阻。

作為進(jìn)一步的技術(shù)方案，所述緩沖電路主要采用BUF634芯片。

作為進(jìn)一步的技術(shù)方案，所述BUF634芯片的第一零七引腳與第一零八引腳通過第二電阻相連，所述BUF634芯片的輸入端與高速比較器的輸出端相連，所述BUF634芯片的輸出端與第五電阻并聯(lián)。

作為進(jìn)一步的技術(shù)方案，所述上升沿周期測(cè)量電路包括窗口比較器與上升時(shí)間測(cè)量電路。

作為進(jìn)一步的技術(shù)方案，所述上升時(shí)間測(cè)量電路主要采用TDC-GP2芯片,所述TDC-GP2芯片包括三十二個(gè)引腳和晶振，所述第一引腳、第二引腳外接第一晶振，所述第十五引腳、第十六引腳外接第二晶振，第八引腳、第九引腳、第十引腳、第十一引腳、第十二引腳、第十三引腳、第十八引腳、第二十五引腳、第二十六引腳、第三十二引腳信號(hào)連接單片機(jī)，通過單片機(jī)讀取或控制。

作為進(jìn)一步的技術(shù)方案，所述窗口比較器主要采用TLV3502芯片，所述TLV3502芯片包括第一輸入端、第二輸入端、第一比較器、第二比較器、第一輸出端和第二輸出端，所述第一輸入端連接第六電阻和第七電阻后接地，所述第六電阻和第七電阻之間的第一結(jié)點(diǎn)連接第一比較器的反向端，所述第一結(jié)點(diǎn)與第一比較器的反向端之間的結(jié)點(diǎn)連接第二電容器后接地，所述第二輸入端連接第八電阻和第九電阻后接地，所述第八電阻和第九電阻之間的第二結(jié)點(diǎn)連接第二比較器的同向端，所述第二結(jié)點(diǎn)與第二比較器的同向端之間的結(jié)點(diǎn)連接第三電容器后接地，所述第一比較器的同相端與第二比較器的反相端均與單片機(jī)相連接，所述第一輸出端和第二輸出端連接上升時(shí)間測(cè)量電路。

作為進(jìn)一步的技術(shù)方案，所述單片機(jī)采用STM32型。

綜上所述，由于采用了上述技術(shù)方案，本實(shí)用新型的有益效果是：本實(shí)用新型對(duì)脈沖信號(hào)參數(shù)測(cè)量具有專一性，在造價(jià)更低廉的情況下，能夠達(dá)到更高的精度，更快的反應(yīng)速度，更強(qiáng)的靈敏度，以及更專業(yè)的特征參數(shù)；對(duì)較低幅值的微弱信號(hào)同樣可以做到高精度測(cè)量；功能多樣化，測(cè)量參數(shù)包含信號(hào)頻率、幅值、占空比、上升沿周期，并附加了脈沖信號(hào)發(fā)生器。

附圖說明

圖1是本實(shí)用新型框架結(jié)構(gòu)示意圖。

圖2是本實(shí)用新型高速比較器和緩沖電路結(jié)構(gòu)示意圖。

圖3是本實(shí)用新型上升時(shí)間測(cè)量電路結(jié)構(gòu)示意圖。

圖4是本實(shí)用新型窗口比較器結(jié)構(gòu)示意圖。

圖5是本實(shí)用新型FPGA流程圖。

圖6是本實(shí)用新型單片機(jī)流程圖。

具體實(shí)施方式

下面結(jié)合附圖，對(duì)本實(shí)用新型作詳細(xì)的說明。

為了使本實(shí)用新型的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本實(shí)用新型進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本實(shí)用新型，并不用于限定本實(shí)用新型。

如圖1-4所示，一種基于FPGA與STM32的脈沖信號(hào)參數(shù)測(cè)量?jī)x，具體包括：整形電路、高速比較器、緩沖電路、FPGA和上升沿周期測(cè)量電路，所述整形電路，高速比較器、緩沖電路和FPGA依次信號(hào)連接，所述FPGA附加矩形脈沖信號(hào)發(fā)生器，所述矩形脈沖信號(hào)發(fā)生器基于FPGA構(gòu)建，所述FPGA和上升沿周期測(cè)量電路均信號(hào)連接單片機(jī)，所述單片機(jī)連接顯示屏。

所述整形電路由一個(gè)π型衰減網(wǎng)絡(luò)與一個(gè)THS3201高速放大器構(gòu)成，所述整形電路外設(shè)單片機(jī)控制端口，所述單片機(jī)控制接口與所述單片機(jī)連接，用于控制是否衰減。

所述高速比較器采用TLV3501型。所述高速比較器的反向端連接第一電阻R1后接地，所述高速比較器同向端102分別連接分壓電阻R4和電位器R3，所述分壓電阻R4和電位器R3之間的接點(diǎn)連接第一電容器C1后接地，所述高速比較器的輸出端103連接分壓電阻R4。

所述緩沖電路主要采用BUF634芯片。所述BUF634芯片的第一零七引腳107與第一零八引腳108通過第二電阻R2相連，所述BUF634芯片的輸入端105與高速比較器的輸出端103相連，所述BUF634芯片的輸出端P1與第五電阻R5并聯(lián)。

所述上升沿周期測(cè)量電路包括窗口比較器與上升時(shí)間測(cè)量電路。所述上升時(shí)間測(cè)量電路主要采用TDC-GP2芯片,所述TDC-GP2芯片包括三十二個(gè)引腳和晶振，所述第一引腳1、第二引腳2以及第十五引腳15、第十六引腳16分別外接第一晶振Y1和第二晶振Y2，第八引腳8、第九引腳9、第十引腳10、第十一引腳11、第十二引腳12、第十三引腳13、第十八引腳18、第二十五引腳25、第二十六引腳26、第三十二引腳32信號(hào)連接單片機(jī)，通過單片機(jī)讀取或控制。所述窗口比較器主要采用TLV3502芯片，所述TLV3502芯片包括第一輸入端P2、第二輸入端P3、第一比較器、第二比較器、第一輸出端113和第二輸出端114，所述第一輸入端P2連接第六電阻R6和第七電阻R7后接地，所述第六電阻R6和第七電阻R7之間的第一結(jié)點(diǎn)連接第一比較器的反向端109，所述第一結(jié)點(diǎn)與第一比較器的反向端109之間的結(jié)點(diǎn)連接第二電容器C2后接地，所述第二輸入端P3連接第八電阻R8和第九電阻R9后接地，所述第八電阻R8和第九電阻R9之間的第二結(jié)點(diǎn)連接第二比較器的同向端112，所述第二結(jié)點(diǎn)與第二比較器的同向端112之間的結(jié)點(diǎn)連接第三電容器C3后接地，所述第一比較器的同相端110與第二比較器的反相端111均與單片機(jī)相連接，通過單片機(jī)信號(hào)連接窗口比較器的上門限和下門限，設(shè)定了0.9Vm和0.1Vm的閾值，所述第一輸出端113和第二輸出端114與上述時(shí)間測(cè)量電路相連接，所述第一輸出端113和第二輸出端114分別輸出小于0.9Vm大于0.1Vm之間的波形。

本實(shí)用新型的硬件實(shí)施的原理是：輸入信號(hào)同時(shí)輸入給整形電路和窗口比較器，輸入信號(hào)通過整形電路，通過π型衰減網(wǎng)絡(luò)進(jìn)行3倍固定衰減，同時(shí)可結(jié)合實(shí)際情況，由STM32型單片機(jī)控制是否衰減，再將信號(hào)輸入高速比較器將衰減后的脈沖形成峰值為3.3V的方波，然后再將信號(hào)輸入緩沖電路，所述緩沖電路一方面可以為送入FPGA的信號(hào)提供足夠的驅(qū)動(dòng)能力，另一方面可以使FPGA對(duì)信號(hào)的處理與其他部分的電路協(xié)調(diào)一致，再通過FPGA對(duì)信號(hào)、頻率和占空比進(jìn)行測(cè)量，單片機(jī)讀取FPGA測(cè)得的信號(hào)、頻率和占空比。同時(shí)，輸入信號(hào)輸入給窗口比較器進(jìn)行整形，將0.9Vm以及0.1Vm比較出來，再經(jīng)由上升時(shí)間測(cè)量電路測(cè)量上升時(shí)間，所述上升時(shí)間測(cè)量電路優(yōu)選TDC-GP2型，信號(hào)輸入TDC-GP2的Start端口和Stop1端口，所述上升時(shí)間測(cè)量電路具有寄存器，所述單片機(jī)通過讀寫寄存器即可得出脈沖信號(hào)的上升時(shí)間。最終單片機(jī)讀取到的FPGA測(cè)得的信號(hào)、頻率和占空比以及上升時(shí)間通過顯示器顯示。

如圖5-6所示，本實(shí)用新型的軟件流程是：FPGA通過接收到整形以后的脈沖，先判斷其為高頻或是低頻脈沖，如果是高頻脈沖時(shí)，采用定時(shí)計(jì)數(shù)法，如果是低頻脈沖時(shí)，判斷在信號(hào)高電平期間有多少個(gè)時(shí)鐘,可以精確出脈沖的頻率；占空比測(cè)量與頻率測(cè)量類似，低頻時(shí)測(cè)量高電平和低電平期間時(shí)鐘個(gè)數(shù)，高頻時(shí)測(cè)量高電平和低電平時(shí)間寬度，當(dāng)數(shù)據(jù)測(cè)量完成時(shí)，輸出給單片機(jī)進(jìn)行進(jìn)一步處理。因?yàn)镕PGA具有高速時(shí)鐘的優(yōu)勢(shì)，故易通過其產(chǎn)生一個(gè)高精度，頻率與幅值可調(diào)的脈沖。

STM32型單片機(jī)通過高速ADC、DMA進(jìn)行實(shí)時(shí)幅值的采集和測(cè)量，并還原其衰減量，過濾掉一些過沖幅值，有效的提高了測(cè)量精度；同時(shí)接收來自于FPGA的數(shù)據(jù)，進(jìn)行數(shù)據(jù)擬合校準(zhǔn)之后輸出精確值，并通過屏幕將各個(gè)測(cè)量值直觀顯示，測(cè)量值具有實(shí)時(shí)性，并有短暫延遲。除此之外，還需要使用STM32型單片機(jī)控制輸入信號(hào)整形電路中的衰減。

以上所述僅為本實(shí)用新型的較佳實(shí)施例而已，并不用以限制本實(shí)用新型，凡在本實(shí)用新型的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本實(shí)用新型的保護(hù)范圍之內(nèi)。