本發(fā)明屬于衛(wèi)星導航領域，涉及一種衛(wèi)星導航天線抗干擾處理方法。

背景技術：

近年來多次局部戰(zhàn)爭的實踐表明，未來戰(zhàn)爭電子信息系統(tǒng)電磁環(huán)境非常復雜，電子信息設備將面臨電子干擾的嚴重威脅。衛(wèi)星導航技術因其全天候、廣覆蓋和低成本等特點展示出強大的競爭力，被廣泛的使用。但是，衛(wèi)星信號到達地球表面的信號電平約為-130dBmw，如此微弱的信號，在實際導航應用環(huán)境中，極易受到外來干擾導致衛(wèi)星導航接收機無法正常工作。通常為衛(wèi)星導航接收機增加抗干擾設備以保證衛(wèi)星導航接收機能正常工作。

目前，常用的抗干擾算法主要有自適應調零抗干擾算法、波束形成抗干擾算法等。該類算法通過空域、空時聯(lián)合或空頻聯(lián)合對消掉干擾信號，實現(xiàn)抗干擾的目的。但算法在FPGA實現(xiàn)時不能做到數(shù)據(jù)的同步處理，會降低抗干擾算法的性能。

技術實現(xiàn)要素：

為了克服現(xiàn)有技術的不足，本發(fā)明提供一種抗干擾天線調零算法FPGA實現(xiàn)的數(shù)據(jù)同步處理方法，該方法可以實現(xiàn)抗干擾處理數(shù)據(jù)同步的目的，提高抗干擾能力。

本發(fā)明解決其技術問題所采用的技術方案包括以下步驟：

步驟一，對AD采樣的數(shù)據(jù)進行降低一倍速率的降采樣，即AD采樣頻率為fs，降采樣頻率為fs/2；

步驟二，對降采樣數(shù)據(jù)采用自適應調零算法進行抗干擾處理，得到其中為估計得到的期望信號；y(n)為期望信號0；x(n)為n時刻的陣列天線采樣數(shù)據(jù)，w(n)為計算的陣列權值，初始值取[1，0，…，0]，e(n)為n時刻的陣列輸出誤差，μ為收斂步長；

步驟三，對抗干擾處理后的數(shù)據(jù)進行兩倍插值處理，插值后信號輸出速率為fs。

所述抗干擾處理的最小工作頻率為2*fs，每2*fs個時鐘，抗干擾處理完成一次權值計算，權值與輸入數(shù)據(jù)相乘后輸出。

所述期望信號y(n)的取值為0；所述收斂步長μ的取值為0.0001。

所述的插值處理方法包括插零值和CIC插值。

本發(fā)明的有益效果是：可以使降采樣后的數(shù)據(jù)與權值達到同步處理的目的，使當前權值作用于當前數(shù)據(jù)，提高抗干擾權值的計算精度，提升抗干擾性能。

附圖說明

圖1是數(shù)據(jù)同步處理結構示意圖；

圖2是陣列抗干擾數(shù)據(jù)同步處理構圖。

具體實施方式

下面結合附圖和實施例對本發(fā)明進一步說明，本發(fā)明包括但不僅限于下述實施例。

抗干擾調零算法的數(shù)據(jù)同步處理方法處理框圖如圖1所示，陣列接收信號通過接收天線、下變頻及AD變換成為數(shù)字信號輸入到FPGA中，在FPGA中完成抗干擾調零算法的數(shù)據(jù)同步處理，其實現(xiàn)步驟如下：

步驟一：數(shù)字降采樣處理

AD采樣頻率fs，因FPGA工作最高時鐘頻率受到限制，為降低FPGA的最高工作時鐘，首先對采樣的數(shù)據(jù)進行降采樣。信號有一定帶寬，降采樣不能使信號頻率發(fā)生混疊，一般降低一倍速率，即fs/2。

步驟二：高速抗干擾處理

抗干擾一般使用自適應調零算法(公知步驟)，其算法原理為：

其中為估計得到的期望信號；y(n)為期望信號，一般為0；x(n)為n時刻的陣列天線采樣數(shù)據(jù)，w(n)為計算的陣列權值，初始值取[1，0，…，0]，e(n)為n時刻的陣列輸出誤差，μ為收斂步長，經驗值取0.0001。

FPGA進程的并行運行機制以及抗干擾算法計算的延時影響，當前x(n)計算得到的權值w(n+1)，不能作用于x(n+1)。為實現(xiàn)數(shù)據(jù)同步處理，可以提高抗干擾處理速度，即在降采樣輸出數(shù)據(jù)發(fā)生一次變化的時鐘周期內，抗干擾處理完成一次抗干擾權值的計算。在降采樣中，信號采樣頻率降低一倍，自適應調零抗干擾算法計算一次權值需要4個時鐘周期，抗干擾處理的最小工作頻率為4*fs/2＝2*fs。每2*fs個時鐘，抗干擾算法完成一次權值計算，權值與輸入數(shù)據(jù)相乘后輸出?？垢蓴_完輸出的數(shù)據(jù)頻率為fs/2。

步驟三：插值信號處理

D/A的工作時鐘為fs，抗干擾FPGA輸出信號速率應該也為fs?？垢蓴_處理輸出信號的速率為fs/2，需對信號進行兩倍插值處理，插值完信號輸出速率為fs。常用的插值處理方式有兩種：插零值與CIC插值。

對于4陣元半波長線性布陣陣列，A/D、D/A及FPGA系統(tǒng)輸入時鐘為60MHz，抗干擾數(shù)據(jù)同步處理框圖如圖2所示。對于GPS信號，信號帶寬為2MHz，射頻前端處理完后轉變?yōu)橹蓄l信號，中頻頻率為5MHz。經過A/D采樣后輸入到FPGA中，在FPGA中的數(shù)據(jù)同步處理方式如下：

步驟一：數(shù)字降采樣處理

GPS中頻信號頻率為5MHz，信號帶寬為2MHz，采樣頻率為60MHz，經過一倍抽取采樣頻率降低為30MHz，GPS中頻信號不會發(fā)生混疊。

步驟二：高速抗干擾處理

抗干擾處理的輸入信號采樣頻率為30MHz，自適應調零抗干擾處理式(1)完成一次抗干擾處理需要4個時鐘周期，抗干擾處理的工作時鐘為120MHz。

自適應調零算法式(1)，y(n)為期望信號，取為0值；w(n)為計算的陣列權值，初始值取[1，0，…，0]，μ為收斂步長，取0.0001。

自適應調零算法迭代時第一步先計算需要兩個時鐘周期，第二步計算w(n+1)＝w(n)-2μe^H(n)*x(n)，需要兩個時鐘周期，e(n)直接取為經過四個時鐘處理周期，計算得到w(n+1)權值，此時抗干擾輸入數(shù)據(jù)更新為x(n+1)。抗干擾輸出的輸出頻率為30MHz。

步驟三：插值信號處理

D/A的工作時鐘頻率為60MHz，F(xiàn)PGA輸出信號速率應該也為60MHz?？垢蓴_處理輸出信號的頻率為30MHz，對抗干擾處理信號進行兩倍插值處理，插值算法直接使用插零值，插值完成后做相應的濾波處理，處理完后信號的輸出頻率為60MHz，輸出給D/A模塊。