1.一種基于環(huán)形振蕩器網(wǎng)絡(luò)的局部測試向量生成與優(yōu)化方法，其特征是，保持原始版圖不變，在版圖的空余區(qū)間植入局部區(qū)域活動性感知單元，生成測試電路，再針對測試電路進行局部測試向量的生成與優(yōu)化，步驟如下：
步驟一：測試電路的生成：在原始版圖的空余空間植入長度優(yōu)化的區(qū)域活動性感知單元，組成活動性感知網(wǎng)絡(luò)，重新綜合生成測試電路，生成比特文件和FLASH文件并下載；
步驟二：局部測試向量生成與優(yōu)化系統(tǒng)初始化：在虛擬儀器圖形化編程軟件LabVIEW的前面板上設(shè)置待測向量的長度、測試測試向量集的組長、測試向量的文件保存路徑、響應(yīng)的文件保存路徑、優(yōu)化測試向量集的保存路徑、計數(shù)器的計數(shù)值的保存路徑和設(shè)備名稱；
步驟三：隨機產(chǎn)生N組測試向量集：LabVIEW軟件隨機產(chǎn)生一系列測試向量集，根據(jù)步驟二的測試向量集的組長的設(shè)置，將一系列測試向量集分配成N個測試向量組；
步驟四：區(qū)域活動性感知單元選擇：選擇活動性感知網(wǎng)絡(luò)中的一個活動性感知單元并使其工作，同時選擇該活動性感知單元的輸出端作為計數(shù)器的輸入；
步驟五：當(dāng)前區(qū)域的組內(nèi)測試：LabVIEW軟件調(diào)用其VISA函數(shù)，通過通用串行總線接口將一組測試向量集施加到可編程邏輯陣列FPGA芯片上，激勵待測電路工作，并接收待測電路的響應(yīng)值，并保存，同時判斷組內(nèi)的測試向量集是否全部施加到待測電路上，如果組內(nèi)的測試向量集全部施加到待測電路上，則組內(nèi)測試完畢，返回計數(shù)器的當(dāng)前計數(shù)值，并將計數(shù)值置零，否則，繼續(xù)返回步驟五，繼續(xù)進行組內(nèi)測試；
步驟六：當(dāng)前區(qū)域的組間測試完成判斷：判斷步驟二產(chǎn)生全部的測試向量集組是否都施加到測試電路中，如果條件滿足，該區(qū)域的優(yōu)化測試向量篩選結(jié)束，否則返回步驟五繼續(xù)進行組間測試。
步驟七：當(dāng)前區(qū)域的優(yōu)化測試向量的篩選：對所有的測試向量集的對應(yīng)的計數(shù)值進行比較，取最大的計數(shù)值和對應(yīng)的一組測試向量集，即為該區(qū)域的優(yōu)化的測試向量集。
步驟八：所有區(qū)域測試完成判斷：判斷是否所有區(qū)域測試完成，如果所有區(qū)域測試完成，則優(yōu)化測試向量篩選結(jié)束，否則返回步驟三繼續(xù)進行測試。
2.如權(quán)利要求1所述的基于環(huán)形振蕩器網(wǎng)絡(luò)的局部測試向量生成與優(yōu)化方法，其特征是，區(qū)域活動性感知單元的一個實例采用如下結(jié)構(gòu)，由一個若干級環(huán)形振蕩器、計數(shù)器和定時器組成；定時器用于確定在某一段時間內(nèi)來操作，利用計數(shù)器來對環(huán)形振蕩器的輸出脈沖進行計數(shù)；EN為環(huán)形振蕩器的初始振蕩位，與電路的復(fù)位端連接，在電路復(fù)位后，環(huán)形振蕩器監(jiān)測到一個電壓擾動，開始振蕩，從而驅(qū)動計數(shù)器開始計數(shù)，Clk為芯片的全局時鐘，
驅(qū)動定時器工作，EN_n為組內(nèi)測試完成標志位，當(dāng)組內(nèi)測試完成后，EN_n端拉低，將計數(shù)器的當(dāng)前計數(shù)值輸出給管腳text_out[0:15]，并復(fù)位計數(shù)器。