本發(fā)明涉及集成電路可信任性檢測(cè)技術(shù)領(lǐng)域，具體涉及一種基于環(huán)形振蕩器網(wǎng)絡(luò)的局部測(cè)試向量生成與優(yōu)化方法。

背景技術(shù)：

隨著電子設(shè)計(jì)自動(dòng)化技術(shù)和半導(dǎo)體制造工藝的飛速發(fā)展，單個(gè)集成電路芯片集成的晶體管數(shù)目越來(lái)越多，其功能越來(lái)越強(qiáng)大，從而集成電路芯片廣泛的應(yīng)用于現(xiàn)代科技的各個(gè)領(lǐng)域，特別在金融設(shè)備，移動(dòng)通信，交通運(yùn)輸，政府和能源等敏感領(lǐng)域，集成電路對(duì)社會(huì)的進(jìn)步和經(jīng)濟(jì)的發(fā)展起著越來(lái)越大的推動(dòng)作用。

在商業(yè)全球化的今天，為了縮減集成電路的設(shè)計(jì)周期、減少制造成本，集成電路的設(shè)計(jì)與制造逐漸分離，集成電路芯片的設(shè)計(jì)與制造逐漸趨于全球化。在設(shè)計(jì)環(huán)節(jié)，隨著芯片的集成度越來(lái)越高、功能越來(lái)越復(fù)雜、電路規(guī)模越來(lái)越大，芯片設(shè)計(jì)者為了降低芯片成本、縮短芯片上市時(shí)間，各類IP(Intellectual Property)得到廣泛應(yīng)用，而大部分IP核均由第三方提供，因?yàn)樾酒O(shè)計(jì)者對(duì)外來(lái)IP核不完全自主可控，從而導(dǎo)致安全隱患，例如密碼芯片的設(shè)計(jì)中內(nèi)嵌惡意木馬電路，將會(huì)導(dǎo)致芯片密碼外泄。在制造環(huán)節(jié)，一般設(shè)計(jì)者完成版圖設(shè)計(jì)后，首先由掩膜版(mask)廠家完成生產(chǎn)工藝所需要的幾十塊掩膜版的制作，再由芯片制造廠(foundry)完成加工。在掩膜制作和芯片制造中，攻擊者可能會(huì)利用版圖中存在的空余空間惡意植入木馬電路或者對(duì)芯片的功能進(jìn)行修改和增加，實(shí)現(xiàn)對(duì)芯片信息竊取和控制。

硬件木馬可能存在于集成電路全生命周期的各個(gè)階段，硬件木馬問(wèn)題正在成為集成電路的重要安全隱患，一旦被硬件木馬影響的芯片被廣泛應(yīng)用于軍用裝備及國(guó)民經(jīng)濟(jì)核心領(lǐng)域中，將會(huì)帶來(lái)巨大的安全隱患。研究有效的硬件木馬檢測(cè)技術(shù)，不僅關(guān)系到個(gè)人隱私、商業(yè)秘密的安全，更關(guān)系到航空航天、國(guó)防等與國(guó)家安全直接相關(guān)的領(lǐng)域的信息安全。關(guān)于硬件木馬的檢測(cè)技術(shù)已經(jīng)獲得了較為豐富的研究，主要包括基于失效分析、邏輯測(cè)試以及旁路信號(hào)分析等檢測(cè)方法。1)失效分析是一種破壞性分析方法，它應(yīng)用成熟的失效分析技術(shù)，去除芯片封裝，研磨芯片的芯片層，借助于精密儀器(掃描光學(xué)顯微鏡(SOM)、掃描電子顯微鏡(SEM)等)，反復(fù)掃描每一層電路，重構(gòu)待測(cè)芯片電路信息，并將該待測(cè)芯片與原始芯片進(jìn)行比較，判斷電路是否被篡改。該方法只能用于抽樣檢查，在實(shí)際測(cè)試過(guò)程中不能遍歷測(cè)試每一塊芯片，因此該方法只能用于驗(yàn)證待測(cè)芯片的安全性，另外該方法測(cè)試成本偏高，尤其是超大規(guī)模集成電路，往往無(wú)能無(wú)力。2)邏輯測(cè)試是傳統(tǒng)的集成電路功能測(cè)試方法，利用在輸入端口施加測(cè)試激勵(lì)向量，通過(guò)觀察電路的輸出響應(yīng)信號(hào)與預(yù)期響應(yīng)信號(hào)之間的差異，從而判斷硬件電路是否存在缺陷。該方法可以有效的檢測(cè)出小面積的硬件木馬，且不受工藝噪聲、測(cè)量噪聲和環(huán)境噪聲的影響，但是對(duì)于激活條件難以滿足、有效載荷是隱性的硬件木馬檢測(cè)精度卻大大降低。3)旁路信號(hào)分析是是目前使用較多的檢測(cè)方法，主要是通過(guò)檢測(cè)分析電路中的旁路信號(hào)，通過(guò)對(duì)比待測(cè)電路和原始電路之間的差異，來(lái)判斷待測(cè)電路中是否含存在木馬。旁路信號(hào)分析具有較低的實(shí)施成本、較高的檢測(cè)精度，較好的移植性和延展性，一經(jīng)提出就展示出來(lái)了較為樂(lè)觀的應(yīng)用前景，成為了當(dāng)前的檢測(cè)方法的主流。由于器件和芯片間都存在工藝偏差，測(cè)量過(guò)程易受到環(huán)境噪聲的影響，測(cè)量設(shè)備的嚴(yán)苛精度要求嚴(yán)重限制該方法的檢測(cè)效率和普適性。

目前最為有效的方法是結(jié)合邏輯測(cè)試和旁路信號(hào)分析的優(yōu)點(diǎn)，利用邏輯測(cè)試方法生成優(yōu)化的測(cè)試向量，最大程度的激活硬件木馬，提高木馬與整體旁路信號(hào)的信噪比，采集待測(cè)電路在工作狀態(tài)下的旁路信號(hào)，利用統(tǒng)計(jì)分析方法降低工藝噪聲和環(huán)境噪聲的影響，識(shí)別旁路信號(hào)之間的特征差異，從而提高硬件木馬的檢測(cè)效率。因此，優(yōu)化的測(cè)試向量是該方法的關(guān)鍵，目前尚罕見(jiàn)成熟技術(shù)報(bào)道。

參考文獻(xiàn)

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技術(shù)實(shí)現(xiàn)要素：

為克服現(xiàn)有技術(shù)的不足，本發(fā)明旨在實(shí)現(xiàn)有效的增強(qiáng)局部區(qū)域的電路活動(dòng)，進(jìn)一步的增加硬件木馬的活性，在一定程度上提高在工藝噪聲的影響下硬件木馬影響的信噪比，可結(jié)合旁路信號(hào)分析方法，大大的提高硬件木馬的測(cè)試效率。為此，本發(fā)明采用的技術(shù)方案是，基于環(huán)形振蕩器網(wǎng)絡(luò)的局部測(cè)試向量生成與優(yōu)化方法，保持原始版圖不變，在版圖的空余區(qū)間植入局部區(qū)域活動(dòng)性感知單元，生成測(cè)試電路，再針對(duì)測(cè)試電路進(jìn)行局部測(cè)試向量的生成與優(yōu)化，步驟如下：

步驟一：測(cè)試電路的生成：在原始版圖的空余空間植入長(zhǎng)度優(yōu)化的區(qū)域活動(dòng)性感知單元，組成活動(dòng)性感知網(wǎng)絡(luò)，重新綜合生成測(cè)試電路，生成比特文件和FLASH文件并下載；

步驟二：局部測(cè)試向量生成與優(yōu)化系統(tǒng)初始化：在虛擬儀器圖形化編程軟件LabVIEW的前面板上設(shè)置待測(cè)向量的長(zhǎng)度、測(cè)試測(cè)試向量集的組長(zhǎng)、測(cè)試向量的文件保存路徑、響應(yīng)的文件保存路徑、優(yōu)化測(cè)試向量集的保存路徑、計(jì)數(shù)器的計(jì)數(shù)值的保存路徑和設(shè)備名稱；

步驟三：隨機(jī)產(chǎn)生N組測(cè)試向量集：LabVIEW軟件隨機(jī)產(chǎn)生一系列測(cè)試向量集，根據(jù)步驟二的測(cè)試向量集的組長(zhǎng)的設(shè)置，將一系列測(cè)試向量集分配成N個(gè)測(cè)試向量組；

步驟四：區(qū)域活動(dòng)性感知單元選擇：選擇活動(dòng)性感知網(wǎng)絡(luò)中的一個(gè)活動(dòng)性感知單元并使其工作，同時(shí)選擇該活動(dòng)性感知單元的輸出端作為計(jì)數(shù)器的輸入；

步驟五：當(dāng)前區(qū)域的組內(nèi)測(cè)試：LabVIEW軟件調(diào)用其VISA函數(shù)，通過(guò)通用串行總線接口將一組測(cè)試向量集施加到可編程邏輯陣列FPGA芯片上，激勵(lì)待測(cè)電路工作，并接收待測(cè)電路的響應(yīng)值，并保存，同時(shí)判斷組內(nèi)的測(cè)試向量集是否全部施加到待測(cè)電路上，如果組內(nèi)的測(cè)試向量集全部施加到待測(cè)電路上，則組內(nèi)測(cè)試完畢，返回計(jì)數(shù)器的當(dāng)前計(jì)數(shù)值，并將計(jì)數(shù)值置零，否則，繼續(xù)返回步驟五，繼續(xù)進(jìn)行組內(nèi)測(cè)試；

步驟六：當(dāng)前區(qū)域的組間測(cè)試完成判斷：判斷步驟二產(chǎn)生全部的測(cè)試向量集組是否都施加到測(cè)試電路中，如果條件滿足，該區(qū)域的優(yōu)化測(cè)試向量篩選結(jié)束，否則返回步驟五繼續(xù)進(jìn)行組間測(cè)試。

步驟七：當(dāng)前區(qū)域的優(yōu)化測(cè)試向量的篩選：對(duì)所有的測(cè)試向量集的對(duì)應(yīng)的計(jì)數(shù)值進(jìn)行比較，取最大的計(jì)數(shù)值和對(duì)應(yīng)的一組測(cè)試向量集，即為該區(qū)域的優(yōu)化的測(cè)試向量集。

步驟八：所有區(qū)域測(cè)試完成判斷：判斷是否所有區(qū)域測(cè)試完成，如果所有區(qū)域測(cè)試完成，則優(yōu)化測(cè)試向量篩選結(jié)束，否則返回步驟三繼續(xù)進(jìn)行測(cè)試。

區(qū)域活動(dòng)性感知單元的一個(gè)實(shí)例采用如下結(jié)構(gòu)，由一個(gè)若干級(jí)環(huán)形振蕩器、計(jì)數(shù)器和定時(shí)器組成；定時(shí)器用于確定在某一段時(shí)間內(nèi)來(lái)操作，利用計(jì)數(shù)器來(lái)對(duì)環(huán)形振蕩器的輸出脈沖進(jìn)行計(jì)數(shù)；EN為環(huán)形振蕩器的初始振蕩位，與電路的復(fù)位端連接，在電路復(fù)位后，環(huán)形振蕩器監(jiān)測(cè)到一個(gè)電壓擾動(dòng)，開(kāi)始振蕩，從而驅(qū)動(dòng)計(jì)數(shù)器開(kāi)始計(jì)數(shù)，Clk為芯片的全局時(shí)鐘，驅(qū)動(dòng)定時(shí)器工作，EN_n為組內(nèi)測(cè)試完成標(biāo)志位，當(dāng)組內(nèi)測(cè)試完成后，EN_n端拉低，將計(jì)數(shù)器的當(dāng)前計(jì)數(shù)值輸出給管腳text_out[0:15]，并復(fù)位計(jì)數(shù)器。

本發(fā)明的特點(diǎn)及有益效果是：

(1)本發(fā)明提出一種局部測(cè)試向量生成與優(yōu)化方法，在設(shè)計(jì)階段植入環(huán)形振蕩器網(wǎng)絡(luò)，根據(jù)實(shí)際電路的結(jié)構(gòu)劃分區(qū)域，可以有效的解決區(qū)域覆蓋率的問(wèn)題，另外利用建立的測(cè)試系統(tǒng)可以直觀有效的篩選出局部電路的優(yōu)化測(cè)試向量，有效降低了優(yōu)化測(cè)試向量生成算法的復(fù)雜度，大大提高了自動(dòng)化測(cè)試水平和實(shí)際應(yīng)用能力。

(2)本發(fā)明生成的基于區(qū)域的優(yōu)化測(cè)試向量，可以結(jié)合旁路信號(hào)分析方法，可以重點(diǎn)觀察局部電路的旁路信號(hào)的異常，提高硬件木馬的檢測(cè)效率，實(shí)現(xiàn)硬件木馬的粗略定位，同時(shí)也會(huì)大大降低硬件安全驗(yàn)證的測(cè)試成本。

附圖說(shuō)明：

圖1局部區(qū)域活動(dòng)性感知單元結(jié)構(gòu)。

圖2環(huán)形振蕩器網(wǎng)絡(luò)在芯片上的拓?fù)浣Y(jié)構(gòu)。

圖3基于環(huán)形振蕩器網(wǎng)絡(luò)的局部測(cè)試向量生成與優(yōu)化系統(tǒng)框圖。

圖4局部測(cè)試向量生成與優(yōu)化系統(tǒng)流程圖。

具體實(shí)施方式

本發(fā)明為了降低優(yōu)化測(cè)試向量的生成效率，生成精簡(jiǎn)高效的測(cè)試向量集，提出一種基于環(huán)形振蕩器網(wǎng)絡(luò)的局部測(cè)試向量生成系統(tǒng)，可以生成局部區(qū)域的優(yōu)化測(cè)試向量，提高局部區(qū)域的電路活性，用于硬件木馬測(cè)試與粗略定位。

對(duì)于一個(gè)n級(jí)的環(huán)形振蕩器進(jìn)行分析，如果一個(gè)反相器的延遲為t_d(t,L,V_DD),它隨著時(shí)間t，測(cè)試向量L和電源V_DD的變化也發(fā)生變化，則一個(gè)n級(jí)環(huán)形振蕩器的總體延遲為n*t_d(t,L,V_DD),當(dāng)環(huán)形振蕩器開(kāi)始振蕩，則振蕩周期T如下式1所示。

T＝2*n*t_d(t,L,V_DD) (1)

如果在固定的某一段時(shí)間K內(nèi)，計(jì)數(shù)器的計(jì)數(shù)值C如下式2所示。

對(duì)于一個(gè)固定測(cè)試向量，反相器的延遲t_d(t,L,V_DD)與測(cè)試向量L無(wú)關(guān)，而與電源的電壓變化直接相關(guān)，當(dāng)電源的電壓減小，反相器的延遲增大，則由可以用下式3表示，其中α為速度飽和率，u_g為載流子的遷移率，k_g為門(mén)級(jí)常數(shù)。

然而對(duì)于不同的測(cè)試向量集L₁，L₂，反相器的延遲分別為t_d1(t,L₁,V_DD1)和t_d2(t,L₂,V_DD2)，待測(cè)電路在L₁，L₂的激勵(lì)下，電路的活動(dòng)性也不盡一致，對(duì)應(yīng)的供應(yīng)電壓分別為V_DD1和V_DD2,且V_DD1≠V_DD2，由式3可知，t_d1(t,L₁,V_DD1)≠t_d2(t,L₂,V_DD2)，由式2可知，在測(cè)試向量集L₁、L₂的激勵(lì)下的計(jì)數(shù)器的計(jì)數(shù)值分別為C₁和C₂，如式4,5可知。

假定測(cè)試向量L₁比L₂激勵(lì)電路的引起的電路活動(dòng)性大，即在測(cè)試向量L₁下電路消耗功率更大，因此V_DD1＜V_DD2，由式3可推斷出t_d1(t,L₁,V_DD1)＞t_d2(t,L₂,V_DD2)，將此大小關(guān)系代入式4，5種，可得C₁＞C₂。因此可得出測(cè)試向量越優(yōu)化，電路的活動(dòng)性越大，消耗的電壓就越大，在單位時(shí)間段內(nèi)的計(jì)數(shù)器的計(jì)數(shù)值就越大。

因此本發(fā)明利用計(jì)數(shù)器的計(jì)數(shù)值來(lái)推斷區(qū)域電路的活動(dòng)性，計(jì)數(shù)器的值越大，則區(qū)域的活動(dòng)性就越強(qiáng)，相對(duì)應(yīng)的區(qū)域的測(cè)試向量就越優(yōu)化。

集成電路的設(shè)計(jì)與制造過(guò)程中由于摻雜濃度的差異、環(huán)境和設(shè)備等差異，容易出現(xiàn)片間的工藝偏差，另外在電路正常工作過(guò)程中，電路之間存在耦合效應(yīng)，這些都會(huì)環(huán)形振蕩器產(chǎn)生影響，從而造成震蕩頻率漂移，為了降低噪聲的影響，進(jìn)一步提高識(shí)別效率，需要考慮最短的定時(shí)時(shí)間。如果定時(shí)時(shí)間太短，計(jì)數(shù)器無(wú)法判別環(huán)形振蕩器的頻率漂移，從而出現(xiàn)一定的誤差。但是如果時(shí)間太長(zhǎng)，會(huì)產(chǎn)生大量的功耗和面積開(kāi)銷，不利于實(shí)際的應(yīng)用。下面我們討論測(cè)試時(shí)間與測(cè)試效率之間的關(guān)系，如式6所示，p為計(jì)數(shù)值識(shí)別差異值，T_RO為環(huán)形振蕩器的周期，n表示環(huán)形振蕩器的計(jì)數(shù)個(gè)數(shù)，T_CK為全局時(shí)鐘的周期，則測(cè)試時(shí)間如式6所示，ΔT_RO為噪聲引起的最小的時(shí)間漂移。

K＝n*T_CK (7)

本發(fā)明的完整技術(shù)路線如下：

圖1為局部區(qū)域活動(dòng)性感知單元結(jié)構(gòu)，它由一個(gè)5級(jí)環(huán)形振蕩器、計(jì)數(shù)器counter和定時(shí)器Timer組成。定時(shí)器用于確定在某一段時(shí)間內(nèi)進(jìn)行操作，利用計(jì)數(shù)器來(lái)對(duì)環(huán)形振蕩器的輸出脈沖進(jìn)行計(jì)數(shù)。EN為環(huán)形振蕩器的初始振蕩位，一般與電路的復(fù)位端連接，在電路復(fù)位后，環(huán)形振蕩器監(jiān)測(cè)到一個(gè)電壓擾動(dòng)，開(kāi)始振蕩，從而驅(qū)動(dòng)計(jì)數(shù)器開(kāi)始計(jì)數(shù)。Clk為芯片的全局時(shí)鐘，驅(qū)動(dòng)定時(shí)器Timer工作。EN_n為組內(nèi)測(cè)試完成標(biāo)志位，當(dāng)組內(nèi)測(cè)試完成后，EN_n端拉低，將計(jì)數(shù)器counter的當(dāng)前計(jì)數(shù)值輸出給text_out[0:15],并復(fù)位計(jì)數(shù)器。

圖2為環(huán)形振蕩器網(wǎng)絡(luò)在芯片上的拓?fù)浣Y(jié)構(gòu)，根據(jù)原始電路的版圖設(shè)計(jì)，合理劃分電路區(qū)域，保持原始版圖不變，在版圖的空余區(qū)間植入局部區(qū)域活動(dòng)性感知單元，組成活動(dòng)性感知網(wǎng)絡(luò)，綜合并優(yōu)化電路結(jié)構(gòu)，生成待測(cè)電路。其中RO1，RO2，RO3，RO4，RO5，RO6為5級(jí)環(huán)形振蕩器組成的活動(dòng)性感知單元，MUX1為選擇器，根據(jù)輸入端EN的值的大小對(duì)區(qū)域活動(dòng)性感知單元進(jìn)行選擇，EN1，EN2，EN3，EN4，EN5，EN6為環(huán)形振蕩器的初始振蕩位。OUT1，OUT2，OUT3，OUT4，OUT5，OUT6為環(huán)形振蕩器的輸出端，輸出端經(jīng)過(guò)選擇器MUX2選擇輸出。MUX2的選擇端與MUX1的選擇端相連，實(shí)現(xiàn)同一個(gè)時(shí)間段內(nèi)對(duì)活動(dòng)性感知網(wǎng)絡(luò)中的某個(gè)環(huán)形振蕩器的控制選擇與輸出。定時(shí)器Timer用于確定在某一段時(shí)間內(nèi)進(jìn)行操作，利用計(jì)數(shù)器couner計(jì)數(shù)器來(lái)對(duì)環(huán)形振蕩器的輸出脈沖進(jìn)行計(jì)數(shù)，計(jì)數(shù)值通過(guò)text_out[0:15]輸出。

圖3為基于環(huán)形振蕩器網(wǎng)絡(luò)的局部測(cè)試向量生成與優(yōu)化系統(tǒng)框圖，它是由PC機(jī)和SAKURA-G開(kāi)發(fā)板兩部分組成。各部分的詳細(xì)說(shuō)明如下：

(1)PC機(jī)：PC機(jī)為普通的電腦，電腦必須安裝以下軟件：ISE(集成軟件環(huán)境)軟件、裝有VISA(Virtual Instruments Software Architecture虛擬儀器軟件體系結(jié)構(gòu))函數(shù)的NI Labview軟件和NI-VISA Driver Wizard(NI-VISA驅(qū)動(dòng)向?qū)?。ISE軟件用于綜合、編譯代碼，生成可下載到FPGA內(nèi)部的比特(bit)文件和FLASH(閃存)內(nèi)部的文件并通過(guò)JTAG口燒錄。利用Labview軟件開(kāi)發(fā)上位機(jī)軟件，通過(guò)USB接口實(shí)現(xiàn)PC與FPGA之間的通信，發(fā)送測(cè)試向量并接收環(huán)形振蕩器網(wǎng)絡(luò)的計(jì)數(shù)值，比較測(cè)試向量集之間計(jì)數(shù)值的大小實(shí)現(xiàn)各區(qū)域之間優(yōu)化測(cè)試向量的生成與優(yōu)化。NI-VISA Driver Wizard是為實(shí)現(xiàn)LabVIEW與USB設(shè)備直接通信，利用NI-VISA生成VISA驅(qū)動(dòng)，從而電腦和LabVIEW軟件可以正確識(shí)別的USB設(shè)備。

(2)SAKURA-G開(kāi)發(fā)板：包括兩塊FPGA芯片，一塊是控制FPGA，實(shí)現(xiàn)PC機(jī)與主FPGA數(shù)據(jù)的過(guò)渡，一塊是主FPGA，用于模擬ASIC環(huán)境。USB接口用于PC與開(kāi)發(fā)板之間的數(shù)據(jù)通信，JTAG接口用于FPGA芯片的編程，I/O口用于環(huán)形振蕩器網(wǎng)絡(luò)的選擇使能。

圖4為局部測(cè)試向量生成與優(yōu)化系統(tǒng)流程圖，該方法主要包括以下幾個(gè)步驟：

步驟一：測(cè)試電路的生成：在原始版圖的空余空間植入長(zhǎng)度優(yōu)化的區(qū)域活動(dòng)性感知單元，組成活動(dòng)性感知網(wǎng)絡(luò)，重新綜合生成測(cè)試電路，生成比特文件和FLASH文件并下載；

步驟二：局部測(cè)試向量生成與優(yōu)化系統(tǒng)初始化：在虛擬儀器圖形化編程軟件LabVIEW的前面板上設(shè)置待測(cè)向量的長(zhǎng)度、測(cè)試測(cè)試向量集的組長(zhǎng)、測(cè)試向量的文件保存路徑、響應(yīng)的文件保存路徑、優(yōu)化測(cè)試向量集的保存路徑、計(jì)數(shù)器的計(jì)數(shù)值的保存路徑和設(shè)備名稱等；

步驟三：隨機(jī)產(chǎn)生N組測(cè)試向量集：LabVIEW軟件隨機(jī)產(chǎn)生一系列測(cè)試向量集，根據(jù)步驟二的測(cè)試向量集的組長(zhǎng)的設(shè)置，將一系列測(cè)試向量集分配成N個(gè)測(cè)試向量組。

步驟四：區(qū)域活動(dòng)性感知單元選擇：選擇活動(dòng)性感知網(wǎng)絡(luò)中的一個(gè)活動(dòng)性感知單元并使其工作，同時(shí)選擇該活動(dòng)性感知單元的輸出端作為計(jì)數(shù)器的輸入。

步驟五：當(dāng)前區(qū)域的組內(nèi)測(cè)試：LabVIEW軟件調(diào)用其VISA函數(shù)，通過(guò)通用串行總線接口將一組測(cè)試向量集施加到可編程邏輯陣列FPGA芯片上，激勵(lì)待測(cè)電路工作，并接收待測(cè)電路的響應(yīng)值，并保存，同時(shí)判斷組內(nèi)的測(cè)試向量集是否全部施加到待測(cè)電路上，如果組內(nèi)的測(cè)試向量集全部施加到待測(cè)電路上，則組內(nèi)測(cè)試完畢，返回計(jì)數(shù)器的當(dāng)前計(jì)數(shù)值，并將計(jì)數(shù)值置零，否則，繼續(xù)返回步驟五，繼續(xù)進(jìn)行組內(nèi)測(cè)試；

步驟六：當(dāng)前區(qū)域的組間測(cè)試完成判斷：判斷步驟二產(chǎn)生全部的測(cè)試向量集組是否都施加到測(cè)試電路中，如果條件滿足，該區(qū)域的優(yōu)化測(cè)試向量篩選結(jié)束，否則返回步驟五繼續(xù)進(jìn)行組間測(cè)試。

步驟七：當(dāng)前區(qū)域的優(yōu)化測(cè)試向量的篩選：對(duì)所有的測(cè)試向量集的對(duì)應(yīng)的計(jì)數(shù)值進(jìn)行比較，取最大的計(jì)數(shù)值和對(duì)應(yīng)的一組測(cè)試向量集，即為該區(qū)域的優(yōu)化的測(cè)試向量集。

步驟八：所有區(qū)域測(cè)試完成判斷：判斷是否所有區(qū)域測(cè)試完成，如果所有區(qū)域測(cè)試完成，則優(yōu)化測(cè)試向量篩選結(jié)束，否則返回步驟三繼續(xù)進(jìn)行測(cè)試。