專利名稱：多速環(huán)形振蕩器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總的來(lái)說(shuō)涉及數(shù)字電路，更具體地說(shuō)，涉及多速環(huán)形振蕩器。
背景技術(shù)：
環(huán)形振蕩器是包括奇數(shù)個(gè)非門的器件，所述非門例如輸出電壓在邏輯高 與邏輯低之間振蕩的反相器。傳統(tǒng)環(huán)形振蕩器的非門是以圓環(huán)鏈形式連接 的，使所述奇數(shù)個(gè)非門中最末非門的輸出電壓被反饋為第一非門的輸入。由 于鏈包括奇數(shù)個(gè)非門，所以離開最末非門的邏輯電壓是先前進(jìn)入第 一非門的 輸入電壓的邏輯非。因此，環(huán)路內(nèi)各非門的輸出電壓均振蕩。由于判斷出最 末非門的輸出電壓在先前的輸入電壓之后的有限量時(shí)間到達(dá)第一非門，因此 各非門以可預(yù)測(cè)的頻率進(jìn)行振蕩。
控制環(huán)形振蕩器的頻率有助于就開發(fā)和質(zhì)量控制方面對(duì)芯片進(jìn)行測(cè)試， 便于在使用的睡眠階段期間的功率節(jié)省，消除加工工藝偏差，消除在應(yīng)用中 芯片電壓和溫度環(huán)境的差異，并/或提供一致的時(shí)鐘頻率規(guī)格。
一種用于控制環(huán)形振蕩器頻率的已知技術(shù)是改變環(huán)中反相器的數(shù)目。例
如，在授予內(nèi)多夫(Neidorff)的美國(guó)專利No.4,517,532、授予舍爾(Sher ) 的美國(guó)專利No.5，689,213和授予周(Chow)的美國(guó)專利No.5,815,043中， 描述了對(duì)串聯(lián)環(huán)形振蕩器中選出的反相器進(jìn)行旁路的示例性數(shù)字門和半導(dǎo) 體開關(guān)。另 一 已知技術(shù)包括修改反相器的延遲時(shí)間。在授予本山(Motoyama ) 的美國(guó)專利No.4,517，532中描述了由數(shù)字化可選擇的、并行連接的三態(tài)門構(gòu) 成的反相器，借此可以單獨(dú)控制各反相器的凈驅(qū)動(dòng)力和延遲。
這些已知技術(shù)的缺點(diǎn)和局限性在于其無(wú)法廣泛應(yīng)用于嵌入式CMOS微 處理器系統(tǒng)，所述嵌入式CMOS微處理器系統(tǒng)在傳統(tǒng)上工作于微處理器中的累積電路延遲所允許的最高可能頻率。這些已知技術(shù)沒有很好地適應(yīng)電子
設(shè)計(jì)自動(dòng)化(EDA)工具。這些已知技術(shù)自身無(wú)法適應(yīng)使用標(biāo)準(zhǔn)單元庫(kù)的邏
輯綜合和利用標(biāo)準(zhǔn)單元驅(qū)動(dòng)版圖技術(shù)的物理綜合。相反，傳統(tǒng)環(huán)形振蕩器在 所有情況下都需要定制設(shè)計(jì)和版圖，因此增加了實(shí)施的成本和實(shí)際時(shí)間。進(jìn)
一步，本山的532技術(shù)需要三態(tài)邏輯，這與更廣泛使用的數(shù)字CMOS電路 邏輯族不兼容，對(duì)于數(shù)字CMOS電路而言，EDA工具更為容易得到。
在當(dāng)前針對(duì)嵌入式CMOS微處理器系統(tǒng)的半導(dǎo)體技術(shù)中，環(huán)形振蕩器 設(shè)計(jì)和版圖使用EDA工具的能力是值得期望的，因?yàn)榍度胧紺MOS微處理 器系統(tǒng)采用小線寬，例如130nm和45nm，這種情況下由于寄生電容導(dǎo)致的 級(jí)間布線延遲變得顯著，且可能超過(guò)反相器的門延遲。進(jìn)一步，期望保證在 環(huán)形振蕩器發(fā)生頻率轉(zhuǎn)換時(shí)沒有任何短脈沖，所述短脈沖已知為可以引起亞 穩(wěn)態(tài)的小脈沖或裂片脈沖。雙穩(wěn)態(tài)元件可以在延長(zhǎng)的時(shí)間段內(nèi)在邏輯高電平 與邏輯低電平之間波動(dòng)，從而中斷或停止正常的系統(tǒng)運(yùn)行。由于舉例來(lái)說(shuō)， 實(shí)時(shí)控制系統(tǒng)中的故障可以具有嚴(yán)重的后果，因此不含亞穩(wěn)態(tài)的時(shí)鐘振蕩器 對(duì)嵌入式微處理器系統(tǒng)很重要。
因此期望一種多速環(huán)形振蕩器，該多速環(huán)形振蕩器具有適于利用EDA 工具來(lái)開發(fā)的物理版圖，并其在頻率轉(zhuǎn)換中沒有小脈沖。

發(fā)明內(nèi)容
通過(guò)第一實(shí)施例，本發(fā)明提供一種多速環(huán)形振蕩器，所述多速環(huán)形振蕩 器包括控制電路，用于接收頻率選擇信號(hào)，所述頻率選擇信號(hào)可操作為在 至少兩個(gè)不同的環(huán)形振蕩器頻率中進(jìn)行選擇，所述控制電路使用所述控制信 號(hào)生成第 一控制信號(hào)和第二控制信號(hào)；具有奇數(shù)個(gè)串聯(lián)連接的非門的主鏈， 所述主鏈包括主開關(guān)非門，所述主開關(guān)非門響應(yīng)于所述第一控制信號(hào)，并可 操作為對(duì)第 一振蕩輸入信號(hào)執(zhí)行邏輯非功能或忽略功能，以生成第 一輸出信 號(hào)；和具有串聯(lián)連接的非門的次鏈，所述次鏈與所述主鏈的至少所述主開關(guān) 非門邏輯并聯(lián)，所述次鏈包括次開關(guān)非門，所述次開關(guān)非門響應(yīng)于所述第二控制信號(hào)，可操作為對(duì)第二振蕩輸入信號(hào)執(zhí)行邏輯非功能或忽略功能，以生 成第二輸出信號(hào)。
所述頻率選擇信號(hào)可以包括邏輯高電壓或邏輯低電壓。所述主開關(guān)非門 可以包括與非門。所述次開關(guān)非門可以包括與非門。所述控制電路可以包括 D觸發(fā)器。所述D觸發(fā)器可以具有連接到以向所述主開關(guān)非門提供Q輸出
信號(hào)的Q輸出端子，和連接到所述次開關(guān)非門以向所述次開關(guān)非門提供QN 輸出信號(hào)的QN輸出端子。所述D觸發(fā)器可以具有連接到所述主鏈中的節(jié)點(diǎn) 以接收振蕩信號(hào)作為時(shí)鐘輸入信號(hào)的時(shí)鐘輸入端子。所述主鏈可以包括用來(lái) 位于所述節(jié)點(diǎn)與所述主開關(guān)非門之間避免小脈沖的若干非門。所述次鏈可以 以與所述主鏈在物理上垂直的方式布置在芯片上。所述主鏈可以包括與非 門，所述與非門用于從所述主開關(guān)非門直接或間接接收所述第 一輸出信號(hào)， 并從所述次開關(guān)非門直接或間接接收所述第二輸出信號(hào)，且用于使用所述第 一輸出信號(hào)和所述第二輸出信號(hào)來(lái)使所述與非門的輸出信號(hào)響應(yīng)于所述第 一輸出信號(hào)或所述第二輸出信號(hào)的振蕩而振蕩。
通過(guò)另一實(shí)施例，本發(fā)明提供一種方法，該方法包括接收頻率選擇信 號(hào)，所述頻率選擇信號(hào)可操作為在至少兩個(gè)不同的環(huán)形振蕩器頻率中進(jìn)行選 擇；使用所述頻率選擇信號(hào)來(lái)生成第一控制信號(hào)和第二控制信號(hào)；向具有奇 數(shù)個(gè)串聯(lián)連接的非門的主鏈中的主開關(guān)非門提供所述第 一控制信號(hào)，所述主 開關(guān)非門響應(yīng)于所述第 一控制信號(hào)，可操作為對(duì)第 一振蕩輸入信號(hào)執(zhí)行邏輯 非功能或忽略功能，以生成第一輸出信號(hào)；并且向具有串聯(lián)連接的非門的次 鏈中的次開關(guān)非門提供所述第二控制信號(hào)，所述次鏈與所述主鏈的至少所述 主開關(guān)非門邏輯并聯(lián)，所述次開關(guān)非門響應(yīng)于所述第二控制信號(hào)，可操作為 對(duì)第二振蕩輸入信號(hào)執(zhí)行邏輯非功能或忽略功能，以生成第二輸出信號(hào)。
所述方法的所述頻率選擇信號(hào)可以包括邏輯高電壓或邏輯低電壓。所述 主開關(guān)非門可以包括與非門。所述次開關(guān)非門可以包括與非門。使用所述頻 率選擇信號(hào)可以包括使用D觸發(fā)器。所述D觸發(fā)器可以具有連接到所述主 開關(guān)非門以向所述主開關(guān)非門提供Q輸出信號(hào)的Q輸出端子，和連接到所述次開關(guān)非門以向所述次開關(guān)非門提供QN輸出信號(hào)的QN輸出端子。所述 D觸發(fā)器可以具有連接到所述主鏈中的節(jié)點(diǎn)以接收振蕩信號(hào)作為時(shí)鐘輸入 信號(hào)的時(shí)鐘輸入端子。所述主鏈可以包括位于所述節(jié)點(diǎn)與所述主開關(guān)非門之 間用來(lái)避免小脈沖的多個(gè)非門。所述次鏈可以以與所述主鏈在物理上垂直的 方式布置在芯片上。所述主鏈可以包括與非門，所述與非門用于從所述主開 關(guān)非門直接或間接接收所述第 一輸出信號(hào)，并從所述次開關(guān)非門直接或間接 接收所述第二輸出信號(hào)，且用于使用所述第一輸出信號(hào)和所述第二輸出信號(hào) 來(lái)使所述與非門的輸出信號(hào)響應(yīng)于所述第一輸出信號(hào)或所述第二輸出信號(hào) 的振蕩而振蕩。
通過(guò)再一實(shí)施例，本發(fā)明提供一種多速環(huán)形振蕩器，所述多速環(huán)形振蕩 器包括用于接收頻率選擇信號(hào)的裝置，所述頻率選擇信號(hào)可操作為在至少 兩個(gè)不同的環(huán)形振蕩器頻率中進(jìn)行選擇；用于使用所述頻率選擇信號(hào)來(lái)生成 第 一控制信號(hào)和第二控制信號(hào)的裝置；具有奇數(shù)個(gè)串聯(lián)連接的非門的主鏈中 的主開關(guān)非門裝置，所述主開關(guān)非門裝置響應(yīng)于所述第一控制信號(hào)，可操作 為對(duì)第一振蕩輸入信號(hào)執(zhí)行邏輯非功能或忽略功能，以生成第一輸出信號(hào)； 和具有串聯(lián)連接的非門的次鏈中的次開關(guān)非門裝置，所述次鏈與所述主鏈的
至少所述主開關(guān)非門邏輯并聯(lián)，所述次開關(guān)非門響應(yīng)于所述第二控制信號(hào)， 可操作為對(duì)第二振蕩輸入信號(hào)執(zhí)行邏輯非功能或忽略功能，以生成第二輸出
信號(hào)。


圖1為根據(jù)本發(fā)明實(shí)施例的多速環(huán)形振蕩器的示意圖。
圖2為示出根據(jù)本發(fā)明實(shí)施例的形成并使用多速環(huán)形振蕩器的方法的
流程圖。
具體實(shí)施例方式
提供以下描述，使本領(lǐng)域的任意技術(shù)人員能夠制作和使用本發(fā)明，且以下描述是在特定應(yīng)用場(chǎng)合下提供的。在不超出本發(fā)明的精神和范圍的情況 下，可以對(duì)實(shí)施例進(jìn)行各種修改，且在此限定的一般原則可適用于這些和其 它實(shí)施例及應(yīng)用。因此本發(fā)明并不意在限于示出的實(shí)施例和應(yīng)用，而被賦予 與在此公開的原則、特征和啟示所一致的最寬范圍。
根據(jù)一個(gè)實(shí)施例，本發(fā)明提供多速、頻率可控的環(huán)形振蕩器，其可用于
對(duì)嵌入式互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)微處理器系統(tǒng)進(jìn)行時(shí)鐘控制。在
一個(gè)實(shí)施例中，環(huán)形振蕩器完全是數(shù)字的，且包括具有非門的主鏈以及具有 非門的一個(gè)以上次鏈。在一個(gè)實(shí)施例中，非門是指用于在邏輯高電壓與邏輯 低電壓之間轉(zhuǎn)換的邏輯器件。非門的例子可以包括任意邏輯器件，例如反相 器、與門、與非門、或門、或非門、異或門、同或門等，只要該邏輯器件操 作為在需要時(shí)實(shí)現(xiàn)邏輯非運(yùn)算。
圖1為示出根據(jù)本發(fā)明實(shí)施例的多速環(huán)形振蕩器100的電路圖。環(huán)形振 蕩器100包括具有串聯(lián)連接的非門的主鏈20和具有串聯(lián)連接的非門的次鏈 30，該次鏈30邏輯并聯(lián)于主鏈20中的至少一個(gè)非門。在一個(gè)實(shí)施例中，次 鏈30被布置為在其芯片版圖中在物理上垂直于主鏈20。當(dāng)開關(guān)路徑事實(shí)上 僅包括主鏈20的非門(這里稱為"短路徑")時(shí)，發(fā)生較高頻率的振蕩。 當(dāng)開關(guān)路徑事實(shí)上包括主鏈20的非門(減去與次鏈30邏輯并聯(lián)的 一個(gè)以上 非門)和次鏈30 (這里稱為"長(zhǎng)路徑")的非門時(shí)，發(fā)生較低頻率的振蕩。 在示出的實(shí)施例中，次鏈30可以與主鏈20的一個(gè)非門邏輯并聯(lián)。然而，在 其它實(shí)施例中，次鏈30可以與主鏈20的一個(gè)以上非門邏輯并聯(lián)。
在示出的實(shí)施例中，主鏈20包括在圓環(huán)中串聯(lián)連接的反相門21、 22、 23和24，與非門25和26以及反相門27。次鏈30包括串聯(lián)連接的反相門 31、 32、 33、 34、 35和36以及與非門37。次鏈30的門31的輸入端子連接 至主鏈20的反相門24的輸出端子，次鏈30的與非門37的輸出端子連接至 主il20的與非門26的A輸入。相應(yīng)地，在該實(shí)施例中，次鏈30與與非門 25邏輯并聯(lián)。
環(huán)形振蕩器100進(jìn)一步包括控制電路，所述控制電路用于控制由短路徑(即僅主鏈路)還是由長(zhǎng)路徑(即除與非門25之外的主鏈20,以及次鏈30) 來(lái)充當(dāng)開關(guān)路徑?？刂齐娐房梢园―觸發(fā)器40，該D觸發(fā)器40被連接為 在其D輸入端子處從輸入節(jié)點(diǎn)42接收頻率選擇控制電壓，并在其時(shí)鐘輸入 端子處接收時(shí)鐘信號(hào)。D觸發(fā)器40可以進(jìn)一步被連接為從其Q輸出端子處 向與非門25的A輸入端子提供第一控制電壓(與在D輸入端子處接收的頻 率選擇控制電壓相等)，并從其QN端子處向與非門37的A輸入端子提供 第二控制電壓(第一控制電壓的邏輯非)。D觸發(fā)器40控制與非門25和與 非門37的操作，以有效地選擇短路徑或長(zhǎng)路徑。相應(yīng)地，在此與非門25和 與非門37均可以通稱為開關(guān)非門，在該實(shí)施例中，在非功能與如下所述的 忽略(IGNORE)功能之間切換。
通常環(huán)形振蕩器IOO的操作如下D觸發(fā)器40在其D輸入端子處接收 頻率選擇控制信號(hào)，使能短路徑或使能長(zhǎng)路徑。由于短路徑和長(zhǎng)路徑均包含 奇數(shù)個(gè)非門，故而操作路徑中任一節(jié)點(diǎn)的電壓，例如在輸出端子48處的電 壓，皆以繞操作路徑的總延遲所確定的頻率進(jìn)行振蕩。
更具體地說(shuō)，當(dāng)判斷出輸入端子42處為邏輯高電壓時(shí)，在隨后的時(shí)鐘 躍變中，邏輯高電壓從D觸發(fā)器40的Q輸出端子傳送到主鏈20的與非門 25的A輸入端子，同時(shí)邏輯低電壓從D觸發(fā)器40的QN輸出端子傳送到次 鏈30的與非門37的A輸入端子。由于判斷出與非門25的A輸入端子處為 邏輯高電壓，故與非門25的B輸入端子和輸出端子按照非門工作。由于判 斷出與非門37的A輸入端子處為邏輯低電壓，故與非門37的輸出電壓變 為邏輯高，而與其B輸入電壓無(wú)關(guān)。因此與非門37執(zhí)行忽略功能，即不管 其B輸入端子處發(fā)生任何電壓振蕩，都生成一固定的邏輯信號(hào)，在這種情況 下， 一固定的邏輯高輸出電壓輸出至與非門26的A輸入端子。由于判斷出 與非門26的A輸入端子處為固定的邏輯高電壓，故與非門26的B輸入端 子和輸出端子按照非門工作。相應(yīng)地，電壓振蕩只在短路徑中發(fā)生。環(huán)形振 蕩器100在輸出端子48處提供具有頻率fH的輸出信號(hào)，該頻率fH對(duì)應(yīng)于主 鏈20的門21 - 27及這些門的互連布線的總延遲。進(jìn)一步，當(dāng)判斷出輸入端子42處為邏輯低電壓時(shí)，在隨后的時(shí)鐘躍變 中，邏輯低電壓從D觸發(fā)器40的Q輸出端子傳送到主鏈20的與非門25的 A輸入端子，同時(shí)邏輯高電壓從D觸發(fā)器40的QN輸出端子傳送到與非門 37的A輸入端子。由于判斷出與非門25的A輸入端子處為邏輯低電壓，故 與非門25的輸出電壓變?yōu)檫壿嫺?，而與與非門25的B輸入電壓無(wú)關(guān)。因此 與非門25執(zhí)行忽略功能，即不管其A輸入端子處發(fā)生任何電壓振蕩，都生 成一固定的邏輯信號(hào)，在這種情況下， 一固定的邏輯高輸出電壓輸出至與非 門26的B輸入端子。由于判斷出與非門26的B輸入端子處為邏輯高電壓， 故與非門26的A輸入端子和輸出端子按照非門工作。由于判斷出與非門37 的A輸入端子處為邏輯高電壓，故與非門37的B輸入端子和輸出端子按照 非門工作。相應(yīng)地，電壓振蕩在長(zhǎng)路徑中發(fā)生，即通過(guò)主鏈20(排除與非 門25)且通過(guò)次鏈30。環(huán)形振蕩器IOO在輸出端子48處提供具有較低頻率 f^的輸出信號(hào)，該頻率對(duì)應(yīng)于門21 -24、門31-37、門26和27及這些門 的互連布線的總延遲。
通過(guò)向輸入端子42施加邏輯高電壓或邏輯低電壓，環(huán)形振蕩器100輸 出端子48處的頻率可以在&與4之間選擇。在一個(gè)實(shí)施例中，可以在輸出 節(jié)點(diǎn)48處對(duì)振蕩輸出信號(hào)進(jìn)行測(cè)量，在示出的實(shí)施例中輸出節(jié)點(diǎn)48包括與 非門26的輸出端子。將認(rèn)知到，與非門26在其A輸入端子和B輸入端子 處總是接收固定的邏輯高電壓和振蕩電壓。相應(yīng)地，在該實(shí)施例中，與非門 26在所有時(shí)間均按照非門工作。
在本發(fā)明的一個(gè)實(shí)施例中，在環(huán)形振蕩器100中，由與非門25生成的 振蕩輸出信號(hào)與由與非門37生成的振蕩輸出信號(hào)之間的切換適于在振蕩電 壓信號(hào)的固定相位點(diǎn)處發(fā)生。在一個(gè)實(shí)施例中，D觸發(fā)器40的時(shí)鐘輸入端 子從節(jié)點(diǎn)43,即反相器門22的輸出端子處得到其時(shí)鐘信號(hào)。因此，短路徑 和長(zhǎng)路徑之間的頻率切換與時(shí)鐘躍變同步發(fā)生。
在設(shè)計(jì)中需要注意的是保證控制電路，例如D觸發(fā)器40被同步為不在 無(wú)法被再次關(guān)閉或開啟的狀態(tài)下開啟或關(guān)閉。優(yōu)選地，將時(shí)鐘輸入信號(hào)設(shè)計(jì)為使環(huán)形振蕩器IOO在高頻率和低頻率之間切換，而不產(chǎn)生可能使電路變?yōu)?亞穩(wěn)態(tài)，例如被鎖定在不期望的狀態(tài)的任何小脈沖。舉例來(lái)說(shuō)，對(duì)于正沿觸
發(fā)的D觸發(fā)器40，在輸入端子42處的控制電壓從邏輯高電壓躍變到邏輯低 電壓之后發(fā)生的節(jié)點(diǎn)43從邏輯低電壓到邏輯高電壓的躍變與與非門25的A 輸入端子從邏輯高電壓到邏輯低電壓的躍變之間的延遲時(shí)間，是D觸發(fā)器 40的時(shí)鐘到輸出的延遲加上相關(guān)聯(lián)的線延遲。通過(guò)調(diào)整節(jié)點(diǎn)43與與非門25 的B輸入端子之間的非門數(shù)目，在圖1中示出為兩個(gè)(2)，并得知將所述 時(shí)鐘到輸出的延遲加上相關(guān)聯(lián)的線延遲得到的和與這些非門的延遲相比較 的結(jié)果，就可以將與非門25的A輸入從邏輯高電壓到邏輯低電壓的躍變調(diào) 整到在B輸入端子為邏輯高電壓時(shí)發(fā)生，從而避免振蕩信號(hào)的過(guò)早躍變，并 避免可能的小脈沖。作為替代地，采用標(biāo)準(zhǔn)數(shù)字門的其它電路也可以用來(lái)利 用合適的電路變化來(lái)使主鏈20的振蕩信號(hào)與環(huán)形振蕩器100的動(dòng)態(tài)同步。
為了清楚，在圖1中沒有示出電源電壓和接地。進(jìn)一步，圖l使用標(biāo)準(zhǔn) 示意圖規(guī)范和符號(hào)描繪電路元件及其電互連，圖l還進(jìn)一步示出半導(dǎo)體表面 上的門的物理版圖的一般特征，而沒有按比例示出。版圖的一個(gè)特征包括主 鏈20相對(duì)于次鏈30垂直布置。
所示出的環(huán)形振蕩器IOO在設(shè)計(jì)上來(lái)說(shuō)完全是數(shù)字的。環(huán)形振蕩器100 還可以利用標(biāo)準(zhǔn)的單元門來(lái)實(shí)現(xiàn)，而不是例如穿通(pass-through)邏輯門 之類的其它類型的門。相應(yīng)地，EDA工具可以用于其設(shè)計(jì)和構(gòu)建，例如作 為一個(gè)芯片上的嵌入式CMOS微處理器系統(tǒng)的一部分。諸如反相器21 -24、 27和31 - 36的非門、與非門25、 26和37以及D觸發(fā)器40可以選自標(biāo)準(zhǔn) 單元庫(kù)，標(biāo)準(zhǔn)單元庫(kù)例如由ARM有限公司提供的針對(duì)TSMC的邏輯^^電 壓、.18lam工藝的SAGE-XTM標(biāo)準(zhǔn)單元庫(kù)，其中對(duì)于所述反相門，可以選 擇INV單元，對(duì)于所述與非門，可以選擇NAND2單元，且對(duì)于所述D觸 發(fā)器，可以選擇DFF單元，這些單元具有針對(duì)應(yīng)用而適當(dāng)選擇的可選屬性。 另外或作為替代地，也可以使用針對(duì)其它工廠和半導(dǎo)體工藝族的其它單元 庫(kù)?？蓮睦?，Cadence設(shè)計(jì)系統(tǒng)有限公司、Magma設(shè)計(jì)自動(dòng)化有限公司和/或Synopsys有限公司獲得的自動(dòng)化邏輯綜合、布局和布線程序程序可以用 來(lái)通過(guò)采用標(biāo)準(zhǔn)單元實(shí)現(xiàn)環(huán)形振蕩器100,并將將其并入嵌入式微處理器系 統(tǒng)中。本發(fā)明的實(shí)施例便于在不需要高度熟練的專門CMOS物理版圖工程 師的情況下，實(shí)現(xiàn)環(huán)形振蕩器100。
在其它實(shí)施例中，環(huán)形振蕩器100的主鏈20和次鏈30可具有比圖所示 的更少或更多的非門。進(jìn)一步，適當(dāng)改變控制電路，環(huán)形振蕩器100即可具 有連接至沿主鏈20的不同位置處的額外次鏈30。而且，環(huán)形振蕩器100可 以具有多于一級(jí)的次鏈30分層結(jié)構(gòu)。舉例來(lái)說(shuō)，環(huán)形振蕩器100的次鏈30 自身可以具有它自己的次鏈(未示出)。只要在任一環(huán)形振蕩器路徑中非門 的數(shù)目為奇數(shù)以保證電壓振蕩，那么例如，當(dāng)在主鏈20中與次鏈邏輯并聯(lián) 的非門個(gè)數(shù)也為偶數(shù)時(shí)，次鏈30可以具有偶數(shù)個(gè)非門。主鏈20可以具有至 少兩個(gè)抽頭。其它控制器件或器件的組合可以代替D觸發(fā)器40。軟件能夠 動(dòng)態(tài)地將非門接通或切斷。當(dāng)較慢的時(shí)鐘(及其相應(yīng)的功率節(jié)省)足以完成 所期望的任務(wù)時(shí)，軟件能夠降低這些應(yīng)用中的功率。
圖2為示出根據(jù)本發(fā)明實(shí)施例的形成和使用多速環(huán)形振蕩器的方法200 的流程圖。方法200開始于步驟205,通過(guò)形成具有非門的主鏈， 一個(gè)非門 包括主開關(guān)非門(例如與非門)。在步驟205中，形成具有非門的次鏈，該 次鏈與至少主開關(guān)非門邏輯并聯(lián)，該次鏈包括次開關(guān)非門?？梢允褂肊DA 工具和傳統(tǒng)的單元庫(kù)來(lái)實(shí)現(xiàn)步驟205和步驟210。在步驟215中，向主開關(guān) 非門提供第一控制信號(hào)，使主開關(guān)非門執(zhí)行非功能或忽略功能。在步驟220 中，向次開關(guān)非門提供第二控制信號(hào)，使次開關(guān)非門執(zhí)行非功能或忽略功能。 通過(guò)在一個(gè)時(shí)段內(nèi)僅使主開關(guān)非門或次開關(guān)非門中的一個(gè)工作，可以有效地 修改開關(guān)路徑，以便選擇不同的振蕩頻率。然后方法200結(jié)束。
本發(fā)明優(yōu)選實(shí)施例的以上描述僅以示例的方式，按照上述啟示可以對(duì)上 述實(shí)施例和方法進(jìn)行其它變化和修改。這里所提出的各種實(shí)施例可以利用硬 件、軟件或硬件和軟件的任意期望組合來(lái)實(shí)現(xiàn)。就此而言，可以使用能夠?qū)?現(xiàn)這里所提出的各種功能的任意類型的邏輯?？梢允褂镁幊痰耐ㄓ脭?shù)字計(jì)算機(jī)、使用特定用途集成電路或使用傳統(tǒng)部件和電路的互連網(wǎng)絡(luò)來(lái)實(shí)現(xiàn)部件。 連接可以是有線的、無(wú)線的、調(diào)制解調(diào)器等。在此描述的實(shí)施例并不意在窮 舉或限定。本發(fā)明僅由以下權(quán)利要求來(lái)限定。
權(quán)利要求
1、一種多速環(huán)形振蕩器，包括控制電路，用于接收頻率選擇信號(hào)，所述頻率選擇信號(hào)可操作為在至少兩個(gè)不同的環(huán)形振蕩器頻率中進(jìn)行選擇，所述控制電路使用所述控制信號(hào)來(lái)生成第一控制信號(hào)和第二控制信號(hào)；具有奇數(shù)個(gè)串聯(lián)連接的非門的主鏈，所述主鏈包括主開關(guān)非門，所述主開關(guān)非門響應(yīng)于所述第一控制信號(hào)，可操作為對(duì)第一振蕩輸入信號(hào)執(zhí)行邏輯非功能或忽略功能，以生成第一輸出信號(hào)；以及具有串聯(lián)連接的非門的次鏈，所述次鏈與所述主鏈的至少所述主開關(guān)非門邏輯并聯(lián)，所述次鏈包括次開關(guān)非門，所述次開關(guān)非門響應(yīng)于所述第二控制信號(hào)，可操作為對(duì)第二振蕩輸入信號(hào)執(zhí)行邏輯非功能或忽略功能，以生成第二輸出信號(hào)。
2、 根據(jù)權(quán)利要求1所述的振蕩器，其中所述頻率選擇信號(hào)包括邏輯高 電壓或邏輯低電壓。
3、 根據(jù)權(quán)利要求1所述的振蕩器，其中所述主開關(guān)非門包括與非門。
4、 根據(jù)權(quán)利要求1所述的振蕩器，其中所述次開關(guān)非門包括與非門。
5、 根據(jù)權(quán)利要求1所述的振蕩器，其中所述控制電路包括D觸發(fā)器。
6、 根據(jù)權(quán)利要求5所述的振蕩器，其中所述D觸發(fā)器具有連接到所述 主開關(guān)非門以向所述主開關(guān)非門提供Q輸出信號(hào)的Q輸出端子，和連接到 所述次開關(guān)非門以向所述次開關(guān)非門提供QN輸出信號(hào)的QN輸出端子。
7、 根據(jù)權(quán)利要求5所述的振蕩器，其中所述D觸發(fā)器具有連接到所述 主鏈中的節(jié)點(diǎn)以接收振蕩信號(hào)作為時(shí)鐘輸入信號(hào)的時(shí)鐘輸入端子。
8、 根據(jù)權(quán)利要求7所述的振蕩器，其中所述主鏈包括位于所述節(jié)點(diǎn)與 所述主開關(guān)非門之間用來(lái)避免小脈沖的若干非門。
9、 根據(jù)權(quán)利要求1所述的振蕩器，其中所述次鏈以與所述主鏈在物理 上垂直的方式布置在芯片上。
10、 根據(jù)權(quán)利要求1所述的振蕩器，其中所述主鏈包括與非門，所述與 非門用于從所述主開關(guān)非門直接或間接接收所述第一輸出信號(hào)，并從所述次 開關(guān)非門直接或間接接收所述第二輸出信號(hào)，且用于使用所述第一輸出信號(hào) 和所述第二輸出信號(hào)來(lái)使所述與非門的輸出信號(hào)響應(yīng)于所述第一輸出信號(hào) 或所述第二輸出信號(hào)的振蕩而振蕩。
11、 一種方法，包括接收頻率選擇信號(hào)，所述頻率選擇信號(hào)可操作為在至少兩個(gè)不同的環(huán)形振蕩器頻率中進(jìn)行選擇；使用所述頻率選擇信號(hào)生成第一控制信號(hào)和第二控制信號(hào)；向具有奇數(shù)個(gè)串聯(lián)連接的非門的主鏈中的主開關(guān)非門提供所述第 一控制信號(hào)，所述主開關(guān)非門響應(yīng)于所述第一控制信號(hào)，可操作為對(duì)第一振蕩輸入信號(hào)執(zhí)行邏輯非功能或忽略功能，以生成第一輸出信號(hào)；并且向具有串聯(lián)連接的非門的次鏈中的次開關(guān)非門提供所述第二控制信號(hào)，所述次鏈與所述主鏈的至少主開關(guān)非門邏輯并聯(lián)，所述次開關(guān)非門響應(yīng)于所 述第二控制信號(hào)，可操作為對(duì)第二振蕩輸入信號(hào)執(zhí)行邏輯非功能或忽略功 能，以生成第二輸出信號(hào)。
全文摘要
一種環(huán)形振蕩器，包括用于接收頻率選擇信號(hào)的控制電路，所述頻率選擇信號(hào)可操作為在至少兩個(gè)不同的環(huán)形振蕩器頻率中進(jìn)行選擇，所述控制電路使用所述控制信號(hào)生成第一控制信號(hào)和第二控制信號(hào)；具有奇數(shù)個(gè)串聯(lián)連接的非門的主鏈，所述主鏈包括主開關(guān)非門，所述主開關(guān)非門響應(yīng)于所述第一控制信號(hào)，可操作為對(duì)第一振蕩輸入信號(hào)執(zhí)行邏輯非功能或忽略功能，以生成第一輸出信號(hào)；和具有串聯(lián)連接的非門的次鏈，所述次鏈與所述主鏈的至少所述主開關(guān)非門邏輯并聯(lián)，所述次鏈包括次開關(guān)非門，所述次開關(guān)非門響應(yīng)于所述第二控制信號(hào)，可操作為對(duì)第二振蕩輸入信號(hào)執(zhí)行邏輯非功能或忽略功能，以生成第二輸出信號(hào)。
文檔編號(hào)H03K3/03GK101291144SQ20081009420
公開日2008年10月22日 申請(qǐng)日期2008年4月18日 優(yōu)先權(quán)日2007年4月18日
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