本發(fā)明涉及測(cè)試電路技術(shù)領(lǐng)域。更具體地，涉及一種多功能芯片內(nèi)置的測(cè)試電路。

背景技術(shù)：

現(xiàn)有技術(shù)中，在各種芯片內(nèi)部，都需要設(shè)置測(cè)試電路，用以檢測(cè)芯片內(nèi)部的某部分的功能。許多時(shí)候，芯片需要測(cè)試一個(gè)頻率輸出，以檢查是否符合預(yù)定的頻率要求；另外一些時(shí)候，需要向芯片內(nèi)部輸入一個(gè)時(shí)鐘，以實(shí)現(xiàn)對(duì)芯片進(jìn)行同步控制或者加速測(cè)試；還有一些時(shí)候，需要通過(guò)簡(jiǎn)單方便的置高或置低某些測(cè)試端，來(lái)控制某些功能的測(cè)試。

如圖1和圖2所示，現(xiàn)有技術(shù)的芯片內(nèi)置的測(cè)試電路采用一個(gè)時(shí)鐘選擇電路。該時(shí)鐘選擇電路包括第一d觸發(fā)器f1a、第二d觸發(fā)器f2a、二選一電路i3a、第一反相器i4a和第二反相器i5a，其中第一d觸發(fā)器f1a的時(shí)鐘端c和第二d觸發(fā)器f2a的時(shí)鐘端c均電連接至內(nèi)部待測(cè)時(shí)鐘ck1，第一d觸發(fā)器f1a的時(shí)鐘反端cb和第二d觸發(fā)器f2a的時(shí)鐘反端cb均電連接至第二反相器i5a的反相輸出端y，第一d觸發(fā)器f1a的d端接高電位，第二d觸發(fā)器f2a的d端電連接至第一d觸發(fā)器f1a的q端，組成類似移位寄存器的結(jié)構(gòu)，第一d觸發(fā)器f1a的r端和第二d觸發(fā)器f2a的r端均電連接至第二端口port2，二選一電路i3a的第一輸入端in0電連接至第二端口port2，二選一電路i3a的第二輸入端in1電連接至內(nèi)部待測(cè)時(shí)鐘ck1，二選一電路i3a的選擇端sel電連接至第二d觸發(fā)器f2a的q端，二選一電路i3a的輸出端out經(jīng)第一反相器i4a電連接至?xí)r鐘輸出端ckout。內(nèi)部待測(cè)時(shí)鐘ck1依次經(jīng)第一緩沖器i1a和第二緩沖器i2a電連接至第一端口port1。

當(dāng)外送頻率經(jīng)由第二端口port2輸入時(shí)，該時(shí)鐘選擇電路會(huì)自動(dòng)比較第二端口port2和內(nèi)部待測(cè)時(shí)鐘ck1的頻率快慢，并從二者中選擇較快的頻率送至?xí)r鐘輸出端ckout，以供后級(jí)電路使用。

第三端口port3作為控制端，依次經(jīng)第三緩沖器i6a和第四緩沖器i7a緩沖后接入芯片內(nèi)部，控制某些功能的測(cè)試。

可以看到，現(xiàn)有技術(shù)的芯片內(nèi)置的測(cè)試電路為了實(shí)現(xiàn)上述三種測(cè)試功能，采用三個(gè)端口。由于三個(gè)端口所占據(jù)的芯片面積遠(yuǎn)遠(yuǎn)大于芯片的其它器件，因此，三個(gè)端口相當(dāng)程度上增加了芯片面積。更為重要的是，后續(xù)還要為三個(gè)端口做相應(yīng)的測(cè)試配套。因此，現(xiàn)有技術(shù)的芯片內(nèi)置的測(cè)試電路浪費(fèi)了寶貴的芯片資源，增加了芯片的成本。如何避免芯片內(nèi)部的測(cè)試電路對(duì)芯片資源的浪費(fèi)進(jìn)而降低芯片的成本成為本領(lǐng)域技術(shù)人員亟待解決的技術(shù)問(wèn)題。

因此，需要提供一種多功能芯片內(nèi)置的測(cè)試電路。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于提供一種多功能芯片內(nèi)置的測(cè)試電路。

為達(dá)到上述目的，本發(fā)明采用下述技術(shù)方案：

多功能芯片內(nèi)置的測(cè)試電路，該測(cè)試電路包括判斷電路、時(shí)鐘選擇電路、測(cè)試下拉電路和下拉脈沖電路；

判斷電路包括第一d觸發(fā)器、第二d觸發(fā)器、第一反相器、第二反相器、第三反相器、以及與非門；

時(shí)鐘選擇電路包括二選一電路和第四反相器；

測(cè)試下拉電路包括第一nmos管和第二nmos管；

下拉脈沖電路包括d鎖存器、第五反相器和或非門。

優(yōu)選地，所述第二反相器為三態(tài)反相器。

優(yōu)選地，所述第一d觸發(fā)器的時(shí)鐘端和所述第二d觸發(fā)器的時(shí)鐘端均與內(nèi)部待測(cè)時(shí)鐘輸入端電連接；所述第一d觸發(fā)器的時(shí)鐘反端和所述第二d觸發(fā)器的時(shí)鐘反端均與所述第三反相器的反相輸出端電連接；所述第一d觸發(fā)器的d端接高電位，所述第二d觸發(fā)器的d端與所述第一d觸發(fā)器的q端電連接；所述第一d觸發(fā)器的r端和所述第二d觸發(fā)器的r端均與所述與非門的輸出端電連接；所述與非門的第一輸入端與所述第六反相器的反相輸出端電連接，所述與非門的第二輸入端與測(cè)試端口電連接；所述第二反相器的輸入端與所述第三反相器的反相輸出端電連接；所述第二反相器的反相輸出端經(jīng)電阻電連接至測(cè)試端口；所述第二反相器的使能端和所述第一反相器的輸入端均與所述第二d觸發(fā)器的端電連接；所述第二反相器的使能反端與所述第一反相器的反相輸出端電連接；所述第一反相器的反相輸出端與控制端電連接。

優(yōu)選地，所述二選一電路的第一輸入端與所述與非門的輸出端電連接； 所述二選一電路的第二輸入端與所述第三反相器的反相輸出端電連接；所述二選一電路的選擇端與所述第一反相器的反相輸出端電連接；所述二選一電路的輸出端與所述第四反相器的輸入端電連接；所述第四反相器的反相輸出端電連接至?xí)r鐘輸出端。

優(yōu)選地，所述第一nmos管的源極與所述第二nmos管的漏極電連接，使得所述第一nmos管和所述第二nmos管串聯(lián)構(gòu)成一個(gè)下拉管；所述第一nmos管的漏極與測(cè)試端口電連接；所述第二nmos管的源極接地；所述第一nmos管的柵極與所述第一反相器的反相輸出端電連接；所述第二nmos管的柵極與所述或非門的輸出端電連接。

優(yōu)選地，所述d鎖存器的時(shí)鐘端與時(shí)鐘輸出端電連接，所述d鎖存器的時(shí)鐘反端與所述第五反相器的反相輸出端電連接；所述d鎖存器的d端與所述或非門的第一輸入端電連接，所述d鎖存器的端與所述或非門的第二輸入端電連接；所述d鎖存器的rb端與所述第六反相器的反相輸出端電連接；所述或非門的輸出端與所述第二nmos管的柵極電連接。

本發(fā)明的有益效果如下：

與現(xiàn)有技術(shù)相比，本發(fā)明的所述測(cè)試電路包括判斷電路、時(shí)鐘選擇電路、測(cè)試下拉電路和下拉脈沖電路，只用一個(gè)測(cè)試端口即可實(shí)現(xiàn)現(xiàn)有技術(shù)的常規(guī)電路采用三個(gè)端口方可實(shí)現(xiàn)的三種測(cè)試功能，從而能夠避免芯片內(nèi)部的測(cè)試電路對(duì)芯片資源的浪費(fèi)，進(jìn)而能夠降低芯片的成本。

附圖說(shuō)明

下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式作進(jìn)一步詳細(xì)的說(shuō)明。

圖1為現(xiàn)有技術(shù)的芯片內(nèi)置的測(cè)試電路的電路圖。

圖2為現(xiàn)有技術(shù)的芯片內(nèi)置的測(cè)試電路的時(shí)序圖。

圖3為本發(fā)明實(shí)施例提供的多功能芯片內(nèi)置的測(cè)試電路的電路圖。

圖4為本發(fā)明實(shí)施例提供的多功能芯片內(nèi)置的測(cè)試電路的時(shí)序圖。

具體實(shí)施方式

為了更清楚地說(shuō)明本發(fā)明，下面結(jié)合優(yōu)選實(shí)施例和附圖對(duì)本發(fā)明做進(jìn)一步的說(shuō)明。附圖中相似的部件以相同的附圖標(biāo)記進(jìn)行表示。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，下面所具體描述的內(nèi)容是說(shuō)明性的而非限制性的，不應(yīng)以此限制 本發(fā)明的保護(hù)范圍。

如圖3所示，本實(shí)施例提供的多功能芯片內(nèi)置的測(cè)試電路包括判斷電路a、時(shí)鐘選擇電路b、測(cè)試下拉電路c和下拉脈沖電路d。

判斷電路a包括第一d觸發(fā)器f1、第二d觸發(fā)器f2、第一反相器i1、第二反相器i2、第三反相器i3、以及與非門i7。其中，第二反相器i2為三態(tài)反相器。

第一d觸發(fā)器f1的時(shí)鐘端c和第二d觸發(fā)器f2的時(shí)鐘端c均與內(nèi)部待測(cè)時(shí)鐘輸入端ck1電連接；第一d觸發(fā)器f1的時(shí)鐘反端cb和第二d觸發(fā)器f2的時(shí)鐘反端cb均與第三反相器i3的反相輸出端y電連接；第一d觸發(fā)器f1的d端接高電位，第二d觸發(fā)器f2的d端與第一d觸發(fā)器f1的q端電連接；第一d觸發(fā)器f1的r端和第二d觸發(fā)器f2的r端均與與非門i7的輸出端y電連接；與非門i7的第一輸入端a與第六反相器i6的反相輸出端y電連接，與非門i7的第二輸入端b與測(cè)試端口test電連接；第二反相器i2的輸入端a與第三反相器i3的反相輸出端y電連接；第二反相器i2的反相輸出端y經(jīng)電阻r1電連接至測(cè)試端口test；第二反相器i2的使能端en和第一反相器i1的輸入端a均與第二d觸發(fā)器f2的端電連接；第二反相器i2的使能反端enb與第一反相器i1的反相輸出端y電連接；第一反相器i1的反相輸出端y與控制端ctrl電連接；

時(shí)鐘選擇電路b包括二選一電路i8和第四反相器i4。

二選一電路i8的第一輸入端in0與與非門i7的輸出端y電連接，二選一電路i8的第二輸入端in1與第三反相器i3的反相輸出端y電連接，二選一電路i8的選擇端sel與第一反相器i1的反相輸出端y電連接；二選一電路i8的輸出端out與第四反相器i4的輸入端a電連接，第四反相器i4的反相輸出端y電連接至?xí)r鐘輸出端ckout。

測(cè)試下拉電路c包括第一nmos管n1和第二nmos管n2。

第一nmos管n1的源極與第二nmos管n2的漏極電連接，使得第一nmos管n1和第二nmos管n2串聯(lián)構(gòu)成一個(gè)下拉管；第一nmos管n1的漏極與測(cè)試端口test電連接；第二nmos管n2的源極接地；第一nmos管n1的柵極與第一反相器i1的反相輸出端y電連接；第二nmos管n2的柵極與下拉脈沖電路d的或非門i9的輸出端y電連接。

下拉脈沖電路d包括d鎖存器l1、第五反相器i5和或非門i9。

d鎖存器l1的時(shí)鐘端c與時(shí)鐘輸出端ckout電連接，d鎖存器l1的時(shí) 鐘反端cb與第五反相器i5的反相輸出端y電連接；d鎖存器l1的d端與或非門i9的第一輸入端a電連接，并且d鎖存器l1電連接至后級(jí)電路(圖中未示出)，使用時(shí)由后級(jí)電路向d鎖存器l1輸入同步信號(hào)，d鎖存器l1的端與或非門i9的第二輸入端b電連接；d鎖存器l1的rb端與第六反相器i6的反相輸出端y電連接?；蚍情Ti9的輸出端y與第二nmos管n2的柵極電連接。

當(dāng)外送頻率經(jīng)由測(cè)試端口test輸入時(shí)，判斷電路a會(huì)自動(dòng)比較外送頻率和內(nèi)部待測(cè)時(shí)鐘信號(hào)的頻率快慢，并從二者中選擇較快的頻率經(jīng)由時(shí)鐘選擇電路b送至?xí)r鐘輸出端ckout，以供后級(jí)電路使用。

本實(shí)施例提供的多功能芯片內(nèi)置的測(cè)試電路的工作原理如下：

1、檢測(cè)內(nèi)部頻率：在初始狀態(tài)下，前級(jí)電路(圖中未示出)經(jīng)內(nèi)部待測(cè)時(shí)鐘輸入端ck1將內(nèi)部待測(cè)時(shí)鐘信號(hào)輸入至判斷電路a的第一d觸發(fā)器f1、第二d觸發(fā)器f2和第三反相器i3；從第一d觸發(fā)器f1的r端輸入的信號(hào)與所述內(nèi)部待測(cè)時(shí)鐘信號(hào)的頻率和相位均相同；從第二d觸發(fā)器f2的r端輸入的信號(hào)與所述內(nèi)部待測(cè)時(shí)鐘信號(hào)的頻率和相位均相同；此時(shí)，第二d觸發(fā)器f2的狀態(tài)保持不變，第二d觸發(fā)器f2的q端保持為低電位，其端為高電位，控制端ctrl為低電位，測(cè)試下拉電路c關(guān)閉，第二反相器i2打開(kāi)，所述內(nèi)部待測(cè)時(shí)鐘信號(hào)依次經(jīng)第三反相器i3、第二反相器i2和電阻r1輸出到測(cè)試端口test，實(shí)現(xiàn)對(duì)內(nèi)部待測(cè)時(shí)鐘信號(hào)的檢測(cè)。此時(shí)，對(duì)所述內(nèi)部待測(cè)時(shí)鐘信號(hào)的檢測(cè)不會(huì)影響測(cè)試端口test輸出的內(nèi)部待測(cè)時(shí)鐘信號(hào)的完整性，也不會(huì)額外產(chǎn)生電流。

2、外送時(shí)鐘加速測(cè)試：當(dāng)從測(cè)試端口test輸入的內(nèi)部待測(cè)時(shí)鐘信號(hào)的頻率較快時(shí)，第一d觸發(fā)器f1和第二d觸發(fā)器f2仍然保持復(fù)位狀態(tài)，第二反相器i2保持開(kāi)啟，輸入的內(nèi)部待測(cè)時(shí)鐘信號(hào)依次經(jīng)第三反相器i3、第二反相器i2、與非門i7、二選一電路i8的第一輸入端in0、第四反相器i4傳輸至?xí)r鐘輸出端ckout，由時(shí)鐘輸出端ckout輸出以使得后級(jí)電路(圖中未示出)能夠得到快速測(cè)試；當(dāng)從測(cè)試端口test輸入的內(nèi)部待測(cè)時(shí)鐘信號(hào)撤去后，判斷電路a恢復(fù)到上文描述的狀態(tài)。

3、置高測(cè)試端，來(lái)實(shí)現(xiàn)控制功能或加速測(cè)試：當(dāng)測(cè)試端口test被強(qiáng)制為高電位時(shí)，第一d觸發(fā)器f1和第二d觸發(fā)器f2處于工作狀態(tài)，在測(cè)試端口test經(jīng)過(guò)兩個(gè)內(nèi)部待測(cè)時(shí)鐘信號(hào)后，第二d觸發(fā)器f2的q端變?yōu)楦唠? 位，第二d觸發(fā)器f2的端變?yōu)榈碗娢?，關(guān)閉第二反相器i2，控制端ctrl變?yōu)楦唠娢磺易鳛闇y(cè)試flag，以用于內(nèi)部控制或者測(cè)試功能，同時(shí)將測(cè)試端口test置于下拉狀態(tài)，以便當(dāng)測(cè)試端口test被釋放時(shí)，測(cè)試端口test能夠自然放電，而不是維持為置高態(tài)。

4、恢復(fù)狀態(tài)：當(dāng)測(cè)試端口test被釋放時(shí)，如上文第3項(xiàng)所述，測(cè)試端口test逐漸放電，當(dāng)測(cè)試端口test的電位下降到閾值以下時(shí)，第一d觸發(fā)器f1和第二d觸發(fā)器f2均再次復(fù)位，此時(shí)控制端ctrl回到低電位，第二反相器i2重新打開(kāi)，測(cè)試端口test由高阻狀態(tài)回復(fù)到與內(nèi)部待測(cè)時(shí)鐘輸入端ck1同步的狀態(tài)。

5、時(shí)鐘選擇電路：當(dāng)測(cè)試端口test有頻率時(shí)，后續(xù)時(shí)鐘信號(hào)選擇與測(cè)試端口test相同的信號(hào)；當(dāng)測(cè)試端口test被強(qiáng)制為高電位時(shí)，后續(xù)時(shí)鐘信號(hào)選擇與內(nèi)部待測(cè)時(shí)鐘輸入端ck1相同的信號(hào)。

6、下拉脈沖電路d：下拉脈沖電路d用以產(chǎn)生一個(gè)下拉脈沖序列，采用減小脈寬比的方式實(shí)現(xiàn)小電流下拉。該方法也可以采用一個(gè)大的下拉電阻的方式來(lái)替代，但一般來(lái)說(shuō)，圖4中示出的方法比采用大電阻下拉有效而且成本低。

顯然，本發(fā)明的上述實(shí)施例僅僅是為清楚地說(shuō)明本發(fā)明所作的舉例，而并非是對(duì)本發(fā)明的實(shí)施方式的限定，對(duì)于所屬領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)，在上述說(shuō)明的基礎(chǔ)上還可以做出其它不同形式的變化或變動(dòng)，這里無(wú)法對(duì)所有的實(shí)施方式予以窮舉，凡是屬于本發(fā)明的技術(shù)方案所引伸出的顯而易見(jiàn)的變化或變動(dòng)仍處于本發(fā)明的保護(hù)范圍之列。